JP5256534B2 - 半導体メモリのメモリセル間のデータコピー方法 - Google Patents
半導体メモリのメモリセル間のデータコピー方法 Download PDFInfo
- Publication number
- JP5256534B2 JP5256534B2 JP2009082996A JP2009082996A JP5256534B2 JP 5256534 B2 JP5256534 B2 JP 5256534B2 JP 2009082996 A JP2009082996 A JP 2009082996A JP 2009082996 A JP2009082996 A JP 2009082996A JP 5256534 B2 JP5256534 B2 JP 5256534B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- bit
- mode
- mode control
- copy destination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
Access Memory)等のメモリは、SoCに搭載されるCMOSプロセス技術が進展し、集積回路の加工寸法(スケーリングサイズ)が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、SRAM等のメモリセルを構成するトランジスタのしきい値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率(BER;Bit Error Rate)を増大させている。
図1に示すメモリセル(MC01)は、電源電位VVDDAおよび接地電位VGNDAの間に直列に接続されるP型MOSトランジスタ(M00)およびN型MOSトランジスタ(M02)と、電源電位VVDDAおよび接地電位VGNDAの間に直列に接続されるP型MOSトランジスタ(M01)およびN型MOSトランジスタ(M03)とからなるラッチ回路を構成している。メモリセル(MC01)自体は、一般的な6トランジスタの構成のメモリセルである。
メモリセル(MC10)も同様に、電源電位VVDDBおよび接地電位VGNDBの間に直列に接続されるP型MOSトランジスタ(M10)およびN型MOSトランジスタ(M12)と、電源電位VVDDBおよび接地電位VGNDBの間に直列に接続されるP型MOSトランジスタ(M11)およびN型MOSトランジスタ(M13)とからなるラッチ回路を構成している。メモリセル(MC10)自体も、一般的な6トランジスタの構成のメモリセルである。
また、メモリセル(MC10)も、相補なビットライン(BL,/BL)と、ノード(N10,N11)との間にそれぞれ接続されたN型MOSトランジスタ(M14、M15)のスイッチ部を備える。N型MOSトランジスタ(M14,M15)のゲート端子は、共に共通のワードライン(WLA)に接続されており、N型MOSトランジスタ(M14,M15)のゲート電位はワードライン(WLA)により制御される。
1−1)一対のビットラインの状態をハイレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルのグランドラインを電源電位にするステップと、
1−2)コピー先セルのワードラインの状態をローレベルにするステップと、
1−3)モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
1−4)コピー先セルのグランドラインをグランド電位に戻すステップと、
から構成される。
2−1)一対のビットラインの状態をローレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルの電源ラインをグランド電位にするステップと、
2−2)コピー先セルのワードラインの状態をローレベルにするステップと、
2−3)モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
2−4)コピー先セルの電源ラインを電源電位に戻すステップと、
から構成される。
モード制御スイッチ部がP型MOSトランジスタで構成される場合、コピー先セルのグランドラインを制御する第1の観点よりも、コピー先セルの電源ラインを制御する第2の観点の方が、データコピーのビット誤り率(BER)をより低減でき、また、より低い動作電圧で動作できるからである。
モード制御スイッチ部がN型MOSトランジスタで構成される場合は、コピー先セルのグランドラインを制御する第1の観点、コピー先セルの電源ラインを制御する第2の観点、共に、データコピーのビット誤り率(BER)をより低減でき、また、より低い動作電圧で動作できるからである。
実施例1では、6トランジスタで構成される1ビットのメモリセルのペア(MC01,MC10)のデータ保持ノード間に、モード制御スイッチ部として1対のP型MOSトランジスタ(M20,M21)と、このP型MOSトランジスタの導通を制御する1本のモード制御ライン(/CTRL)とを設けた半導体メモリにおいて、1ビットが1個のメモリセルで構成されるモード(通常モード)から1ビットが2個のメモリセルで構成されるモード(高信頼モード)へ高速に移行するメモリセル間の一括データコピー方法を以下に説明する。
通常モードの時は、1ビットが1個のメモリセル(MC01)で構成される。メモリセル(MC01)のビット情報は、ノードm0が“H”で、ノードm1が“L”である。
通常モードから高信頼モードに移行した場合、1ビットが2個のメモリセル(MC01,MC10)で構成される。すなわち、通常モードから高信頼モードに移行する場合に、メモリセル(MC01)のノード(m0,m1)の保持データとメモリセル(MC10)のノード(n0,n1)の保持データを同一にすべく、メモリセル(MC01)の保持データをメモリセル(MC10)へデータコピーする必要がある。
これにより、メモリセル(MC01)の保持データをメモリセル(MC10)へデータコピーする処理が完了する。
図5に示されるように、上記第3ステップで、モード制御ライン(CTRL)がローレベル(“L”)になるタイミングで、コピー先のメモリセル(MC10)のノード(n0,n1)の保持データが書き換えられている。
また、後述するように、本実施例1のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率(BER)は、0.5(V)以下であり、従来の6トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
実施例1はグランドライン(VGNDB)を制御する方法であったのに対して、実施例2では電源ライン(VVDDB)を制御する方法でデータコピーを行う。
これにより、メモリセル(MC01)のノード(m0,m1)の保持データをメモリセル(MC10)へデータコピーする処理が完了する。
図7に示されるように、上記第3ステップで、モード制御ライン(CTRL)がローレベル(“L”)になるタイミングで、コピー先のメモリセル(MC10)のノード(n0,n1)の保持データが書き換えられている。
また、図7に示されるように、モード制御ライン(CTRL)がローレベル(“L”)になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率(BER)を低減できる。
また、後述するように、本実施例2のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率(BER)は、0.5(V)以下であり、従来の6トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
実施例3では、6トランジスタで構成される1ビットのメモリセルのペア(MC01,MC10)のデータ保持ノード間に、モード制御スイッチ部として1対のN型MOSトランジスタ(M20,M21)と、このN型MOSトランジスタの導通を制御する1本のモード制御ラインとを設けた半導体メモリにおいて、1ビットが1個のメモリセルで構成されるモード(通常モード)から1ビットが2個のメモリセルで構成されるモード(高信頼モード)へ高速に移行するメモリセル間の一括データコピー方法を以下に説明する。
通常モードの時は、1ビットが1個のメモリセル(MC01)で構成される。メモリセル(MC01)のビット情報は、ノード(m0,m1)の保持データである。
通常モードから高信頼モードに移行した場合、1ビットが2個のメモリセル(MC01,MC10)で構成される。すなわち、通常モードから高信頼モードに移行する場合に、メモリセル(MC01)の保持データ(m0,m1)とメモリセル(MC10)の保持データ(n0,n1)を同一にすべく、メモリセル(MC01)のノード(m0,m1)の保持データをメモリセル(MC10)へデータコピーする必要がある。
これにより、メモリセル(MC01)の保持データ(m0,m1)をメモリセル(MC10)へデータコピーする処理が完了する。
図10に示されるように、上記第3ステップで、モード制御ライン(CTRL)がハイレベル(“H”)になるタイミングで、コピー先のメモリセル(MC10)のノード(n0,n1)の保持データが書き換えられている。
また、後述するように、本実施例3のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率(BER)は、0.5(V)以下であり、従来の6トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
実施例3はグランドライン(VGNDB)を制御する方法であったのに対して、実施例4では電源ライン(VVDDB)を制御する方法でデータコピーを行う。
これにより、メモリセル(MC01)のノード(m0,m1)の保持データをメモリセル(MC10)へデータコピーする処理が完了する。
図12に示されるように、上記第3ステップで、モード制御ライン(CTRL)がハイレベル(“H”)になるタイミングで、コピー先のメモリセル(MC10)のノード(n0,n1)の保持データが書き換えられている。
また、図12に示されるように、モード制御ライン(CTRL)がハイレベル(“H”)になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率(BER)を低減できる。
また、後述するように、本実施例4のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率(BER)は0.5(V)以下であり、従来の6トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
より詳細には、従来の6トランジスタ構成のメモリセルの場合、図13に示されるように、データコピー動作のビット誤り率(BER)が1.E−4の時の動作下限電圧は0.61(V)である。これに対して、実施例1〜4のデータコピー動作のビット誤り率(BER)は、いずれも0.5(V)以下である。
Claims (6)
- 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
1ビットが1個のメモリセルで構成されるモード(1ビット/1セルモード)と、1ビットがn(nは2以上)個のメモリセルを連結して構成されるモード(1ビット/nセルモード)とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
前記1ビット/1セルモードから前記1ビット/nセルモードへとモード切り換えの際に、コピー元のメモリセル(コピー元セル)からコピー先のメモリセル(コピー先セル)へ保持データを転送する方法であって、
1−1)一対のビットラインの状態をハイレベルに、かつ、前記コピー先セルのワードラインの状態をハイレベルに、かつ、前記コピー先セルのグランドラインを電源電位にするステップと、
1−2)前記コピー先セルのワードラインの状態をローレベルにするステップと、
1−3)前記モード制御ラインを制御して、前記モード制御スイッチ部を導通させるステップと、
1−4)前記コピー先セルのグランドラインをグランド電位に戻すステップと、
を備えたことを特徴とするメモリセル間のデータコピー方法。 - 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
1ビットが1個のメモリセルで構成されるモード(1ビット/1セルモード)と、1ビットがn(nは2以上)個のメモリセルを連結して構成されるモード(1ビット/nセルモード)とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
前記1ビット/1セルモードから前記1ビット/nセルモードへとモード切り換えの際に、コピー元のメモリセル(コピー元セル)からコピー先のメモリセル(コピー先セル)へ保持データを転送する方法であって、
2−1)一対のビットラインの状態をローレベルに、かつ、前記コピー先セルのワードラインの状態をハイレベルに、かつ、前記コピー先セルの電源ラインをグランド電位にするステップと、
2−2)前記コピー先セルのワードラインの状態をローレベルにするステップと、
2−3)前記モード制御ラインを制御して、前記モード制御スイッチ部を導通させるステップと、
2−4)前記コピー先セルの電源ラインを電源電圧に戻すステップと、
を備えたことを特徴とするメモリセル間のデータコピー方法。 - 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
1ビットが1個のメモリセルで構成されるモード(1ビット/1セルモード)と、1ビットが2個のメモリセルを連結して構成されるモード(1ビット/2セルモード)とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
前記1ビット/1セルモードから前記1ビット/2セルモードへとモード切り換えの際に、コピー元のメモリセル(コピー元セル)からコピー先のメモリセル(コピー先セル)へ保持データを転送する方法であって、
1−1)一対のビットラインの状態をハイレベルに、かつ、前記コピー先セルのワードラインの状態をハイレベルに、かつ、前記コピー先セルのグランドラインを電源電位にするステップと、
1−2)前記コピー先セルのワードラインの状態をローレベルにするステップと、
1−3)前記モード制御ラインを制御して、前記モード制御スイッチ部を導通させるステップと、
1−4)前記コピー先セルのグランドラインをグランド電位に戻すステップと、
を備えたことを特徴とするメモリセル間のデータコピー方法。 - 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
1ビットが1個のメモリセルで構成されるモード(1ビット/1セルモード)と、1ビットが2個のメモリセルを連結して構成されるモード(1ビット/2セルモード)とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
前記1ビット/1セルモードから前記1ビット/2セルモードへとモード切り換えの際に、コピー元のメモリセル(コピー元セル)からコピー先のメモリセル(コピー先セル)へ保持データを転送する方法であって、
2−1)一対のビットラインの状態をローレベルに、かつ、前記コピー先セルのワードラインの状態をハイレベルに、かつ、前記コピー先セルの電源ラインをグランド電位にするステップと、
2−2)前記コピー先セルのワードラインの状態をローレベルにするステップと、
2−3)前記モード制御ラインを制御して、前記モード制御スイッチ部を導通させるステップと、
2−4)前記コピー先セルの電源ラインを電源電圧に戻すステップと、
を備えたことを特徴とするメモリセル間のデータコピー方法。 - 前記モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、1対のP型MOSトランジスタを配設した構成であり、前記モード制御ラインは、該P型MOSトランジスタのゲートを制御することを特徴とする請求項2又は4のメモリセル間のデータコピー方法。
- 前記モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、1対のN型MOSトランジスタを配設した構成であり、前記モード制御ラインは、該N型MOSトランジスタのゲートを制御することを特徴とする請求項1乃至4のいずれかのメモリセル間のデータコピー方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009082996A JP5256534B2 (ja) | 2009-03-30 | 2009-03-30 | 半導体メモリのメモリセル間のデータコピー方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009082996A JP5256534B2 (ja) | 2009-03-30 | 2009-03-30 | 半導体メモリのメモリセル間のデータコピー方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010238283A JP2010238283A (ja) | 2010-10-21 |
JP5256534B2 true JP5256534B2 (ja) | 2013-08-07 |
Family
ID=43092477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009082996A Expired - Fee Related JP5256534B2 (ja) | 2009-03-30 | 2009-03-30 | 半導体メモリのメモリセル間のデータコピー方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5256534B2 (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
US5031146A (en) * | 1988-12-22 | 1991-07-09 | Digital Equipment Corporation | Memory apparatus for multiple processor systems |
US5053996A (en) * | 1991-02-26 | 1991-10-01 | Sgs-Thomson Microelectronics, Inc. | Dual state memory storage cell with improved data transfer circuitry |
JP3048777B2 (ja) * | 1993-03-03 | 2000-06-05 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
JP2004030736A (ja) * | 2002-06-24 | 2004-01-29 | Sony Corp | メモリ回路、メモリ装置およびそれを用いたマルチプロセッサシステム |
US7826282B2 (en) * | 2006-02-21 | 2010-11-02 | Mentor Graphics Corporation | Random access memory for use in an emulation environment |
US7450413B2 (en) * | 2006-08-11 | 2008-11-11 | International Business Machines Corporation | Configurable SRAM system and method |
JP2008047190A (ja) * | 2006-08-11 | 2008-02-28 | Toshiba Corp | 半導体装置 |
KR101569540B1 (ko) * | 2008-01-07 | 2015-11-16 | 코에키자이단호우진 신산교소우조우 겐큐키코 | 반도체 메모리 및 프로그램 |
-
2009
- 2009-03-30 JP JP2009082996A patent/JP5256534B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010238283A (ja) | 2010-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4873182B2 (ja) | 半導体記憶装置及びその駆動方法 | |
JP3906166B2 (ja) | 半導体記憶装置 | |
US8665637B2 (en) | Semiconductor memory | |
US20110103137A1 (en) | Source controlled sram | |
JP5196449B2 (ja) | 半導体メモリおよびプログラム | |
CN101770805B (zh) | 在sram设计中使用双栅极晶体管提升读/写边界 | |
JP5057757B2 (ja) | 半導体集積回路 | |
JP2009505315A (ja) | 独立の読み書き回路を有するsramセル | |
JP2004134026A (ja) | 半導体記憶装置及びその制御方法 | |
JP2008545226A (ja) | 論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 | |
US6765817B2 (en) | Semiconductor memory | |
US7092309B2 (en) | Standby mode SRAM design for power reduction | |
JP5200506B2 (ja) | メモリ装置 | |
JP7002783B1 (ja) | 記憶装置及びその操作方法 | |
JP2009238367A (ja) | メモリ装置 | |
US7158404B2 (en) | Power management circuit and memory cell | |
JP2004515869A (ja) | 連想メモリセル及び設計方法 | |
JP2014089790A (ja) | 半導体装置 | |
CN115985366A (zh) | 具有高写噪声容限的mosfet-tfet混合型11t-sram单元电路、模块 | |
JP5256534B2 (ja) | 半導体メモリのメモリセル間のデータコピー方法 | |
JP5298373B2 (ja) | 半導体メモリのハーフセレクト防止セル配置 | |
JP4925953B2 (ja) | 記憶回路 | |
JP2008047180A (ja) | 半導体記憶装置 | |
US7684231B2 (en) | Methods and apparatus for low power SRAM based on stored data | |
JP5311309B2 (ja) | 共有キャッシュメモリとそのキャッシュ間のデータ転送方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130321 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130326 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130403 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160502 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |