JP5256534B2 - 半導体メモリのメモリセル間のデータコピー方法 - Google Patents
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本発明は、半導体メモリのメモリセル間データコピー方法に関する技術である。
近年のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタのしきい値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ)を増大させている。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタのしきい値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ)を増大させている。
上記状況に鑑みて、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード、以下「通常モード」と称する）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード、以下「高信頼モード」と称する）とを動的に切り替えることができ、通常モードから高信頼モードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行えるといった新規な半導体メモリを既に提案している（特許文献１を参照）。
かかる提案の半導体メモリの一実施例は、図１に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成とされる。
ここで、図１のメモリセルの回路動作を簡単に説明する。
図１に示すメモリセル（ＭＣ０１）は、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。
図１に示すメモリセル（ＭＣ０１）は、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。
またメモリセル（ＭＣ０１）は、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬＡ）により制御される。すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作するのである。
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ１０，Ｎ１１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＡ）により制御される。
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ１０，Ｎ１１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＡ）により制御される。
そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、モード制御スイッチ部となる１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が設けられ、このＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）の導通を制御する１本のモード制御ライン（／ＣＴＲＬ）が設けられている。
以上のような回路構成のメモリセルでは、１ビットのデータをメモリセル（ＭＣ０１）に記憶する場合と、１ビットのデータをメモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）の２つのメモリセルに記憶する場合とを、モード制御ライン（／ＣＴＲＬ）を用いて、使い分けることが可能である。上記回路構成のメモリセルは、１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現する。この通常モードから高信頼モードに切り替えることによって、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を図ることができ、またビットエラーの自己修復が行える。
この通常モードと高信頼モードといった動作モードは、図２に示すように、メモリセルブロック毎に動的に変化させることが可能である。通常モードから高信頼モードに切り替える際は、対となっているメモリセル（ＭＣ０１，ＭＣ１０）に同一のデータを記憶させる必要がある。このため、通常モードから高信頼モードにモードを切り替えるメモリセルブロックにおいては、ブロック内の全てのメモリセル間のデータコピーを行う必要がある。
上述したように、提案中の半導体メモリでは、通常モードから高信頼モードに移行する際に、対となっているメモリセルに同一のデータを記憶させる必要がある。しかし、メモリブロック内の全てのメモリセルに対して、データを書き込む方法では、長いサイクルタイムが必要になるといった問題がある。
上記状況に鑑みて、本発明は、メモリセルのビット信頼性ＱｏＢ（Ｑｕａｌｉｔｙ ｏｆ Ｂｉｔ）を動的に変化させることができる提案中の半導体メモリにおいて、通常モードから高信頼モードへの移行を、高速、かつ、低電圧動作で行えるメモリセル間の一括データコピー方法を提供することを目的とする。
上記目的を達成するため、本発明の第１の観点のメモリセル間のデータコピー方法は、 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード；通常モード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード；高信頼モード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、１ビット／１セルモード（通常モード）から１ビット／ｎセルモード（高信頼モード）へとモード切り換えの際に、コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する方法であって、
１−１）一対のビットラインの状態をハイレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルのグランドラインを電源電位にするステップと、
１−２）コピー先セルのワードラインの状態をローレベルにするステップと、
１−３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
１−４）コピー先セルのグランドラインをグランド電位に戻すステップと、
から構成される。
１−１）一対のビットラインの状態をハイレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルのグランドラインを電源電位にするステップと、
１−２）コピー先セルのワードラインの状態をローレベルにするステップと、
１−３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
１−４）コピー先セルのグランドラインをグランド電位に戻すステップと、
から構成される。
上記１−１）〜１−４）のステップによれば、通常モードから高信頼モードに切り替えるメモリセルブロックにおいて、メモリセル間の一括データコピーを、短いサイクルで高速に行え、かつ低電圧動作で行える。
また、本発明の第２の観点のメモリセル間のデータコピー方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード；通常モード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード；高信頼モード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、１ビット／１セルモード（通常モード）から１ビット／ｎセルモード（高信頼モード）へとモード切り換えの際に、コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する方法であって、
２−１）一対のビットラインの状態をローレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルの電源ラインをグランド電位にするステップと、
２−２）コピー先セルのワードラインの状態をローレベルにするステップと、
２−３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
２−４）コピー先セルの電源ラインを電源電位に戻すステップと、
から構成される。
２−１）一対のビットラインの状態をローレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルの電源ラインをグランド電位にするステップと、
２−２）コピー先セルのワードラインの状態をローレベルにするステップと、
２−３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
２−４）コピー先セルの電源ラインを電源電位に戻すステップと、
から構成される。
上記２−１）〜２−４）のステップによれば、通常モードから高信頼モードに切り替えるメモリセルブロックにおいて、メモリセル間の一括データコピーを、短いサイクルで高速に行え、かつ低電圧動作で行える。また、第２の観点のメモリセル間のデータコピー方法は、第１の観点のメモリセル間のデータコピー方法と比べて、上記２−３）のステップのモード制御スイッチ部が導通する直前まで、コピー先セルの内部状態がより不安定となり、すなわち、コピー先セルの保持データが全てローレベルとなることから、データコピーのビット誤り率（ＢＥＲ)を低減できる。
ここで、モード制御スイッチ部がＰ型ＭＯＳトランジスタで構成される場合、コピー先セルの電源ラインを制御する第２の観点のメモリセル間のデータコピー方法を用いる方が好ましい。
モード制御スイッチ部がＰ型ＭＯＳトランジスタで構成される場合、コピー先セルのグランドラインを制御する第１の観点よりも、コピー先セルの電源ラインを制御する第２の観点の方が、データコピーのビット誤り率（ＢＥＲ)をより低減でき、また、より低い動作電圧で動作できるからである。
モード制御スイッチ部がＰ型ＭＯＳトランジスタで構成される場合、コピー先セルのグランドラインを制御する第１の観点よりも、コピー先セルの電源ラインを制御する第２の観点の方が、データコピーのビット誤り率（ＢＥＲ)をより低減でき、また、より低い動作電圧で動作できるからである。
また、モード制御スイッチ部は、Ｎ型ＭＯＳトランジスタで構成されるのが好ましい。
モード制御スイッチ部がＮ型ＭＯＳトランジスタで構成される場合は、コピー先セルのグランドラインを制御する第１の観点、コピー先セルの電源ラインを制御する第２の観点、共に、データコピーのビット誤り率（ＢＥＲ)をより低減でき、また、より低い動作電圧で動作できるからである。
モード制御スイッチ部がＮ型ＭＯＳトランジスタで構成される場合は、コピー先セルのグランドラインを制御する第１の観点、コピー先セルの電源ラインを制御する第２の観点、共に、データコピーのビット誤り率（ＢＥＲ)をより低減でき、また、より低い動作電圧で動作できるからである。
本発明のメモリセル間の一括データコピー方法によれば、メモリセルのビット信頼性ＱｏＢを動的に変化させ得る提案中の半導体メモリにおいて、通常モードから高信頼モードへの移行時間を大幅に短縮することができ、また、動作下限電圧を１つのメモリセル（６トランジスタ構成）よりも下げることができる。
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
図３は、本実施例１と後述する実施例２のメモリセルの回路構成図である。
実施例１では、６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、このＰ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（／ＣＴＲＬ）とを設けた半導体メモリにおいて、１ビットが１個のメモリセルで構成されるモード（通常モード）から１ビットが２個のメモリセルで構成されるモード（高信頼モード）へ高速に移行するメモリセル間の一括データコピー方法を以下に説明する。
実施例１では、６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、このＰ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（／ＣＴＲＬ）とを設けた半導体メモリにおいて、１ビットが１個のメモリセルで構成されるモード（通常モード）から１ビットが２個のメモリセルで構成されるモード（高信頼モード）へ高速に移行するメモリセル間の一括データコピー方法を以下に説明する。
図４−１〜図４−４は、本実施例１のメモリセル間の一括データコピー方法におけるステップ毎の回路状態の説明図である。図４−１〜図４−４において、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーして、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データとメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データを同一にするものとする。
通常モードの時は、１ビットが１個のメモリセル（ＭＣ０１）で構成される。メモリセル（ＭＣ０１）のビット情報は、ノードｍ０が“Ｈ”で、ノードｍ１が“Ｌ”である。
通常モードから高信頼モードに移行した場合、１ビットが２個のメモリセル（ＭＣ０１，ＭＣ１０）で構成される。すなわち、通常モードから高信頼モードに移行する場合に、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データとメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データを同一にすべく、メモリセル（ＭＣ０１）の保持データをメモリセル（ＭＣ１０）へデータコピーする必要がある。
通常モードの時は、１ビットが１個のメモリセル（ＭＣ０１）で構成される。メモリセル（ＭＣ０１）のビット情報は、ノードｍ０が“Ｈ”で、ノードｍ１が“Ｌ”である。
通常モードから高信頼モードに移行した場合、１ビットが２個のメモリセル（ＭＣ０１，ＭＣ１０）で構成される。すなわち、通常モードから高信頼モードに移行する場合に、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データとメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データを同一にすべく、メモリセル（ＭＣ０１）の保持データをメモリセル（ＭＣ１０）へデータコピーする必要がある。
データコピーの方法としては、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＶＧＤＢ）と電源ライン（ＶＶＤＤＢ）を制御する２通りの方法がある。本実施例１では、グランドライン（ＶＧＮＤＢ）を制御する方法について、データコピーの手順を説明する。
先ず、図４−１に示すように、一対のビットライン（ＢＬ，／ＢＬ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＧＮＤＢ）を電源電位（“ＶＤＤ”）にする（第１ステップ）。
次に、図４−２に示すように、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をローレベル（“Ｌ”）にする（第２ステップ）。
次に、図４−３に示すように、コピー元のメモリセル（ＭＣ０１）とコピー先のメモリセル（ＭＣ１０）との間を接続しているＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）の導通制御するモード制御ライン（／ＣＴＲＬ）をローレベル（“Ｌ”）にして、Ｐ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）を導通させ、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをコピー先のメモリセル（ＭＣ１０）へデータ転送する（第３ステップ）。
最後に、図４−４に示すように、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＧＮＤＢ）を再びグランド電位（“ＧＮＤ”）の状態に戻す（第４ステップ）。
これにより、メモリセル（ＭＣ０１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
これにより、メモリセル（ＭＣ０１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
図５は、本実施例１の上記第１ステップから第４ステップにおけるメモリセルの保持データの波形を示したものである。上段の波形は、ワードライン（ＷＬＢ），モード制御ライン（ＣＴＲＬ），コピー先メモリセルのグランドライン（ＶＧＮＤＢ）の信号波形を示している。また、中段の波形は、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データの信号波形を示している。また、下段の波形は、コピーによってデータを書き換えられる側のコピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データの信号波形を示している。
図５に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
図５に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
本実施例１のメモリセル間のデータコピー方法を用いることによって、グランドライン（ＶＧＮＤ）を共有するメモリセルブロック内の全データを数サイクルでコピーすることが可能となり、通常モードから高信頼性モードへの移行時間を大幅に短縮することが可能となる。
また、後述するように、本実施例１のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
また、後述するように、本実施例１のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
次に、実施例２では、実施例１と同様に、６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、このＰ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（／ＣＴＲＬ）とを設けた半導体メモリにおいて、１ビットが１個のメモリセルで構成されるモード（通常モード）から１ビットが２個のメモリセルで構成されるモード（高信頼モード）へ高速に移行するメモリセル間の一括データコピー方法を以下に説明する。
実施例１はグランドライン（ＶＧＮＤＢ）を制御する方法であったのに対して、実施例２では電源ライン（ＶＶＤＤＢ）を制御する方法でデータコピーを行う。
実施例１はグランドライン（ＶＧＮＤＢ）を制御する方法であったのに対して、実施例２では電源ライン（ＶＶＤＤＢ）を制御する方法でデータコピーを行う。
先ず、図６−１に示すように、一対のビットライン（ＢＬ，／ＢＬ）の状態をローレベル（“Ｌ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）の電源ライン（ＶＶＤＤＢ）をグランド電位（“ＧＮＤ”）にする（第１ステップ）。
次に、図６−２に示すように、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をローレベル（“Ｌ”）にする（第２ステップ）。
次に、図６−３に示すように、コピー元のメモリセル（ＭＣ０１）とコピー先のメモリセル（ＭＣ１０）との間を接続しているＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）の導通制御するモード制御ライン（／ＣＴＲＬ）をローレベル（“Ｌ”）にして、Ｐ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）を導通させ、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをコピー先のメモリセル（ＭＣ１０）へデータ転送する（第３ステップ）。
最後に、図６−４に示すように、コピー先のメモリセル（ＭＣ１０）の電源ライン（ＶＶＤＤＢ）を再び電源電位（“ＶＤＤ”）の状態に戻す（第４ステップ）。
これにより、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
これにより、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
図７は、本実施例２の上記第１ステップから第４ステップにおけるメモリセルの保持データの波形を示したものである。上段の波形は、ワードライン（ＷＬＢ），モード制御ライン（ＣＴＲＬ），コピー先メモリセルの電源ライン（ＶＶＤＤＢ）の信号波形を示している。また、中段の波形は、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データの信号波形を示している。また、下段の波形は、コピーによってデータを書き換えられる側のコピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データの信号波形を示している。
図７に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
また、図７に示されるように、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率（ＢＥＲ)を低減できる。
図７に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
また、図７に示されるように、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率（ＢＥＲ)を低減できる。
本実施例２のメモリセル間のデータコピー方法を用いることによって、電源ライン（ＶＶＤＤ）を共有するメモリセルブロック内の全データを数サイクルでコピーすることが可能となり、通常モードから高信頼性モードへの移行時間を大幅に短縮することが可能となる。
また、後述するように、本実施例２のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
また、後述するように、本実施例２のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
次に、図８は、本実施例３と後述する実施例４のメモリセルの回路構成図である。
実施例３では、６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＮ型ＭＯＳトランジスタ（Ｍ２０,Ｍ２１)と、このＮ型ＭＯＳトランジスタの導通を制御する１本のモード制御ラインとを設けた半導体メモリにおいて、１ビットが１個のメモリセルで構成されるモード（通常モード）から１ビットが２個のメモリセルで構成されるモード（高信頼モード）へ高速に移行するメモリセル間の一括データコピー方法を以下に説明する。
実施例３では、６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＮ型ＭＯＳトランジスタ（Ｍ２０,Ｍ２１)と、このＮ型ＭＯＳトランジスタの導通を制御する１本のモード制御ラインとを設けた半導体メモリにおいて、１ビットが１個のメモリセルで構成されるモード（通常モード）から１ビットが２個のメモリセルで構成されるモード（高信頼モード）へ高速に移行するメモリセル間の一括データコピー方法を以下に説明する。
図９−１〜図９−４は、本実施例３のメモリセル間の一括データコピー方法におけるステップ毎の回路状態の説明図である。図９−１〜図９−４において、メモリセル（ＭＣ０１）ノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーして、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データとメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データを同一にするものとする。
通常モードの時は、１ビットが１個のメモリセル（ＭＣ０１）で構成される。メモリセル（ＭＣ０１）のビット情報は、ノード（ｍ０，ｍ１）の保持データである。
通常モードから高信頼モードに移行した場合、１ビットが２個のメモリセル（ＭＣ０１，ＭＣ１０）で構成される。すなわち、通常モードから高信頼モードに移行する場合に、メモリセル（ＭＣ０１）の保持データ（ｍ０，ｍ１）とメモリセル（ＭＣ１０）の保持データ（ｎ０，ｎ１）を同一にすべく、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーする必要がある。
通常モードの時は、１ビットが１個のメモリセル（ＭＣ０１）で構成される。メモリセル（ＭＣ０１）のビット情報は、ノード（ｍ０，ｍ１）の保持データである。
通常モードから高信頼モードに移行した場合、１ビットが２個のメモリセル（ＭＣ０１，ＭＣ１０）で構成される。すなわち、通常モードから高信頼モードに移行する場合に、メモリセル（ＭＣ０１）の保持データ（ｍ０，ｍ１）とメモリセル（ＭＣ１０）の保持データ（ｎ０，ｎ１）を同一にすべく、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーする必要がある。
データコピーの方法としては、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＶＧＤＢ）と電源ライン（ＶＶＤＤＢ）を制御する２通りの方法がある。本実施例３では、グランドライン（ＶＶＧＤＢ）を制御する方法について、データコピーの手順を説明する。
先ず、図９−１に示すように、一対のビットライン（ＢＬ，／ＢＬ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＧＮＤＢ）を電源電位（“ＶＤＤ”）にする（第１ステップ）。
次に、図９−２に示すように、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をローレベル（“Ｌ”）にする（第２ステップ）。
次に、図９−３に示すように、コピー元のメモリセル（ＭＣ０１）とコピー先のメモリセル（ＭＣ１０）との間を接続しているＮ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）の導通制御するモード制御ライン（ＣＴＲＬ）をハイレベル（“Ｈ”）にして、Ｎ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）を導通させ、コピー元のメモリセル（ＭＣ０１）の保持データ（ｍ０，ｍ１）をコピー先のメモリセル（ＭＣ１０）へデータ転送する（第３ステップ）。
最後に、図９−４に示すように、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＧＮＤＢ）を再びグランド電位（“ＧＮＤ”）の状態に戻す（第４ステップ）。
これにより、メモリセル（ＭＣ０１）の保持データ（ｍ０，ｍ１）をメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
これにより、メモリセル（ＭＣ０１）の保持データ（ｍ０，ｍ１）をメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
図１０は、本実施例３の上記第１ステップから第４ステップにおけるメモリセルの保持データの波形を示したものである。上段の波形は、ワードライン（ＷＬＢ），モード制御ライン（ＣＴＲＬ），コピー先メモリセルのグランドライン（ＶＧＮＤＢ）の信号波形を示している。また、中段の波形は、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データの信号波形を示している。また、下段の波形は、コピーによってデータを書き換えられる側のコピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データの信号波形を示している。
図１０に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
図１０に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
本実施例３のメモリセル間のデータコピー方法を用いることによって、グランドライン（ＶＧＮＤ）を共有するメモリセルブロック内の全データを数サイクルでコピーすることが可能となり、通常モードから高信頼性モードへの移行時間を大幅に短縮することが可能となる。
また、後述するように、本実施例３のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
また、後述するように、本実施例３のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
次に、実施例４では、実施例３と同様に、６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＮ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、このＮ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（ＣＴＲＬ）とを設けた半導体メモリにおいて、１ビットが１個のメモリセルで構成されるモード（通常モード）から１ビットが２個のメモリセルで構成されるモード（高信頼モード）へ高速に移行するメモリセル間の一括データコピー方法を以下に説明する。
実施例３はグランドライン（ＶＧＮＤＢ）を制御する方法であったのに対して、実施例４では電源ライン（ＶＶＤＤＢ）を制御する方法でデータコピーを行う。
実施例３はグランドライン（ＶＧＮＤＢ）を制御する方法であったのに対して、実施例４では電源ライン（ＶＶＤＤＢ）を制御する方法でデータコピーを行う。
先ず、図１１−１に示すように、一対のビットライン（ＢＬ，／ＢＬ）の状態をローレベル（“Ｌ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）の電源ライン（ＶＶＤＤＢ）をグランド電位（“ＧＮＤ”）にする（第１ステップ）。
次に、図１１−２に示すように、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をローレベル（“Ｌ”）にする（第２ステップ）。
次に、図１１−３に示すように、コピー元のメモリセル（ＭＣ０１）とコピー先のメモリセル（ＭＣ１０）との間を接続しているＮ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）の導通制御するモード制御ライン（ＣＴＲＬ）をハイレベル（“Ｈ”）にして、Ｎ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）を導通させ、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをコピー先のメモリセル（ＭＣ１０）へデータ転送する（第３ステップ）。
最後に、図１１−４に示すように、コピー先のメモリセル（ＭＣ１０）の電源ライン（ＶＶＤＤＢ）を再び電源電位（“ＶＤＤ”）の状態に戻す（第４ステップ）。
これにより、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
これにより、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
図１２は、本実施例４の上記第１ステップから第４ステップにおけるメモリセルの保持データの波形を示したものである。上段の波形は、ワードライン（ＷＬＢ），モード制御ライン（ＣＴＲＬ），コピー先メモリセルの電源ライン（ＶＶＤＤＢ）の信号波形を示している。また、中段の波形は、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データの信号波形を示している。また、下段の波形は、コピーによってデータを書き換えられる側のコピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データの信号波形を示している。
図１２に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
また、図１２に示されるように、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率（ＢＥＲ)を低減できる。
図１２に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
また、図１２に示されるように、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率（ＢＥＲ)を低減できる。
本実施例４のメモリセル間のデータコピー方法を用いることによって、電源ライン（ＶＶＤＤ）を共有するメモリセルブロック内の全データを数サイクルでコピーすることが可能となり、通常モードから高信頼性モードへの移行時間を大幅に短縮することが可能となる。
また、後述するように、本実施例４のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
また、後述するように、本実施例４のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
図１３は、実施例１〜４のデータコピー時の動作電圧とビット誤り率のグラフを示している。横軸は動作電圧であり、縦軸はビット誤り率（ＢＥＲ）である。実施例１〜４のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
より詳細には、従来の６トランジスタ構成のメモリセルの場合、図１３に示されるように、データコピー動作のビット誤り率（ＢＥＲ）が１．Ｅ−４の時の動作下限電圧は０．６１（Ｖ）である。これに対して、実施例１〜４のデータコピー動作のビット誤り率（ＢＥＲ）は、いずれも０．５（Ｖ）以下である。
より詳細には、従来の６トランジスタ構成のメモリセルの場合、図１３に示されるように、データコピー動作のビット誤り率（ＢＥＲ）が１．Ｅ−４の時の動作下限電圧は０．６１（Ｖ）である。これに対して、実施例１〜４のデータコピー動作のビット誤り率（ＢＥＲ）は、いずれも０．５（Ｖ）以下である。
特に、モード制御スイッチ部がＰ型ＭＯＳトランジスタで構成される場合、コピー先のメモリセルのグランドラインを制御する実施例１のデータコピー方法よりも、コピー先のメモリセルの電源ラインを制御する実施例２のデータコピー方法の方が、ビット誤り率（ＢＥＲ）が低く、動作下限電圧が小さいことがわかる。
また、モード制御スイッチ部がＮ型ＭＯＳトランジスタで構成される実施例３および実施例４のデータコピー方法の場合、モード制御スイッチ部がＰ型ＭＯＳトランジスタで構成される実施例１および実施例２のデータコピー方法よりも、ビット誤り率（ＢＥＲ）が低く、動作下限電圧が小さいことがわかる。
本発明は、コンピュータのキャッシュメモリ等に使用されるＳＲＡＭに有用である。
ＭＣ０１，ＭＣ１０ メモリセル
Claims (6)
- 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
前記１ビット／１セルモードから前記１ビット／ｎセルモードへとモード切り換えの際に、コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する方法であって、
１−１）一対のビットラインの状態をハイレベルに、かつ、前記コピー先セルのワードラインの状態をハイレベルに、かつ、前記コピー先セルのグランドラインを電源電位にするステップと、
１−２）前記コピー先セルのワードラインの状態をローレベルにするステップと、
１−３）前記モード制御ラインを制御して、前記モード制御スイッチ部を導通させるステップと、
１−４）前記コピー先セルのグランドラインをグランド電位に戻すステップと、
を備えたことを特徴とするメモリセル間のデータコピー方法。 - 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
前記１ビット／１セルモードから前記１ビット／ｎセルモードへとモード切り換えの際に、コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する方法であって、
２−１）一対のビットラインの状態をローレベルに、かつ、前記コピー先セルのワードラインの状態をハイレベルに、かつ、前記コピー先セルの電源ラインをグランド電位にするステップと、
２−２）前記コピー先セルのワードラインの状態をローレベルにするステップと、
２−３）前記モード制御ラインを制御して、前記モード制御スイッチ部を導通させるステップと、
２−４）前記コピー先セルの電源ラインを電源電圧に戻すステップと、
を備えたことを特徴とするメモリセル間のデータコピー方法。 - 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットが２個のメモリセルを連結して構成されるモード（１ビット／２セルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
前記１ビット／１セルモードから前記１ビット／２セルモードへとモード切り換えの際に、コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する方法であって、
１−１）一対のビットラインの状態をハイレベルに、かつ、前記コピー先セルのワードラインの状態をハイレベルに、かつ、前記コピー先セルのグランドラインを電源電位にするステップと、
１−２）前記コピー先セルのワードラインの状態をローレベルにするステップと、
１−３）前記モード制御ラインを制御して、前記モード制御スイッチ部を導通させるステップと、
１−４）前記コピー先セルのグランドラインをグランド電位に戻すステップと、
を備えたことを特徴とするメモリセル間のデータコピー方法。 - 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットが２個のメモリセルを連結して構成されるモード（１ビット／２セルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
前記１ビット／１セルモードから前記１ビット／２セルモードへとモード切り換えの際に、コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する方法であって、
２−１）一対のビットラインの状態をローレベルに、かつ、前記コピー先セルのワードラインの状態をハイレベルに、かつ、前記コピー先セルの電源ラインをグランド電位にするステップと、
２−２）前記コピー先セルのワードラインの状態をローレベルにするステップと、
２−３）前記モード制御ラインを制御して、前記モード制御スイッチ部を導通させるステップと、
２−４）前記コピー先セルの電源ラインを電源電圧に戻すステップと、
を備えたことを特徴とするメモリセル間のデータコピー方法。 - 前記モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタを配設した構成であり、前記モード制御ラインは、該Ｐ型ＭＯＳトランジスタのゲートを制御することを特徴とする請求項２又は４のメモリセル間のデータコピー方法。
- 前記モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、１対のＮ型ＭＯＳトランジスタを配設した構成であり、前記モード制御ラインは、該Ｎ型ＭＯＳトランジスタのゲートを制御することを特徴とする請求項１乃至４のいずれかのメモリセル間のデータコピー方法。
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