JP5298373B2 - 半導体メモリのハーフセレクト防止セル配置 - Google Patents

Description

本発明は、半導体メモリのハーフセレクト防止のためのセル配置に関する技術である。

近年のＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等のメモリは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタのしきい値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Bit Error Rate)を増大させている。

上記状況に鑑みて、既に、発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを動的に切り替えることができ、前記１ビット／ｎセルモードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行える新規な半導体メモリを提案している（特許文献１）。

かかる提案の半導体メモリの一実施例は、図１に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインを追加した構成とされる。

ここで、図１のメモリセルの回路動作を簡単に説明する。図１に示すメモリセル（ＭＣ０１）は、電源電位ＶＤＤおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＤＤおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）も同様である。

メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。

またメモリセル（ＭＣ０１）は、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬ）により制御される。
すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作するのである。メモリセル（ＭＣ１０）も同様である。

そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）と、該Ｐ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が導通するように制御し得る１本の制御ライン（／ＣＴＲＬ）が追加されている。

以上のような回路構成のメモリセルでは、制御ライン（／ＣＴＲＬ）がローレベル”Ｌ”の時に、追加された一対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が作動し、データ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）が直接つながることになり、読出し／書き込み動作時のメモリセルのばらつきを補正することができる。
また、制御ライン（／ＣＴＲＬ）がローレベル”Ｌ”で、１つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｌ”）、読出し安定性が増大する。また、２つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｈ”）、セル電流が改善されるため高速動作が可能となり、また書き込み安定性も増大する。

上述したように、高い読み出し安定性や書き込み安定性を有する提案中の半導体メモリにおいては、高信頼モードの読出し動作方法と書込み動作方法が異なることとなる。すなわち、高信頼モードの読出し動作の場合、追加された一対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）はオン状態、ワードラインを１本だけ立ち上げて保持データを読出すことになる（図２（１）を参照）。また、高信頼モードの書込み動作の場合、追加された一対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）はオン状態、ワードラインを２本とも立ち上げてデータの書込みを行うことになる（図２（２）を参照）。

このように、提案中の半導体メモリでは、高信頼モードの読出し動作方法と書込み動作方法が異なるため、従来のようなセル配置では、書込み動作時において、書込みを行う必要のないメモリセルまで、ワードラインが２本立ち上がってしまうため、データが破壊される危険があるといったハーフセレクト問題がある（非特許文献１を参照）。

図３に、提案中の半導体メモリの場合に生じる、高信頼モードの書込み動作時にハーフセレクト問題が発生する従来のセル配置を示す。図３に示すように、縦に２段、横に３列の６個のメモリセルペア（ＭＣ１〜ＭＣ６）が存在する場合において、例えば、ＭＣ５のメモリセルに対する書込み動作時に、ワードライン２本（ＷＬ[３]，ＷＬ[３]）が立ち上がるため、書込みを行う必要のないメモリセル（ＭＣ４とＭＣ６）まで、ワードラインが２本（ＷＬ[３]，ＷＬ[３]）立ち上がってしまうことになり、ハーフセレクト状態となり、データが破壊される危険がある。

ここで、従来のハーフセレクト回避方法を説明する前に、２種類のセル配置の方法について説明する。図４は、８ｂｉｔのデータを８つのアドレス（Ａ〜Ｈ）に保持していると仮定した場合のアドレスとデータの構成を示している。このアドレスとデータの構成を前提にして、提案中の半導体メモリにおいて、アドレスＡ〜Ｈを同じ行に並べる場合には、２つの並べ方が存在することになる。

１つ目の方法は、図５（１）に示すように、アドレスごとに分けて並べる方法である。アドレスごとに分けて並べる方法では、横方向に隣接する２ビットにソフトエラーが生じた場合（マルチビットエラー）、同一アドレス内に２ｂｉｔのエラーが発生することになるので、ＥＣＣ（Error Check and Correct）ではエラーを救済することができないといった問題がある。

２つ目の方法は、図５（２）に示すように、ビットごとに分けて並べる方法である。このアドレスごとに分けて並べる方法では、横方向に隣接する２ビットにソフトエラーが生じた場合でも、アドレスごとに分けて並べる方法と異なり、同一アドレス内に１ビットのエラーしか発生しないことになるので、ＥＣＣによりソフトエラーを救済することができる。

かかる２種類のセル配置の方法がある中で、従来のハーフセレクト回避方法について説明する。従来のハーフセレクト回避方法の１つは、分割ワードライン構造を用いることである。分割ワードライン構造とは、図６に示すように、選択された行アドレス（ＷＬ[0]，ＷＬ[1]）と選択された列アドレスのＡＮＤをとることにより、選択されたアドレスのワードラインのみが立ち上がるような構造である。図６に示す場合、例えば、アドレスＢに対応する列アドレス（ＣＬＢ）が選択されており、アドレスＢの８Ｂｉｔのデータ（０〜７）にアクセスしている。しかしながら、分割ワードライン構造を用いる場合は、メモリセルのアレイ内にＡＮＤ回路を配置する必要があるため、面積オーバヘッドが発生するといったデメリットが生じる。また、分割ワードライン構造を用いる場合は、図５（１）に示したアドレスごとに分けて並べる方法のセル配置構造をとる必要があるため、ソフトエラーに弱いといったデメリットもある。

また、従来のハーフセレクト回避の他の方法は、ライトバックを用いることである。ここで、提案中の半導体メモリのライトバックの手順は、先ず、図７（１）に示すように、ワードラインを１本だけ立ち上げ、高信頼モードの読出しを行い、読出したデータをフリップフロップ（ＦＦ）に保持する。
次に、ワードラインを２本立ち上げ、高信頼モードの書込みを行うのである。図７（２）に示すように、アクセスされている列のメモリセルでは、入力データ（ＤＩ）の書込みを行う。一方、ハーフセレクト状態のメモリセル（アクセスされていない列のメモリセル）では、フリップフロップ（ＦＦ）に保持されたデータの書込みを行い、ハーフセレクト問題を回避するのである。

しかし、上記のライトバックを用いる場合、最初に高信頼モードの読出しを行う必要があるため、速度オーバヘッドが生じるといった問題がある。

特願２００８−０００３５７号

H. Yamauchi, T. Suzuki, and Y. Yamagami, "A 1R/1W SRAMCell Design to Keep Cell Current and Area Saving against SimultaneousRead/Write Disturbed Accesses," IEICE Trans. Electronics, vol.E90-C, no. 4, pp. 749-757, April 2007.

上述したように、提案中の半導体メモリでは、高信頼モードの読出し動作方法と書込み動作方法が異なるため、従来のようなセル配置では、書込み動作時において、書込みを行う必要のないメモリセルまで、ワードラインが２本立ち上がってしまうため、データが破壊される危険がある。提案中の半導体メモリを使用する場合、このようなハーフセレクト問題を回避・防止するセル配置技術が必要とされる。

本発明は、上述したアプリケーションやメモリ状況に応じてメモリセルのビット信頼性ＱｏＢ（Quality of Bit）を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できる半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊（ハーフセレクト問題）を防止するセル配置技術を提供することを目的とする。

上記目的を達成するため、本発明の第１の観点の半導体メモリのセル配置は、１ビットが２個のメモリセルを連結して構成されるメモリセルペアを２次元アレイ状に並べたメモリセルアレイにおいて、
・奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
・同行においてワードラインが２本（ＷＬＡ，ＷＬＢ）設けられ、
・同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
８列（４×２）までのメモリセルペアに対して、ワードラインの組合せで４種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がることを特徴とする。

上記構成によれば、上述した提案中の半導体メモリにおいて、書込み動作時にセレクトされたメモリセルペア（書込み対象のメモリセルペア）はワードラインが２本とも立ち上がることになるが、ハーフセレクト状態の同行乃至は隣接する行のメモリセルペアにおいてはワードラインが１本のみ立ち上がることになる。すなわち、提案中の半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊（ハーフセレクト問題）を防止することが可能となる。
また、書込みが行われない列において、２つのメモリセルペアがハーフセレクト状態となる場合に、ビットラインを２組用意していることから、異なるビットライン上のメモリセルペアがアクセスされることになる。
さらに、ワードラインのマッピング方法において、ワードラインの組合せで４種類、奇数列および偶数列で２種類の選択方法があることから、８列×１ワードの語長（ｂｉｔ／ｗａｒｄ）までハーフセレクト問題を回避することができることになる。

また、本発明の第２の観点の半導体メモリのセル配置は、１ビットが２個のメモリセルを連結して構成されるメモリセルペアを２次元アレイ状に並べたメモリセルアレイにおいて、
・奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
・同行においてワードラインが３本（ＷＬＡ，ＷＬＢ，ＷＬＣ）設けられ、
・同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
１８列（９×２）までのメモリセルペアに対して、ワードラインの組合せで９種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がることを特徴とする。

上記構成によれば、上述した提案中の半導体メモリにおいて、書込み動作時にセレクトされたメモリセルペア（書込み対象のメモリセルペア）はワードラインが２本とも立ち上がることになるが、ハーフセレクト状態の同行乃至は隣接する行のメモリセルペアにおいてはワードラインが１本のみ立ち上がることになる。すなわち、提案中の半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊（ハーフセレクト問題）を防止することが可能となる。
また、書込みが行われない列において、２つのメモリセルペアがハーフセレクト状態となる場合に、ビットラインを２組用意していることから、異なるビットライン上のメモリセルペアがアクセスされることになる。
さらに、ワードラインのマッピング方法において、ワードラインの組合せで９種類、奇数列および偶数列で２種類の選択方法があることから、１８列×１ワードの語長（ｂｉｔ／ｗａｒｄ）までハーフセレクト問題を回避することができることになる。

また、本発明の第３の観点の半導体メモリのセル配置は、１ビットが２個のメモリセルを連結して構成されるメモリセルペアを２次元アレイ状に並べたメモリセルアレイにおいて、
・奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
・同行においてワードラインが４本（ＷＬＡ，ＷＬＢ，ＷＬＣ，ＷＬＤ）設けられ、
・同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
３２列（１６×２）までのメモリセルペアに対して、ワードラインの組合せで１６種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がることを特徴とする。

上記構成によれば、上述した提案中の半導体メモリにおいて、書込み動作時にセレクトされたメモリセルペア（書込み対象のメモリセルペア）はワードラインが２本とも立ち上がることになるが、ハーフセレクト状態の同行乃至は隣接する行のメモリセルペアにおいてはワードラインが１本のみ立ち上がることになる。すなわち、提案中の半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊（ハーフセレクト問題）を防止することが可能となる。
また、書込みが行われない列において、２つのメモリセルペアがハーフセレクト状態となる場合に、ビットラインを２組用意していることから、異なるビットライン上のメモリセルペアがアクセスされることになる。
さらに、ワードラインのマッピング方法において、ワードラインの組合せで１６種類、奇数列および偶数列で２種類の選択方法があることから、３２列×１ワードの語長（ｂｉｔ／ｗａｒｄ）までハーフセレクト問題を回避することができることになる。

また、本発明の第４の観点の半導体メモリのセル配置は、１ビットが２個のメモリセルを連結して構成されるメモリセルペアを２次元アレイ状に並べたメモリセルアレイにおいて、
・奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
・同行においてワードラインがＮ本（Ｎは５以上の自然数）設けられ、
・同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
２Ｎ ^２ 列（Ｎ ^２ ×２）までのメモリセルペアに対して、ワードラインの組合せでＮ^２種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がることを特徴とする。

上記構成によれば、上述した提案中の半導体メモリにおいて、書込み動作時にセレクトされたメモリセルペア（書込み対象のメモリセルペア）はワードラインが２本とも立ち上がることになるが、ハーフセレクト状態の同行乃至は隣接する行のメモリセルペアにおいてはワードラインが１本のみ立ち上がることになる。すなわち、提案中の半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊（ハーフセレクト問題）を防止することが可能となる。
また、書込みが行われない列において、２つのメモリセルペアがハーフセレクト状態となる場合に、ビットラインを２組用意していることから、異なるビットライン上のメモリセルペアがアクセスされることになる。
さらに、ワードラインのマッピング方法において、ワードラインの組合せでＮ種類（Ｎは５以上の自然数）、奇数列および偶数列で２種類の選択方法があることから、２Ｎ列×１ワードの語長（ｂｉｔ／ｗａｒｄ）までハーフセレクト問題を回避することができることになる。

ここで、上記のメモリセルペアは、隣接する２個のメモリセルのデータ保持ノード間に、１対のＮ型ＭＯＳトランジスタと、該Ｎ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインを追加した構成とされるものである。
または、上記のメモリセルペアは、隣接する２個のメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインを追加した構成とされるものである。
または、上記のメモリセルペアは、隣接する２個のメモリセルのデータ保持ノード間に、１対のＣＭＯＳスイッチと、該ＣＭＯＳスイッチが導通するように制御し得る１本の制御ラインを追加した構成とされるものである。

本発明に係る半導体メモリのセル配置によれば、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性ＱｏＢ（Quality of Bit）を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できる半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊（ハーフセレクト問題）を防止することができる。

提案中の半導体メモリのメモリセルの回路動作の説明図 提案中の半導体メモリのメモリセルの高信頼モードの読出し動作と書込み動作の説明図 提案中の半導体メモリの場合に生じる、高信頼モードの書込み動作時にハーフセレクト問題が発生する従来のセル配置図 ８ｂｉｔのデータを８つのアドレス（Ａ〜Ｈ）に保持していると仮定した場合のアドレスとデータの構成図 （１）アドレスごとに分けて並べる方法と（２）ビットごとに分けて並べる方法の説明図 選択されたアドレスのワードラインのみが立ち上がるような構造の説明図 提案中の半導体メモリのライトバックの手順の説明図 １ビットが２個のメモリセルを連結して構成される提案中のメモリセルペアを従来方法で２次元アレイ状に配置した回路構成図 実施例１のセル配置の回路構成図 実施例１におけるワードラインのマッピング表 行デコーダの回路ブロック図の一例 行デコーダの回路構成の一例 実施例２におけるワードラインのマッピング表 実施例３におけるワードラインのマッピング表

以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。

実施例１は、１ビットが２個のメモリセルを連結して構成される提案中のメモリセルペアを２次元アレイ状に並べたメモリセルアレイで、
１）奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
２）同行においてワードラインが２本（ＷＬＡ，ＷＬＢ）設けられ、
３）同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
８列（４×２）までのメモリセルペアに対して、ワードラインの組合せで４種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がる場合について説明する。

図８は、１ビットが２個のメモリセルを連結して構成される提案中のメモリセルペアを従来方法で２次元アレイ状に配置した回路構成を示している。図８の示されるように、縦に２段、横に３列の６個のメモリセルペア（ＭＣ１〜ＭＣ６）が存在する場合において、例えば、ＭＣ５のメモリセルに対する書込み動作時に、ワードライン２本（ＷＬ[2(n+1)]，ＷＬ[2(n+1)+1]）が立ち上がるため、書込みを行う必要のないメモリセル（ＭＣ４とＭＣ６）まで、ワードラインが２本（ＷＬ[2(n+1)]，ＷＬ[2(n+1)+1]）立ち上がってしまうことになり、ハーフセレクト状態となり、データが破壊される恐れがある。

そこで、実施例１では、セレクトされたメモリセルペアのみ、ワードラインを２本立ち上げることとし、ハーフセレクト状態のメモリセルペアは、ワードラインを１本立ち上げることまで許容することとする。すなわち、読出し動作と同じく、ワードラインを１本立ち上げる状態とする。

図９に、実施例１のセル配置の回路構成を示す。図９の中央のメモリセルペア（ＭＣ５）が、書込み動作時にはワードラインが２本とも立ち上がることになるが、ハーフセレクト状態のメモリセルペア（ＭＣ１，ＭＣ３，ＭＣ６）においてはワードラインが１本のみ立ち上がることになる。具体的には、ＭＣ１はワードラインが１本（ＷＬＡ[2n+1]のみが立ち上げっており、ＭＣ４はワードラインが１本（ＷＬＡ[2(n+1)]のみが立ち上げっており、ＭＣ６はワードラインが１本（ＷＬＡ[2(n+1)]のみが立ち上げっている。
すなわち、提案中の半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊（ハーフセレクト問題）を防止できるのである。

また、図９のセル配置において、メモリセルペア（ＭＣ１、ＭＣ４）毎に異なるビットラインを２組用意していることから、アクセスは異なるビットライン上のメモリセルペア毎に行われることになる。具体的には、ＭＣ１は相補なビットラインＢＬＡ（ＢＬＡ[0]，／ＢＬＡ[0]）に、Ｎ型ＭＯＳトランジスタのスイッチ部が接続され、ＭＣ４は相補なビットラインＢＬＢ（ＢＬＢ[0]，／ＢＬＢ[0]）に、Ｎ型ＭＯＳトランジスタのスイッチ部が接続されている。図９において、円で囲んだＮ型ＭＯＳトランジスタが導通していることになる。

図１０に、実施例１におけるワードラインのマッピング表を示す。ＷＬＡと記載しているところは、ＷＬＡにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。またＷＬＢと記載しているところは、ＷＬＢにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。
従来の１本であったワードラインを、実施例１ではワードライン（ＷＬＡ，ＷＬＢ）２本とし、ワードラインの組合せで４種類（２の２乗）、奇数列および偶数列でメモリセルペアの１個分のメモリセル分ずれていることから２種類の選択方法があり、その結果、８列×１ワードの語長（ｂｉｔ／ｗａｒｄ）までハーフセレクト問題を回避することができることになる。

図１１及び図１２は、行デコーダの回路ブロック図と回路構成の一例を示している。これにより、提案中の半導体メモリのメモリセルペアを１ビットとして、１２８行×８列×３２ｂｉｔ／ｗｏｒｄ＝３２ＫＢのＳＲＡＭブロックが構築できることになる。

実施例２は、１ビットが２個のメモリセルを連結して構成される提案中のメモリセルペアを２次元アレイ状に並べたメモリセルアレイで、
１）奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
２）同行においてワードラインが３本（ＷＬＡ，ＷＬＢ，ＷＬＣ）設けられ、
３）同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
１８列（９×２）までのメモリセルペアに対して、ワードラインの組合せで９種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がる場合について説明する。

実施例２は、実施例１と同様に、セレクトされたメモリセルペアのみ、ワードラインを２本立ち上げることとし、ハーフセレクト状態のメモリセルペアは、ワードラインを１本立ち上げることまで許容することとする。すなわち、読出し動作と同じく、ワードラインを１本立ち上げる状態とする。

図１３に、実施例２におけるワードラインのマッピング表を示す。ＷＬＡと記載しているところは、ＷＬＡにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。またＷＬＢと記載しているところは、ＷＬＢにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。またＷＬＣと記載しているところは、ＷＬＣにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。
従来の１本であったワードラインを、実施例２ではワードライン（ＷＬＡ，ＷＬＢ，ＷＬＣ）３本とし、ワードラインの組合せで９種類（２の３乗）、奇数列および偶数列でメモリセルペアの１個分のメモリセル分ずれていることから２種類の選択方法があり、その結果、１８列×１ワードの語長（ｂｉｔ／ｗａｒｄ）までハーフセレクト問題を回避することができることになる。

実施例３は、１ビットが２個のメモリセルを連結して構成される提案中のメモリセルペアを２次元アレイ状に並べたメモリセルアレイで、
１）奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
２）同行においてワードラインが４本（ＷＬＡ，ＷＬＢ，ＷＬＣ，ＷＬＤ）設けられ、
３）同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
３２列（１６×２）までのメモリセルペアに対して、ワードラインの組合せで１６種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がる場合について説明する。

実施例３は、実施例１と同様に、セレクトされたメモリセルペアのみ、ワードラインを２本立ち上げることとし、ハーフセレクト状態のメモリセルペアは、ワードラインを１本立ち上げることまで許容することとする。すなわち、読出し動作と同じく、ワードラインを１本立ち上げる状態とする。

図１４に、実施例３におけるワードラインのマッピング表を示す。ＷＬＡと記載しているところは、ＷＬＡにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。またＷＬＢと記載しているところは、ＷＬＢにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。またＷＬＣと記載しているところは、ＷＬＣにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。またＷＬＤと記載しているところは、ＷＬＤにＮ型ＭＯＳトランジスタのスイッチ部が接続されていることを表している。
従来の１本であったワードラインを、実施例２ではワードライン（ＷＬＡ，ＷＬＢ，ＷＬＣ，ＷＬＤ）４本とし、ワードラインの組合せで１６種類（２の４乗）、奇数列および偶数列でメモリセルペアの１個分のメモリセル分ずれていることから２種類の選択方法があり、その結果、３２列×１ワードの語長（ｂｉｔ／ｗａｒｄ）までハーフセレクト問題を回避することができることになる。

本発明は、コンピュータのキャッシュメモリ等に使用されるＳＲＡＭに有用である。

ＭＣ１〜ＭＣ６ メモリセルペア
ＭＣ０１，ＭＣ１０ メモリセル

Claims (7)

1. １ビットが２個のメモリセルを連結して構成されるメモリセルペアを２次元アレイ状に並べたメモリセルアレイにおいて、
   奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
   同行においてワードラインが２本（ＷＬＡ，ＷＬＢ）設けられ、
   同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
   ８列（４×２）までのメモリセルペアに対して、ワードラインの組合せで４種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がることを特徴とするメモリセル配置。
2. １ビットが２個のメモリセルを連結して構成されるメモリセルペアを２次元アレイ状に並べたメモリセルアレイにおいて、
   奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
   同行においてワードラインが３本（ＷＬＡ，ＷＬＢ，ＷＬＣ）設けられ、
   同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
   １８列（９×２）までのメモリセルペアに対して、ワードラインの組合せで９種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がることを特徴とするメモリセル配置。
3. １ビットが２個のメモリセルを連結して構成されるメモリセルペアを２次元アレイ状に並べたメモリセルアレイにおいて、
   奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
   同行においてワードラインが４本（ＷＬＡ，ＷＬＢ，ＷＬＣ，ＷＬＤ）設けられ、
   同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
   ３２列（１６×２）までのメモリセルペアに対して、ワードラインの組合せで１６種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がることを特徴とするメモリセル配置。
4. １ビットが２個のメモリセルを連結して構成されるメモリセルペアを２次元アレイ状に並べたメモリセルアレイにおいて、
   奇数列と偶数列で前記メモリセルペアが１個分のメモリセルだけずらされるようにレイアウト配置され、
   同行においてワードラインがＮ本（Ｎは５以上の自然数）設けられ、
   同列においてビットラインが２組（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）設けられ、
   ２Ｎ ^２ 列（Ｎ ^２ ×２）までのメモリセルペアに対して、ワードラインの組合せでＮ^２種類、奇数列および偶数列で２種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが２本立ち上がることを特徴とするメモリセル配置。
5. 前記メモリセルペアは、隣接する２個のメモリセルのデータ保持ノード間に、１対のＮ型ＭＯＳトランジスタと、該Ｎ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインを追加した構成とされるものであることを特徴とする請求項１乃至４のいずれかのメモリセル配置。
6. 前記メモリセルペアは、隣接する２個のメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインを追加した構成とされるものであることを特徴とする請求項１乃至４のいずれかのメモリセル配置。
7. 前記メモリセルペアは、隣接する２個のメモリセルのデータ保持ノード間に、１対のＣＭＯＳスイッチと、該ＣＭＯＳスイッチが導通するように制御し得る１本の制御ラインを追加した構成とされるものであることを特徴とする請求項１乃至４のいずれかのメモリセル配置。