JP5298373B2 - 半導体メモリのハーフセレクト防止セル配置 - Google Patents
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すわなち、メモリセル(MC01)においては、P型MOSトランジスタ(M00,M01)を負荷トランジスタとし、N型MOSトランジスタ(M02,M03)を駆動トランジスタし、N型MOSトランジスタ(M04,M05)をスイッチ部として動作するのである。メモリセル(MC10)も同様である。
また、制御ライン(/CTRL)がローレベル”L”で、1つのワードライン(WL)が立ち上がると(WL[0]=”H”,WL[1]=”L”)、読出し安定性が増大する。また、2つのワードライン(WL)が立ち上がると(WL[0]=”H”,WL[1]=”H”)、セル電流が改善されるため高速動作が可能となり、また書き込み安定性も増大する。
次に、ワードラインを2本立ち上げ、高信頼モードの書込みを行うのである。図7(2)に示すように、アクセスされている列のメモリセルでは、入力データ(DI)の書込みを行う。一方、ハーフセレクト状態のメモリセル(アクセスされていない列のメモリセル)では、フリップフロップ(FF)に保持されたデータの書込みを行い、ハーフセレクト問題を回避するのである。
・奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
・同行においてワードラインが2本(WLA,WLB)設けられ、
・同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
8列(4×2)までのメモリセルペアに対して、ワードラインの組合せで4種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がることを特徴とする。
また、書込みが行われない列において、2つのメモリセルペアがハーフセレクト状態となる場合に、ビットラインを2組用意していることから、異なるビットライン上のメモリセルペアがアクセスされることになる。
さらに、ワードラインのマッピング方法において、ワードラインの組合せで4種類、奇数列および偶数列で2種類の選択方法があることから、8列×1ワードの語長(bit/ward)までハーフセレクト問題を回避することができることになる。
・奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
・同行においてワードラインが3本(WLA,WLB,WLC)設けられ、
・同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
18列(9×2)までのメモリセルペアに対して、ワードラインの組合せで9種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がることを特徴とする。
また、書込みが行われない列において、2つのメモリセルペアがハーフセレクト状態となる場合に、ビットラインを2組用意していることから、異なるビットライン上のメモリセルペアがアクセスされることになる。
さらに、ワードラインのマッピング方法において、ワードラインの組合せで9種類、奇数列および偶数列で2種類の選択方法があることから、18列×1ワードの語長(bit/ward)までハーフセレクト問題を回避することができることになる。
・奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
・同行においてワードラインが4本(WLA,WLB,WLC,WLD)設けられ、
・同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
32列(16×2)までのメモリセルペアに対して、ワードラインの組合せで16種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がることを特徴とする。
また、書込みが行われない列において、2つのメモリセルペアがハーフセレクト状態となる場合に、ビットラインを2組用意していることから、異なるビットライン上のメモリセルペアがアクセスされることになる。
さらに、ワードラインのマッピング方法において、ワードラインの組合せで16種類、奇数列および偶数列で2種類の選択方法があることから、32列×1ワードの語長(bit/ward)までハーフセレクト問題を回避することができることになる。
・奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
・同行においてワードラインがN本(Nは5以上の自然数)設けられ、
・同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
2N 2 列(N 2 ×2)までのメモリセルペアに対して、ワードラインの組合せでN2種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がることを特徴とする。
また、書込みが行われない列において、2つのメモリセルペアがハーフセレクト状態となる場合に、ビットラインを2組用意していることから、異なるビットライン上のメモリセルペアがアクセスされることになる。
さらに、ワードラインのマッピング方法において、ワードラインの組合せでN種類(Nは5以上の自然数)、奇数列および偶数列で2種類の選択方法があることから、2N列×1ワードの語長(bit/ward)までハーフセレクト問題を回避することができることになる。
または、上記のメモリセルペアは、隣接する2個のメモリセルのデータ保持ノード間に、1対のP型MOSトランジスタと、該P型MOSトランジスタが導通するように制御し得る1本の制御ラインを追加した構成とされるものである。
または、上記のメモリセルペアは、隣接する2個のメモリセルのデータ保持ノード間に、1対のCMOSスイッチと、該CMOSスイッチが導通するように制御し得る1本の制御ラインを追加した構成とされるものである。
1)奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
2)同行においてワードラインが2本(WLA,WLB)設けられ、
3)同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
8列(4×2)までのメモリセルペアに対して、ワードラインの組合せで4種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がる場合について説明する。
すなわち、提案中の半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊(ハーフセレクト問題)を防止できるのである。
従来の1本であったワードラインを、実施例1ではワードライン(WLA,WLB)2本とし、ワードラインの組合せで4種類(2の2乗)、奇数列および偶数列でメモリセルペアの1個分のメモリセル分ずれていることから2種類の選択方法があり、その結果、8列×1ワードの語長(bit/ward)までハーフセレクト問題を回避することができることになる。
1)奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
2)同行においてワードラインが3本(WLA,WLB,WLC)設けられ、
3)同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
18列(9×2)までのメモリセルペアに対して、ワードラインの組合せで9種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がる場合について説明する。
従来の1本であったワードラインを、実施例2ではワードライン(WLA,WLB,WLC)3本とし、ワードラインの組合せで9種類(2の3乗)、奇数列および偶数列でメモリセルペアの1個分のメモリセル分ずれていることから2種類の選択方法があり、その結果、18列×1ワードの語長(bit/ward)までハーフセレクト問題を回避することができることになる。
1)奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
2)同行においてワードラインが4本(WLA,WLB,WLC,WLD)設けられ、
3)同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
32列(16×2)までのメモリセルペアに対して、ワードラインの組合せで16種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がる場合について説明する。
従来の1本であったワードラインを、実施例2ではワードライン(WLA,WLB,WLC,WLD)4本とし、ワードラインの組合せで16種類(2の4乗)、奇数列および偶数列でメモリセルペアの1個分のメモリセル分ずれていることから2種類の選択方法があり、その結果、32列×1ワードの語長(bit/ward)までハーフセレクト問題を回避することができることになる。
MC01,MC10 メモリセル
Claims (7)
- 1ビットが2個のメモリセルを連結して構成されるメモリセルペアを2次元アレイ状に並べたメモリセルアレイにおいて、
奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
同行においてワードラインが2本(WLA,WLB)設けられ、
同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
8列(4×2)までのメモリセルペアに対して、ワードラインの組合せで4種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がることを特徴とするメモリセル配置。 - 1ビットが2個のメモリセルを連結して構成されるメモリセルペアを2次元アレイ状に並べたメモリセルアレイにおいて、
奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
同行においてワードラインが3本(WLA,WLB,WLC)設けられ、
同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
18列(9×2)までのメモリセルペアに対して、ワードラインの組合せで9種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がることを特徴とするメモリセル配置。 - 1ビットが2個のメモリセルを連結して構成されるメモリセルペアを2次元アレイ状に並べたメモリセルアレイにおいて、
奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
同行においてワードラインが4本(WLA,WLB,WLC,WLD)設けられ、
同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
32列(16×2)までのメモリセルペアに対して、ワードラインの組合せで16種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がることを特徴とするメモリセル配置。 - 1ビットが2個のメモリセルを連結して構成されるメモリセルペアを2次元アレイ状に並べたメモリセルアレイにおいて、
奇数列と偶数列で前記メモリセルペアが1個分のメモリセルだけずらされるようにレイアウト配置され、
同行においてワードラインがN本(Nは5以上の自然数)設けられ、
同列においてビットラインが2組(BLA,/BLA,BLB,/BLB)設けられ、
2N 2 列(N 2 ×2)までのメモリセルペアに対して、ワードラインの組合せでN2種類、奇数列および偶数列で2種類の選択自由度を提供し、書込み選択されたメモリセルペアのみ、ワードラインが2本立ち上がることを特徴とするメモリセル配置。 - 前記メモリセルペアは、隣接する2個のメモリセルのデータ保持ノード間に、1対のN型MOSトランジスタと、該N型MOSトランジスタが導通するように制御し得る1本の制御ラインを追加した構成とされるものであることを特徴とする請求項1乃至4のいずれかのメモリセル配置。
- 前記メモリセルペアは、隣接する2個のメモリセルのデータ保持ノード間に、1対のP型MOSトランジスタと、該P型MOSトランジスタが導通するように制御し得る1本の制御ラインを追加した構成とされるものであることを特徴とする請求項1乃至4のいずれかのメモリセル配置。
- 前記メモリセルペアは、隣接する2個のメモリセルのデータ保持ノード間に、1対のCMOSスイッチと、該CMOSスイッチが導通するように制御し得る1本の制御ラインを追加した構成とされるものであることを特徴とする請求項1乃至4のいずれかのメモリセル配置。
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