JP5238784B2 - ルックアップテーブル回路およびフィールドプログラマブルゲートアレイ - Google Patents
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Description
第1実施形態によるルックアップテーブル回路を図1に示す。この実施形態のルックアップテーブル回路1は、抵抗変化回路2と、参照回路4と、nチャネルMOSFET6,8と、電流供給回路10,12と、比較器14とを備えている。nチャネルMOSFET6はダイオード接続され、nチャネルMOSFET6のゲートと、nチャネルMOSFET8のゲートとが接続される。すなわち、nチャネルMOSFET6のドレインがゲートと接続されるとともに比較器14の一方の入力端子14aに接続される。nチャネルMOSFET6のソースは抵抗変化回路2の一端に接続される。また、nチャネルMOSFET8のソースは参照回路4の一端に接続され、ゲートがnチャネルMOSFET6のゲートに接続され、ドレインが比較器14の他方の入力端子14bに接続される。そして、電流供給回路10から、nチャネルMOSFET6および抵抗変化回路2に電流が流れる。また、電流供給回路12から、nチャネルMOSFET8および参照回路4に電流が流れる。なお、抵抗変化回路2および参照回路4のそれぞれの他端は、接地電圧GNDに接続される。
第2実施形態によるルックアップテーブル回路1を図11に示す。この第2実施形態のルックアップテーブル回路1は、図1に示す第1実施形態のルックアップテーブル回路において、抵抗変化回路2、参照回路4、nチャネルMOSFET6,8、電流供給回路10,12、および比較器14をそれぞれ、抵抗変化回路2A、参照回路4A、pチャネルMOSFET7,9、電流供給回路10A,12A、および比較器15に置き換えた構成となっている。
また、本実施形態に用いられる比較器15の一具体例を図13に示す。この具体例の比較器15は、nチャネルMOSFET154、155と、pチャネルMOSFET151、152、153と、インバータ156とを備えている。
第3実施形態のルックアップテーブル回路1を図16に示す。この第3実施形態のルックアップテーブル回路1は、第1実施形態のルックアップテーブル回路において、図4におけるマルチプレクサ2のスピンMOSFET21i(i=0,・・・,15)を、抵抗変化型素子22iおよびnチャネルMOSFET23iに置き換えた構成となっている。
(第4実施形態)
第4実施形態によるルックアップテーブル回路は、第2実施形態のルックアップテーブル回路2Aにおいて、マルチプレクサ2に用いたpチャネルスピンMOSFET21A0〜21A15のそれぞれを、第3実施形態と同様に、抵抗変化型素子とpチャネルMOSFETに置換えた構成となっている。
また、本実施形態は、第3実施形態と同様に選択された抵抗変化型素子の抵抗値を判別することができる。
第5実施形態のルックアップテーブル回路について図17を参照して説明する。
本実施形態では、第1乃至第5実施形態のいずれかのルックアップテーブル回路を複数個用いてクラスタロジックブロック(CLB)を構成する。
本実施形態は、第1乃至第5実施形態のいずれかのルックアップテーブル回路を用いて構成したクラスタロジックブロック(CLB)を有するFPGAである。
2 抵抗変化回路
2A 抵抗変化回路
4 参照回路
4A 参照回路
6 nチャネルMOSトランジスタ
7 pチャネルMOSトランジスタ
8 nチャネルMOSトランジスタ
9 pチャネルMOSトランジスタ
10 電流供給回路
10A 電流供給回路
12 電流供給回路
12A 電流供給回路
14 比較器
15 比較器
Claims (8)
- 複数の抵抗変化型素子を有し入力信号に基づいて前記複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択し、かつ一端が接地電圧に接続された抵抗変化回路と、
前記抵抗変化回路の最大抵抗値と最小抵抗値との間の抵抗値を有し、一端が前記接地電圧に接続された参照回路と、
前記抵抗変化回路の他端にソースが接続され、ゲートがドレインに接続された第1のnチャネルMOSFETと、
前記参照回路の他端にソースが接続され、ゲートが前記第1のnチャネルMOSFETのゲートに接続された第2のnチャネルMOSFETと、
前記第1のnチャネルMOSFETの前記ドレインを通して前記抵抗変化回路に電流を供給する第1の電流供給回路と、
前記第2のnチャネルMOSFETのドレインを通して前記参照回路に電流を供給する第2の電流供給回路と、
前記第1のnチャネルMOSFETのドレインに第1の入力端子が接続され、前記第2のnチャネルMOSFETのドレインに第2の入力端子が接続され、前記第1および第2の入力端子における電位を比較する比較器と、
を備えていることを特徴とするルックアップテーブル回路。 - 前記抵抗変化回路は、
前記入力信号を入力可能な複数の制御線と、
ソースおよびドレインに強磁性体を含む複数のnチャネルスピンMOSFETと、
複数のnチャネルMOSFETを含み、前記制御線から入力される前記入力信号に基づいて、前記複数のnチャネルスピンMOSFETの中から1つのnチャネルスピンMOSFETを選択する選択部と、
を有するマルチプクレサであることを特徴とする請求項1記載のルックアップテーブル回路。 - 前記比較器は、
それぞれのソースが電源電圧に接続され、かつそれぞれのゲートが互いに接続された第1および第2のpチャネルMOSFETと、
ドレインが、前記第1のpチャネルMOSFETのドレインに接続され、ゲートが前記第1の入力端子となる第3のnチャネルMOSFETと、
ドレインが、前記第2のpチャネルMOSFETのドレインおよびゲートに接続され、ゲートが前記第2の入力端子となる第4のnチャネルMOSFETと、
ドレインが、前記第3および第4のnチャネルMOSFETのそれぞれのソースに接続され、ゲートにイネーブル信号を受け、ソースが前記接地電圧に接続された第5のnチャネルMOSFETと、
を備えていることを特徴とする請求項1または2記載のルックアップテーブル回路。 - 複数の抵抗変化型素子を有し入力信号に基づいて前記複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択し、かつ一端が電源電圧に接続された抵抗変化回路と、
前記抵抗変化回路の最大抵抗値と最小抵抗値との間の抵抗値を有し、一端が前記電源電圧に接続された参照回路と、
前記抵抗変化回路の他端にソースが接続され、ゲートがドレインに接続された第1のpチャネルMOSFETと、
前記参照回路の他端にソースが接続され、ゲートが前記第1のpチャネルMOSFETのゲートに接続された第2のpチャネルMOSFETと、
前記第1のpチャネルMOSFETの前記ドレインを通して前記抵抗変化回路に電流を供給する第1の電流供給回路と、
前記第2のpチャネルMOSFETのドレインを通して前記参照回路に電流を供給する第2の電流供給回路と、
前記第1のpチャネルMOSFETの前記ドレインに第1の入力端子が接続され、前記第2のpチャネルMOSFETの前記ドレインに第2の入力端子が接続され、前記第1および第2の入力端子における電位を比較する比較器と、
を備えていることを特徴とするルックアップテーブル回路。 - 前記抵抗変化回路は、
前記入力信号を入力可能な複数の制御線と、
ソースおよびドレインが強磁性体を含む複数のpチャネルスピンMOSFETと、
複数のpチャネルMOSFETを含み、前記制御線から入力される前記入力信号に基づいて、前記複数のpチャネルスピンMOSFETの中から1つのpチャネルスピンMOSFETを選択する選択部と、
を有するマルチプクレサであることを特徴とする請求項4記載のルックアップテーブル回路。 - 前記比較器は、
それぞれのソースが接地電圧に接続され、かつそれぞれのゲートが互いに接続された第1および第2のnチャネルMOSFETと、
ドレインが、前記第1のnチャネルMOSFETのドレインに接続され、ゲートが前記第1の入力端子となる第3のpチャネルMOSFETと、
ドレインが、前記第2のnチャネルMOSFETのドレインおよびゲートに接続され、ゲートが前記第2の入力端子となる第4のpチャネルMOSFETと、
ドレインが、前記第3および第4のpチャネルMOSFETのそれぞれのソースに接続され、ゲートにイネーブル信号の反転信号を受け、ソースが前記電源電圧に接続された第5のpチャネルMOSFETと、
を備えていることを特徴とする請求項4または5記載のルックアップテーブル回路。 - 前記抵抗変化回路は、
マトリクス状に配列された複数のセルを備え、各セルは、前記抵抗変化型素子と、前記抵抗変化型素子に直列に接続され、ゲートに前記抵抗変化型素子を選択するための第1の入力信号が入力される第1の選択トランジスタと、ゲートに前記抵抗変化型素子を選択するための第2の入力信号が入力される第2の選択トランジスタとを備えていることを特徴とする請求項1または4に記載のルックアップテーブル回路。 - 請求項1乃至6のいずれかに記載のルックアップテーブル回路を備え、前記ルックアップテーブル回路に基づいて論理演算を行うことを特徴とするフィールドプログラマブルゲートアレイ。
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