JP5238784B2 - ルックアップテーブル回路およびフィールドプログラマブルゲートアレイ - Google Patents

ルックアップテーブル回路およびフィールドプログラマブルゲートアレイ Download PDF

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Description

本発明の実施形態は、ルックアップテーブル回路およびフィールドプログラマブルゲートアレイに関する。
近年の微細化技術の進展に伴い、回路が複雑化し、半導体チップの開発コストが大きくなっている。
リコンフィギュラブル論理回路では、ハードウエアを作製後に回路の論理を変更できるため、論理回路を再構成することにより、不具合の修正や機能の追加が可能になる。
現在の半導体技術を基にしたリコンフィギュラブル論理回路として、フィールドプログラマブルゲートアレイ（ＦＰＧＡ(Field Programmable Gate Array)とも云う） と呼ばれる集積回路がある。ＦＰＧＡは、内部のＳＲＡＭ（Static Random Access Memory)に情報を蓄え、このメモリに記憶された内容により、リコンフィギュラブル論理回路の論理と結線とを制御することができる。このように、ソフトウエアで論理を変更できるため、ハードウエアの作製後に回路の修正が可能となる。複雑化する集積回路を短納期で安価に実現する手段として、近年急速に伸びている。
ＦＰＧＡの論理部分はルックアップテーブル（Look-up Table）回路と呼ばれる回路からなる。ルックアップテーブル回路は、論理をメモリに記憶させておき、そのメモリに記憶されている内容によって出力する回路である。このルックアップテーブル回路を有する論理回路は、任意の論理に対応できるリコンフィギュラブル論理回路となるが、素子数が多いため、高集積化しにくい回路となっている。
半導体のＣＭＯＳ技術によってルックアップテーブル回路を作製する場合、情報を記憶するメモリとしてＳＲＡＭが用いられる。このため、素子数が多くなってしまう。また、ルックアップテーブル回路で使用するマルチプレクサも、多くの素子を必要とするため、ルックアップテーブル回路の回路規模は非常に大きくなってしまう。
回路面積が小さなルックアップテーブル回路を用いれば高集積なＦＰＧＡが実現できる。回路面積が小さなルックアップテーブル回路として、スピンＭＯＳＦＥＴを用いたルックアップテーブル回路が提案されている。スピンＭＯＳＦＥＴを用いたルックアップテーブル回路により、高集積なＦＰＧＡが実現できる。スピンＭＯＳＦＥＴは、強磁性体と半導体を組み合わせた構造をしており、メモリ機能と論理機能を一素子で実現できる。そのため、近年注目されている素子である。
特許第４４３５２３６号公報
スピンＭＯＳＦＥＴを用いたルックアップテーブル回路は、スピンＭＯＳＦＥＴの抵抗値を読み出して、抵抗値の値により出力が決まる。抵抗値の読出しには、スピンＭＯＳＦＥＴに印加されている電圧を読み出して、参照抵抗の抵抗値と比較して、抵抗値の大きさを判断する。抵抗値の大きさを判断する回路に比較器を用いるが、比較器の動作速度が遅いため、ルックアップテーブル回路の動作速度が遅いという問題がある。ルックアップテーブル回路の動作時間は入力が変化してから、出力が変化するまでの時間とみなせる。ルックアップテーブル回路の動作時間が遅いと、ＦＰＧＡ全体の動作速度が遅くなるため、高速なルックアップテーブル回路が求められる。特に、画像処理などの多入力の信号を扱う処理の場合は、ルックアップテーブル回路を含む論理部の高速動作が、処理速度の向上に大きく寄与する。
本発明の実施形態は、動作速度の速いルックアップテーブル回路およびフィールドプログラマブルゲートアレイを提供する。
本実施形態のルックアップテーブル回路は、複数の抵抗変化型素子を有し入力信号に基づいて前記複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択し、かつ一端が接地電圧に接続された抵抗変化回路と、前記抵抗変化回路の最大抵抗値と最小抵抗値との間の抵抗値を有し、一端が前記接地電圧に接続された参照回路と、前記抵抗変化回路の他端にソースが接続され、ゲートがドレインに接続された第１のｎチャネルＭＯＳＦＥＴと、前記参照回路の他端にソースが接続され、ゲートが前記第１のｎチャネルＭＯＳＦＥＴのゲートに接続された第２のｎチャネルＭＯＳＦＥＴと、前記第１のｎチャネルＭＯＳＦＥＴの前記ドレインを通して前記抵抗変化回路に電流を供給する第１の電流供給回路と、前記第２のｎチャネルＭＯＳＦＥＴのドレインを通して前記参照回路に電流を供給する第２の電流供給回路と、前記第１のｎチャネルＭＯＳＦＥＴの前記ドレインに第１の入力端子が接続され、前記第２のｎチャネルＭＯＳＦＥＴの前記ドレインに第２の入力端子が接続され、前記第１および第２の入力端子における電位を比較する比較器と、を備えていることを特徴とする。
第１実施形態によるルックアップテーブル回路を示すブロック図。 第１実施形態によるルックアップテーブル回路を示すブロック図。 第１実施形態に用いられる比較器の一具体例を示す回路図。 第１実施形態に用いられるマルチプレクサの一具体例を示す回路図。 一般的なスピンＭＯＳＦＥＴを示す断面図。 第１実施形態に用いられる参照回路の一具体例を示す回路図。 第１実施形態に用いられる電流供給回路の一具体例を示す回路図。 第１実施形態のルックアップテーブル回路の動作を説明する波形図。 第１実施形態、比較例１、比較例２の動作を説明する波形図。 第１実施形態、比較例１、比較例２の動作を説明する波形図。 第２実施形態によるルックアップテーブル回路を示すブロック図。 第２実施形態に用いられるマルチプレクサの一具体例を示す回路図。 第２実施形態に用いられる比較器の一具体例を示す回路図。 第２実施形態に用いられる電流供給回路の一具体例を示す回路図。 第２実施形態に用いられる参照回路の一具体例を示す回路図。 第３実施形態に用いられる抵抗変化回路の一具体例を示す回路図。 第５実施形態に用いられる抵抗変化回路の第１具体例を説明する回路図。 第５実施形態に用いられる抵抗変化回路の第２具体例を説明する回路図。 第５実施形態に用いられる抵抗変化回路の第３具体例を説明する回路図。 第５実施形態に用いられる抵抗変化回路の第４具体例を説明する回路図。 第６実施形態によるクラスタロジックブロックを示すブロック図。 第７実施形態によるＦＰＧＡを示すブロック図。
本実施形態のルックアップテーブル回路は、複数の抵抗変化型素子を有し入力信号に基づいて前記複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択し、かつ一端が接地電圧に接続された抵抗変化回路と、前記抵抗変化回路の最大抵抗値と最小抵抗値との間の抵抗値を有し、一端が前記接地電圧に接続された参照回路と、前記抵抗変化回路の他端にソースが接続され、ゲートがドレインに接続された第１のｎチャネルＭＯＳＦＥＴと、前記参照回路の他端にソースが接続され、ゲートが前記第１のｎチャネルＭＯＳＦＥＴのゲートに接続された第２のｎチャネルＭＯＳＦＥＴと、前記第１のｎチャネルＭＯＳＦＥＴの前記ドレインを通して前記抵抗変化回路に電流を供給する第１の電流供給回路と、前記第２のｎチャネルＭＯＳＦＥＴのドレインを通して前記参照回路に電流を供給する第２の電流供給回路と、前記第１のｎチャネルＭＯＳＦＥＴの前記ドレインに第１の入力端子が接続され、前記第２のｎチャネルＭＯＳＦＥＴの前記ドレインに第２の入力端子が接続され、前記第１および第２の入力端子における電位を比較する比較器と、を備えていることを特徴とする。
以下に、実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
また、信号の電圧において、高電圧をＨレベル、低電圧をＬレベルとする。Ｈレベルは、電源電圧Ｖｄｄの半分より高い電圧を表し、Ｌレベルは、電源電圧Ｖｄｄの半分より低い電圧を表す。
回路図では特に断らない限り、ｎチャネルＭＯＳＦＥＴおよびｎチャネルスピンＭＯＳＦＥＴのボディーには基準電圧ＧＮＤを接続し、ｐチャネルＭＯＳＦＥＴおよびｐチャネルスピンＭＯＳＦＥＴのボディーには電源電圧Ｖｄｄを接続する。
（第１実施形態）
第１実施形態によるルックアップテーブル回路を図１に示す。この実施形態のルックアップテーブル回路１は、抵抗変化回路２と、参照回路４と、ｎチャネルＭＯＳＦＥＴ６，８と、電流供給回路１０，１２と、比較器１４とを備えている。ｎチャネルＭＯＳＦＥＴ６はダイオード接続され、ｎチャネルＭＯＳＦＥＴ６のゲートと、ｎチャネルＭＯＳＦＥＴ８のゲートとが接続される。すなわち、ｎチャネルＭＯＳＦＥＴ６のドレインがゲートと接続されるとともに比較器１４の一方の入力端子１４ａに接続される。ｎチャネルＭＯＳＦＥＴ６のソースは抵抗変化回路２の一端に接続される。また、ｎチャネルＭＯＳＦＥＴ８のソースは参照回路４の一端に接続され、ゲートがｎチャネルＭＯＳＦＥＴ６のゲートに接続され、ドレインが比較器１４の他方の入力端子１４ｂに接続される。そして、電流供給回路１０から、ｎチャネルＭＯＳＦＥＴ６および抵抗変化回路２に電流が流れる。また、電流供給回路１２から、ｎチャネルＭＯＳＦＥＴ８および参照回路４に電流が流れる。なお、抵抗変化回路２および参照回路４のそれぞれの他端は、接地電圧ＧＮＤに接続される。
抵抗変化回路２は、複数の抵抗変化型素子を有し、入力信号に基づいて、これらの複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択する。入力信号が変化したときに、抵抗値の異なる抵抗変化型素子に切り替わったときに、抵抗変化回路２の抵抗が変化する。 本実施形態では、この抵抗変化回路２の一具体例として、例えば後述する図４に示すマルチプレクサをとる。このときの本実施形態のルックアップテーブル回路を図２に示す。マルチプレクサ２は２ｎ個の抵抗変化型素子（例えばスピンＭＯＳＦＥＴ）を有しており、ｎ本の入力信号に基づいて、２ｎ個の抵抗変化型素子の中から一つの抵抗変化型素子を選択する。
本実施形態において、抵抗変化回路２の抵抗が変化した場合には比較器１４の入力端子１４ａの電圧が変化する。そのときに、入力端子１４ａがｎチャネルＭＯＳＦＥＴ６のゲートに接続されているため、ｎチャネルＭＯＳＦＥＴ８の抵抗が変化し、比較器１４の入力端子１４ｂの電圧も変化する。例えば、抵抗変化回路２の抵抗が高くなる場合には、入力端子１４ａの電圧が上がり、入力端子１４ｂの電圧が下がる。逆に、抵抗変化回路２の抵抗が低くなる場合には、入力端子１４ａの電圧が下がり、入力端子１４ｂの電圧が上がる。
本実施形態においては、ｎチャネルＭＯＳＦＥＴ６のゲートとｎチャネルＭＯＳＦＥＴ８のゲートが接続されているが、ＭＯＳＦＥＴ６、８のそれぞれのソースに接続されている回路が異なる。そのため、ＭＯＳＦＥＴ６、８のそれぞれのソースから基準電圧ＧＮＤまでに接続されている回路の抵抗値も異なる。したがって本実施形態の構成はカレントミラー回路とは全く異なる。
また、本実施形態のｎチャネルＭＯＳＦＥＴ６のゲートとｎチャネルＭＯＳＦＥＴ８のゲートが接続されているが、それぞれのソースに複数の素子が接続されている。そのため、本実施形態の動作時にｎチャネルＭＯＳＦＥＴ６のソースとｎチャネルＭＯＳＦＥＴ８のソースの電圧が基準電圧ＧＮＤより高くなっている。このとき、ｎチャネルＭＯＳＦＥＴ６とｎチャネルＭＯＳＦＥＴ８のドレイン−ソース間電流は飽和領域となっていない。したがって、本実施形態の動作はカレントミラー回路とは全く異なる。
また、本実施形態においては、ｎチャネルＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥＴ８は差動増幅の役割を果たす。このため、比較器１４の入力端子１４ａに入力される電圧と、入力端子１４ｂに入力される電圧の電圧差が増幅されるため、比較器１４の動作が高速になる。
この比較器１４の一具体例を図３に示す。この一具体例の比較器１４は、ｐチャネルＭＯＳＦＥＴ１４１，１４２と、ｎチャネルＭＯＳＦＥＴ１４３，１４４，１４５と、インバータ１４６とを備えている。ｐチャネルＭＯＳＦＥＴ１４１，１４２のそれぞれのソースは電源Ｖｄｄに接続され、それぞれのゲートが共通に接続されている。また、ｐチャネルＭＯＳＦＥＴ１４１のドレインはインバータ１４６の入力端子に接続されるとともに、ｎチャネルＭＯＳＦＥＴ１４３のドレインに接続される。ｐチャネルＭＯＳＦＥＴ１４２のドレインはｐチャネルＭＯＳＦＥＴ１４２のゲートに接続されるとともに、ｎチャネルＭＯＳＦＥＴ１４４のドレインに接続される。ｎチャネルＭＯＳＦＥＴ１４３，１４４は、それぞれのゲートが入力端子１４ａ、１４ｂとなり、それぞれのソースはｎチャネルＭＯＳＦＥＴ１４５のドレインに接続される。ｎチャネルＭＯＳＦＥＴ１４５のゲートにはイネーブル信号Ｅｎａｂｌｅが入力され、ソースは接地されている。インバータ１４６の出力が、比較器１４の出力Ｖｏｕｔとなる。
図３に示す比較器１４は入力端子１４ａおよび１４ｂに印加される入力電圧が高い方が高速になる。回路シミュレーション結果によれば、電源電圧Ｖｄｄの半分以上の電圧であれば、論理ゲート回路と同程度の高速動作をすることがわかった。
なお、本実施形態においては、ｎチャネルＭＯＳＦＥＴ６は、ダイオード接続されているために抵抗値が大きい。またｎチャネルＭＯＳＦＥＴ８のゲートはｎチャネルＭＯＳＦＥＴ６のゲートに接続されているため、ｎチャネルＭＯＳＦＥＴ８の抵抗も大きい。そのため、入力端子１４ａおよび入力端子１４ｂの電圧は電源電圧Ｖｄｄの半分より十分高くなっている。したがって、図３に示す一具体例の比較器１４を用いると高速動作する。
また、本実施形態においては、図３に示す比較器１４の入力端子１４ａがｎチャネルＭＯＳＦＥＴ６のドレインに接続され、入力端子１４ｂがｎチャネルＭＯＳＦＥＴ８のドレインに接続されている。しかし、本実施形態とは逆に、入力端子１４ａをｎチャネルＭＯＳＦＥＴ８のドレインに接続し、入力端子１４ｂをｎチャネルＭＯＳＦＥＴ６のドレインに接続した比較例の場合は、本実施形態に比べて、比較器１４におけるｐチャネルＭＯＳＦＥＴ１４１のドレインからの出力は、半分以下となる。
なお、本実施形態においては、入力端子１４ａおよび入力端子１４ｂの電圧が高速に比較できる比較器を、図３に示す比較器１４の代わりに用いてもよい。
また、本実施形態においては、入力端子１４ａから抵抗変化回路２への電流値および入力端子１４ｂから参照回路４への電流値が高速に比較できる比較器を、図３に示す比較器１４の代わりに用いてもよい。
本実施形態では、抵抗変化回路２の抵抗が変化してから、比較器１４の出力が変化するまでの動作を高速にすることができる。
次に、本実施形態に用いられるマルチプレクサ２の一具体例を図４に示す。この具体例のマルチプレクサ２は、ｎチャネルスピンＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴを用いて構成されている。この具体例の抵抗変化回路２は、４入力のマルチプレクサであり、１６個のスピンＭＯＳＦＥＴを有している。なお、ｎ（ｎは１以上の整数）入力であってもよく、この場合は２ｎ個のスピンＭＯＳＦＥＴが用いられる。そして、一つのｎチャネルＭＯＳＦＥＴ６から基準電圧ＧＮＤまでに、１個のスピンＭＯＳＦＥＴ個と（ｎ−１）個のｎチャネルＭＯＳＦＥＴが直列に接続された構成となる。
図４に示す一具体例のマルチプレクサ２について説明する。この具体例のマルチプレクサ２は、４入力１出力のマルチプレクサであって、４本の制御線Ｄ０，Ｄ１，Ｄ２、Ｄ３と、４本の反転制御線ＢＤ０，ＢＤ１，ＢＤ２、ＢＤ３と、１６個のｎチャネルスピンＭＯＳＦＥＴ２１０〜２１１５と、４個のインバータ２５０，２５１，２５２、２５３と、８個のｎチャネルＭＯＳＦＥＴ３１０〜３１７と、４個のｎチャネルＭＯＳＦＥＴ３２０〜３２３と、２個のｎチャネルＭＯＳＦＥＴ３３０，３３１と、を備えている。
インバータ２５ｉ（ｉ＝０，１，２，３）はそれぞれ、入力端子が制御線Ｄｉに接続され、出力端子が反転制御線ＢＤｉに接続されている。すなわち、反転制御線ＢＤｉを流れる制御信号は、制御線Ｄｉを流れる制御信号の反転制御信号となる。
１６個のスピンＭＯＳＦＥＴ２１０〜２１１５は、ソースが接地電圧ＧＮＤに接続される。８個のスピンＭＯＳＦＥＴ２１０，２１２，２１４，２１６、２１８、２１１０、２１１２、２１１４は、それぞれのゲートが反転制御線ＢＤ０に接続され、８個のスピンＭＯＳＦＥＴ２１１，２１３，２１５，２１７、２１９、２１１１、２１１３、２１１５は、それぞれのゲートが制御線Ｄ０に接続される。
２個のスピンＭＯＳＦＥＴ２１０，２１１は、それぞれのドレインがＭＯＳＦＥＴ３１０のソースに接続され、２個のスピンＭＯＳＦＥＴ２１２，２１３は、それぞれのドレインがＭＯＳＦＥＴ３１１のソースに接続され、２個のスピンＭＯＳＦＥＴ２１４，２１５は、それぞれのドレインがＭＯＳＦＥＴ３１２のソースに接続され、２個のスピンＭＯＳＦＥＴ２１６，２１７は、それぞれのドレインがＭＯＳＦＥＴ３１３のソースに接続され、２個のスピンＭＯＳＦＥＴ２１８，２１９は、それぞれのドレインがＭＯＳＦＥＴ３１４のソースに接続され、２個のスピンＭＯＳＦＥＴ２１１０，２１１１は、それぞれのドレインがＭＯＳＦＥＴ３１５のソースに接続され、２個のスピンＭＯＳＦＥＴ２１１２，２１１３は、それぞれのドレインがＭＯＳＦＥＴ３１６のソースに接続され、２個のスピンＭＯＳＦＥＴ２１１４，２１１５は、それぞれのドレインがＭＯＳＦＥＴ３１７のソースに接続される。
４個のＭＯＳＦＥＴ３１０，３１２、３１４、３１６は、それぞれのゲートが反転制御線ＢＤ１に接続され、４個のＭＯＳＦＥＴ３１１、３１３、３１５、３１７は、それぞれのゲートが制御線Ｄ１に接続される。２個のＭＯＳＦＥＴ３１０，３１１は、それぞれのドレインがＭＯＳＦＥＴ３２０のソースに接続され、２個のＭＯＳＦＥＴ３１２，３１３は、それぞれのドレインがＭＯＳＦＥＴ３２１のソースに接続され、２個のＭＯＳＦＥＴ３１４，３１５は、それぞれのドレインがＭＯＳＦＥＴ３２２のソースに接続され、２個のＭＯＳＦＥＴ３１６，３１７は、それぞれのドレインがＭＯＳＦＥＴ３２３のソースに接続される。
２個のＭＯＳＦＥＴ３２０，３２２は、それぞれのゲートが反転制御線ＢＤ２に接続され、２個のＭＯＳＦＥＴ３２１，３２３は、それぞれのゲートが制御線Ｄ２に接続される。２個のＭＯＳＦＥＴ３２０，３２１は、それぞれのドレインがＭＯＳＦＥＴ３３０のソースに接続され、２個のＭＯＳＦＥＴ３２２，３２３は、それぞれのドレインがＭＯＳＦＥＴ３３１のソースに接続される。
ＭＯＳＦＥＴ３３０は、ゲートが反転制御線ＢＤ３に接続され、ドレインが図１に示すｎチャネルＭＯＳＦＥＴ６のソースに接続される。また、ＭＯＳＦＥＴ３３１は、ゲートが制御線Ｄ３に接側され、ドレインがｎチャネルＭＯＳＦＥＴ６のソースに接続される。
したがって、本実施形態にかかるマルチプレクサ２は、４本の制御線Ｄ０，Ｄ１，Ｄ２，Ｄ３の電位レベルを制御することにより、１６個のスピンＭＯＳＦＥＴ２１０〜２１１５の中から１つのスピンＭＯＳＦＥＴを選択し、この選択されたスピンＭＯＳＦＥＴを介してｎチャネルＭＯＳＦＥＴ６のソースと、接地電圧ＧＮＤとを導通することができる。すなわち、ｎチャネルＭＯＳＦＥＴ３１０〜３１７、ｎチャネルＭＯＳＦＥＴ３２０〜３２３、およびｎチャネルＭＯＳＦＥＴ３３０，３３１は、スピンＭＯＳＦＥＴ２１０〜２１１５の中から１つのスピンＭＯＳＦＥＴを選択するための選択部を構成する。
次に、ｎチャネルスピンＭＯＳＦＥＴについて説明する。ｎチャネルスピンＭＯＳＦＥＴの一般的な構成を図５に示す。このスピンＭＯＳＦＥＴは、ｐ型半導体領域１０１に離間してｎ型のソース／ドレイン領域１０３ａ、１０３ｂが形成され、このソース領域１０３ａとドレイン領域１０３ｂとの間のチャネル領域１０２上にゲート絶縁膜１１０が形成され、このゲート絶縁膜１１０上にゲート電極１１２が形成されている。このゲート電極１１２の側部には、絶縁体からなるゲート側壁１１５が設けられている。さらに、ソース領域１０３ａおよびドレイン領域１０３ｂ上にはソース電極１２０およびドレイン電極１３０がそれぞれ形成されている。ソース電極１２０は、ソース領域１０３ａ上に設けた、例えばＭｇＯからなるトンネル絶縁膜１２１と、トンネル絶縁膜１２１上に設けられ磁化が不変の強磁性層を有する磁化固定層１２２とを備えている。ドレイン電極１３０は、ドレイン領域１０３ｂ上に設けた、例えばＭｇＯからなるトンネル絶縁膜１３１と、トンネル絶縁膜１３１上に設けられ磁化が可変の強磁性層を有する磁化自由層１３２とを備えている。なお、磁化が不変とは、書き込み電流を流した前後で磁化の向きが変わらないことを意味し、磁化が可変とは書き込み電流を流した前後で磁化の向きが逆になりうることを意味する。また、磁化固定層１２２および磁化自由層１３２の磁化の向きは共に膜面に垂直であってもよいし、共に膜面に平行であってもよい。なお、膜面とは強磁性層の上面を意味する。また、ソース領域１０３ａ上に磁化固定層１２２を設け、ドレイン領域１０３ｂ上に磁化自由層１３２を設けたが、ソース領域１０３ａ上に磁化自由層１３２を設け、ドレイン領域１０３ｂ上に磁化固定層１２２を設けてもよい。なお、ソース領域１０３ａおよびドレイン領域１０３ｂは設けなくてもよい。この場合、ｐ型半導体領域にｎチャネル磁性半導体領域を用いることも可能である。
このスピンＭＯＳＦＥＴにおいて、ゲート電極１１２にゲート電圧を印加すると、スピン偏極された電子がソースからドレインに流れる。このスピンＭＯＳＦＥＴにおいては、磁化固定層１２２および磁化自由層１３２の磁化の向きが、平行状態と反平行状態の２つのスピン状態があり、それぞれの状態により抵抗値が異なる。スピン状態が平行な場合と、反平行な場合は、ソース−ドレイン間に書き込み電流を流して磁化自由層１３２のスピン状態を反転させない限り保持されるため、メモリ機能を有している。
磁化自由層１３２の磁化の向きの反転は、ゲート電極１１２にゲート電圧を印加してスピンＭＯＳＦＥＴをオン状態にし、ソース電極とドレイン電極との間にチャネル１０２を通して書き込み電流を流すことにより行うことができる。例えば、磁化自由層１３２の磁化の向きが磁化固定層１２２の磁化の向きと反平行な場合には、磁化自由層１３２を有するドレイン電極１３０からチャネル１０２を通して磁化固定層１２２を有するソース電極１２０に電流を流す。この場合、電子の流れは電流の流れる方向と逆となるので、電子は磁化固定層１２２を有するソース電極１２０からチャネル１０２を通して磁化自由層１３２を有するドレイン電極１３０に流れる。このとき、電子は磁化固定層１２２によってスピン偏極され、このスピン偏極された電子がチャネル１０２を通して磁化自由層１３２に流れこむことによって、スピントルクが磁化自由層の磁化に作用し、磁化自由層の磁化の向きが磁化固定層の磁化の向きと平行になる。
一方、磁化自由層１３２の磁化の向きが磁化固定層１２２の磁化の向きと平行な場合には、磁化固定層１２２を有するソース電極１２０からチャネル１０２を通して磁化自由層１３２を有するドレイン電極１３０に電流を流す。この場合、電子は、磁化自由層１３２を有するドレイン電極１３０からチャネル１０２を通して磁化固定層１２２を有するソース電極１２０に流れる。このとき、電子は磁化自由層１３２によってスピン偏極され、このスピン偏極された電子はチャネル１０２を通して磁化固定層１２２に流れる。磁化固定層１２２と同じ向きのスピンを有する電子は磁化固定層１２２を通過するが、磁化固定層１２２と逆向きのスピンを有する電子は磁化固定層１２２とトンネル絶縁膜１２１との界面で反射され、この反射された電子はチャネル１０２を通して磁化自由層１３２に蓄積され、磁化自由層１３２の磁化に逆向きのスピントルクを作用し、磁化自由層１３２の磁化の向きは、反転し、磁化固定層１２２の磁化の向きと反平行になる。
このように、スピンＭＯＳＦＥＴには、磁化自由層１３２の磁化の向きを反転させるための電流、すなわち書き込み電流を発生させる書き込み電流発生回路が必要となる。したがって、図４に示すマルチプレクサ２も、図示しない書き込み電流発生回路を備えている。この書き込み電流発生回路は、スピンＭＯＳＦＥＴを有するマルチプレクサにおいては知られており、例えば、特許第４４３５２３６号公報に開示されている。なお、図４に示すマルチプレクサにおいては、スピンＭＯＳＦＥＴに抵抗を読み出す電流、すなわち図１に示す電流供給回路１０、１２からマルチプレクサ２に供給される電流は、磁化自由層１２２の磁化の向きが反転しないように上記書き込み電流よりも小さい電流値が選ばれる。また、書き込み電流発生回路は電流供給回路１０、１２に含まれていてもよい。書き込みの場合には、ｎチャネルＭＯＳＦＥＴ６から各スピンＭＯＳＦＥＴへ、またはその逆方向に電流を流すことになるので、その場合は、各ＭＯＳＦＥＴにおいては、ソースとドレンが逆となる。なお、書き込みは他の実施形態においても同様である。
このように、スピンＭＯＳＦＥＴはメモリ機能を有しているため、図４に示すマルチプレクサ２はメモリ機能を内包している。
次に、本実施形態に用いられる参照回路４の一具体例を図６に示す。この具体例の参照回路４は、図４に示すマルチプレクサ２とともに用いられ、ｎチャネルスピンＭＯＳＦＥＴ４０と、３個のｎチャネルＭＯＳＦＥＴ４１ａ、４１ｂ、４１ｃとを備えており、ｎチャネルスピンＭＯＳＦＥＴ４０、ｎチャネルＭＯＳＦＥＴ４１ａ、４１ｂ、４１ｃは直列に接続されている。この構成は、図４に示すマルチプレクサ２が、スピンＭＯＳＦＥＴ２１０〜２１１５、ｎチャネルＭＯＳＦＥＴ３１０〜３１７，３２０〜３２３，３３０〜３３１の４段に接続された構成となっているためである。
図６に示す参照回路のスピンＭＯＳＦＥＴ４０は、図４に示すマルチプレクサ２内のスピンＭＯＳＦＥＴに対して、チャネル長は略同じ、チャネル幅は略（１＋ＭＲ／２）倍とした。ここでＭＲはスピンＭＯＳＦＥＴの抵抗変化率を表す。さらにスピンＭＯＳＦＥＴ４０は高抵抗状態（ＡＰ状態）とした。なお、図６に示すスピンＭＯＳＦＥＴ４０の抵抗値が、図４に示すマルチプレクサ２内のスピンＭＯＳＦＥＴの抵抗値の最大値と最小値の略中間の値となれば上記のチャネル幅でなくても構わない。また、図６に示すスピンＭＯＳＦＥＴ４０の抵抗値が、図４に示すマルチプレクサ２内のスピンＭＯＳＦＥＴの抵抗値の最大値と最小値の略中間の値となれば、低抵抗状態(Ｐ状態)でも構わない。
次に、本実施形態に用いられる電流供給回路１０および電流供給回路１２の一具体例を図７に示す。この具体例の電流供給回路は、電流供給回路１０および電流供給回路１２のいずれにも用いられ、ｐチャネルＭＯＳＦＥＴ１０１を備えている。ｐチャネルＭＯＳＦＥＴ１０１は、ソースが電源電圧Ｖｄｄに接続され、ゲートにイネーブル信号Ｅｎａｂｌｅの反転信号ｂ−Ｅｎａｂｌｅを受け、ドレインが比較器１４の入力端子１４ａまたは入力端子１４ｂに接続される。
なお、本実施形態のルックアップテーブル回路を動作させるときに、イネーブル信号ＥｎａｂｌｅをＨレベルにする、すなわち信号ｂ−ＥｎａｂｅをＬレベルにする。
次に、本実施形態のルックアップテーブル回路の動作について図８を参照して説明する。図８は、マルチプレクサ２の抵抗値の変化に応答して、比較器１４の出力Ｖｏｕｔが変化する様子を示す波形図である。図８の縦軸は各端子の電圧を表し、横軸は時間を表す。
初め、マルチプレクサ２は、スピンがＰ状態（平行状態）のスピンＭＯＳＦＥＴを選択していたとする（時刻ｔ０）。このとき、入力端子１４ａの電圧Ｖ１は入力端子１４ｂの電圧Ｖ２より低い。比較器１４の出力ＶｏｕｔはＬレベルとなっている。
その後、マルチプレクサ２への入力信号の一つ（図８では入力信号１）が変化し、マルチプレクサ２はスピンがＡＰ状態（反平行状態）のスピンＭＯＳＦＥＴを選択したとする（時刻ｔ１）。このとき、抵抗変化に伴って入力端子１４ａの電圧Ｖ１が上がる。さらに、ｎチャネルＭＯＳＦＥＴ８のゲートに入力端子１４ａが接続されているため、入力端子１４ｂの電圧Ｖ２が下がる。したがって、入力端子１４ａの電圧Ｖ１と入力端子１４ｂの電圧Ｖ２との電圧差が増幅される。
その後、入力信号（図８では入力信号１、２）が変化し、マルチプレクサ２はＰ状態のスピンＭＯＳＦＥＴを選択したとする（時刻ｔ２）。このとき、抵抗変化に伴って入力端子１４ａの電圧Ｖ１が下がる。さらに、ｎチャネルＭＯＳＦＥＴ８のゲートに入力端子１４ａが接続されているため、入力端子１４ｂの電圧Ｖ２が上がる。したがって、入力端子１４ａの電圧Ｖ１と入力端子１４ｂの電圧Ｖ２との電圧差が増幅される。
ルックアップテーブル回路の動作時間は入力信号が変化してから、比較器１４の出力Ｖｏｕｔが変化するまでの時間とみなせる。
次に、本実施形態のルックアップテーブル回路においてｎチャネルＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥＴ８を削除した構成のルックアップテーブル回路を比較例１とする。この比較例１のルックアップテーブル回路において電流供給回路１０、１２にカレントミラー回路を用いたルックアップテーブル回路を比較例２とする。そして、本実施形態、および比較例１、２のルックアップテーブル回路それぞれに対して、マルチプレクサ２に入力する信号がＬレベルからＨレベルに変化する場合と、ＨレベルからＬレベルに変化する場合における比較器１４の出力をシミュレーションの結果を図９および図１０に示す。図９および図１０に示すように、本実施形態は、比較例１および比較例２に比べて、動作時間が早くなっており、高速動作を行うことができる。
また、本実施形態は、選択されたスピンＭＯＳＦＥＴの抵抗値を判別することが可能となる。
（第２実施形態）
第２実施形態によるルックアップテーブル回路１を図１１に示す。この第２実施形態のルックアップテーブル回路１は、図１に示す第１実施形態のルックアップテーブル回路において、抵抗変化回路２、参照回路４、ｎチャネルＭＯＳＦＥＴ６，８、電流供給回路１０，１２、および比較器１４をそれぞれ、抵抗変化回路２Ａ、参照回路４Ａ、ｐチャネルＭＯＳＦＥＴ７，９、電流供給回路１０Ａ，１２Ａ、および比較器１５に置き換えた構成となっている。
抵抗変化回路２Ａの一端は電源電圧Ｖｄｄに接続され、他端はｐチャネルＭＯＳＦＥＴ７のソースに接続される。また、同様に、参照回路４Ａの一端は電源電圧Ｖｄｄに接続され、他端はｐチャネルＭＯＳＦＥＴ９のソースに接続される。ｐチャネルＭＯＳＦＥＴ７のゲートはｐチャネルＭＯＳＦＥＴゲートに接続されるとともに、ｐチャネルＭＯＳＦＥＴ７のドレインに接続される。すなわち、ｐチャネルＭＯＳＦＥＴ７はダイオード接続される。ｐチャネルＭＯＳＦＥＴ７のドレインは電流供給回路１０Ａに接続されるとともに、比較器１５の入力端子１５ａに接続される。ｐチャネルＭＯＳＦＥＴ９のドレインは電流供給回路１２Ａに接続されるとともに、比較器１５の入力端子１５ｂに接続される。
抵抗変化回路２Ａは、抵抗変化回路２と同様に、複数の抵抗変化型素子を有し、入力信号に基づいて、これらの複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択する。入力信号が変化したときに、抵抗値の異なる抵抗変化型素子に切り替わったときに、抵抗変化回路２Ａの抵抗が変化する。この抵抗変化回路２Ａの一具体例としては、例えば、図１２に示すｐチャネルスピンＭＯＳＦＥＴを有するマルチプレクサ２Ａが挙げられ、この図１２に示すマルチプレクサ２Ａは、図４に示す４入力１出力のマルチプレクサにおいて、ｎチャネルスピンＭＯＳＦＥＴ２１０〜２１１５をｐチャネルスピンＭＯＳＦＥＴ２１Ａ０〜２１Ａ１５に置き換えるとともに、ｎチャネルＭＯＳＦＥＴ３１０〜３１７、３２０〜３２３、３３０〜３３１をｐチャネルＭＯＳＦＥＴ３１Ａ０〜３１Ａ７、３２Ａ０〜３２Ａ３、３３Ａ０〜３３Ａ１に置き換え、各ｐチャネルスピンＭＯＳＦＥＴのソースに電源電圧Ｖｄｄを接続した構成となっている。
また、本実施形態に用いられる比較器１５の一具体例を図１３に示す。この具体例の比較器１５は、ｎチャネルＭＯＳＦＥＴ１５４、１５５と、ｐチャネルＭＯＳＦＥＴ１５１、１５２、１５３と、インバータ１５６とを備えている。
ｐチャネルＭＯＳＦＥＴ１５１は、ソースが電源電圧Ｖｄｄに接続され、ゲートにイネーブル信号Ｅｎａｂｌｅの反転信号ｂ−Ｅｎａｂｌｅが入力され、ドレインがｐチャネルＭＯＳＦＥＴ１５２、１５３のそれぞれのソースに接続される。ｐチャネルＭＯＳＦＥＴ１５２、１５３はそれぞれのゲートが入力端子１５ａ、１５ｂとなる。ｐチャネルＭＯＳＦＥＴ１５２のドレインはインバータ１５６の入力端子に接続されるとともに、ｎチャネルＭＯＳＦＥＴ１５４のドレインに接続される。ｐチャネルＭＯＳＦＥＴ１５３のドレインは、ｎチャネルＭＯＳＦＥＴ１５５のドレインおよびゲートに接続される。ｎチャネルＭＯＳＦＥＴ１５４、１５５のソースはそれぞれ接地電圧ＧＮＤに接続される。
比較器１５は、入力端子１５ａと入力端子１５ｂの電圧が低い方が高速動作する。図１１に示す第２実施形態においては、ｐチャネルＭＯＳＦＥＴ７はダイオード接続されているため、抵抗値が大きい。また、ｐチャネルＭＯＳＦＥＴ９のゲートはｐチャネルＭＯＳＦＥＴ７のゲートに接続されているため、ｐチャネルＭＯＳＦＥＴ９の抵抗も大きい。そのため、入力端子１５ａおよび入力端子１５ｂの電圧は十分低くなっている。したがって、本実施形態において、図１３に示す比較器１５を用いると高速動作が可能となる。
また、本実施形態に用いられる電流供給回路１０Ａおよび電流供給回路１２Ａの一具体例を図１４に示す。この具体例の電流供給回路は、ドレインが入力端子１５ａ又は入力端子１５ｂに接続され、ゲートにイネーブル信号Ｅｎａｂｌｅを受け、ソースが接地電圧ＧＮＤに接続されるｎチャネルＭＯＳＦＥＴ１０Ａ１を備えている。
なお、本実施形態に用いられる参照回路４Ａは、抵抗変化回路２Ａが１６個のｐチャネルスピンＭＯＳＦＥＴと、１４個のｐチャネルＭＯＳＦＥＴと有する４入力１出力のマルチプレクサの場合には、例えば、図１５に示す参照回路４Ａが用いられる。この図１５に示す参照回路４Ａは、図６に示す参照回路４において、ｎチャネルスピンＭＯＳＦＥＴ４０をｐチャネルスピンＭＯＳＦＥＴ４３に置き換えるとともに、ｎチャネルＭＯＳＦＥＴ４１ａ〜４１ｃをｐチャネルＭＯＳＦＥＴ４４ａ〜４４ｃに置き換え、接地電圧ＧＮＤを電源電圧Ｖｄｄに、電源電圧Ｖｄｄを接地電圧ＧＮＤにそれぞれ置き換えた構成となっている。
本実施形態は、第１実施形態と同様に、選択されたスピンＭＯＳＦＥＴの抵抗値を判別することが可能となる。
また、本実施形態では、入力端子１５ａと入力端子１５ｂの電圧差を増幅する役割があるため、高速動作を実現することが出来る。更に、本実施形態のルックアップテーブル回路は、本実施形態においてｐチャネルＭＯＳＦＥＴ７およびｐチャネルＭＯＳＦＥＴ９を削除した比較例のルックアップテーブル回路に比べて、高速動作を実現する。
本実施形態も、第１実施形態と同様に、動作速度の速いルックアップテーブル回路を得ることができる。
（第３実施形態）
第３実施形態のルックアップテーブル回路１を図１６に示す。この第３実施形態のルックアップテーブル回路１は、第１実施形態のルックアップテーブル回路において、図４におけるマルチプレクサ２のスピンＭＯＳＦＥＴ２１ｉ（ｉ＝０，・・・，１５）を、抵抗変化型素子２２ｉおよびｎチャネルＭＯＳＦＥＴ２３ｉに置き換えた構成となっている。
この第３実施形態のルックアップテーブル回路１は、第１実施形態のルックアップテーブル回路１と同様の動作をするので、選択された抵抗変化型素子の抵抗値を判別することが可能となる。
また、本実施形態は、第１実施形態と同様に、ｎチャネルＭＯＳＦＥＴ６とｎチャネルＭＯＳＦＥＴ８を設けない比較例に比べて、高速動作を実現することができる。
（第４実施形態）
第４実施形態によるルックアップテーブル回路は、第２実施形態のルックアップテーブル回路２Ａにおいて、マルチプレクサ２に用いたｐチャネルスピンＭＯＳＦＥＴ２１Ａ０〜２１Ａ１５のそれぞれを、第３実施形態と同様に、抵抗変化型素子とｐチャネルＭＯＳＦＥＴに置換えた構成となっている。
この実施形態のルックアップテーブル回路も第２実施形態と同様に、高速動作を実現することができる。
また、本実施形態は、第３実施形態と同様に選択された抵抗変化型素子の抵抗値を判別することができる。
（第５実施形態）
第５実施形態のルックアップテーブル回路について図１７を参照して説明する。
上記第１乃至第４実施形態においては、抵抗変化回路２の一具体例としてマルチプレクサを挙げた。この第５実施形態においては、第１乃至第４実施形態のいずれかの抵抗変化素子を、マトリクス状に配置された複数のセルを有し、各セル５０は、図１７に示すように少なくとも１個の抵抗変化型素子５２と、２個の選択トランジスタ５４ａ、５４ｂとを備えている抵抗変化回路に置き換えた構成となっている。
本実施形態では、上記第１乃至第４実施形態の抵抗変化回路２を、マトリクス状に配置された複数のセル５０で構成している。本実施形態ではセル５０の抵抗値を、上記第１乃至第４実施形態と同様の回路構成により、ｎチャネルＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥＴ８により高速に読み出す、もしくはｐチャネルＭＯＳＦＥＴ７およびｎチャネルＭＯＳＦＥＴ９により高速に読み出す。
各セル５０の選択トランジスタ５４ａおよび選択トランジスタ５４ｂのゲートにはそれぞれ、セルを選択するためのワード線ＷＬおよびセルから抵抗変化型素子５２の抵抗値を読み出すためのビット線ＢＬが接続されている。また、各セル５０においては、抵抗変化型素子５２と、２個の選択トランジスタ５４ａ、５４ｂとが直列に接続された構成となっている。図１７においては、選択トランジスタ５４ａと選択トランジスタ５４ｂとの間に抵抗変化型素子５２が設けられている。なお、選択トランジスタ５４ａのソースおよびドレインのうちの一方の端子が抵抗変化型素子５２の一端に接続され、他方の端子は例えば図１に示すｎチャネルＭＯＳＦＥＴ６に接続される。また、選択トランジスタ５４ａのソースおよびドレインのうちの一方の端子が抵抗変化型素子５２の他端に接続され、他方の端子は、例えば図１に示す接地電圧ＧＮＤに接続される。
なお、抵抗変化型素子５２の一端は、図１８に示すように、直列に接続された選択トランジスタ５４ａ、５４ｂの一方の端子に接続されていてもよい。図１８では選択トランジスタ５４ａの端子に接続されている。
なお、参照回路４および４Ａは、上述のセルと同じ構成を有し、かつ参照回路に含まれる抵抗変化型素子の抵抗値が、上記セルの抵抗変化型素子における抵抗値の最大値と最小値との略中間の値となるように構成することが好ましい。
また、参照回路４または参照回路４Ａは、図１９または図２０に示すように、複数個（図１９および図２０では４個）の抵抗変化型素子５２１〜５２４を有していてもよい。図１９または図２０において、抵抗変化型素子５２１、５２２は直列に接続された第１直列回路を構成し、抵抗変化型素子５２３、５２４は直列に接続された第２直列回路を構成し、第１直列回路と第２直列回路が並列に接続された構成となっている。
また、本実施形態は、第１乃至第４実施形態と同様に選択された抵抗変化型素子の抵抗値を高速に判別することができる。
なお、図１７乃至図１８に示すセルは、不揮発性メモリのメモリセルとして用いることができる。
（第６実施形態）
本実施形態では、第１乃至第５実施形態のいずれかのルックアップテーブル回路を複数個用いてクラスタロジックブロック（ＣＬＢ）を構成する。
本実施形態のクラスタロジックブロックは、高速に動作する第１乃至第５実施形態のいずれかのルックアップテーブル回路を用いているため、高速な論理回路を構成することができる。
第６実施形態によるクラスタロジックブロック（ＣＬＢ）を図２１に示す。この実施形態のＣＬＢ６０は、Ｎ個のルックアップテーブル回路６１１〜６１Ｎと、各ルックアップテーブル回路６１ｉ（ｉ＝１，・・・，Ｎ）に対応して設けられ、対応するルックアップテーブル回路６１ｉ（ｉ＝１，・・・，Ｎ）に直列に接続されたＤ型フリップフロップ回路６２ｉ（ｉ＝１，・・・，Ｎ）とを備えている。ルックアップテーブル回路６１１〜６１Ｎとしては、第１乃至第５実施形態のいずれかのルックアップテーブル回路が用いられる。各ルックアップテーブル回路６１１〜６１Ｎには、Ｍ個の入力信号が入力される。ルックアップテーブル回路６１ｉ（ｉ＝１，・・・，Ｎ）の出力端子はＤ型フリップフロップ回路６２ｉ（ｉ＝１，・・・，Ｎ）の入力端子に接続され、Ｄ型フリップフロップ回路６２ｉ（ｉ＝１，・・・，Ｎ）の出力は複数のルックアップテーブル回路６１ｉ（ｉ＝１，・・・，Ｎ）の入力にフィードバックされる。
この第６実施形態のＣＬＢは高速動作を行うことができる。
（第７実施形態）
本実施形態は、第１乃至第５実施形態のいずれかのルックアップテーブル回路を用いて構成したクラスタロジックブロック（ＣＬＢ）を有するＦＰＧＡである。
本実施形態では、第６実施形態のクラスタロジックブロックを有するＦＰＧＡを用いる。ただし、第１乃至第５実施形態のいずれかのルックアップテーブル回路を用いて構成したクラスタロジックブロックであれば、第６実施形態のクラスタロジックブロックを用いなくても構わない。
第７実施形態のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）７０を図２２に示す。この第７実施形態のＦＰＧＡは、複数のスイッチングボックス（ＳＢ）７１１〜７１４と、複数のコネクションボックス（ＣＢ）７２１〜７２８と、複数のクラスタロジックブロック（ＣＬＢ）７３１〜７３４と、を備えている。１個のＣＬＢの上下左右にそれぞれ１個のＣＢが設けられ、隣接するＣＢ間にＳＢが設けられた構成となっている。例えばＳＢ７３１の上下左右に７２１、７２３、７２４、７２５が設けられ、例えば隣接するＣＢ７２３とＣＢ７２７との間にＳＢ７１３が設けられている。これらのＳＢ７１１〜７１４、ＣＢ７２１〜７２８、ＣＬＢ７３１〜７３４は複数の配線で接続される。図２２では、複数本の配線を１本の線で表している。ＳＢとＣＢによって、結線を決定し、ＣＬＢによって論理演算を行う。
この第７実施形態においては、第１乃至第５実施形態のいずれかのルックアップテーブル回路を有するＣＬＢを用いている。このため、本実施形態において、ＦＰＧＡの高速な動作を行うことができる。
この第７実施形態においては、ＣＬＢとして第６実施形態のＣＬＢを用いている。このため、本実施形態において、ＦＰＧＡの高速な動作を行うことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ ルックアップテーブル回路
２ 抵抗変化回路
２Ａ 抵抗変化回路
４ 参照回路
４Ａ 参照回路
６ ｎチャネルＭＯＳトランジスタ
７ ｐチャネルＭＯＳトランジスタ
８ ｎチャネルＭＯＳトランジスタ
９ ｐチャネルＭＯＳトランジスタ
１０ 電流供給回路
１０Ａ 電流供給回路
１２ 電流供給回路
１２Ａ 電流供給回路
１４ 比較器
１５ 比較器

Claims (8)

  1. 複数の抵抗変化型素子を有し入力信号に基づいて前記複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択し、かつ一端が接地電圧に接続された抵抗変化回路と、
    前記抵抗変化回路の最大抵抗値と最小抵抗値との間の抵抗値を有し、一端が前記接地電圧に接続された参照回路と、
    前記抵抗変化回路の他端にソースが接続され、ゲートがドレインに接続された第１のｎチャネルＭＯＳＦＥＴと、
    前記参照回路の他端にソースが接続され、ゲートが前記第１のｎチャネルＭＯＳＦＥＴのゲートに接続された第２のｎチャネルＭＯＳＦＥＴと、
    前記第１のｎチャネルＭＯＳＦＥＴの前記ドレインを通して前記抵抗変化回路に電流を供給する第１の電流供給回路と、
    前記第２のｎチャネルＭＯＳＦＥＴのドレインを通して前記参照回路に電流を供給する第２の電流供給回路と、
    前記第１のｎチャネルＭＯＳＦＥＴのドレインに第１の入力端子が接続され、前記第２のｎチャネルＭＯＳＦＥＴのドレインに第２の入力端子が接続され、前記第１および第２の入力端子における電位を比較する比較器と、
    を備えていることを特徴とするルックアップテーブル回路。
  2. 前記抵抗変化回路は、
    前記入力信号を入力可能な複数の制御線と、
    ソースおよびドレインに強磁性体を含む複数のｎチャネルスピンＭＯＳＦＥＴと、
    複数のｎチャネルＭＯＳＦＥＴを含み、前記制御線から入力される前記入力信号に基づいて、前記複数のｎチャネルスピンＭＯＳＦＥＴの中から１つのｎチャネルスピンＭＯＳＦＥＴを選択する選択部と、
    を有するマルチプクレサであることを特徴とする請求項１記載のルックアップテーブル回路。
  3. 前記比較器は、
    それぞれのソースが電源電圧に接続され、かつそれぞれのゲートが互いに接続された第１および第２のｐチャネルＭＯＳＦＥＴと、
    ドレインが、前記第１のｐチャネルＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１の入力端子となる第３のｎチャネルＭＯＳＦＥＴと、
    ドレインが、前記第２のｐチャネルＭＯＳＦＥＴのドレインおよびゲートに接続され、ゲートが前記第２の入力端子となる第４のｎチャネルＭＯＳＦＥＴと、
    ドレインが、前記第３および第４のｎチャネルＭＯＳＦＥＴのそれぞれのソースに接続され、ゲートにイネーブル信号を受け、ソースが前記接地電圧に接続された第５のｎチャネルＭＯＳＦＥＴと、
    を備えていることを特徴とする請求項１または２記載のルックアップテーブル回路。
  4. 複数の抵抗変化型素子を有し入力信号に基づいて前記複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択し、かつ一端が電源電圧に接続された抵抗変化回路と、
    前記抵抗変化回路の最大抵抗値と最小抵抗値との間の抵抗値を有し、一端が前記電源電圧に接続された参照回路と、
    前記抵抗変化回路の他端にソースが接続され、ゲートがドレインに接続された第１のｐチャネルＭＯＳＦＥＴと、
    前記参照回路の他端にソースが接続され、ゲートが前記第１のｐチャネルＭＯＳＦＥＴのゲートに接続された第２のｐチャネルＭＯＳＦＥＴと、
    前記第１のｐチャネルＭＯＳＦＥＴの前記ドレインを通して前記抵抗変化回路に電流を供給する第１の電流供給回路と、
    前記第２のｐチャネルＭＯＳＦＥＴのドレインを通して前記参照回路に電流を供給する第２の電流供給回路と、
    前記第１のｐチャネルＭＯＳＦＥＴの前記ドレインに第１の入力端子が接続され、前記第２のｐチャネルＭＯＳＦＥＴの前記ドレインに第２の入力端子が接続され、前記第１および第２の入力端子における電位を比較する比較器と、
    を備えていることを特徴とするルックアップテーブル回路。
  5. 前記抵抗変化回路は、
    前記入力信号を入力可能な複数の制御線と、
    ソースおよびドレインが強磁性体を含む複数のｐチャネルスピンＭＯＳＦＥＴと、
    複数のｐチャネルＭＯＳＦＥＴを含み、前記制御線から入力される前記入力信号に基づいて、前記複数のｐチャネルスピンＭＯＳＦＥＴの中から１つのｐチャネルスピンＭＯＳＦＥＴを選択する選択部と、
    を有するマルチプクレサであることを特徴とする請求項４記載のルックアップテーブル回路。
  6. 前記比較器は、
    それぞれのソースが接地電圧に接続され、かつそれぞれのゲートが互いに接続された第１および第２のｎチャネルＭＯＳＦＥＴと、
    ドレインが、前記第１のｎチャネルＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１の入力端子となる第３のｐチャネルＭＯＳＦＥＴと、
    ドレインが、前記第２のｎチャネルＭＯＳＦＥＴのドレインおよびゲートに接続され、ゲートが前記第２の入力端子となる第４のｐチャネルＭＯＳＦＥＴと、
    ドレインが、前記第３および第４のｐチャネルＭＯＳＦＥＴのそれぞれのソースに接続され、ゲートにイネーブル信号の反転信号を受け、ソースが前記電源電圧に接続された第５のｐチャネルＭＯＳＦＥＴと、
    を備えていることを特徴とする請求項４または５記載のルックアップテーブル回路。
  7. 前記抵抗変化回路は、
    マトリクス状に配列された複数のセルを備え、各セルは、前記抵抗変化型素子と、前記抵抗変化型素子に直列に接続され、ゲートに前記抵抗変化型素子を選択するための第１の入力信号が入力される第１の選択トランジスタと、ゲートに前記抵抗変化型素子を選択するための第２の入力信号が入力される第２の選択トランジスタとを備えていることを特徴とする請求項１または４に記載のルックアップテーブル回路。
  8. 請求項１乃至６のいずれかに記載のルックアップテーブル回路を備え、前記ルックアップテーブル回路に基づいて論理演算を行うことを特徴とするフィールドプログラマブルゲートアレイ。
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