JP5235048B2

JP5235048B2 - Display device, electronic equipment

Info

Publication number: JP5235048B2
Application number: JP2005336041A
Authority: JP
Inventors: 好文棚田; 匡史尾崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-11-24
Filing date: 2005-11-21
Publication date: 2013-07-10
Anticipated expiration: 2025-11-21
Also published as: JP2006178430A

Description

本発明は、マトリクス状に配置された複数の画素を有する表示装置、電子機器に関する。より詳しくは、選択された画素に映像信号を入力して各画素を制御し、画像の表示を行う表示装置、電子機器に関する。 The present invention relates to a display device and an electronic apparatus having a plurality of pixels arranged in a matrix. More specifically, the present invention relates to a display device and an electronic apparatus that display an image by inputting a video signal to a selected pixel to control each pixel.

液晶表示装置を始めとするドットマトリクス型表示装置は、テレビ受像機、パーソナルコンピュータ用ディスプレイといった据え置き用途だけではなく、携帯型の用途へと、急速に需要が高まっている。近年では、液晶表示装置に代わる次世代の表示装置として、有機エレクトロルミネッセンス素子（以下、有機ＥＬと表記）を含む画素を有するＥＬ表示装置の実用化が始まってきている。 Demand for dot matrix display devices such as liquid crystal display devices is rapidly increasing not only for stationary applications such as television receivers and displays for personal computers, but also for portable applications. In recent years, an EL display device having a pixel including an organic electroluminescence element (hereinafter referred to as organic EL) has been put into practical use as a next-generation display device that replaces a liquid crystal display device.

ドットマトリクス型表示装置には、一般的にパッシブマトリクス型とアクティブマトリクス型がある。アクティブマトリクス型表示装置において階調を表現する方法としては、アナログ階調方式とデジタル階調方式がある。アナログ階調方式では、画素の輝度を制御することによって階調を表現する。デジタル階調方式では、各画素の制御は発光するか、発光しないかの２値で行う。階調の表現は、発光面積の大小、または一定期間における発光時間の長短によって行う。前者を面積階調方式、後者を時間階調方式と呼んでいる。 In general, the dot matrix type display device includes a passive matrix type and an active matrix type. There are an analog gradation method and a digital gradation method as methods for expressing gradation in an active matrix display device. In the analog gradation method, gradation is expressed by controlling the luminance of a pixel. In the digital gradation method, each pixel is controlled by two values of light emission or no light emission. The gradation is expressed by the size of the light emission area or the length of the light emission time in a certain period. The former is called the area gradation method, and the latter is called the time gradation method.

前述の時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割し、各サブフレーム期間において発光時間に重み付けをする。そして、サブフレーム期間の組み合わせによって１フレーム期間あたりの輝度を制御し、階調を表現する。このような方法により、多階調化を実現する方法の一つとして、特許文献１、特許文献２に示す方法が開示されている。
特開２００１−５４２６号公報特開２００１−３２４９５８号公報 In the above time gray scale method, one frame period is divided into a plurality of subframe periods, and the light emission time is weighted in each subframe period. Then, the luminance per frame period is controlled by the combination of subframe periods to express gradation. As a method of realizing multi-gradation by such a method, methods disclosed in Patent Document 1 and Patent Document 2 are disclosed.
JP 2001-5426 A JP 2001-324958 A

特許文献２では、例えば６ビット（６４階調）表示の場合、１フレーム期間を６つのサブフレーム期間（ＳＦ１〜ＳＦ６）に分割し、各サブフレーム期間における発光期間の長さを２^５：２^４：２^３：２^２：２：１とし、どのサブフレーム期間で発光させるかを選択することによって各階調を表現する（図５（Ａ）参照）。具体的には、いずれの期間も発光しなければ、１階調目（黒：輝度０）を表し、全ての期間で発光させれば、６４階調目（白：輝度６３）を表す。また、２^４、２^３、２^２、１の発光期間が選択されれば、３０階調目を表す。２^４＋２^３＋２^２＋１＝２９、つまり輝度０から輝度６３の６４階調のうち、３０階調目（輝度２９）が表現される。 In Patent Document 2, for example, in the case of 6-bit (64 gradations) display, one frame period is divided into six subframe periods (SF1 to SF6), and the length of the light emission period in each subframe period is 2 ⁵ : 2. ⁴ : 2 ³ : 2 ² : 2: 1 and each gradation is expressed by selecting which sub-frame period to emit light (see FIG. 5A). Specifically, if no light is emitted during any period, the first gradation (black: luminance 0) is represented, and if light is emitted during all periods, the 64th gradation (white: luminance 63) is represented. If the light emission period of 2 ⁴ , 2 ³ , 2 ² , 1 is selected, the 30th gradation is represented. 2 ⁴ +2 ³ +2 ² + 1 = 29, that is, the 30th gradation (luminance 29) among 64 gradations from luminance 0 to luminance 63 is expressed.

また、下位ビット、すなわち発光時間の短いサブフレーム期間においては、次のサブフレーム期間の開始前に、発光を停止させる制御が必要となる。そこで、１行の選択期間を複数のサブ水平期間に分割（図５（Ｂ）参照、図５（Ｂ）においては前後２つのサブ水平期間に分割している）し、あるサブ水平期間では映像信号の書き込みを行い、あるサブ水平期間では消去を行っている。この書き込みと消去をそれぞれ必要な行で必要なタイミングで行うことにより、各ビットでの発光期間の制御を行っている。 Further, in a subframe period with a short bit, that is, a short light emission time, it is necessary to control to stop light emission before the start of the next subframe period. Therefore, the selection period of one row is divided into a plurality of sub-horizontal periods (see FIG. 5B, in FIG. 5B, it is divided into two sub-horizontal periods before and after). Signal writing is performed, and erasing is performed in a certain sub-horizontal period. By performing the writing and erasing at the necessary timing in each necessary row, the light emission period is controlled by each bit.

特許文献１記載によるデジタル時間階調方式を用いて表示装置を駆動する場合、アクティブマトリクス型の画素の駆動は、白表示もしくは黒表示の２値で良い。よって、画素を構成する薄膜トランジスタ（以下ＴＦＴと表記）の特性ばらつきが、表示品質に影響しにくい点が大きな利点となっている。反面、発光時間制御のための書き込み動作、消去動作等が必要であり、１フレーム期間内での映像信号の書き込み回数が多くなるため、周辺駆動回路の動作周波数は高くなり、消費電力が増大してしまう。また、階調数が多くなるに従い、書き込み動作、消去動作の回数は多くなっていくのが通常であり、同様に消費電力が増加してしまう。前述した有機ＥＬ表示装置等は、その軽量、薄型を活かし、携帯電話、ＰＤＡ（ｐｅｒｓｏｎａｌｄｉｇｉｔａｌａｓｓｉｓｔａｎｔ）、ポータブルオーディオプレーヤー等への実装が期待されているが、このような携帯端末においては、消費電力が高いことは、連続使用時間にそのまま影響してしまう。従って、消費電力が大きいことは、致命的である。 In the case of driving a display device using the digital time gray scale method described in Patent Document 1, the driving of the active matrix pixel may be a binary display of white display or black display. Therefore, a significant advantage is that variation in characteristics of thin film transistors (hereinafter referred to as TFTs) constituting a pixel hardly affects display quality. On the other hand, a write operation and an erase operation for controlling the light emission time are necessary, and the number of times of writing video signals within one frame period increases, so the operating frequency of the peripheral drive circuit increases and power consumption increases. End up. Further, as the number of gradations increases, the number of write operations and erase operations usually increases, and the power consumption similarly increases. The above-described organic EL display device is expected to be mounted on a mobile phone, a PDA (Personal Digital Assistant), a portable audio player, etc. by taking advantage of its light weight and thinness. A high value directly affects the continuous use time. Therefore, high power consumption is fatal.

本発明は、上記の課題を鑑み、デジタル時間階調方式を用いて表示装置を駆動する場合において、消費電力を低減することが可能な表示装置、電子機器を提供することを課題とする。また本発明は、テキスト表示等、実際に携帯端末での使用頻度の高いと思われる表示状態における消費電力を低減することができる表示装置、電子機器を提供することを課題とする。 In view of the above problems, it is an object of the present invention to provide a display device and an electronic device that can reduce power consumption when the display device is driven using a digital time gray scale method. It is another object of the present invention to provide a display device and an electronic device that can reduce power consumption in a display state that is considered to be frequently used in a mobile terminal, such as text display.

本発明は、マトリクス状に配置された複数の画素において、全ての画素が黒の表示を行う行に着目し、当該行に配置された画素に入力する予定のデータのサンプリングは行わないことを特徴とする。そして、当該行のデータのサンプリングを行わない期間では、ソースドライバにおけるシフトレジスタの動作と、第１のラッチ回路における映像信号のサンプリング動作を停止することを特徴とする。
また、本発明は、デジタル時間階調方式を用いて多階調の表現を行う際、１水平期間を複数（一例として、２つ）のサブ水平期間に分割し、一方のサブ水平期間において映像信号の書き込みを行い、他方のサブ水平期間において消去を行う駆動方法を用いることを特徴とする。この駆動方法では、ソース信号線には、映像信号と消去信号が、交互に出力されている。言い方を変えると、ある行の画素に映像信号の書き込みを行う直前には、必ず全てのソース信号線に消去信号が出力されている期間が存在する。そして、本発明は、黒の表示を行う行に配置された画素には、直前に入力された消去信号を、黒を表示するための映像信号の代わりに用いることを特徴とする。
上記特徴を有する本発明は、ソースドライバの動作を一時的に停止することができるため、消費電力を低減することができる。特に、表示装置内での電力の消費の割合が高いソースドライバの動作を停止することができる本発明は、消費電力を大幅に低減することができる。 The present invention focuses on a row in which all pixels display black in a plurality of pixels arranged in a matrix, and does not sample data to be input to the pixels arranged in the row. And In a period in which data of the row is not sampled, the shift register operation in the source driver and the video signal sampling operation in the first latch circuit are stopped.
Further, according to the present invention, when multi-gradation is expressed using the digital time gray scale method, one horizontal period is divided into a plurality of (for example, two) sub horizontal periods, and an image is displayed in one sub horizontal period. A driving method is used in which signal writing is performed and erasing is performed in the other sub-horizontal period. In this driving method, the video signal and the erasure signal are alternately output to the source signal line. In other words, there is always a period during which the erase signal is output to all the source signal lines immediately before the video signal is written to the pixels in a certain row. The present invention is characterized in that an erasing signal input immediately before is used in place of a video signal for displaying black for pixels arranged in a row for displaying black.
In the present invention having the above features, the operation of the source driver can be temporarily stopped, so that power consumption can be reduced. In particular, the present invention that can stop the operation of a source driver that consumes a large amount of power in a display device can significantly reduce power consumption.

本発明の表示装置は、マトリクス状に配置された複数の画素と、サンプリングパルスを出力するシフトレジスタと、サンプリングパルスに従って、映像信号（すべての映像信号）のサンプリングを行うラッチ回路とを有する表示部と、同じ行に配置された複数の画素の各々に出力する映像信号（一行分の映像信号）を保持するラインバッファ回路と、ラインバッファ回路に保持された映像信号（一行分の映像信号）を検査する検査回路とを有する。そして、検査回路は、ラインバッファ回路に保持された映像信号（一行分の映像信号）が特定の映像信号（一行分の映像信号）であることを検出すると、シフトレジスタが同じ行に配置された複数の画素に対応するサンプリングパルスの出力を停止するための制御信号を出力する。 A display device of the present invention includes a display unit having a plurality of pixels arranged in a matrix, a shift register that outputs a sampling pulse, and a latch circuit that samples a video signal (all video signals) according to the sampling pulse. And a line buffer circuit for holding a video signal (a video signal for one row) output to each of a plurality of pixels arranged in the same row, and a video signal (a video signal for one row) held in the line buffer circuit. And an inspection circuit to be inspected. When the inspection circuit detects that the video signal (one line of video signal) held in the line buffer circuit is a specific video signal (one line of video signal), the shift register is arranged in the same line. A control signal for stopping the output of sampling pulses corresponding to a plurality of pixels is output.

本発明の表示装置は、マトリクス状に配置された複数の画素と、サンプリングパルスを出力するシフトレジスタと、サンプリングパルスに従って、映像信号（すべての映像信号）のサンプリングを行うラッチ回路とを有する表示部と、同じ行に配置された複数の画素の各々に出力する映像信号（一行分の映像信号）を保持するラインバッファ回路と、ラインバッファ回路に保持された映像信号（一行分の映像信号）を検査する検査回路と、シフトレジスタに制御信号を出力するコントローラ回路とを有する。そして、検査回路は、ラインバッファ回路に保持された映像信号（一行分の映像信号）が特定の映像信号（一行分の映像信号）であることを検出すると、シフトレジスタが同じ行に配置された複数の画素に対応するサンプリングパルスの出力を停止するための制御信号をコントローラ回路に出力する。 A display device of the present invention includes a display unit having a plurality of pixels arranged in a matrix, a shift register that outputs a sampling pulse, and a latch circuit that samples a video signal (all video signals) according to the sampling pulse. And a line buffer circuit for holding a video signal (a video signal for one row) output to each of a plurality of pixels arranged in the same row, and a video signal (a video signal for one row) held in the line buffer circuit. An inspection circuit for inspecting and a controller circuit for outputting a control signal to the shift register are included. When the inspection circuit detects that the video signal (one line of video signal) held in the line buffer circuit is a specific video signal (one line of video signal), the shift register is arranged in the same line. A control signal for stopping the output of sampling pulses corresponding to a plurality of pixels is output to the controller circuit.

本発明の表示装置は、マトリクス状に配置された複数の画素と、サンプリングパルスを出力するシフトレジスタと、サンプリングパルスに従って、映像信号（すべての映像信号）のサンプリングを行うラッチ回路とを有する表示部と、同じ行に配置された複数の画素の各々に出力する映像信号（一行分の映像信号）を保持する第１のラインバッファ回路と、第１のラインバッファ回路に保持された映像信号（一行分の映像信号）を受け取り、且つ前記第１のラインバッファ回路に保持された映像信号（一行分の映像信号）を保持し、なお且つ第１のラインバッファ回路に保持された映像信号（一行分の映像信号）を前記表示部に出力する第２のラインバッファ回路と、第１のラインバッファ回路に保持された映像信号（一行分の映像信号）を検査する検査回路と、シフトレジスタに制御信号を出力するコントローラ回路とを有する。そして、検査回路は、第１のラインバッファ回路に保持された映像信号（一行分の映像信号）が特定の映像信号（一行分の映像信号）であることを検出すると、シフトレジスタが同じ行に配置された複数の画素に対応するサンプリングパルスの出力を停止するための制御信号をコントローラ回路に出力し、なお且つ、第１のラインバッファ回路から、第２のラインバッファ回路への映像信号（一行分の映像信号）の転送を停止するための制御信号を第２のラインバッファ回路に出力する。 A display device of the present invention includes a display unit having a plurality of pixels arranged in a matrix, a shift register that outputs a sampling pulse, and a latch circuit that samples a video signal (all video signals) according to the sampling pulse. A first line buffer circuit for holding a video signal (video signal for one row) output to each of a plurality of pixels arranged in the same row, and a video signal (one row) held in the first line buffer circuit Image signal) and the video signal held in the first line buffer circuit (video signal for one row), and the video signal held in the first line buffer circuit (for one row). A second line buffer circuit for outputting the video signal to the display unit, and a video signal (a video signal for one row) held in the first line buffer circuit. It has a test circuit which 査, and a controller circuit which outputs a control signal to the shift register. When the inspection circuit detects that the video signal (video signal for one row) held in the first line buffer circuit is a specific video signal (video signal for one row), the shift register is set to the same row. A control signal for stopping the output of sampling pulses corresponding to the plurality of arranged pixels is output to the controller circuit, and a video signal (one line) from the first line buffer circuit to the second line buffer circuit is output. Control signal for stopping the transfer of the video signal) to the second line buffer circuit.

本発明が含む表示部は、複数行のゲート信号線と、第１のゲートドライバと、第２のゲートドライバとを有し、前記第１のゲートドライバのｎ段目（ｎは自然数）の出力と、前記第２のゲートドライバのｎ段目の出力はｎ行目のゲート信号線を制御する。また、第１のゲートドライバ及び第２のゲートドライバの各段の出力端は、信号の出力を許可するか許可しないかを決定する選択回路を有する。なお、前記選択回路とは、例えば、トライステートバッファである。 A display unit included in the present invention includes a plurality of gate signal lines, a first gate driver, and a second gate driver, and outputs the nth stage (n is a natural number) of the first gate driver. The n-th stage output of the second gate driver controls the n-th gate signal line. Further, the output terminals of the respective stages of the first gate driver and the second gate driver have a selection circuit that determines whether or not to permit signal output. The selection circuit is, for example, a tristate buffer.

また、特定の映像信号とは、前記画素が黒を表示する映像信号である。また、特定の映像信号は、前記画素が白を表示する映像信号である。また、上記構成を有する本発明の表示装置において、前記複数の画素の各々は、発光素子を有する。また、前記複数の画素の各々は、複数のトランジスタを有する。また、本発明は、上記構成を有する表示装置を用いた電子機器を提供する。 The specific video signal is a video signal in which the pixel displays black. The specific video signal is a video signal in which the pixel displays white. In the display device of the present invention having the above structure, each of the plurality of pixels includes a light emitting element. Each of the plurality of pixels includes a plurality of transistors. The present invention also provides an electronic device using the display device having the above structure.

上記特徴を有する本発明は、ソースドライバの動作を一時的に停止することができるため、消費電力を低減することができる。特に、ソースドライバは、表示装置内での電力の消費の割合が高いため、ソースドライバの動作を停止することができる本発明は、消費電力を大幅に低減することができる。 In the present invention having the above features, the operation of the source driver can be temporarily stopped, so that power consumption can be reduced. In particular, since the source driver has a high power consumption ratio in the display device, the present invention that can stop the operation of the source driver can significantly reduce the power consumption.

また、上記特徴を有する本発明により、テキスト表示のような、静止画像、かつ面内でおおむね固定された位置にパターンが表示されるような画面表示を繰り返す場合、パネル内で電力消費の割合が比較的高い、ソースドライバにおける映像信号のサンプリング動作の回数を大幅に減少させることが可能となる。従って、待機時のみならず、実使用時における低消費電力化を実現し、携帯情報端末に求められる長時間連続使用といった要求に答える表示装置、電子機器を提供することができる。このような効果は、電力の消費が、連続使用時間にそのまま影響する、携帯端末等の電子機器にとって、大変有用である。 Further, according to the present invention having the above features, when repeating a screen display in which a pattern is displayed at a fixed position in a plane, such as a text display, the ratio of power consumption in the panel is increased. The number of video signal sampling operations in the source driver, which is relatively high, can be greatly reduced. Therefore, it is possible to provide a display device and an electronic device that can realize low power consumption not only during standby but also during actual use, and that can respond to requests such as long-term continuous use required for portable information terminals. Such an effect is very useful for an electronic device such as a portable terminal in which power consumption directly affects the continuous use time.

本発明の実施の形態について、以下に詳細に説明する。なお、本発明は以下の説明のみに限定されるものではなく、本発明の趣旨およびその範囲から逸脱することなくその形態および実施の範囲を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Embodiments of the present invention will be described in detail below. It should be noted that the present invention is not limited to the following description, and it is easy for those skilled in the art to variously change the form and scope of the present invention without departing from the spirit and scope of the present invention. To be understood. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.

本発明のアクティブマトリクス型表示装置の構成について、図６（Ａ）を参照して説明する。画素部６０１は、点線枠で囲まれたアクティブマトリクス画素６０２がマトリクス状に配列したものである。画素部６０１の周辺には、ソースドライバ６０３、書込用ゲートドライバ６０４、消去用ゲートドライバ６０５が配置されている。 The structure of the active matrix display device of the present invention will be described with reference to FIG. The pixel portion 601 is obtained by arranging active matrix pixels 602 surrounded by a dotted frame in a matrix. A source driver 603, a write gate driver 604, and an erase gate driver 605 are arranged around the pixel portion 601.

ソースドライバ６０３は、シフトレジスタ６０６、第１のラッチ回路６０７、第２のラッチ回路６０８、レベルシフタ・バッファ６０９を有している。書込用ゲートドライバ６０４は、シフトレジスタ６１０、レベルシフタ・バッファ６１１を有しており、消去用ゲートドライバ６０５も同じく、シフトレジスタ６１３、レベルシフタ・バッファ６１２を有している。 The source driver 603 includes a shift register 606, a first latch circuit 607, a second latch circuit 608, and a level shifter buffer 609. The write gate driver 604 includes a shift register 610 and a level shifter buffer 611, and the erase gate driver 605 similarly includes a shift register 613 and a level shifter buffer 612.

次に、アクティブマトリクス画素６０２の詳細について、図６（Ｂ）を参照して説明する。各画素は、ソース信号線６２１、ゲート信号線６２２、電流供給線６２３、対向電極６２４、スイッチングＴＦＴ６２５、駆動ＴＦＴ６２６、発光素子６２７を有している。 Next, details of the active matrix pixel 602 will be described with reference to FIG. Each pixel includes a source signal line 621, a gate signal line 622, a current supply line 623, a counter electrode 624, a switching TFT 625, a driving TFT 626, and a light emitting element 627.

画素の駆動は、画素を構成するＴＦＴの極性や、発光素子を流れる電流の向き等によって異なる。本実施の形態では、一例として、スイッチングＴＦＴ６２５をＮチャネル型ＴＦＴ、駆動ＴＦＴ６２６をＰチャネル型ＴＦＴで構成し、発光素子６２７には、高電位に保たれた電流供給線６２３から、低電位に保たれた対向電極６２４に向かって電流が流れる構成について説明する。以後の回路動作のロジックについても、ここで説明した画素を駆動する場合を例とする。但し、勿論、本発明は、信号の論理、電源の関係を見直すことにより、ここで示した以外の構成の画素を駆動する場合においても同様に適用が可能であり、ここでＴＦＴの極性等につき限定するものではない。 The driving of the pixel differs depending on the polarity of the TFT constituting the pixel, the direction of the current flowing through the light emitting element, and the like. In this embodiment mode, as an example, the switching TFT 625 is an N-channel TFT, the driving TFT 626 is a P-channel TFT, and the light-emitting element 627 is maintained at a low potential from a current supply line 623 that is maintained at a high potential. A configuration in which a current flows toward the counter electrode 624 that has sagged will be described. As for the logic of the subsequent circuit operation, the case where the pixel described here is driven is taken as an example. However, of course, the present invention can be similarly applied to the case of driving a pixel having a configuration other than that shown here by reviewing the relationship between the logic of the signal and the power supply. It is not limited.

画素が選択されていない行においては、ゲート信号線６２２はＬｏｗレベルとなっており、スイッチングＴＦＴ６２５はＯＦＦの状態となっている。一方、画素が選択された行においては、ゲート信号線６２２がＨｉｇｈレベルとなり、スイッチングＴＦＴ６２５がＯＮの状態となり、ソース信号線６２１の電位が駆動ＴＦＴ６２６のゲート電極に書き込まれる。ここで、ソース信号線６２１の電位がＨｉｇｈレベルである場合、駆動ＴＦＴ６２６はＯＦＦの状態となり、発光素子６２７へは電流が流れないため、画素は黒を表現する。一方、ソース信号線６２１の電位がＬｏｗレベルである場合、駆動ＴＦＴ６２６がＯＮの状態となり、発光素子６２７に電流が流れて発光し、画素は白を表現する。なお、図６（Ｂ）には特に明記していないが、駆動ＴＦＴ６２６のゲート電極に書き込まれた映像信号は、保持容量等を用いて一定期間保持出来るようにすることが好ましい。これにより、ゲート信号線６２２が非選択となった後も、駆動ＴＦＴ６２６のＯＮの状態、またはＯＦＦの状態を保持し、黒、または白の表示状態を保つことが出来る。 In a row where no pixel is selected, the gate signal line 622 is at a low level, and the switching TFT 625 is in an OFF state. On the other hand, in the row where the pixel is selected, the gate signal line 622 is at a high level, the switching TFT 625 is turned on, and the potential of the source signal line 621 is written to the gate electrode of the driving TFT 626. Here, when the potential of the source signal line 621 is at a high level, the driving TFT 626 is turned off, and no current flows to the light emitting element 627, so that the pixel expresses black. On the other hand, when the potential of the source signal line 621 is at a low level, the driving TFT 626 is turned on, a current flows through the light emitting element 627 to emit light, and the pixel expresses white. Note that although not particularly specified in FIG. 6B, it is preferable that the video signal written to the gate electrode of the driving TFT 626 be held for a certain period using a holding capacitor or the like. Thereby, even after the gate signal line 622 is not selected, the driving TFT 626 can be kept in the ON state or the OFF state, and the black or white display state can be kept.

次に、本発明の表示装置の動作について説明する。より詳しくは、１水平期間を複数のサブ水平期間に分割する本発明の表示装置の動作について説明する。 Next, the operation of the display device of the present invention will be described. More specifically, the operation of the display device of the present invention that divides one horizontal period into a plurality of sub-horizontal periods will be described.

ソースドライバ６０３において、シフトレジスタ６０６は、クロック信号（ＳＣＫ）、スタートパルス（ＳＳＰ）に従って、１段目から順次サンプリングパルスを出力する。シフトレジスタ６０６から出力されるサンプリングパルスによって、第１のラッチ回路６０７において、映像信号（Ｄａｔａ）のサンプリングを行う。第１のラッチ回路６０７における映像信号のサンプリングが完了した段においては、最終段でのサンプリングが完了するまでの間、第１のラッチ回路６０７に設けられたメモリ部分において取り込まれた映像信号が保持される。やがて、シフトレジスタ６０６の最終段からのサンプリングパルスの出力が終了し、第１のラッチ回路６０７の全ての段でサンプリングが完了した後、ラッチパルス（ＳＬＡＴ）に従って、第１のラッチ回路６０７に保持されていた１行分のデータは、一斉に第２のラッチ回路６０８へと転送される。その後、必要に応じてレベルシフタ・バッファ６０９で振幅変換を受け、映像信号に従ってソース信号線の充放電を行う。また、書き込み消去選択信号（以下、Ｗ／Ｅ信号と表記）により、ソース信号線を映像信号に従って充放電するモードと、全てのソース信号線に消去用の信号を出力するモードを選択する。 In the source driver 603, the shift register 606 sequentially outputs sampling pulses from the first stage according to the clock signal (SCK) and the start pulse (SSP). In accordance with the sampling pulse output from the shift register 606, the first latch circuit 607 samples the video signal (Data). In the stage where the sampling of the video signal in the first latch circuit 607 is completed, the video signal captured in the memory portion provided in the first latch circuit 607 is held until the sampling in the final stage is completed. Is done. After a while, the output of the sampling pulse from the final stage of the shift register 606 is completed, and after the sampling is completed in all the stages of the first latch circuit 607, it is held in the first latch circuit 607 according to the latch pulse (SLAT). The data for one row that has been transferred is transferred to the second latch circuit 608 all at once. Thereafter, amplitude conversion is performed in the level shifter buffer 609 as necessary, and the source signal line is charged / discharged according to the video signal. Further, a mode for charging / discharging the source signal line in accordance with the video signal and a mode for outputting an erasing signal to all the source signal lines are selected by a write / erase selection signal (hereinafter referred to as W / E signal).

一方、書込用ゲートドライバ６０４において、シフトレジスタ６１０は、クロック信号（ＧＣＫ）、スタートパルス（Ｇ１ＳＰ）に従って、１段目から順次行選択パルスを出力する。この行選択パルスは、必要に応じてレベルシフタ・バッファ６１１で振幅変換を受け、ゲート信号線を１行目から順次選択する。消去用ゲートドライバ６０５についても、書込用ゲートドライバと同様の動作を行う。 On the other hand, in the write gate driver 604, the shift register 610 sequentially outputs row selection pulses from the first stage according to the clock signal (GCK) and the start pulse (G1SP). This row selection pulse undergoes amplitude conversion in the level shifter buffer 611 as necessary, and sequentially selects the gate signal lines from the first row. The erase gate driver 605 performs the same operation as the write gate driver.

ここで、書込用ゲートドライバ６０４は、所望のタイミングで、映像信号の書き込みを行う行のゲート信号線の選択を行い、消去用ゲートドライバ６０５は、所望のタイミングで、消去を行う行のゲート信号線の選択を行う。よって、書込用ゲートドライバ６０４と消去用ゲートドライバ６０５のゲート信号線の選択タイミングは異なっているため、一方がゲート信号線の充放電を行っている際、他方はその動作を阻害しないように、バッファ出力を浮遊とする必要がある。この走査は、Ｗ／Ｅ信号および、その反転信号（以下、Ｗ／Ｅｂ信号と表記）を用いて行う。
例えば、Ｗ／Ｅ信号がアクティブとなっている期間においては、ソースドライバ６０３はソース信号線に映像信号を出力し、書込用ゲートドライバ６０４がパルスを出力し、消去用ゲートドライバ６０５の出力は全段で浮遊状態となっている。よって、ゲート信号線の選択は書込用ゲートドライバ６０４に依存する。
一方、Ｗ／Ｅｂ信号がアクティブとなっている期間においては、ソースドライバ６０３は全てのソース信号線に消去信号（先の画素構成によると、黒を書き込む場合と同様なので、ソース信号線をＨｉｇｈレベルに固定）を出力し、消去用ゲートドライバ６０５がパルスを出力し、書込用ゲートドライバ６０４の出力は全段で浮遊状態となっている。よって、ゲート信号線の選択は消去用ゲートドライバ６０５に依存する。 Here, the writing gate driver 604 selects a gate signal line of a row where video signals are written at a desired timing, and the erasing gate driver 605 selects a gate of a row where erasing is performed at a desired timing. Select the signal line. Therefore, the selection timing of the gate signal line of the writing gate driver 604 and the erasing gate driver 605 is different, so that when one is charging / discharging the gate signal line, the other does not disturb the operation. The buffer output needs to be floating. This scanning is performed using the W / E signal and its inverted signal (hereinafter referred to as W / Eb signal).
For example, during a period when the W / E signal is active, the source driver 603 outputs a video signal to the source signal line, the write gate driver 604 outputs a pulse, and the erase gate driver 605 outputs: All stages are floating. Therefore, selection of the gate signal line depends on the write gate driver 604.
On the other hand, during the period in which the W / Eb signal is active, the source driver 603 applies an erasure signal to all the source signal lines (similar to the case of writing black according to the previous pixel configuration. The erasing gate driver 605 outputs a pulse, and the output of the writing gate driver 604 is in a floating state in all stages. Therefore, the selection of the gate signal line depends on the erasing gate driver 605.

以上、本発明の表示装置の動作について簡単に説明したが、図５（Ｂ）によると、ソース信号線（ＳＬｉｎｅ）においては、ある行のデータを出力している期間と、消去用の信号として全てのソース信号線をＨｉｇｈレベル固定としている期間が交互に出現している。つまり、１水平期間中に１回、ある行の消去走査のため、全てのソース信号線がＨｉｇｈレベル固定となる状態が現れる。 As described above, the operation of the display device of the present invention has been briefly described. According to FIG. 5B, in the source signal line (SLine), a period during which data of a certain row is output and an erasing signal are used. Periods in which all the source signal lines are fixed to the high level alternately appear. That is, a state in which all the source signal lines are fixed to the High level for erasure scanning of a certain row once in one horizontal period appears.

次に、表示部と外部コントローラ部分を含む本発明の表示装置の構成について、図１を参照して説明する。外部コントローラ部分は、フレームメモリ１０１、タイミングコントローラ１０２、第１のラインバッファ回路１０３、第２のラインバッファ回路１０５、検査回路１０４を有する。これらの回路は、各種制御信号を生成し、生成した各種制御信号を表示部１０６に供給する。なお、外部コントローラ部分については上記の構成に限定されるものではなく、ＤＣ／ＤＣコンバータ等をはじめとした電源系の記載は省略している。
ここで、フレームメモリとは、１フレームを表示するのに必要な映像信号を保持するためのメモリであり、ラインバッファとは、１行を表示するのに必要な映像信号を保持するためのメモリである。ここでは、駆動方法として時間階調方式を用いているので、ラインバッファには１行を表示するのに必要な映像信号のうち、ある特定のビットに関しての１行分の映像信号が保持される。ただし、ラインバッファが一度に保持する映像信号のデータ量としては必ずしも前述の通りでなければならないわけではなく、より多くの映像信号を保持しておき、必要なタイミングで必要なだけ順次読み出す構成となっていても構わない。 Next, the configuration of the display device of the present invention including the display unit and the external controller will be described with reference to FIG. The external controller portion includes a frame memory 101, a timing controller 102, a first line buffer circuit 103, a second line buffer circuit 105, and an inspection circuit 104. These circuits generate various control signals and supply the generated various control signals to the display unit 106. The external controller is not limited to the above configuration, and the description of the power supply system including the DC / DC converter is omitted.
Here, the frame memory is a memory for holding a video signal necessary for displaying one frame, and the line buffer is a memory for holding a video signal necessary for displaying one row. It is. Here, since the time gray scale method is used as the driving method, the line buffer holds the video signal for one row for a specific bit among the video signals necessary for displaying one row. . However, the data amount of the video signal that the line buffer holds at one time does not necessarily have to be as described above, and a configuration in which more video signals are held and sequentially read out as necessary at a necessary timing. It does not matter.

続いて、上記構成を有する本発明の表示装置の動作について説明する。表示装置の駆動に用いられる信号には、基準クロック信号（ＣＫ）、同期信号（Ｓｙｎｃ）、ＲＧＢ各々の映像信号（ＤａｔａＲＧＢ）がある。これらの信号群は外部より供給され、基準クロック信号および同期信号は、タイミングコントローラ１０２に入力され、表示装置の駆動に必要な各種制御信号（図１中、ＳＳＰ、Ｇ１ＳＰ、Ｇ２ＳＰ、ＳＣＫ、ＧＣＫ、Ｗ／Ｅ等）を生成する。また、基準クロック信号は、フレームメモリ１０１の書き込み／読出等のタイミング制御にも用いられる。 Next, the operation of the display device of the present invention having the above configuration will be described. Signals used for driving the display device include a reference clock signal (CK), a synchronization signal (Sync), and RGB video signals (Data RGB). These signal groups are supplied from the outside, the reference clock signal and the synchronization signal are input to the timing controller 102, and various control signals (SSP, G1SP, G2SP, SCK, GCK, in FIG. 1) required for driving the display device. W / E etc.). The reference clock signal is also used for timing control such as writing / reading of the frame memory 101.

一方、映像信号は、基準クロック信号に従ったタイミングで動作するフレームメモリ１０１に書き込まれ、フレームメモリ１０１において、デジタル時間階調方式に沿った入力順序に並び替えがされる。その後、フレームメモリ１０１から、１行分の映像信号が読み出され、第１のラインバッファ回路１０３へと転送される。このとき、フレームメモリ１０１から読み出された１行分の映像信号は、検査回路１０４により、１行分の全ての映像信号が黒を表示する画像信号かどうかを検査する。ここで、１ドット分でも白を表示する信号が含まれる場合には、第２のラインバッファ回路１０５へと映像信号が転送され、表示部１０６へと入力されていく。 On the other hand, the video signal is written to the frame memory 101 that operates at a timing according to the reference clock signal, and is rearranged in the input order according to the digital time gray scale method in the frame memory 101. Thereafter, the video signal for one row is read from the frame memory 101 and transferred to the first line buffer circuit 103. At this time, the video signal for one row read from the frame memory 101 is inspected by the inspection circuit 104 to determine whether all the video signals for one row are image signals for displaying black. Here, when a signal for displaying white is included even for one dot, the video signal is transferred to the second line buffer circuit 105 and input to the display unit 106.

第１のラインバッファ回路１０３に保持された１行分全ての映像信号が黒である場合、検査回路１０４は、ソースドライバスタートパルス（ＳＳＰ）および書き込み消去選択信号（Ｗ／Ｅ信号）の、表示部１０６への入力を停止するための制御信号と、第１のラインバッファ回路１０３から第２のラインバッファ回路１０５への映像信号の転送を停止する制御信号とを出力する。これにより、表示部１０６内のソースドライバは、シフトレジスタにスタートパルスが入力されないため、当行のサンプリング動作を行わない。また、第２のラインバッファ回路１０５に書き込まれた映像信号も、前行分から変化しない。 When all the video signals for one row held in the first line buffer circuit 103 are black, the inspection circuit 104 displays the source driver start pulse (SSP) and the write / erase selection signal (W / E signal). A control signal for stopping input to the unit 106 and a control signal for stopping transfer of the video signal from the first line buffer circuit 103 to the second line buffer circuit 105 are output. Accordingly, the source driver in the display unit 106 does not perform the sampling operation of the bank because the start pulse is not input to the shift register. Also, the video signal written in the second line buffer circuit 105 does not change from the previous line.

次に、図２（Ａ）に示すタイミングチャートも参照して説明する。図２（Ａ）は、通常の表示タイミングを示している。クロック信号（ＳＣＫ）、スタートパルス（ＳＳＰ）２０１に従い、順次サンプリングパルス（Ｓａｍｐ）２０２が出力され、サンプリングパルス２０２が出力されるタイミングにしたがって、映像信号２０３のサンプリングを行う。ここでは、サンプリングパルス２０２によって、ｎ−１行目の映像信号のサンプリングが行われている。続いて、ラッチパルス（ＳＬＡＴ）２０４が入力されると、サンプリングされた映像信号は一斉に第２のラッチ回路に転送される。ここで、第２のラッチ回路の出力（ＬＡＴ２ＯＵＴ）は、全てｎ−１行目の映像信号が出力される。その後、Ｗ／Ｅ信号がＨｉｇｈレベルとなっている期間は、ソース信号線（ＳＬｉｎｅ）に映像信号が出力され、Ｌｏｗレベルとなっている期間は消去信号、すなわちソース信号線がＨｉｇｈレベル固定となる。ゲートドライバにおいては、書込用ゲートドライバによってｎ−１行目が選択され（２０６）、ｎ−１行目の画素に映像信号が入力される。一方、消去用ゲートドライバによってｋ−１行目が選択され（２０７）、ｋ−１行目の画素に消去信号が入力される。以上の動作をｎ行目、ｎ＋１行目以降、またｋ行目、ｋ＋１行目以降も繰り返し、１サブフレーム分の動作を完了する。 Next, description will be made with reference to a timing chart shown in FIG. FIG. 2A shows normal display timing. In accordance with the clock signal (SCK) and the start pulse (SSP) 201, the sampling pulse (Samp) 202 is sequentially output, and the video signal 203 is sampled according to the timing at which the sampling pulse 202 is output. Here, sampling of the video signal of the (n−1) th row is performed by the sampling pulse 202. Subsequently, when a latch pulse (SLAT) 204 is input, the sampled video signals are transferred all at once to the second latch circuit. Here, the output of the second latch circuit (LAT2OUT) is all the video signal of the (n-1) th row. Thereafter, the video signal is output to the source signal line (SLine) while the W / E signal is at the high level, and the erase signal, that is, the source signal line is fixed at the high level during the period when the W / E signal is at the low level. . In the gate driver, the n−1 row is selected by the writing gate driver (206), and a video signal is input to the pixel in the n−1 row. On the other hand, the k−1 row is selected by the erasing gate driver (207), and an erasing signal is input to the pixel of the k−1 row. The above operation is repeated for the n-th row, the n + 1-th row and after, and the k-th and k + 1-th rows and beyond to complete the operation for one subframe.

図２（Ｂ）は、本発明に従って、特定行でのサンプリング動作が停止している様子を示している。ｎ−１行目においては、映像信号が入力され、サンプリングパルスに従って映像信号の取り込みが行われている。よってソース信号線（ＳＬｉｎｅ）には、ｎ−１行目の映像信号が出力されている。その後、ｎ行目、ｎ＋１行目の画素が全て黒となっている場合、検査回路１０４によって、スタートパルス（ＳＳＰ）、映像信号（Ｄａｔａ）の出力が強制停止され、サンプリング動作が行われない。よって、第２のラッチ回路の出力（ＬＡＴ２ＯＵＴ）は、ｎ−１行目の映像信号を出力し続けていることになる。一方、Ｗ／Ｅ信号もその期間は検査回路１０４によって停止されており、Ｌｏｗレベル固定となっているため、ソース信号線（ＳＬｉｎｅ）には映像信号が出力されず、消去信号が入力され続けた状態となる。ｎ−１行目、ｎ行目のゲート信号線は、通常どおり、所定のタイミングで選択状態となり、ソース信号線に出力されているＨｉｇｈレベルの消去信号（黒表示の信号と等価）が画素に入力されて黒が表示される。その後、ｎ＋２行目以降の映像信号は通常通り入力される場合、所定のタイミングでスタートパルス（ＳＳＰ）やＷ／Ｅ信号が入力されるため、通常どおりのサンプリング〜ソース信号線の充放電動作が行われ、各画素に所定の映像信号が入力されてパターンが表示される。 FIG. 2B shows a state in which the sampling operation in a specific row is stopped according to the present invention. In the (n-1) th row, a video signal is input, and the video signal is captured according to the sampling pulse. Therefore, the video signal of the (n-1) th row is output to the source signal line (SLine). Thereafter, when the pixels in the nth and n + 1th rows are all black, the inspection circuit 104 forcibly stops the output of the start pulse (SSP) and the video signal (Data), and the sampling operation is not performed. Therefore, the output (LAT2OUT) of the second latch circuit continues to output the video signal of the (n-1) th row. On the other hand, since the W / E signal is also stopped by the inspection circuit 104 during that period and is fixed at the low level, the video signal is not output to the source signal line (SLine) and the erase signal is continuously input. It becomes a state. The gate signal lines in the (n-1) th and nth rows are selected at a predetermined timing as usual, and a high level erase signal (equivalent to a black display signal) output to the source signal line is applied to the pixel. Input is displayed black. After that, when video signals in the (n + 2) th and subsequent rows are input normally, a start pulse (SSP) and W / E signal are input at a predetermined timing, so that normal sampling to source signal line charge / discharge operations are performed. A predetermined video signal is input to each pixel, and a pattern is displayed.

以上のように、本発明により、テキスト表示の背景部分等、信号のサンプリング動作を必要としない部分において、積極的にソースドライバのサンプリング動作を停止するといった動作を、小規模な回路構成にて実現することが出来る。一般的に、映像信号のサンプリングを行うソースドライバは、表示装置の中でも動作周波数の高い回路であり、この回路の不必要な動作を効率的に停止することで、低消費電力化に大きく貢献出来る。 As described above, according to the present invention, the operation of actively stopping the sampling operation of the source driver is realized with a small circuit configuration in a portion where a signal sampling operation is not required, such as a background portion of a text display. I can do it. In general, a source driver that samples a video signal is a circuit having a high operating frequency in a display device, and can effectively contribute to low power consumption by efficiently stopping unnecessary operations of the circuit. .

なお、本実施の形態では、最も端的な例として、黒表示の領域における動作を示したが、同様の検査回路を用いて、例えば白表示の領域を検出し、サンプリング動作を停止することも同様に可能である。その場合は、ソース信号線がＬｏｗレベル固定となった状態を保持しておけば良い。具体的には、連続した複数行にわたって全ての映像信号が白表示を示す場合、最初の１行でソース信号線をＬｏｗレベルに固定する。その後、Ｗ／Ｅ信号をＨｉｇｈレベル固定として、消去信号がソース信号線に入力されないようにする。以後の白表示が継続する行ではそのままＬｏｗレベル固定となったソース信号線から、所定の行の画素に白表示の信号、つまりはＬｏｗレベルを入力していけば良い。 In the present embodiment, the operation in the black display region is shown as the most simple example. However, for example, a white display region is detected and the sampling operation is stopped using the same inspection circuit. Is possible. In that case, the state where the source signal line is fixed to the Low level may be held. Specifically, when all video signals show white display over a plurality of consecutive rows, the source signal line is fixed at the low level in the first row. Thereafter, the W / E signal is fixed at a high level so that the erase signal is not input to the source signal line. In subsequent rows in which white display continues, a white display signal, that is, a low level may be input to pixels in a predetermined row from the source signal line fixed at the low level.

また、本実施の形態では、説明を簡単にするため、Ｗ／Ｅ信号は１系統のみで説明してきたが、ソースドライバ側の書き込み動作と消去動作の選択に用いるＷ／Ｅ信号と、書込用ゲートドライバ、消去用ゲートドライバの選択に用いるＷ／Ｅ信号は別系統で用意する必要がある。ただし、表示部への供給の仕方については、本発明の主旨に係る点では無いため、特に制限はしないが、外部よりあらかじめ複数の系統で入力しても良いし、一方のＷ／Ｅ信号から生成するようにしても良い。 Further, in this embodiment, for simplicity of explanation, the W / E signal has been described with only one system, but the W / E signal used for selection of the write operation and the erase operation on the source driver side, and the write The W / E signal used for selecting the gate driver for erasure and the gate driver for erasing needs to be prepared by another system. However, the supply method to the display unit is not a point related to the gist of the present invention, and is not particularly limited. However, it may be input from a plurality of systems in advance from the outside, or from one W / E signal. You may make it produce | generate.

なお、本発明においては、表示装置の一形態として、有機ＥＬ表示装置を例に挙げて説明したが、明らかに画素を構成する素子によって限定されるものではなく、液晶表示装置、ＰＤＰ、ＦＥＤ等、幅広く適用が可能であることは言うまでも無い。 In the present invention, the organic EL display device has been described as an example of one form of the display device. However, the present invention is not limited to the elements that constitute the pixels, and a liquid crystal display device, PDP, FED, or the like. Needless to say, it can be widely applied.

本実施例では、本発明の表示装置の駆動回路の構成例について説明する。 In this embodiment, a configuration example of a driver circuit of a display device of the present invention will be described.

まず、ソースドライバの構成例について、図３を参照して説明する。ソースドライバは、シフトレジスタ３０１、第１のラッチ回路３０２、第２のラッチ回路３０３、書込消去選択回路３０４、バッファ回路３０５を有する。 First, a configuration example of the source driver will be described with reference to FIG. The source driver includes a shift register 301, a first latch circuit 302, a second latch circuit 303, a write / erase selection circuit 304, and a buffer circuit 305.

シフトレジスタ３０１は、クロック信号（ＳＣＫ、ＳＣＫｂ：ＳＣＫｂはＳＣＫの反転信号）及びスタートパルス（ＳＳＰ）に従って、順次サンプリングパルスを出力する。第１のラッチ回路３０２は、シフトレジスタ３０１から出力されるサンプリングパルスに従って、映像信号（Ｄａｔａ）のサンプリングを行う。第１のラッチ回路３０２の全段で映像信号のサンプリングが完了した後、ラッチパルス（ＳＬＡＴ、ＳＬＡＴｂ：ＳＬＡＴｂは反転信号）が入力されると、第１のラッチ回路３０２に保持されている映像信号は、一斉に第２のラッチ回路３０３へと転送される。書込消去選択回路３０４は、Ｗ／Ｅ信号がアクティブとなっている場合（ここではＨｉｇｈレベルとなっている場合）、映像信号を反転して出力する。一方、Ｗ／Ｅ信号がＬｏｗレベルとなっている場合、書映像信号の如何によらず、Ｈｉｇｈレベルを出力する。その後、バッファ回路３０５を介して、ソース信号線（ＳＬｉｎｅ１〜ＳＬｉｎｅｎ）の充放電を行う。 The shift register 301 sequentially outputs sampling pulses in accordance with a clock signal (SCK, SCKb: SCKb is an inverted signal of SCK) and a start pulse (SSP). The first latch circuit 302 samples the video signal (Data) in accordance with the sampling pulse output from the shift register 301. After the sampling of the video signal is completed in all stages of the first latch circuit 302, when a latch pulse (SLAT, SLATb: SLATb is an inverted signal) is input, the video signal held in the first latch circuit 302 Are simultaneously transferred to the second latch circuit 303. The write / erase selection circuit 304 inverts and outputs the video signal when the W / E signal is active (here, when it is at a high level). On the other hand, when the W / E signal is at the low level, the high level is output regardless of the written video signal. Thereafter, the source signal lines (SLine1 to SLinen) are charged and discharged through the buffer circuit 305.

次に、ゲートドライバの構成例について、図４（Ａ）を参照して説明する。ゲートドライバは、シフトレジスタ４０１、バッファ回路４０２を有する。バッファ回路４０２は、Ｗ／Ｅ信号を利用したトライステートバッファを用いている点を特徴とする。ここで、トライステートバッファは、Ｗ／Ｅ信号がＨｉｇｈレベルとなっているときにはインバータとして機能するが、Ｗ／Ｅ信号がＬｏｗレベルとなっているときには、出力を浮遊状態とするものを指す。トライステートバッファは、前述したとおり、書き込み動作又は消去動作の際、ゲート信号線の選択をそれぞれ書込用ゲートドライバ、消去用ゲートドライバによって行うため、一方の動作によるゲート信号線の選択動作を他方が阻害しないために設けられている。 Next, a configuration example of the gate driver is described with reference to FIG. The gate driver includes a shift register 401 and a buffer circuit 402. The buffer circuit 402 is characterized by using a tristate buffer using a W / E signal. Here, the tri-state buffer functions as an inverter when the W / E signal is at a high level, but when the W / E signal is at a low level, it indicates that the output is in a floating state. As described above, in the tristate buffer, the gate signal line is selected by the write gate driver and the erase gate driver at the time of the write operation or the erase operation. Is provided in order not to disturb.

シフトレジスタ４０１は、クロック信号（ＧＣＫ、ＧＣＫｂ：ＧＣＫｂはＧＣＫの反転信号）およびスタートパルス（Ｇ１ＳＰ）に従って、順次行選択パルスを出力する。バッファ回路４０２は、Ｗ／Ｅ信号およびＷ／Ｅｂ信号（Ｗ／Ｅの反転信号）によって制御され、Ｗ／Ｅ信号がアクティブとなっている場合、行選択パルスを反転して順次ゲート信号線（ＧＬｉｎｅ１〜ＧＬｉｎｅｍ）に出力する。Ｗ／Ｅ信号がＬｏｗレベルとなっている場合、バッファ回路４０２の出力は浮遊状態となる。 The shift register 401 sequentially outputs row selection pulses in accordance with a clock signal (GCK, GCKb: GCKb is an inverted signal of GCK) and a start pulse (G1SP). The buffer circuit 402 is controlled by the W / E signal and the W / Eb signal (inverted signal of W / E). When the W / E signal is active, the row selection pulse is inverted and the gate signal line ( GLine1 to GLinem). When the W / E signal is at the low level, the output of the buffer circuit 402 is in a floating state.

なお書込用ゲートドライバ４１２、消去用ゲートドライバ４１３は、画素部４１１を挟むように対向して配置される（図４（Ｂ）参照）。この際、書込用ゲートドライバ４１２及び消去用ゲートドライバ４１３の一方にはＷ／Ｅ信号を出力し、他方にはＷ／Ｅ信号の反転信号を出力する。そうすると、一方のゲートドライバが有するトライステートバッファがアクティブとなっており、ゲート信号線を充放電している期間、他方のゲートドライバが有するトライステートバッファの出力は浮遊状態となる。これにより、互いの書き込み又は消去のための、ゲート信号線の選択動作を阻害しない。 Note that the writing gate driver 412 and the erasing gate driver 413 are arranged to face each other with the pixel portion 411 interposed therebetween (see FIG. 4B). At this time, the W / E signal is output to one of the write gate driver 412 and the erase gate driver 413, and the inverted signal of the W / E signal is output to the other. Then, the tristate buffer included in one gate driver is active, and the output of the tristate buffer included in the other gate driver is in a floating state while the gate signal line is being charged / discharged. This does not hinder the selection operation of the gate signal lines for writing or erasing each other.

なお、本実施例の構成には、レベルシフタが設けられていないが、必要に応じて、適宜設けてもよい。 The configuration of the present embodiment is not provided with a level shifter, but may be provided as needed.

本発明の表示装置を用いた電子機器の一態様について、図７、８を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５とを含む（図７参照）。パネル２７０１は、複数の画素がマトリクス状に配置された画素部を有する。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置（ＩＣチップともよぶ）が実装されている。プリント配線基板２７０３に実装される複数の半導体装置は、本発明の表示装置の構成要素であるフレームメモリ、タイミングコントローラ、ラインバッファ回路、検査回路や、中央処理回路（ＣＰＵ）、電源回路、画像処理回路、音声処理回路、送受信回路、時間検出回路、補正回路、温度検出回路等に相当する。 One mode of an electronic device using the display device of the present invention will be described with reference to FIGS. The electronic device illustrated here is a mobile phone, and includes housings 2700 and 2706, a panel 2701, a housing 2702, a printed wiring board 2703, operation buttons 2704, and a battery 2705 (see FIG. 7). The panel 2701 has a pixel portion in which a plurality of pixels are arranged in a matrix. The panel 2701 is detachably incorporated in the housing 2702, and the housing 2702 is fitted on the printed wiring board 2703. The shape and dimensions of the housing 2702 are changed as appropriate in accordance with the electronic device in which the panel 2701 is incorporated. A plurality of packaged semiconductor devices (also referred to as IC chips) are mounted on the printed wiring board 2703. A plurality of semiconductor devices mounted on the printed wiring board 2703 includes a frame memory, a timing controller, a line buffer circuit, an inspection circuit, a central processing circuit (CPU), a power supply circuit, and image processing, which are components of the display device of the present invention. It corresponds to a circuit, a sound processing circuit, a transmission / reception circuit, a time detection circuit, a correction circuit, a temperature detection circuit, and the like.

パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と一体化される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素部は、筐体２７００に設けられた開口窓から視認できるように配置されている。 The panel 2701 is integrated with the printed wiring board 2703 through the connection film 2708. The panel 2701, the housing 2702, and the printed wiring board 2703 are housed in the housings 2700 and 2706 together with the operation buttons 2704 and the battery 2705. A pixel portion included in the panel 2701 is arranged so as to be visible from an opening window provided in the housing 2700.

なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。従って、以下に、電子機器の態様の一例について、図８を参照して説明する。 Note that the housings 2700 and 2706 are examples of the appearance of a mobile phone, and the electronic device according to the present embodiment can be transformed into various modes depending on the function and application. Therefore, an example of an aspect of the electronic device will be described below with reference to FIG.

携帯電話装置は、画素部９１０２等を含む（図８（Ａ）参照）。携帯型ゲーム装置は、画素部９８０１等を含む（図８（Ｂ）参照）。デジタルビデオカメラは、画素部９７０１、９７０２等を含む（図８（Ｃ）参照）。携帯情報端末は、画素部９２０１等を含む（図８（Ｄ）参照）。テレビジョン装置は、画素部９３０１等を含む（図８（Ｅ）参照）。モニター装置は、画素部９４０１等を含む（図８（Ｆ）参照）。 The cellular phone device includes a pixel portion 9102 and the like (see FIG. 8A). The portable game device includes a pixel portion 9801 and the like (see FIG. 8B). The digital video camera includes pixel portions 9701 and 9702 and the like (see FIG. 8C). The portable information terminal includes a pixel portion 9201 and the like (see FIG. 8D). The television device includes a pixel portion 9301 and the like (see FIG. 8E). The monitor device includes a pixel portion 9401 and the like (see FIG. 8F).

本発明は、テレビジョン装置（テレビ、テレビジョン受信機ともよぶ）、デジタルカメラ、携帯電話装置（携帯電話機、携帯電話ともよぶ）やＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター装置（モニターともよぶ）、カーオーディオ等の音響再生装置、家庭用ゲーム機等の様々な電子機器に適用することができる。本発明の表示装置を適用することにより、ソースドライバの動作を一時的に停止することができるため、消費電力を低減した電子機器を提供することができる。特に、表示装置内での電力の消費の割合が高いソースドライバの動作を停止することができる本発明は、消費電力を大幅に低減することができる。このような効果は、電力の消費が、連続使用時間にそのまま影響する、携帯端末等の電子機器にとって、大変有用である。 The present invention relates to a television device (also referred to as a television or a television receiver), a digital camera, a mobile phone device (also referred to as a mobile phone or a mobile phone), a PDA or other portable information terminal, a portable game machine, and a computer monitor. The present invention can be applied to various electronic devices such as a device (also referred to as a monitor), a sound reproduction device such as a car audio, and a home game machine. By applying the display device of the present invention, the operation of the source driver can be temporarily stopped, so that an electronic device with reduced power consumption can be provided. In particular, the present invention that can stop the operation of a source driver that consumes a large amount of power in a display device can significantly reduce power consumption. Such an effect is very useful for an electronic device such as a portable terminal in which power consumption directly affects the continuous use time.

本発明の表示装置を示す図。FIG. 6 illustrates a display device of the present invention. 本発明の表示装置の動作を説明するためのタイミングチャート。4 is a timing chart for explaining the operation of the display device of the present invention. 本発明の表示装置を示す図。FIG. 6 illustrates a display device of the present invention. 本発明の表示装置を示す図。FIG. 6 illustrates a display device of the present invention. デジタル時間階調方式を説明する図。The figure explaining a digital time gradation system. 本発明の表示装置を示す図。FIG. 6 illustrates a display device of the present invention. 本発明の表示装置を用いた電子機器を示す図。FIG. 11 illustrates an electronic device using a display device of the present invention. 本発明の表示装置を用いた電子機器を示す図。FIG. 11 illustrates an electronic device using a display device of the present invention.

符号の説明Explanation of symbols

１０１フレームメモリ
１０２タイミングコントローラ
１０３第１のラインバッファ回路
１０４検査回路
１０５第２のラインバッファ回路
１０６表示部
２０１スタートパルス（ＳＳＰ）
２０２サンプリングパルス
２０３映像信号
２０４ラッチパルス（ＳＬＡＴ）
３０１シフトレジスタ
３０２第１のラッチ回路
３０３第２のラッチ回路
３０４書込消去選択回路
３０５バッファ回路
４０１シフトレジスタ
４０２バッファ回路
４１１画素部
４１２書込用ゲートドライバ
４１３消去用ゲートドライバ
101 Frame memory 102 Timing controller 103 First line buffer circuit 104 Inspection circuit 105 Second line buffer circuit 106 Display unit 201 Start pulse (SSP)
202 Sampling pulse 203 Video signal 204 Latch pulse (SLAT)
301 shift register 302 first latch circuit 303 second latch circuit 304 write / erase select circuit 305 buffer circuit 401 shift register 402 buffer circuit 411 pixel portion 412 write gate driver 413 erase gate driver

Claims

ゲート信号線及びソース信号線を備えた画素と、
シフトレジスタ及び書込消去選択回路を備えたソースドライバと、
書込用ゲートドライバと、
消去用ゲートドライバと、を備えた表示部と、
前記表示部に出力する１行分の映像信号を保持するラインバッファ回路と、
前記ラインバッファ回路に保持された前記１行分の映像信号を検査する検査回路と、
前記シフトレジスタにスタートパルスを出力し、前記書込消去選択回路に書き込み消去選択信号を出力するタイミングコントローラと、を有し、
前記検査回路は、前記ラインバッファ回路に保持された前記１行分の映像信号全てが黒を表示する映像信号であること、又は前記１行分の映像信号全てが白を表示する映像信号であることを検出すると、第１の制御信号及び第２の制御信号を出力し、
前記検査回路から前記第１の制御信号が出力されると、前記スタートパルスの出力が停止し、前記ソースドライバにおけるサンプリング動作が停止され、
前記検査回路から前記第２の制御信号が出力されると、前記書き込み消去選択信号の出力が停止し、前記ソース信号線は前記書込消去選択回路からの消去信号が入力された状態に保持され、
前記書込用ゲートドライバと前記消去用ゲートドライバは、一方が前記ゲート信号線にパルスを出力する際、他方の前記ゲート信号線への出力を浮遊状態とする機能を有する選択回路を、それぞれ有し、
前記書込用ゲートドライバと前記消去用ゲートドライバは、同一のゲート信号線に電気的に接続されていることを特徴とする表示装置。 A pixel having a gate signal line and a source signal line;
A source driver having a shift register and the write erase selection circuit,
A gate driver for writing;
A display unit including an erasing gate driver;
A line buffer circuit for holding one row of video signals to be output to the display unit;
An inspection circuit for inspecting the video signal for the one row held in the line buffer circuit;
A timing controller that outputs a start pulse to the shift register and outputs a write / erase selection signal to the write / erase selection circuit ;
The test circuit, said line buffer circuit has been said all video signals for one row held in is a video signal for displaying a black, or the one row all video signal is a video signal for displaying a white When this is detected, a first control signal and a second control signal are output,
When the first control signal is output from the inspection circuit, the output of the start pulse is stopped, and the sampling operation in the source driver is stopped ,
When the second control signal is output from the inspection circuit, the output of the write / erase selection signal is stopped, and the source signal line is held in a state where the erase signal from the write / erase selection circuit is input. ,
Each of the writing gate driver and the erasing gate driver has a selection circuit having a function of floating the output to the other gate signal line when one outputs a pulse to the gate signal line. And
The display device, wherein the write gate driver and the erase gate driver are electrically connected to the same gate signal line .

ゲート信号線及びソース信号線を備えた画素と、
シフトレジスタ及び書込消去選択回路を備えたソースドライバと、
書込用ゲートドライバと、
消去用ゲートドライバと、を備えた表示部と、
１行分の映像信号を保持する第１のラインバッファ回路と、
前記第１のラインバッファ回路に保持された前記１行分の映像信号を保持し、かつ前記第１のラインバッファ回路に保持された前記１行分の映像信号を前記表示部に出力する第２のラインバッファ回路と、
前記第１のラインバッファ回路に保持された前記１行分の映像信号を検査する検査回路と、
前記シフトレジスタにスタートパルスを出力し、前記書込消去選択回路に書き込み消去選択信号を出力するタイミングコントローラと、を有し、
前記検査回路は、前記第１のラインバッファ回路に保持された前記１行分の映像信号全てが黒を表示する映像信号であること、又は前記１行分の映像信号全てが白を表示する映像信号であることを検出すると、第１の制御信号、第２の制御信号及び第３の制御信号を出力し、
前記検査回路から前記第１の制御信号が出力されると、前記スタートパルスの出力が停止し、前記ソースドライバにおけるサンプリング動作が停止され、
前記検査回路から前記第２の制御信号が出力されると、前記書き込み消去選択信号の出力が停止し、前記ソース信号線は前記書込消去選択回路からの消去信号が入力された状態に保持され、
前記検査回路から前記第３の制御信号が出力されると、前記第１のラインバッファ回路から、前記第２のラインバッファ回路への前記１行分の映像信号の転送が停止され、
前記書込用ゲートドライバと前記消去用ゲートドライバは、一方が前記ゲート信号線にパルスを出力する際、他方の前記ゲート信号線への出力を浮遊状態とする機能を有する選択回路を、それぞれ有し、
前記書込用ゲートドライバと前記消去用ゲートドライバは、同一のゲート信号線に電気的に接続されていることを特徴とする表示装置。 A pixel having a gate signal line and a source signal line;
A source driver having a shift register and the write erase selection circuit,
A gate driver for writing;
A display unit including an erasing gate driver;
A first line buffer circuit for holding a video signal for one row ;
Second outputting said first of said retained in the line buffer circuit holds the video signal for one row, and the video signal of said one line held in the first line buffer circuit to the display unit Line buffer circuit of
An inspection circuit for inspecting the video signal for one row held in the first line buffer circuit;
A timing controller that outputs a start pulse to the shift register and outputs a write / erase selection signal to the write / erase selection circuit ;
The inspection circuit is a video signal in which all the video signals for one row held in the first line buffer circuit display black , or a video in which all the video signals for one row display white When it detects that it is a signal, it outputs a first control signal, a second control signal, and a third control signal,
When the first control signal is output from the inspection circuit, the output of the start pulse is stopped, and the sampling operation in the source driver is stopped ,
When the second control signal is output from the inspection circuit, the output of the write / erase selection signal is stopped, and the source signal line is held in a state where the erase signal from the write / erase selection circuit is input. ,
When the third control signal is output from the inspection circuit, transfer of the video signal for one row from the first line buffer circuit to the second line buffer circuit is stopped,
Each of the writing gate driver and the erasing gate driver has a selection circuit having a function of floating the output to the other gate signal line when one outputs a pulse to the gate signal line. And
The display device, wherein the write gate driver and the erase gate driver are electrically connected to the same gate signal line .

請求項１又は請求項２において、
前記画素は、第１のトランジスタと、第２のトランジスタと、発光素子と、電流供給線と、を有し、
前記第１のトランジスタのゲートは、前記ゲート信号線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記ソース信号線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記電流供給線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続されていることを特徴とする表示装置。 In claim 1 or claim 2 ,
The pixel includes a first transistor, a second transistor, a light emitting element, and a current supply line.
A gate of the first transistor is electrically connected to the gate signal line;
One of the source and the drain of the first transistor is electrically connected to the source signal line,
The other of the source and the drain of the first transistor is electrically connected to the gate of the second transistor;
One of a source and a drain of the second transistor is electrically connected to the current supply line;
The other of the source and the drain of the second transistor is electrically connected to the light emitting element.

請求項１乃至請求項３のいずれか一項において、
前記消去用ゲートドライバが有する前記選択回路には、前記書込用ゲートドライバが有する前記選択回路に入力される信号の反転信号が入力されることを特徴とする表示装置。 In any one of Claims 1 thru | or 3 ,
A display device, wherein an inversion signal of a signal input to the selection circuit included in the write gate driver is input to the selection circuit included in the erase gate driver.

請求項１乃至請求項４のいずれか一項において、
前記選択回路は、トライステートバッファであることを特徴とする表示装置。 In any one of Claims 1 thru | or 4 ,
The display device, wherein the selection circuit is a tristate buffer.

請求項１乃至請求項５のいずれか一項に記載の前記表示装置を用いた電子機器。 An electronic apparatus using the display device according to any one of claims 1 to 5 .