JP5232346B2 - Display device source signal line drive circuit and electronic device - Google Patents
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本発明は、表示装置および表示装置の駆動回路に関し、特に、絶縁体上に作成される薄膜トランジスタを有するアクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の駆動回路に関する。 The present invention relates to a display device and a drive circuit for the display device, and more particularly to an active matrix display device having a thin film transistor formed on an insulator and a drive circuit for the active matrix display device.
近年、半導体製造技術の微細化が進み、それに伴うＬＳＩの小型化によって、携帯端末等の小型機器への応用も進むことで、低消費電力化が要求されるようになり、現在では、３．３［Ｖ］駆動などの低電源電圧駆動のＬＳＩが主流となっている。一方で、携帯端末やコンピュータ用モニタなどの用途として近年需要の増加が著しいＬＣＤ（液晶ディスプレイ）は、液晶の駆動を１０［Ｖ］〜２０［Ｖ］の電圧振幅の信号によって行われることが多く、その駆動回路には対応する高電源電圧で駆動する回路部が少なくとも存在する。したがって、前述の低電源電圧で駆動されるコントローラＬＳＩと、高電源電圧で駆動される液晶駆動用回路とは、信号の振幅電圧幅を変化させるレベルシフタをもって接続することが不可欠となる。 In recent years, semiconductor manufacturing technology has been miniaturized, and along with the accompanying miniaturization of LSI, application to small devices such as portable terminals has also progressed, so that low power consumption has been required. LSIs driven by a low power supply voltage such as 3 [V] drive are the mainstream. On the other hand, LCDs (liquid crystal displays), which have been increasing in demand in recent years for applications such as portable terminals and computer monitors, are often driven by signals having a voltage amplitude of 10 [V] to 20 [V]. The drive circuit includes at least a circuit unit that is driven by a corresponding high power supply voltage. Therefore, it is indispensable to connect the controller LSI driven by the low power supply voltage and the liquid crystal drive circuit driven by the high power supply voltage with a level shifter that changes the amplitude voltage width of the signal.
また、ＬＣＤのみならず、近年、エレクトロルミネッセンス素子（以後、ＥＬ素子と表記する。ここでは、一重項発光、三重項発光のいずれのものもＥＬと定義する。）を用いたディスプレイが開発されたが、こちらにおいても、低駆動電圧化への要求は強い。 In addition to LCDs, in recent years, displays using electroluminescent elements (hereinafter referred to as EL elements. Here, both singlet light emission and triplet light emission are defined as EL) have been developed. However, here too, there is a strong demand for lower drive voltages.
図９は、表示装置のソース信号線駆動回路の回路図の一例を示している。ここで、スタートパルス、クロック信号、デジタル映像信号等は、表示装置の外部から入力される信号であるが、これらは前述のコントローラＬＳＩから供給されるため、その電圧振幅は一般に３．３［Ｖ］等の低電圧振幅である。よって、図９に示した駆動回路においては、デジタル映像信号は、入力直後にレベルシフタ９０５によってその電圧振幅の変換（レベル変換）を受けている。クロック信号、スタートパルス等、外部のコントローラＬＳＩから入力される信号は、特に図示しないが同様にレベル変換を受ける。 FIG. 9 illustrates an example of a circuit diagram of a source signal line driver circuit of the display device. Here, the start pulse, the clock signal, the digital video signal, and the like are signals input from the outside of the display device. Since these are supplied from the controller LSI, the voltage amplitude is generally 3.3 [V. ] Is a low voltage amplitude. Therefore, in the drive circuit shown in FIG. 9, the digital video signal is subjected to voltage amplitude conversion (level conversion) by the
回路の動作について説明する。クロック信号、スタートパルスに従って、シフトレジスタ９０１からパルスが出力され、隣接した２段のパルスがＮＡＮＤ回路９０３に入力される。ＮＡＮＤ回路９０３においては、２入力端子の両方にＨｉ電位を持ったパルスの入力があったときのみ、出力端子よりＬｏ電位を持ったパルスが出力され、これが後段のバッファ（Ｂｕｆ．と表記）を通った後、第１のラッチパルスとなる。その後、第１のラッチ回路９０６へと入力され、この第１のラッチパルスの入力タイミングに従って、レベルシフタ９０５によってレベル変換を受けたデジタル映像信号のラッチ動作が行われる。１段目から最終段まで、このラッチ動作が完了した後、帰線期間内に第２のラッチパルスが端子１９に入力され、第１のラッチ回路９０６に保持されている１水平期間分のデジタル映像信号は、一斉に第２のラッチ回路９０７へと転送される。その後、ゲート信号線が選択されている行の画素に信号を書き込み、映像の表示を行う。 The operation of the circuit will be described. A pulse is output from the shift register 901 in accordance with the clock signal and the start pulse, and two adjacent pulses are input to the
図９におけるレベルシフタ９０５を、従来のレベルシフタによって構成した例を図１０（Ａ）に示す。このような構成のレベルシフタにおいては、入力信号（Ｉｎ、Ｉｎｂ）の電圧振幅が３．３［Ｖ］程度と小さい場合、レベルシフタを構成するＴＦＴのしきい値などの影響により、正常なレベル変換を行うことは出来ない場合がある。 FIG. 10A shows an example in which the
そこで、図１０（Ｂ）に示すような構成のレベルシフタを用いる。図１０（Ｂ）に示すレベルシフタは、差動増幅器によってレベル変換を行うものであり、入力信号の電圧振幅が小さい場合にも、確実なレベル変換機能を実現することが出来るため、回路の低駆動電圧化に対して非常に有効な回路である。ここで示した、差動増幅器を用いたレベルシフタは、特願２０００−１９３４９８号にて出願されているものである。 Therefore, a level shifter having a configuration as shown in FIG. The level shifter shown in FIG. 10B performs level conversion by a differential amplifier, and even when the voltage amplitude of the input signal is small, a reliable level conversion function can be realized. It is a very effective circuit for voltage conversion. The level shifter using the differential amplifier shown here has been filed in Japanese Patent Application No. 2000-193498.
反面、図１０（Ｂ）に示したレベルシフタは、電流源を必要とする。すなわち、回路の駆動中には（レベルシフタの駆動中、停止中に関わらず）常に一定電流が供給されているため、表示装置全体の低消費電力化の足かせとなっている。 On the other hand, the level shifter shown in FIG. 10B requires a current source. In other words, since a constant current is always supplied while the circuit is being driven (regardless of whether the level shifter is being driven or stopped), this is a drag on the overall power consumption of the display device.
本来、駆動回路等の低駆動電圧化は、携帯端末等の普及に伴う低消費電力化を目的としてきたものであり、低駆動電圧化に対応するための回路によって消費電力が増大することは許されない。Originally, the reduction in drive voltage of a drive circuit or the like has been aimed at reducing the power consumption associated with the widespread use of mobile terminals and the like, and it is allowed to increase the power consumption by a circuit that supports the reduction in drive voltage. Not.
本発明は、前述のような課題を鑑見てなされたものであり、周辺回路の低駆動電圧化に対応し、かつ低消費電力を実現することの出来る表示装置の駆動回路を提供することを目的とする。 The present invention has been made in view of the above-described problems, and provides a drive circuit for a display device that can cope with the low drive voltage of peripheral circuits and can realize low power consumption. Objective.
前述の課題を解決するために、本発明においては以下のような手段を講じた。 In order to solve the above-described problems, the following measures are taken in the present invention.
図９に示したソース信号線駆動回路において、差動増幅器を用いたレベルシフタ９０５は、サンプリングパルス、デジタル映像信号等の入力の有無に関わらず、定電流が供給されていた。そこで、本発明においては、駆動回路を複数のユニットに分割し、各ユニットに含まれる複数のレベルシフタへは、各ユニットに独立した電流源より、シフトレジスが動作している（サンプリングパルスが出力されている）ユニットにおいてのみ電流供給を行うようにする。シフトレジスタからパルスの出力がないユニットにおいては、すなわちデジタル映像信号のラッチ動作も行われないため、そのユニットのレベルシフタへの電流供給を停止する。これにより、不必要な期間における電力消費を抑えることが出来る。 In the source signal line driver circuit shown in FIG. 9, the
以下に、本発明の表示装置の駆動回路の構成について記載する。 The configuration of the drive circuit of the display device of the present invention will be described below.
本発明の表示装置は、
ソース信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ソース信号線駆動回路は、
クロック信号に従って順次パルスを出力するシフトレジスタと、
入力される信号の電圧振幅の変換を行うレベルシフタと、
前記レベルシフタに電流を供給する電流源とを有し、
前記電流源は、前記シフトレジスタから順次パルスが出力されている期間においてのみ、電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a source signal line driver circuit and a pixel portion are formed over a substrate,
The source signal line driving circuit includes:
A shift register that sequentially outputs pulses according to a clock signal;
A level shifter that converts the voltage amplitude of the input signal;
A current source for supplying current to the level shifter;
The current source supplies current only during a period in which pulses are sequentially output from the shift register.
本発明の表示装置は、
ソース信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ソース信号線駆動回路は、第１〜第ｘのｘ個（ｘは自然数、ｘ≧２）のユニットを有し、
第ａ（ａは自然数、１≦ａ≦ｘ）のユニットは、
クロック信号に従って順次パルスを出力するシフトレジスタと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ａの電流源とを有し、
前記第ａの電流源は、前記第ａのユニットにおける前記シフトレジスタから順次パルスが出力されている期間においてのみ、前記第ａのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a source signal line driver circuit and a pixel portion are formed over a substrate,
The source signal line driving circuit has first to x-th x units (x is a natural number, x ≧ 2),
The a-th unit (a is a natural number, 1 ≦ a ≦ x) is
A shift register that sequentially outputs pulses according to a clock signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
An a-th current source for supplying current to the plurality of level shifters;
The a-th current source supplies current to the plurality of level shifters in the a-th unit only during a period in which pulses are sequentially output from the shift register in the a-th unit. .
本発明の表示装置は、
ソース信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ソース信号線駆動回路は、第１〜第ｘのｘ個（ｘは自然数、ｘ≧２）のユニットを有し、
第ｂ（ｂは自然数、１＜ｂ≦ｘ）のユニットは、
クロック信号に従って順次パルスを出力するシフトレジスタと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｂの電流源とを有し、
前記第ｂの電流源は、第ｂ−１のユニットにおける前記シフトレジスタから順次パルスが出力されている期間の一部と、前記第ｂのユニットにおける前記シフトレジスタから順次パルスが出力されている期間においてのみ、前記第ｂのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a source signal line driver circuit and a pixel portion are formed over a substrate,
The source signal line driving circuit has first to x-th x units (x is a natural number, x ≧ 2),
The unit of b-th (b is a natural number, 1 <b ≦ x) is
A shift register that sequentially outputs pulses according to a clock signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
A b-th current source for supplying current to the plurality of level shifters;
The b-th current source includes a part of a period in which pulses are sequentially output from the shift register in the b-1 unit and a period in which pulses are sequentially output from the shift register in the b-th unit. Only, current is supplied to the plurality of level shifters in the b-th unit.
本発明の表示装置は、
ソース信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ソース信号線駆動回路は、第１〜第ｘのｘ個（ｘは自然数、ｘ≧２）のユニットを有し、
第ｃ（ｃは自然数、１≦ｃ＜ｘ）のユニットは、
クロック信号に従って順次パルスを出力するシフトレジスタと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｃの電流源とを有し、
前記第ｃの電流源は、第ｃ＋１のユニットにおける前記シフトレジスタから順次パルスが出力されている期間の一部と、前記第ｃのユニットにおける前記シフトレジスタから順次パルスが出力されている期間においてのみ、前記第ｃのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。
本発明の表示装置は、
請求項５に記載の本発明の表示装置の駆動回路は、
ゲート信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ゲート信号線駆動回路は、
クロック信号に従って順次パルスを出力するシフトレジスタと、
入力される信号の電圧振幅の変換を行うレベルシフタと、
前記レベルシフタに電流を供給する電流源とを有し、
前記電流源は、前記シフトレジスタから順次パルスが出力されている期間においてのみ、電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a source signal line driver circuit and a pixel portion are formed over a substrate,
The source signal line driving circuit has first to x-th x units (x is a natural number, x ≧ 2),
The c-th unit (c is a natural number, 1 ≦ c <x) is
A shift register that sequentially outputs pulses according to a clock signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
A c-th current source for supplying current to the plurality of level shifters;
The c-th current source is only in a part of a period in which pulses are sequentially output from the shift register in the c + 1 unit and a period in which pulses are sequentially output from the shift register in the c-th unit. , Supplying current to the plurality of level shifters in the c-th unit.
The display device of the present invention includes:
A drive circuit for a display device according to a fifth aspect of the present invention includes:
In a display device in which a gate signal line driving circuit and a pixel portion are formed over a substrate,
The gate signal line driving circuit includes:
A shift register that sequentially outputs pulses according to a clock signal;
A level shifter that converts the voltage amplitude of the input signal;
A current source for supplying current to the level shifter;
The current source supplies current only during a period in which pulses are sequentially output from the shift register.
本発明の表示装置は、
ゲート信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ゲート信号線駆動回路は、第１〜第ｙのｙ個（ｙは自然数、ｙ≧２）のユニットを有し、
第ｄ（ｄは自然数、１≦ｄ≦ｙ）のユニットは、
クロック信号に従って順次パルスを出力するシフトレジスタと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｄの電流源とを有し、
前記第ｄの電流源は、前記第ｄのユニットにおける前記シフトレジスタから順次パルスが出力されている期間においてのみ、前記第ｄのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a gate signal line driving circuit and a pixel portion are formed over a substrate,
The gate signal line driving circuit has first to y-th y units (y is a natural number, y ≧ 2),
The d-th unit (d is a natural number, 1 ≦ d ≦ y) is
A shift register that sequentially outputs pulses according to a clock signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
A d-th current source for supplying current to the plurality of level shifters;
The d-th current source supplies current to the plurality of level shifters in the d-th unit only in a period in which pulses are sequentially output from the shift register in the d-th unit. .
本発明の表示装置は、
ゲート信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ゲート信号線駆動回路は、第１〜第ｙのｙ個（ｙは自然数、ｙ≧２）のユニットを有し、
第ｅ（ｅは自然数、１＜ｅ≦ｙ）のユニットは、
クロック信号に従って順次パルスを出力するシフトレジスタと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｅの電流源とを有し、
前記第ｅの電流源は、第ｅ−１のユニットにおける前記シフトレジスタから順次パルスが出力されている期間の一部と、前記第ｅのユニットにおける前記シフトレジスタから順次パルスが出力されている期間においてのみ、前記第ｅのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a gate signal line driving circuit and a pixel portion are formed over a substrate,
The gate signal line driving circuit has first to y-th y units (y is a natural number, y ≧ 2),
The e-th unit (e is a natural number, 1 <e ≦ y) is
A shift register that sequentially outputs pulses according to a clock signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
An e-th current source for supplying current to the plurality of level shifters;
The e-th current source includes a part of a period in which pulses are sequentially output from the shift register in the e-1 unit and a period in which pulses are sequentially output from the shift register in the e-th unit. Only, current is supplied to the plurality of level shifters in the e-th unit.
本発明の表示装置は、
ゲート信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ゲート信号線駆動回路は、第１〜第ｙのｙ個（ｙは自然数、ｙ≧２）のユニットを有し、
第ｆ（ｆは自然数、１≦ｆ＜ｙ）のユニットは、
クロック信号に従って順次パルスを出力するシフトレジスタと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｆの電流源とを有し、
前記第ｆの電流源は、第ｆ＋１のユニットにおける前記シフトレジスタから順次パルスが出力されている期間の一部と、前記第ｆのユニットにおける前記シフトレジスタから順次パルスが出力されている期間においてのみ、前記第ｆのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a gate signal line driving circuit and a pixel portion are formed over a substrate,
The gate signal line driving circuit has first to y-th y units (y is a natural number, y ≧ 2),
The f-th unit (f is a natural number, 1 ≦ f <y) is
A shift register that sequentially outputs pulses according to a clock signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
An f-th current source for supplying current to the plurality of level shifters;
The f-th current source is only in a part of a period in which pulses are sequentially output from the shift register in the f + 1 unit and a period in which pulses are sequentially output from the shift register in the f-th unit. A current is supplied to the plurality of level shifters in the f-th unit.
本発明の表示装置は、
ソース信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ソース信号線駆動回路は、
入力信号に従ってパルスを出力するデコーダと、
入力される信号の電圧振幅の変換を行うレベルシフタと、
前記レベルシフタに電流を供給する電流源とを有し、
前記電流源は、前記デコーダからパルスが出力されている期間においてのみ、電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a source signal line driver circuit and a pixel portion are formed over a substrate,
The source signal line driving circuit includes:
A decoder that outputs a pulse according to an input signal;
A level shifter that converts the voltage amplitude of the input signal;
A current source for supplying current to the level shifter;
The current source supplies current only during a period in which a pulse is output from the decoder.
本発明の表示装置は、
ソース信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ソース信号線駆動回路は、第１〜第ｘのｘ個（ｘは自然数、ｘ≧２）のユニットを有し、
第ａ（ａは自然数、１≦ａ≦ｘ）のユニットは、
入力信号に従ってパルスを出力するデコーダと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ａの電流源とを有し、
前記第ａの電流源は、前記第ａのユニットにおける前記デコーダからパルスが出力されている期間においてのみ、前記第ａのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a source signal line driver circuit and a pixel portion are formed over a substrate,
The source signal line driving circuit has first to x-th x units (x is a natural number, x ≧ 2),
The a-th unit (a is a natural number, 1 ≦ a ≦ x) is
A decoder that outputs a pulse according to an input signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
An a-th current source for supplying current to the plurality of level shifters;
The a-th current source supplies current to the plurality of level shifters in the a-th unit only during a period in which a pulse is output from the decoder in the a-th unit.
本発明の表示装置は、
ソース信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ソース信号線駆動回路は、第１〜第ｘのｘ個（ｘは自然数、ｘ≧２）のユニットを有し、
第ｂ（ｂは自然数、１＜ｂ≦ｘ）のユニットは、
入力信号に従ってパルスを出力するデコーダと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｂの電流源とを有し、
前記第ｂの電流源は、第ｂ−１のユニットにおける前記デコーダからパルスが出力されている期間の一部と、前記第ｘのユニットにおける前記デコーダからパルスが出力されている期間においてのみ、前記第ｂのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a source signal line driver circuit and a pixel portion are formed over a substrate,
The source signal line driving circuit has first to x-th x units (x is a natural number, x ≧ 2),
The unit of b-th (b is a natural number, 1 <b ≦ x) is
A decoder that outputs a pulse according to an input signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
A b-th current source for supplying current to the plurality of level shifters;
The b-th current source is only in a part of a period in which a pulse is output from the decoder in the (b-1) th unit and in a period in which a pulse is output from the decoder in the xth unit. Current is supplied to the plurality of level shifters in the b-th unit.
本発明の表示装置は、
ソース信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ソース信号線駆動回路は、第１〜第ｘのｘ個（ｘは自然数、ｘ≧２）のユニットを有し、
第ｃ（ｃは自然数、１≦ｃ＜ｘ）のユニットは、
入力信号に従ってパルスを出力するデコーダと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｃの電流源とを有し、
前記第ｃの電流源は、第ｃ＋１のユニットにおける前記デコーダからパルスが出力されている期間の一部と、前記第ｃのユニットにおける前記デコーダからパルスが出力されている期間においてのみ、前記第ｃのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a source signal line driver circuit and a pixel portion are formed over a substrate,
The source signal line driving circuit has first to x-th x units (x is a natural number, x ≧ 2),
The c-th unit (c is a natural number, 1 ≦ c <x) is
A decoder that outputs a pulse according to an input signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
A c-th current source for supplying current to the plurality of level shifters;
The c-th current source includes the c-th current source only in a part of a period in which pulses are output from the decoder in the c + 1-th unit and in a period in which pulses are output from the decoder in the c-th unit. A current is supplied to the plurality of level shifters in the unit.
本発明の表示装置は、
ゲート信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ゲート信号線駆動回路は、
入力信号に従ってパルスを出力するデコーダと、
入力される信号の電圧振幅の変換を行うレベルシフタと、
前記レベルシフタに電流を供給する電流源とを有し、
前記電流源は、前記デコーダからパルスが出力されている期間においてのみ、電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a gate signal line driving circuit and a pixel portion are formed over a substrate,
The gate signal line driving circuit includes:
A decoder that outputs a pulse according to an input signal;
A level shifter that converts the voltage amplitude of the input signal;
A current source for supplying current to the level shifter;
The current source supplies current only during a period in which a pulse is output from the decoder.
本発明の表示装置は、
ゲート信号線駆動回路と、画素部とが基板上に形成された表示装置において、 前記ゲート信号線駆動回路は、第１〜第ｙのｙ個（ｙは自然数、ｙ≧２）のユニットを有し、
第ｄ（ｄは自然数、１≦ｄ≦ｙ）のユニットは、
入力信号に従ってパルスを出力するデコーダと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｄの電流源とを有し、
前記第ｄの電流源は、前記第ｄのユニットにおける前記デコーダからパルスが出力されている期間においてのみ、前記第ｄのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a gate signal line driving circuit and a pixel portion are formed over a substrate, the gate signal line driving circuit has first to y-th y units (y is a natural number, y ≧ 2). And
The d-th unit (d is a natural number, 1 ≦ d ≦ y) is
A decoder that outputs a pulse according to an input signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
A d-th current source for supplying current to the plurality of level shifters;
The d-th current source supplies current to the plurality of level shifters in the d-th unit only during a period in which a pulse is output from the decoder in the d-th unit.
本発明の表示装置は、
ゲート信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ゲート信号線駆動回路は、第１〜第ｙのｙ個（ｙは自然数、ｙ≧２）のユニットを有し、
第ｅ（ｅは自然数、１＜ｅ≦ｙ）のユニットは、
入力信号に従ってパルスを出力するデコーダと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｅの電流源とを有し、
前記第ｅの電流源は、第ｅ−１のユニットにおける前記デコーダからパルスが出力されている期間の一部と、前記第ｅのユニットにおける前記デコーダからパルスが出力されている期間においてのみ、前記第ｅのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a gate signal line driving circuit and a pixel portion are formed over a substrate,
The gate signal line driving circuit has first to y-th y units (y is a natural number, y ≧ 2),
The e-th unit (e is a natural number, 1 <e ≦ y) is
A decoder that outputs a pulse according to an input signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
An e-th current source for supplying current to the plurality of level shifters;
The e-th current source is only in a part of a period in which a pulse is output from the decoder in the e-1 unit and in a period in which a pulse is output from the decoder in the e-th unit. A current is supplied to the plurality of level shifters in the e-th unit.
本発明の表示装置は、
ゲート信号線駆動回路と、画素部とが基板上に形成された表示装置において、
前記ゲート信号線駆動回路は、第１〜第ｙのｙ個（ｙは自然数、ｙ≧２）のユニットを有し、
第ｆ（ｆは自然数、１≦ｆ＜ｙ）のユニットは、
入力信号に従ってパルスを出力するデコーダと、
入力される信号の電圧振幅の変換を行う複数のレベルシフタと、
前記複数のレベルシフタに電流を供給する第ｆの電流源とを有し、
前記第ｆの電流源は、第ｆ＋１のユニットにおける前記デコーダからパルスが出力されている期間の一部と、前記第ｆのユニットにおける前記デコーダからパルスが出力されている期間においてのみ、前記第ｆのユニットにおける前記複数のレベルシフタに電流の供給を行うことを特徴としている。The display device of the present invention includes:
In a display device in which a gate signal line driving circuit and a pixel portion are formed over a substrate,
The gate signal line driving circuit has first to y-th y units (y is a natural number, y ≧ 2),
The f-th unit (f is a natural number, 1 ≦ f <y) is
A decoder that outputs a pulse according to an input signal;
A plurality of level shifters for converting the voltage amplitude of the input signal;
An f-th current source for supplying current to the plurality of level shifters;
The f-th current source includes the f-th current source only in a part of a period in which a pulse is output from the decoder in the f + 1-th unit and a period in which a pulse is output from the decoder in the f-th unit. A current is supplied to the plurality of level shifters in the unit.
本発明の表示装置は、
前記ソース信号線駆動回路と、前記ゲート信号線駆動回路と、画素部とは、ガラス基板上、プラスチック基板上、ステンレス基板上、単結晶ウエハ上のいずれかに形成されていることを特徴としている。The display device of the present invention includes:
The source signal line driver circuit, the gate signal line driver circuit, and the pixel portion are formed on any of a glass substrate, a plastic substrate, a stainless steel substrate, and a single crystal wafer. .
本発明の表示装置は、
前記駆動回路と、前記画素部とは、同一基板上に一体形成されていることを特徴としている。The display device of the present invention includes:
The drive circuit and the pixel portion are formed integrally on the same substrate.
本発明の表示装置は、
前記駆動回路と、前記画素部とは、異なる基板上に形成されていることを特徴としている。The display device of the present invention includes:
The drive circuit and the pixel portion are formed on different substrates.
図１は、本発明の表示装置の駆動回路の構成形態を示す図である。ある適当な段数ごとにソース信号線駆動回路を分割し、その分割単位（以後、ユニットと表記する）ごとにレベルシフタへの電流源を設けている。点線枠１００で示すユニットが複数段、例えばｘ段繰り返されることによって、ソース信号線駆動回路を構成する。このとき、必ずしも１ユニットあたりのシフトレジスタの段数を、『全シフトレジスタ段数／ｘ』のように等分割する必要はない。ソース信号線駆動回路は、シフトレジスタ１０１、ＮＡＮＤ回路１０２、バッファ１０３、ＮＯＲ回路１０４、レベルシフタ用電流源１０５、レベルシフタ１０６、第１のラッチ回路１０７、第２のラッチ回路１０８、画素１０９等を有する。 FIG. 1 is a diagram showing a configuration form of a driving circuit of a display device of the present invention. The source signal line drive circuit is divided for every appropriate number of stages, and a current source to the level shifter is provided for each division unit (hereinafter referred to as a unit). A source signal line driver circuit is configured by repeating a plurality of units indicated by the dotted
レベルシフタ用電流源１０５、レベルシフタ１０６は、図２に示すような構成をしている。図９に示したソース信号線駆動回路にて用いていたレベルシフタと同様、差動増幅器を利用して信号のレベル変換を行う形式のものである。レベルシフタ用電流源１０５については、図２では２０１で示すブロックにあたり、入力端子３１にパルスが入力されている期間のみ、ＴＦＴ２０３、２０４が導通して、各レベルシフタに電流を供給することが出来るものである。 The level shifter current source 105 and the
ただし、本発明は、電流源を有するレベルシフタ全般を対象としての使用が可能であり、レベルシフタ自体の構成はこの形には限定されず、他の形のものであっても良い。 However, the present invention can be used for all level shifters having a current source, and the configuration of the level shifter itself is not limited to this form, and may be of other forms.
入力端子３１に入力される信号は、ＮＯＲ回路１０４の出力パルスを反転したパルスである。ＮＯＲ回路１０４には、各段のＮＡＮＤ回路からの出力パルス（第１のラッチパルス）が入力される。すなわち、あるユニットにおいて、いずれか１段のシフトレジスタが動作している期間は、ＮＯＲ回路１０４の入力端子のいずれかにＨｉ電位を持ったパルスが入力され、ＮＯＲ回路１０４からはＬｏ電位を持ったパルスが出力される。このパルスはインバータ等によって反転され、レベルシフタ用電流源１０５の入力端子３１へと入力され、前述のように電流を供給する。シフトレジスタの動作が停止している期間は、ＮＯＲ回路１０４のいずれの入力端子にもＬｏ電位が入力される（第１のラッチパルスが出力されていない）ことにより、レベルシフタ用電流源１０５の入力端子３１にはＬｏ電位が入力され、電流を遮断する。 A signal input to the
図４に示すタイミングチャートを参照して、動作について説明する。第１のユニットは、第１段目〜第ｋ段目までの第１のラッチパルスを出力するＮＡＮＤ回路を有する。これらのＮＡＮＤ回路の出力が、第１のユニットに接続されたレベルシフタ用電流源１０５を制御するためのＮＯＲ回路１０４へと入力される。第２のユニットは、第ｋ＋１段目〜第ｍ段目までの第１のラッチパルスを出力するＮＡＮＤ回路を有する。これらのＮＡＮＤ回路の出力が、第２のユニットに接続されたレベルシフタ用電流源１０５を制御するためのＮＯＲ回路１１０へと入力される。第３のユニットは、第ｍ＋１段目〜第ｎ段目までの第１のラッチパルスを出力するＮＡＮＤ回路を有する。これらのＮＡＮＤ回路の出力が、第３のユニットに接続されたレベルシフタ用電流源１１３を制御するためのＮＯＲ回路１１２へと入力される。以降も同様とし、最終のｘ段まで繰り返される。 The operation will be described with reference to the timing chart shown in FIG. The first unit includes a NAND circuit that outputs a first latch pulse from the first stage to the k-th stage. The outputs of these NAND circuits are input to a NOR
第１段目のＮＡＮＤ出力があってから、第ｋ段目のＮＡＮＤ出力までの期間、ＮＯＲ回路１０４には順次パルスが入力されるため、その期間は第１のユニットに接続された電流源１０５（図４中、ＬＳ電源１と記載）から電流が供給される。ここでは、第１のユニットに属するレベルシフタにのみ、電流が供給される。第ｋ段目のＮＡＮＤ出力が終了して後は、第１のユニットにおけるシフトレジスタ〜ＮＡＮＤ回路までは動作しない。従ってＮＯＲ回路１０４への入力が全てＬｏ電位となり、電流源１０５を遮断する。 Since a pulse is sequentially input to the NOR
続いて、ｋ＋１段目のＮＡＮＤ回路からパルスが出力される。このｋ＋１段目のＮＡＮＤ回路は、第２のユニットに属し、その出力パルスは第２のユニットに接続された電流源１１１（図４中、ＬＳ電源２と表記）へと続くＮＯＲ回路１１０に入力され、電流の供給が開始される。ここでは、第２のユニットに属するレベルシフタにのみ、電流が供給される。第ｍ段目のＮＡＮＤ出力が終了して後は、第２のユニットにおけるシフトレジスタ〜ＮＡＮＤ回路までは動作しない。従ってＮＯＲ回路１１０への入力が全てＬｏ電位となり、電流源１１１を遮断する。 Subsequently, a pulse is output from the NAND circuit at the (k + 1) th stage. This k + 1 stage NAND circuit belongs to the second unit, and its output pulse is input to the NOR circuit 110 that continues to the current source 111 (indicated as
この手順が第３のユニット以降、最終の第ｘのユニットまで続くことにより、動作しているユニット、すなわち、パルス出力段を含むユニットにのみ、電流が供給される。ソース信号線駆動回路全体を１系統のＮＯＲ回路を用いて電流源の制御を行う場合に比べて、必要な部分にのみ電流供給を行うことが出来る。 By continuing this procedure from the third unit to the final x-th unit, current is supplied only to the operating unit, that is, the unit including the pulse output stage. Compared with the case where the entire source signal line driver circuit controls the current source using a single-system NOR circuit, it is possible to supply current only to necessary portions.
以上の方法により、シフトレジスタからパルスの出力がない期間においては、レベルシフタへの定電流供給を停止することが出来るため、低消費電力化に寄与する。特に、特願２０００−２４０３３２、特願２０００−２４９０８３、特願２０００−３０５６４２等に記載の発明における、静止画表示の際に一部の駆動回路を停止して低消費電力化をはかる場合など、本発明を適用することによってさらなる低消費電力化が可能となる。 By the above method, the constant current supply to the level shifter can be stopped in a period in which no pulse is output from the shift register, which contributes to low power consumption. In particular, in the inventions described in Japanese Patent Application 2000-240332, Japanese Patent Application 2000-249083, Japanese Patent Application 2000-305642, etc., in the case of displaying a still image, a part of driving circuits are stopped to reduce power consumption. By applying the present invention, it is possible to further reduce power consumption.
なお、本発明は、ソース信号線駆動回路における、デジタル映像信号のレベル変換について例をあげて説明しているが、特に限定せず、映像信号がアナログである場合にも、入力信号を始めとする各信号のレベル変換を、電流源を必要とするレベルシフタを用いて行ういずれの表示装置に対しても適用が可能であるし、もちろんゲート信号線駆動回路への適用も可能である。 In the present invention, the level conversion of the digital video signal in the source signal line driving circuit has been described with an example. However, the present invention is not particularly limited, and the input signal can be used even when the video signal is analog. The level conversion of each signal to be performed can be applied to any display device that uses a level shifter that requires a current source, and can be applied to a gate signal line driver circuit.
さらに、本実施形態にて示したソース信号線駆動回路は、シフトレジスタの動作によって順次パルスが出力される形式のものであるが、シフトレジスタのみならず、デコーダ等を使用して選択を行う他方式の駆動回路においても、容易に適用が可能である。 Further, the source signal line driver circuit shown in this embodiment is of a type in which pulses are sequentially output by the operation of the shift register. In addition to the shift register, the source signal line driver circuit performs selection using a decoder or the like. The present invention can be easily applied to the driving circuit of the system.
以下に本発明の実施例について記述する。 Examples of the present invention will be described below.
［実施例１］
図３は、本発明の表示装置のソース信号線駆動回路の一構成例を示す図である。シフトレジスタ３０１、走査方向切替用アナログスイッチ３０２、ＮＡＮＤ回路３０３、バッファ３０４、ＮＯＲ回路３０５、インバータ３０６、レベルシフタ用電流源３０７、レベルシフタ３０８、第１のラッチ回路３０９、第２のラッチ回路３１０、画素３１１等により構成される。[Example 1]
FIG. 3 is a diagram showing a configuration example of the source signal line driving circuit of the display device of the present invention.
実施形態においては、ソース信号線駆動回路を複数のユニットに分割し、各ユニットに電流源を設け、動作しているユニットにおける電流源のみが電流供給を行っていたが、本実施例のように、ユニット化しないでＮＡＮＤ回路から出力される第１のラッチパルスをＮＯＲ回路に入力し、電流源の動作のＯＮ・ＯＦＦ制御を行っても良い。とはいえ、図３に示したＮＯＲ回路３０５はあくまでも模式的な例であり、実際に全段の出力パルスが入力される端子を有するＮＯＲ回路を用いるのは現実的ではないため、複数のＮＯＲ回路やＮＡＮＤ回路等を組み合わせて、実施者が適宜構成すると良い。本実施例にて示した回路においては、帰線期間中に電流源を停止し、電流供給を停止することが出来る。 In the embodiment, the source signal line driving circuit is divided into a plurality of units, each unit is provided with a current source, and only the current source in the operating unit supplies current. Alternatively, the first latch pulse output from the NAND circuit without being unitized may be input to the NOR circuit to perform ON / OFF control of the operation of the current source. However, the NOR
［実施例２］
実施形態および実施例１で示した駆動回路におけるレベルシフタ用電源の動作を考える。ＮＡＮＤ回路から出力された第１のラッチパルスは、バッファを介して第１のラッチ回路へと入力される。同時に、ＮＯＲ回路に入力され、その結果レベルシフタ用電流源をＯＮとし、デジタル映像信号のレベル変換を行う。このとき、レベルシフタ用電流源のＯＮのタイミングが、第１のラッチ回路へのラッチパルスの入力のタイミングに対し、パルスのなまりや遅延などによって遅れることが考えられる。このような場合、各ユニット間をまたぐタイミングにおいては、レベルシフタへの電流供給が正常に行われない可能性がある。実際に駆動回路に本発明を適用するには、そのような点を考慮して、電流源のＯＮ・ＯＦＦのタイミングにマージンを持たせたい。そこで本実施例においては、そのような課題を解決するための構成について説明する。[Example 2]
Consider the operation of the power supply for level shifter in the drive circuit shown in the embodiment and Example 1. The first latch pulse output from the NAND circuit is input to the first latch circuit via the buffer. At the same time, the signal is input to the NOR circuit, and as a result, the level shifter current source is turned on to convert the level of the digital video signal. At this time, it is conceivable that the ON timing of the level shifter current source is delayed with respect to the input timing of the latch pulse to the first latch circuit due to pulse rounding or delay. In such a case, there is a possibility that current supply to the level shifter is not normally performed at the timing of crossing between the units. In order to actually apply the present invention to the drive circuit, it is necessary to give a margin to the ON / OFF timing of the current source in consideration of such points. Therefore, in this embodiment, a configuration for solving such a problem will be described.
図５を参照する。実施形態および実施例１においては、レベルシフタ用電源の制御、すなわちＮＯＲ回路への入力にはＮＡＮＤ出力を用いていたのに対し、本実施例においては、シフトレジスタからの出力を用いる。回路の構成例としては実施形態と同様、図６に示すようにユニット毎にレベルシフタ用電源の制御を行うようにすると良い。 Please refer to FIG. In the embodiment and the first example, the output of the shift register is used in the present example, whereas the control of the level shifter power source, that is, the NAND output is used for the input to the NOR circuit. As an example of the circuit configuration, the level shifter power source may be controlled for each unit as shown in FIG.
図６に示した本実施例の駆動回路の有するシフトレジスタは、図１７（Ａ）に示すようなＤ−フリップフロップ（Ｄ−ＦＦ）型の、一般的なものを用いている。このＤ−ＦＦは、クロック信号（ＣＫ）の立ち下がりのタイミングで、入力端子の電位を保持し、次のクロック信号の立ち下がりまでは保持状態となる。よって、入出力は図１７（Ｂ）に示したようになる。出力パルスは、クロック信号の２倍のパルス幅を持って順次出力され、各パルスは、互いのパルス幅の１／２が重複する形となる。 The shift register included in the driving circuit of this embodiment shown in FIG. 6 uses a general D-flip flop (D-FF) type as shown in FIG. This D-FF holds the potential of the input terminal at the falling timing of the clock signal (CK) and remains in the holding state until the next falling of the clock signal. Therefore, input / output is as shown in FIG. The output pulses are sequentially output with a pulse width twice that of the clock signal, and each pulse has a form in which ½ of the pulse width of each other overlaps.
ＮＡＮＤ回路に入力されるシフトレジスタ出力は、図８（Ａ）のタイミングチャートに示すように、隣接する段でのパルスが重なっている。これは図１７を用いて前述したとおりである。ＬＳ電源１がＯＮとなっている期間は、第１のユニットにおける第１段目のシフトレジスタからパルスが出力されてから、第ｋ段目のシフトレジスタからのパルス出力が終了するまでの期間である。続いて第２のユニットにおける、ｋ＋１段目のシフトレジスタからパルスが出力されると、ＬＳ電源２がＯＮとなる。ここで、ｋ段目のシフトレジスタの出力パルスと、ｋ＋１段目のシフトレジスタの出力パルスとは重なっていることから、ＬＳ電源１と、ＬＳ電源２とがともにＯＮとなっている期間を設けることが出来る。つまり、第ａ（ａは自然数、１≦ａ≦ｘ）のユニット最終段のパルスと、第ａ＋１のユニットの初段のパルスが重なっているため、この期間は第ａのユニットと、第ａ＋１のユニットの電流源がともに電流の供給を行う。このようなタイミングによって、前述したパルスの遅延等による、各ユニット間をまたぐタイミングでのレベル変換時にも、正常に電流供給が可能となる。 As shown in the timing chart of FIG. 8A, the shift register output input to the NAND circuit is overlapped with pulses at adjacent stages. This is as described above with reference to FIG. The period when the
［実施例３］
本実施例においては、実施例２とは異なる方法によって、各ユニット間をまたぐタイミングのレベル変換時の電流供給を行う方法について説明する。[Example 3]
In the present embodiment, a method of supplying current at the time of level conversion at the timing of straddling between units by a method different from that of the second embodiment will be described.
実施例２においては、レベルシフタ用電流源のＯＮのタイミングに重複期間を設けるために、ＮＯＲ回路への入力にシフトレジスタからの出力パルスを用いる手段をとった。本実施例においては、ＮＯＲ回路への入力は実施形態と同様、ＮＡＮＤ回路からの出力パルスを用いるが、前段ユニットにおける最終段のＮＡＮＤ回路からの出力パルスをＮＯＲ回路に入力することによって、レベルシフタ用電流源のＯＮのタイミングに重複期間を設ける。 In the second embodiment, in order to provide an overlap period at the ON timing of the level shifter current source, means for using an output pulse from the shift register as an input to the NOR circuit is employed. In this embodiment, the input to the NOR circuit uses the output pulse from the NAND circuit as in the embodiment. However, by inputting the output pulse from the NAND circuit at the final stage in the previous unit to the NOR circuit, the level shifter is used. An overlapping period is provided at the timing of turning on the current source.
図７の回路図および図８（Ｂ）に示すタイミングチャートを参照する。第２のユニットに接続されたレベルシフタ用電流源７１１のＯＮ・ＯＦＦを制御するためのＮＯＲ回路７１０への入力に着目すると、前段のユニット、すなわち第１のユニットにおける最終段のＮＡＮＤ回路７０２からの出力が、ＮＯＲ回路７０４と７１０の両方に入力されている。従って、ＮＡＮＤ回路７０２からパルスが出力されるタイミングにおいては、レベルシフタ用電源７０５、７１１はともにＯＮの状態となる。 Reference is made to the circuit diagram of FIG. 7 and the timing chart shown in FIG. Focusing on the input to the NOR
タイミングチャート上で説明する。第１のユニットにおける最終段のＮＡＮＤ出力は、ＮＡＮＤ出力ｋと記されている。また、第２のユニットにおける初段のＮＡＮＤ出力は、ＮＡＮＤ出力ｋ＋１と記されている。ここで、ＮＡＮＤ出力ｋは、第１のユニットにおけるレベルシフタ用電流源７０５のＯＮ・ＯＦＦを制御するためのＮＯＲ回路７０４と、第２のユニットにおけるレベルシフタ用電流源７１１のＯＮ・ＯＦＦを制御するためのＮＯＲ回路７１０との両方に入力されるため、レベルシフタ用電流源７０５、７１１はともにＯＮの状態となる。例えば第ｂのユニット最終段のパルスが、第ａ＋１のユニットのレベルシフタ用電流源を制御するＮＯＲ回路に入力されることにより、この期間は第ｂ（ｂは自然数、１≦ｂ＜ｘ）のユニットと、第ｂ＋１のユニットの電流源がともに電流の供給を行う。このようにして、実施例２とは異なる方法によって、前述したパルスの遅延等による、各ユニット間をまたぐタイミングでのレベル変換時にも、正常に電流供給が可能となる。 This will be described on the timing chart. The NAND output at the final stage in the first unit is denoted as NAND output k. The NAND output of the first stage in the second unit is indicated as NAND output k + 1. Here, the NAND output k is used to control ON / OFF of the level shifter
また、本実施例においては、一方向走査の場合を例として説明したが、走査方向切り替えの可能な駆動回路においても同様の方法によって実施が可能である。後段ユニットの初段、または次段からパルスを得るようにしても良い。さらに、ユニット間の動作において、前段ユニットの最終段のパルスのみを得る必要はなく、その他のパルスを得るようにしても良い。 In this embodiment, the case of unidirectional scanning has been described as an example. However, a driving circuit capable of switching the scanning direction can also be implemented by the same method. A pulse may be obtained from the first stage or the next stage of the subsequent unit. Further, in the operation between the units, it is not necessary to obtain only the last pulse of the preceding unit, and other pulses may be obtained.
［実施例４］
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。[Example 4]
In this embodiment, a method for simultaneously manufacturing TFTs of a pixel portion of a display device of the present invention and a driver circuit portion (a source signal line side driver circuit and a gate signal line side driver circuit) provided around the pixel portion will be described. However, in order to simplify the description, a CMOS circuit which is a basic unit is illustrated in the drive circuit portion.
図１１（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５００１を用いる。なお、基板５００１としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。 Reference is made to FIG. First, in this embodiment, a
次いで、基板５００１上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜５００２を形成する。本実施例では下地膜５００２として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜５００２の１層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成する。本実施例では、膜厚５０[nm]の酸化窒化珪素膜５００２ａ（組成比Ｓｉ＝３２[％]、Ｏ＝２７[％]、Ｎ＝２４[％]、Ｈ＝１７［％］）を形成した。次いで、下地膜５００２の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では、膜厚１００[nm]の酸化窒化珪素膜５００２ｂ（組成比Ｓｉ＝３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％]）を形成した。Next, a
次いで、下地膜上に半導体層５００３〜５００６を形成する。半導体層５００３〜５００６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層５００３〜５００６は、２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５[nm]の非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００[℃]、１時間）を行った後、熱結晶化（５５０[℃]、４時間）を行い、さらに結晶化を改善するためのレーザーアニ−ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜から、フォトリソグラフィ法を用いたパターニング処理によって、半導体層５００３〜５００６を形成した。Next,
また、半導体層５００３〜５００６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。 Further, after the
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2]（代表的には２００〜３００[mJ/cm2]）とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００[mJ/cm2]（代表的には３５０〜５００[mJ/cm2]）とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[%]として行えばよい。When a crystalline semiconductor film is formed by a laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, YAG laser, or YVO 4 laser can be used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. The conditions for crystallization are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 [Hz] and the laser energy density is 100 to 400 [mJ / cm 2 ] (typically 200 to 300 [mJ / cm 2 ]). When using a YAG laser, the second harmonic is used and the pulse oscillation frequency is set to 1 to 10 kHz, and the laser energy density is set to 300 to 600 [mJ / cm 2 ] (typically 350 to 500 [mJ / cm 2). ]) Then, a laser beam focused in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the overlay rate of the linear laser beam at this time is 50. It may be performed as ~ 90 [%].
次いで、半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０[nm]の厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２[%]、Ｏ＝５９[%]、Ｎ＝７[%]、Ｈ＝２[%]）で形成した。勿論、ゲート絶縁膜５００７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。 Next, a
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 are mixed by a plasma CVD method to obtain a reaction pressure of 40 [Pa], a substrate temperature of 300 to 400 [° C.], and a high frequency (13.56). [MHz]) It can be formed by discharging at a power density of 0.5 to 0.8 [W / cm 2 ]. The silicon oxide film thus produced can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].
次いで、ゲート絶縁膜５００７上に膜厚２０〜１００[nm]の第１の導電膜５００８と、膜厚１００〜４００[nm]の第２の導電膜５００９とを積層形成する。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる第２の導電膜５００８を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って本実施例では、高純度のＷ（純度９９．９９９９[％]）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができた。Next, a first conductive film 5008 with a thickness of 20 to 100 [nm] and a second
なお、本実施例では、第１の導電膜５００８をＴａＮ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、Ａｇ、Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第１の導電膜をＴａ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜をＴｉＮ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜をＴａＮ膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。 Note that in this embodiment, the first conductive film 5008 is TaN and the second
次に、図１１（Ｂ）に示すようにフォトリソグラフィ法を用いてレジストからなるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０[sccm]とし、１［Ｐａ］の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Ｍｏｄｅｌ Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９[nm/min.]、ＴａＮに対するエッチング速度は８０．３２[nm/min.]であり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。Next, as shown in FIG. 11B, a resist
この後、図１１（Ｂ）に示すようにレジストからなるマスク５０１０を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０／３０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７[nm/min.]、ＴａＮに対するエッチング速度は６６．４３[nm/min.]である。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[%]程度の割合でエッチング時間を増加させると良い。After that, as shown in FIG. 11B, the resist
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１５（第１の導電層５０１１ａ〜５０１５ａと第２の導電層５０１１ｂ〜５０１５ｂ）を形成する。ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１５で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。 In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of the tapered portion may be 15 to 45 °. Thus, the first shape
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する（図５（Ｂ））。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。本実施例ではドーズ量を１．５×１０15[atoms/cm2]とし、加速電圧を８０[keV]として行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、第１の形状の導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域５０１６〜５０１９が形成される。高濃度不純物領域５０１６〜５０１９には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。Then, a first doping process is performed without removing the resist mask, and an impurity element imparting n-type conductivity is added to the semiconductor layer (FIG. 5B). The doping process may be performed by ion doping or ion implantation. The conditions of the ion doping method are a dose amount of 1 × 10 13 to 5 × 10 15 [atoms / cm 2 ] and an acceleration voltage of 60 to 100 [keV]. In this embodiment, the dose is set to 1.5 × 10 15 [atoms / cm 2 ] and the acceleration voltage is set to 80 [keV]. As an impurity element imparting n-type, an element belonging to
次いで、図１１（Ｃ）に示すようにレジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０[sccm]とし、１［Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０[Ｗ]のRF(１３．５６ [MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのｗに対するエッチング速度は１２４．６２[nm/min.]、ＴａＮに対するエッチング速度は２０．６７[nm/min.]であり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。この第２のエッチングによりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層５０２０ｂ〜５０２４ｂを形成する。一方、第１の導電層５０１１ａ〜５０１５ａは、ほとんどエッチングされず、第１の導電層５０２０ａ〜５０２４ａを形成する。Next, as shown in FIG. 11C, a second etching process is performed without removing the resist mask. Here, CF 4 , Cl 2, and O 2 are used as etching gases, the gas flow ratios are set to 20/20/20 [sccm], and 500 [W] is applied to the coil-type electrode at a pressure of 1 [Pa]. The RF (13.56 [MHz]) power was applied to generate plasma and perform etching. 20 [W] RF (13.56 [MHz]) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. In the second etching process, the etching rate with respect to w is 124.62 [nm / min.], The etching rate with respect to TaN is 20.67 [nm / min.], And the selection ratio of W with respect to TaN is 6.05. is there. Therefore, the W film is selectively etched. By this second etching, the taper angle of W became 70 °. By this second etching process, second conductive layers 5020b to 5024b are formed. On the other hand, the first conductive layers 5011a to 5015a are hardly etched, and the first
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層５０２０ｂ〜５０２４ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーズ量１．５×１０14[atoms/cm2]、電流密度０．５[μA]、加速電圧９０[keV]にてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５０２５〜５０２８を自己整合的に形成する。この低濃度不純物領域５０２５〜５０２８へ添加されたリン（Ｐ）の濃度は、１×１０17〜５×１０18[atoms/cm3]であり、且つ、第１の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、高濃度不純物領域５０１６〜５０１９にも不純物元素が添加される（図１２（Ａ））。Next, a second doping process is performed. Doping is performed using the second conductive layers 5020b to 5024b as masks against the impurity element so that the impurity element is added to the semiconductor layer below the tapered portion of the first conductive layer. In this embodiment, P (phosphorus) is used as an impurity element, and plasma doping is performed at a dose of 1.5 × 10 14 [atoms / cm 2 ], a current density of 0.5 [μA], and an acceleration voltage of 90 [keV]. went. In this manner, low-concentration impurity regions 5025 to 5028 overlapping with the first conductive layer are formed in a self-aligning manner. The concentration of phosphorus (P) added to the low-concentration impurity regions 5025 to 5028 is 1 × 10 17 to 5 × 10 18 [atoms / cm 3 ], and the film of the tapered portion of the first conductive layer It has a gentle concentration gradient according to the thickness. Note that in the semiconductor layer overlapping the tapered portion of the first conductive layer, the impurity concentration is slightly lower from the end of the tapered portion of the first conductive layer to the inside, but the concentration is almost the same. . Further, an impurity element is also added to the high-
次いで、図１２（Ｂ）に示すようにレジストからなるマスクを除去してからフォトリソグラフィ法を用いて、第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、第２の導電層と重なる形状にするために行われる。ただし、第３のエッチングを行わない領域には、レジスト５０２９からなるマスクを形成する。 Next, as shown in FIG. 12B, a resist mask is removed, and then a third etching process is performed using a photolithography method. In the third etching process, the tapered portion of the first conductive layer is partially etched to form a shape overlapping the second conductive layer. However, a mask made of a resist 5029 is formed in a region where the third etching is not performed.
第３のエッチング処理におけるエッチング条件は、エッチングガスとしてＣｌ2とＳＦ6とを用い、それぞれのガス流量比を１０／５０[sccm]として第１及び第２のエッチングと同様にＩＣＰエッチング法を用いて行う。なお、第３のエッチング処理でのＴａＮに対するエッチング速度は、１１１．２[nm/min.]であり、ゲート絶縁膜に対するエッチング速度は、１２．８[nm/min.]である。The etching conditions in the third etching process are Cl 2 and SF 6 as the etching gas, and the respective gas flow ratios are 10/50 [sccm], and the ICP etching method is used as in the first and second etchings. Do it. The etching rate for TaN in the third etching process is 111.2 [nm / min.], And the etching rate for the gate insulating film is 12.8 [nm / min.].
本実施例では、１．３[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。以上により、第１の導電層５０３０ａ〜５０３２ａが形成される。 In this example, etching was performed by generating plasma by applying 500 [W] RF (13.56 [MHz]) power to the coil-type electrode at a pressure of 1.3 [Pa]. 10 [W] RF (13.56 [MHz]) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Through the above steps, first conductive layers 5030a to 5032a are formed.
上記第３のエッチングによって、第１の導電層５０３０ａ〜５０３２ａと重ならない不純物領域（ＬＤＤ領域）５０３３〜５０３４が形成される。なお、不純物領域（ＧＯＬＤ領域）５０２５、５０２８は、第１の導電層５０２０ａ、５０２４ａとそれぞれ重なったままである。 By the third etching, impurity regions (LDD regions) 5033 to 5034 that do not overlap with the first conductive layers 5030a to 5032a are formed. Note that the impurity regions (GOLD regions) 5025 and 5028 remain overlapped with the first
このようにして、本実施例は、第１の導電層と重ならない不純物領域（ＬＤＤ領域）５０３３〜５０３４と、第１の導電層と重なる不純物領域（ＧＯＬＤ領域）５０２５、５０２８を同時に形成することができ、ＴＦＴ特性に応じた作り分けが可能となる。 In this way, in this embodiment, impurity regions (LDD regions) 5033 to 5034 that do not overlap with the first conductive layer and impurity regions (GOLD regions) 5025 and 5028 that overlap with the first conductive layer are formed at the same time. And can be made according to TFT characteristics.
次いで、レジストからなるマスクを除去した後、ゲート絶縁膜５００７をエッチング処理する。ここでのエッチング処理は、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。本実施例では、チャンバー圧力６．７[Pa]、ＲＦ電力８００[W]、ＣＨＦ3ガス流量３５[sccm]で第３のエッチング処理を行った。これにより、高濃度不純物領域５０１６〜５０１９の一部は露呈し、ゲート絶縁膜５００７ａ〜５００７ｄが形成される。Next, after removing the resist mask, the
次に、新たにレジストからなるマスク５０３５を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記第１の導電型（ｎ型）とは逆の第２の導電型（ｐ型）を付与する不純物元素が添加された不純物領域５０３６を形成する（図１２（Ｃ））。第１の導電層５０３０ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。 Next, a
本実施例では、不純物領域５０３６はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３５で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域５０３６にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21[atoms/cm3]となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。In this embodiment, the
以上までの工程でそれぞれの半導体層に不純物領域が形成される。なお、本実施例では、ゲート絶縁膜をエッチングした後で不純物（Ｂ）のドーピングを行う方法を示したが、ゲート絶縁膜をエッチングしないで不純物のドーピングを行っても良い。 Through the above steps, impurity regions are formed in the respective semiconductor layers. In this embodiment, the impurity (B) doping method is shown after the gate insulating film is etched. However, the impurity doping may be performed without etching the gate insulating film.
次いで、レジストからなるマスク５０３５を除去して図１３（Ａ）に示すように第１の層間絶縁膜５０３７を形成する。この第１の層間絶縁膜５０３７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０[nm]の酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。 Next, the resist
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜５５０[℃]で行えばよく、本実施例では５５０[℃]、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。 Next, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing method may be performed at 400 to 700 [° C.], typically 500 to 550 [° C.] in a nitrogen atmosphere having an oxygen concentration of 1 [ppm] or less, preferably 0.1 [ppm] or less. In this example, the activation treatment was performed by heat treatment at 550 [° C.] for 4 hours. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したＮｉが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。 In this embodiment, simultaneously with the activation process, Ni used as a catalyst in crystallization is gettered to an impurity region containing a high concentration of P, and nickel in a semiconductor layer mainly serving as a channel formation region The concentration is reduced. A TFT having a channel formation region manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
また、第１の層間絶縁膜５０３７を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜５０３７（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。 Further, activation treatment may be performed before the first
その他、活性化処理を行った後でドーピング処理を行い、第１の層間絶縁膜５０３７を形成させても良い。 Alternatively, the first
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜５５０[℃]で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３[％]の含む窒素雰囲気中で４１０[℃]、１時間の熱処理を行った。この工程は層間絶縁膜５０３７に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。 Further, a process of hydrogenating the semiconductor layer is performed by performing heat treatment at 300 to 550 [° C.] for 1 to 12 hours in an atmosphere containing 3 to 100 [%] hydrogen. In this embodiment, heat treatment was performed for 1 hour at 410 [° C.] in a nitrogen atmosphere containing about 3% of hydrogen. This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。 In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after performing the hydrogenation.
次いで、図１３（Ｂ）に示すように第１の層間絶縁膜５０３７上に有機絶縁物材料から成る第２の層間絶縁膜５０３８を形成する。本実施例では膜厚１．６[μm]のアクリル樹脂膜を形成した。次いで、各不純物領域５０１６、５０１８、５０１９、５０３６に達するコンタクトホールを形成するためのパターニングを行う。 Next, as shown in FIG. 13B, a second
第２の層間絶縁膜５０３８としては、珪素を含む絶縁材料や有機樹脂からなる膜を用いる。珪素を含む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化珪素を用いることができ、また有機樹脂としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）などを用いることができる。 As the second
本実施例では、プラズマＣＶＤ法により形成された酸化窒化珪素膜を形成した。なお、酸化窒化珪素膜の膜厚として好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすればよい。また、コンタクトホールの形成には、ドライエッチングまたはウエットエッチングを用いることができるが、エッチング時における静電破壊の問題を考えると、ウエットエッチング法を用いるのが望ましい。 In this embodiment, a silicon oxynitride film formed by plasma CVD is formed. Note that the thickness of the silicon oxynitride film is preferably 1 to 5 [μm] (more preferably 2 to 4 [μm]). In addition, although dry etching or wet etching can be used for forming the contact hole, it is desirable to use the wet etching method in view of the problem of electrostatic breakdown during etching.
さらに、ここでのコンタクトホールの形成において、第１層間絶縁膜５０３７及び第２層間絶縁膜５０３８を同時にエッチングするため、コンタクトホールの形状を考えると第２層間絶縁膜５０３８を形成する材料は、第１層間絶縁膜５０３７を形成する材料よりもエッチング速度の速いものを用いるのが好ましい。 Furthermore, since the first
そして、各不純物領域５０１６、５０１８、５０１９、５０３６とそれぞれ電気的に接続する配線５０３９〜５０４４を形成する。ここでは、膜厚５０[nm]のＴｉ膜と、膜厚５００[nm]の合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成するが、他の導電膜を用いても良い。 Then, wirings 5039 to 5044 that are electrically connected to the
以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、保持容量を有する画素部とを、同一基板上に形成することが出来る。本明細書中では、このような基板をアクティブマトリクス基板と表記する。 As described above, the driver circuit having the n-channel TFT and the p-channel TFT and the pixel portion having the pixel TFT and the storage capacitor can be formed over the same substrate. In this specification, such a substrate is referred to as an active matrix substrate.
また、保持容量については、ゲート導電膜の形成前に、必要部分に選択的に不純物のドーピングを行い、容量を形成しても良い。この方法によると、フォトレジスト用のマスクが１枚増えることになるが、バイアスをかけることなく保持容量を形成することが出来る。 As for the storage capacitor, a necessary portion may be selectively doped with impurities before forming the gate conductive film to form the capacitor. According to this method, although one photoresist mask is added, a storage capacitor can be formed without applying a bias.
続いて、第３の層間絶縁膜５０４５を形成する。この工程においては、続く画素電極の形成のために、ＴＦＴを形成している面の平坦化を行うためのものでもある。よって、平坦性に優れた、アクリル等の樹脂膜からなる絶縁膜で形成するのが望ましい。次いで、その上にＭｇＡｇ膜を形成し、パターニングすることによって、画素電極（反射電極）５０４６を形成する（図１３（Ｃ））。 Subsequently, a third
一方、対向基板５０４７を用意する。図１４（Ａ）に示すように、対向基板５０４７にはカラーフィルタ層５０４８〜５０５０、オーバーコート層５０５１を形成する。カラーフィルタ層は、ＴＦＴの上方で、異なる色のカラーフィルタ５０４８、５０４９を重ねて形成し、遮光膜を兼ねる構成とする。なお、各色のカラーフィルタ層は、樹脂に顔料を混合したものを用い、１〜３[μm]の厚さで形成する。これには感光性の材料を用い、マスクを用いて所定のパターンに形成することが出来る。同時に、このカラーフィルタ層を利用して、スペーサを形成する（図示せず）。これは、カラーフィルタを重ねて形成することによって形成すれば良い。スペーサの高さは、オーバーコート層５０５１の厚さ１〜４[μm]を考慮することにより、２〜７[μm]、好ましくは４〜６[μm]とすることが出来、この高さにより、アクティブマトリクス基板と対向基板とを貼り合わせた際のギャップを形成する。オーバーコート層５０５１は、光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂等を用いれば良い。 On the other hand, a
オーバーコート層５０５１を形成した後、透明導電膜でなる対向電極５０５２をパターニング形成する。その後、アクティブマトリクス基板、対向基板ともに、配向膜５０５３を形成し、ラビング処理を行う。 After the
その後、アクティブマトリクス基板と対向基板とを、シール剤５０５５で貼り合わせる。シール剤５０５５にはフィラーが混入されており、このフィラーとスペーサによって、２枚の基板が均一な間隔をもって貼り合わせられる。続いて、両基板の間に液晶材料５０５４を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５４としては、公知の液晶材料を用いれば良い。以上のようにして、図１４（Ａ）に示すようなアクティブマトリクス型液晶表示装置が完成する。 Thereafter, the active matrix substrate and the counter substrate are bonded to each other with a
なお、上記の工程により作成されるアクティブマトリクス型液晶表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴや、その他の構造のＴＦＴに関しても、本実施例は容易に適用され得る。また、画素電極を透明導電膜によって形成することによって、透過型の表示装置とすることも出来る。 Although the TFT in the active matrix type liquid crystal display device produced by the above process has a top gate structure, this embodiment can be easily applied to a TFT having a bottom gate structure and other structures. obtain. In addition, a transmissive display device can be obtained by forming the pixel electrode using a transparent conductive film.
また、本実施例においてはガラス基板を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウエハ等、ガラス基板以外のものを使用する場合にも実施が可能である。 In this embodiment, a glass substrate is used. However, the present invention is not limited to a glass substrate, and can be implemented when a substrate other than a glass substrate such as a plastic substrate, a stainless steel substrate, or a single crystal wafer is used.
［実施例５］
本発明の表示装置には様々な用途がある。本実施例では、本発明の表示装置を組み込んだ電子機器の応用例について説明する。[Example 5]
The display device of the present invention has various uses. In this embodiment, an application example of an electronic device incorporating the display device of the present invention will be described.
このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図１５および図１６に示す。 Examples of such electronic devices include portable information terminals (electronic notebooks, mobile computers, mobile phones, etc.), video cameras, digital cameras, personal computers, televisions, projector devices, and the like. Examples of these are shown in FIGS. 15 and 16.
図１５（Ａ）は液晶ディスプレイ（ＬＣＤ）であり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の表示装置は表示部３３０３にて用いることが出来る。 FIG. 15A illustrates a liquid crystal display (LCD), which includes a housing 3301, a
図１５（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の表示装置は表示部３３１２にて用いることが出来る。 FIG. 15B illustrates a video camera, which includes a
図１５（Ｃ）はパーソナルコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、キーボード３３２４等を含む。本発明の表示装置は表示部３３２３にて用いることが出来る。 FIG. 15C illustrates a personal computer, which includes a
図１５（Ｄ）は携帯情報端末であり、本体３３３１、スタイラス３３３２、表示部３３３３、操作ボタン３３３４、外部インターフェイス３３３５等を含む。本発明の表示装置は表示部３３３３にて用いることが出来る。FIG. 15D illustrates a portable information terminal which includes a
図１６（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の表示装置は表示部３４０４にて用いることが出来る。 FIG. 16A illustrates a mobile phone, which includes a
図１６（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の表示装置は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型もしくは家庭用の音響再生装置に用いても良い。 FIG. 16B illustrates a sound reproduction device, specifically a car audio, which includes a
図１６（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。本発明の表示装置は、表示部（Ａ）３５０２、表示部（Ｂ）３５０５にて用いることが出来る。 FIG. 16C illustrates a digital camera, which includes a
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例４に示したいずれの構成を適用しても良い。 As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, any configuration shown in the first to fourth embodiments may be applied to the electronic apparatus of the present embodiment.
本発明により、外部コントローラＬＳＩ等の定駆動電圧化に対応し、かつ低消費電力化を実現する表示装置の駆動回路を提供することが出来る。 According to the present invention, it is possible to provide a driving circuit for a display device that can cope with a constant driving voltage of an external controller LSI or the like and realizes low power consumption.
Claims (2)
第１乃至第ｘ（ｘは自然数、２≦ｘ）のユニットを有し、
前記ユニットはそれぞれ、クロック信号に従って順次ラッチパルスを出力するシフトレジスタと、前記映像信号の振幅変換を行う、差動増幅器を有するレベルシフタと、前記レベルシフタに電流を供給する電流源と、前記ラッチパルスの入力タイミングに従って、前記レベルシフタによってレベル変換を受けた映像信号のラッチ動作を行うラッチ回路と、前記シフトレジスタから順次出力される前記ラッチパルスの入力の有無に応じて、前記電流源による前記レベルシフタへの電流の供給及び遮断を制御するＮＯＲ回路と、を有し、
第ｍ（ｍは自然数、２≦ｍ≦ｘ）のユニットに属する前記シフトレジスタの初段は、第ｍ−１のユニットに属する前記シフトレジスタの最終段に接続されており、
前記第ｍのユニットに属する前記ＮＯＲ回路は、前記第ｍのユニットに属する前記シフトレジスタのいずれか一段から前記ラッチパルスが入力されたことにより、前記第ｍのユニットに属する前記電流源からの電流の供給を開始させ、前記第ｍのユニットに属する前記シフトレジスタからの前記ラッチパルスの入力がいずれの段からもなくなったことにより、前記第ｍのユニットに属する前記電流源からの電流の供給を遮断させるものであることを特徴とする表示装置のソース信号線駆動回路。
A source signal line driving circuit of a display device for displaying video according to a video signal input from the outside,
First through x (x is a natural number, 2 ≦ x) has a unit of,
Each of said units includes a shift register for sequentially outputting a latch pulse in accordance with a clock signal, performs amplitude conversion of the video signal, a level shifter having a differential amplifier circuit, a current source for supplying a current to the level shifter, the latch pulse of in accordance with the input timing, a latch circuit for performing a latching operation of the video signal subjected to level conversion by the level shifter, according to the presence or absence of input of the latch pulses sequentially output from the shift register, to the level shifter by the current source A NOR circuit for controlling the supply and interruption of the current of
The first stage of the shift register belonging to the mth unit (m is a natural number, 2 ≦ m ≦ x) is connected to the last stage of the shift register belonging to the m−1th unit;
Wherein the NOR circuit belonging to the unit of the m, the by the latch pulse from any one stage of the shift register is input belongs to the unit of the m, the current from the current source belonging to the unit of the first m to start supplying, by the input of the latch pulse from the shift register belonging to a unit of the first m has disappeared from both stages, the supply of the current from the current source belonging to the unit of the first m A source signal line driver circuit for a display device, wherein the source signal line driver circuit is cut off .
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