JP3588033B2

JP3588033B2 - Shift register and image display device having the same

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Publication number: JP3588033B2
Application number: JP2000117073A
Authority: JP
Inventors: 一鷲尾; 靖久保田; 和宏前田; 泰佳海瀬; ジェームスブラウンローマイケル; アンドリューカーンズグレアム
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-04-18
Filing date: 2000-04-18
Publication date: 2004-11-10
Anticipated expiration: 2020-04-18
Also published as: JP2001307495A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば画像表示装置の駆動回路に好適に使用されるシフトレジスタおよびそれを備えた画像表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置のデータ信号線駆動回路や走査信号線駆動回路では、各データ信号線を映像信号からサンプリングする際のタイミングをとるためや、各走査信号線へ与える走査信号を作成するために、シフトレジスタが広く使われている。
【０００３】
例えば、まずデータ信号線駆動回路における例を説明する。データ信号線に映像信号を書き込むために、サンプリング信号を作成する。この際、サンプリング信号が前段や次段のサンプリング信号と重なると、映像信号が大きく変動し、誤った映像信号をデータ信号線に書き込むことになってしまう。これを解決するための従来例として、図１８に回路図を、図１９にタイミングチャートを示す。
【０００４】
ここで動作について説明する。図１８において、Ｓクロック信号ＳＣＫを、入力される映像信号をサンプリングする周期の半分の周期で与え、そのクロック信号に同期してシフトレジスタ部Ｐ１Ｓの出力が順次出力される。
【０００５】
シフトレジスタＰ１Ｓの、あるｎ段目に着目した場合、ｎ段目（ＳＳＲ_ｎ）の出力Ｑ_ｎと（ｎ−１）段目（ＳＳＲ_ｎ−１）の出力Ｑ_ｎ−１とで、ＮＡＮＤ＿Ｓ_ｎを用いて、ＮＳＯＵＴ_ｎを得る。
【０００６】
ｎ本目のサンプリング信号は、（ｎ−１）本目のサンプリング信号と重ならないようにするために、ＮＳＯＵＴ_ｎと、サンプリングパルス幅を制御するサンプリングパルス幅制御信号ＳＰＷＣとの否定論理和をとるＮＯＲ＿Ｓａ_ｎによって、サンプリング信号の幅を小さくする。シフトレジスタＰ１Ｓの各出力に対し同じ処理を行うことにより、図１９のタイミングチャートに示すように、重ならないサンプリング信号が得られる。このとき、パルス幅制御信号ＳＰＷＣはＳクロック信号ＳＣＫの２倍の周波数を持っている。
【０００７】
次に、走査信号線駆動回路における例を説明する。表示部に配列された画素に順次、データ信号線に与えられた映像信号を書き込むために走査信号を出力する。その時、ｎ本目の走査信号は、（ｎ−１）本目の走査信号と重ならないように、あるいは、（ｎ−１）本目に書き終えたデータ信号線上の映像信号をリフレッシュするための処理等を行うために、出力を止めなければならない。
【０００８】
具体的には、図２０に回路図を、またそのタイミングチャートを図２１に示す。ここで動作について説明する。図２０において、Ｇクロック信号ＧＣＫに同期してシフトレジスタＰ１Ｇの出力が順次出力される。シフトレジスタＰ１Ｇの、あるｎ段目に着目した場合、ｎ段目（ＧＳＲ_ｎ）の出力（Ｑ_ｎ）と（ｎ−１）段目（ＧＳＲ_ｎ−１）の出力（Ｑ_ｎ−１）とで、ＮＡＮＤ＿Ｇ_ｎを用いて、ＮＯＵＴ_ｎを得る。このＮＯＵＴ_ｎは、走査信号と同じ周期でそれぞれ出力される。
【０００９】
先にも述べた通り、ｎ本目の走査信号は、（ｎ−１）本目の走査信号と重ならないように、あるいは、（ｎ−１）本目に書き終えたデータ信号線上の映像信号をリフレッシュするため、またはプレチャージの処理等を行う目的として出力を止めるために、さらに走査パルス幅制御信号ＧＰＷＣを入力し、ＮＯＵＴ_ｎとでＮＯＲ＿Ｇ_ｎをとり、ＧＬ_ｎを得る。このＧＬ_ｎが、ｎ本目の走査信号線を駆動する走査信号線となる。このとき、パルス幅制御信号ＧＰＷＣは、Ｇクロック信号ＧＣＫの２倍の周波数を持っている。
【００１０】
なお、従来のシフトレジスタを構成しているのはフリップフロップ回路（Ｄフリップフロップ）であり、図２２に示すように、Ｄ端子から信号Ａ（図中、ＩＮ）が入力されて、他の端子から２つのクロック信号ＣＫ、ＣＫＢが入力されると信号Ｂ（図中、ＯＵＴ）が出力される回路構成になっている。
【００１１】
ここで、一般に、電子回路の消費電力は、周波数、負荷容量、電圧の２乗に比例して大きくなる。したがって、例えば、画像表示装置への映像信号を生成する回路など、画像表示装置に接続される回路、あるいは画像表示装置では、消費電力を低減するために、駆動電圧をますます低くする傾向にある。
【００１２】
例えば上記映像信号の生成回路のように、単結晶シリコントランジスタを用いた回路では、駆動電圧は、例えば５Ｖや３．３Ｖあるいはそれ以下の値に設定されていることが多い。
【００１３】
一方、例えば、画素や、データ信号線駆動回路、あるいは、走査信号線駆動回路のように、広い表示面積を確保するために多結晶シリコン薄膜トランジスタが使用される回路では、基板間のしきい値電圧の相違が、例えば、数Ｖ程度（例えば１５Ｖ）に達することもあるため、駆動電圧の低減が十分進んでいるとは言い難い。したがって、シフトレジスタの駆動電圧よりも低い入力信号が印加される場合には、シフトレジスタには、その入力信号を昇圧するためのレベルシフタが設けられる。なお、一般的に、レベルシフタの入力信号としては、２つの位相をもつ２種類の信号が用いられ、その２種類の信号は互いに逆相の関係にある。
【００１４】
具体的には、図１８、図２０に示すように、シフトレジスタＰ１Ｓ、Ｐ１Ｇへ、例えば、５Ｖ程度の振幅の各入力信号が与えられると、図中、３つあるうちの上の２つのレベルシフタＬＳは、シフトレジスタＰ１Ｓ、Ｐ１Ｇの駆動電圧（１５Ｖ）まで、クロック信号ＳＣＫ、ＧＣＫを昇圧する。これらのレベルシフタＬＳの出力は、シフトレジスタＰ１Ｓ、Ｐ１Ｇを構成するフリップフロップＳＳＲ_１〜ＳＳＲ_ｘ、ＧＳＲ_１〜ＧＳＲ_ｘへ入力される。シフトレジスタＰ１Ｓ、Ｐ１Ｇは、印加されたレベルシフタＬＳの出力に同期して、シフトレジスタＰ１Ｓ、Ｐ１Ｇの出力を得る。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来のシフトレジスタを用いた種々の回路、すなわち、例えばデータ信号線駆動回路では、サンプリング信号が重ならないように、また例えば走査信号線駆動回路では走査信号が重ならないように、図１８または図２０に示すような論理回路（ＮＯＲなど）が必要となり、駆動回路が大きくなってしまう。
【００１６】
また、上記パルス幅制御信号ＳＰＷＣやＧＰＷＣは、Ｓクロック信号ＳＣＫやＧクロック信号ＧＣＫの２倍の周波数を持っているため、駆動周波数が大きくなってしまう。
【００１７】
また、シフトレジスタＰ１Ｓ、Ｐ１Ｇでは、クロック信号ＳＣＫ、ＳＣＫＢ（ＳＣＫの逆相）、ＧＣＫ、ＧＣＫＢ（ＧＣＫの逆相）をレベルシフトした後、シフトレジスタを構成する各段のフリップフロップに供給するため、フリップフロップＳＳＲ_１〜ＳＳＲ_ｘの距離やＧＳＲ_１〜ＧＳＲ_ｘの距離が離れるほど伝送距離が長くなり、消費電力が増大するという問題が生じる。具体的には、伝送距離が長くなるにしたがって、伝送用の信号線の容量が大きくなるので、レベルシフタＬＳにより、大きな駆動能力が必要となり、消費電力が増大する。
【００１８】
さらに、多結晶シリコン薄膜トランジスタを用いてレベルシフタＬＳを含む上記駆動回路を形成する場合のように、レベルシフタＬＳの能力が十分でない場合には、歪みの無い波形を伝送するために、レベルシフタＬＳの直後に駆動能力の大きなバッファＢＵＦが必要となるので、さらに消費電力が大きくなる。
【００１９】
近年では、より表示画面が広く、高精細で、かつ表示領域以外を狭くした画像表示装置が要求されているため、クロック信号の周波数が大きくなり、それに応じて、シフトレジスタＰ１Ｓ、Ｐ１Ｇの段数がますます多くなること、および、駆動回路の面積を小さくすることが必要となる。
【００２０】
本発明は、上記の問題点に鑑みなされたものであり、その目的は、駆動回路の簡略化による狭額縁化を可能にするとともに、、クロック信号の振幅が低い場合でも正常に動作し、消費電力の少ないシフトレジスタおよびそれを備えた画像表示装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記の課題を解決するため、本発明のシフトレジスタは、クロック信号に同期して動作する複数段のフリップフロップと、上記フリップフロップに入力される上記クロック信号を昇圧するためのレベルシフタとを備えたシフトレジスタにおいて、上記レベルシフタが上記フリップフロップと１対１に対応するように設けられ、ｎを１以上の整数とするとき、ｎ段目の上記フリップフロップの出力信号に応じて、（ｎ＋１）段目の上記レベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、（ｎ＋１）段目の上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力することを特徴としている。
【００２２】
例えば、クロック信号に同期して動作する複数段のフリップフロップと、上記複数段フリップフロップごとに、上記クロック信号が電源電圧より低い電圧値を持つ場合に、上記複数段のフリップフロップごとに、上記クロック信号を昇圧するためのレベルシフタと、レベルシフタの動作を制御する制御手段とを有し、上記複数段のフリップフロップのｎ段目の出力信号に応じて、（ｎ＋１）段目の上記制御手段によってレベルシフタを制御し、上記クロック信号を昇圧して入力することにより、（ｎ＋１）段目のフリップフロップを動作させるとともに、上記クロック信号のパルス幅と同じ幅のパルスを昇圧し出力するようにする。
【００２３】
上記の構成によれば、クロック信号に同期して動作するフリップフロップの出力は、次段のフリップフロップに供給されるクロック信号を昇圧するレベルシフタを動作させることができ、シフトレジスタ内に設けられたレベルシフタの一部分のみ、動作させることが可能となる。この昇圧されたクロック信号がシフトレジスタの出力（ＳＬ_１など）となり、その出力はクロック信号と同じパルス幅を持つ。
【００２４】
従来は、シフトレジスタの外部にレベルシフタを設け、クロック信号を一旦駆動電圧に昇圧し、シフトレジスタを構成する複数のフリップフロップに供給している。また、その昇圧されたクロック信号が、伝送線の容量や接続されているトランジスタのゲート容量等によりなまりや遅延を起こさないように大きなバッファを備えており、これらの容量や昇圧後の高電位によって、先の従来例でも述べたが、消費電力が、電力Ｐ＝容量Ｃ×周波数ｆ×電圧Ｖの２乗で増大し、回路の消費電力が大変大きくなる。
【００２５】
これに対し、上記本発明の構成によれば、低電圧のクロック信号が伝送され、レベルシフタ直後にフリップフロップが設けられ、シフトレジスタ内に設けられたレベルシフタの一部分のみが動作するので、大幅な消費電力の低減を図ることができる。
【００２６】
それに加え、論理演算（ＮＯＲなど）を行う回路を必要としないため、駆動回路の増大を軽減できる。また、論理演算部内で信号の遅延（信号の立ち上がり、立ち下がりの遅れ）により、論理演算部の出力の一部が重なることが避けられる。また、出力パルスの重なりを防ぐための特殊な回路や特殊な信号（ＳＰＷＣなど）のための伝送線を必要としないため、駆動回路の大幅な縮小化が図れる。
【００２７】
また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型の昇圧部を含んでいることを特徴としている。
【００２８】
上記の構成によれば、レベルシフタが動作している間、レベルシフタの入力スイッチング素子は常時導通している。したがって、上記の構成による効果に加えて、入力信号のレベルによって入力スイッチング素子を導通／遮断する電圧駆動型のレベルシフタとは異なり、入力信号の振幅が入力スイッチング素子のしきい値電圧よりも低い場合であっても、何ら支障なく入力信号をレベルシフトできる。
【００２９】
さらに、電流駆動型のレベルシフタは、動作中、入力スイッチング素子が導通しているため、電圧駆動型のレベルシフタよりは消費電力が大きいが、本構成では、シフトレジスタ内に設けられたレベルシフタのうち、フリップフロップの出力信号がアクティブのときにだけ動作し、それ以外は停止する。これにより、上記の構成による効果に加えて、入力信号が低い場合でも、レベルシフト可能でかつ消費電力を大幅に低減することが可能になる。
【００３０】
また、本発明のシフトレジスタは、上記の構成に加えて、ｎ段目の上記フリップフロップの出力信号が、（ｎ＋１）段目の上記レベルシフタの上記昇圧部へ入力され、かつ上記入力スイッチング素子が遮断するレベルの信号であることによって、当該レベルシフタを停止させることを特徴としている。
【００３１】
例えば、制御手段が、上記各昇圧部への入力信号として、上記入力スイッチング素子が遮断するレベルに信号を与えることによって、当該レベルシフタを停止させるようにする。
【００３２】
上記構成によれば、一例として、入力スイッチング素子がＭＯＳトランジスタの場合を例にして説明すると、例えば、入力信号がゲートに印加される場合は、ドレイン−ソース間が遮断されるレベルの入力信号をゲートへ印加すれば、入力スイッチング素子が遮断される。また、入力信号がソースへ印加される場合には、例えば、ドレインと略同じ入力信号を印加するなどして、入力スイッチング素子を遮断する。
【００３３】
いずれの構成であっても、制御手段が入力信号のレベルを制御して入力スイッチング素子を遮断すれば、電流駆動型レベルシフタは動作を停止する。これにより、上記の構成による効果に加えて、レベルシフタを停止できるとともに、停止中、入力スイッチング素子に流れる電流分だけ、消費電力を低減できる。
【００３４】
また、本発明のシフトレジスタは、上記の構成に加えて、ｎ段目の上記フリップフロップの出力信号が、（ｎ＋１）段目の上記レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させることを特徴としている。
【００３５】
例えば、制御手段が、上記各レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させるようにする。
【００３６】
上記構成によれば、制御手段は、各レベルシフタの電力供給を停止して、当該レベルシフタを停止させる。これにより、上記の構成による効果に加えて、レベルシフタを停止できると共に、動作中にレベルシフタで消費する電力の分だけ、消費電力を低減できる。
【００３７】
また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えていることを特徴としている。
【００３８】
一般に、レベルシフタが停止している間、レベルシフタの出力電圧が不定になると、当該レベルシフタが接続されているフリップフロップの動作が不安定になるおそれがある。
【００３９】
これに対し、上記本発明の構成によれば、レベルシフタが停止している間、当該レベルシフタの出力電圧は、出力安定手段によって、所定の値に保たれる。この結果、上記の構成による効果に加えて、不安定な出力電圧に起因するフリップフロップの誤動作を防止でき、より安定した動作のシフトレジスタを実現できる。
【００４０】
また、本発明のシフトレジスタは、上記の構成に加えて、（ｎ＋１）段目の上記レベルシフタ内に設けられた、クロック信号が入力されるトランジスタのゲート容量が、ｎ段目の上記フリップフロップの出力信号により、上記クロック信号の伝送線から切り離されることを特徴としている。
【００４１】
例えば、制御手段が、上記昇圧部内に設けられた、クロック信号が入力されるトランジスタのゲート容量を、上記クロック信号の伝送線から切り離すように制御するようにする。
【００４２】
一般に、レベルシフタヘの入力信号は伝送線を通じて、各レベルシフタに送られるが、伝送線は回路上に当該伝送線以外の配線などと絶縁膜を介して配置されるため、その重なった部分で容量を持ってしまう。さらに、伝送線に関る容量はこれだけでない。すなわち、ＭＯＳトランジスタの場合、該入力信号がトランジスタのゲート電極に入力されるが、トランジスタのゲートにはゲート容量なる容量が存在し、その値はトランジスタの大きさに従って大きくなる。よって、伝送線の容量は、配線の重なった部分の容量とトランジスタのゲート容量によって構成されてしまう。
【００４３】
レベルシフタなどのように低い入力電圧を昇圧する回路では、比較的大きなトランジスタのゲート電極に接続されることが多いため、ゲート容量が大きくなり、伝送線全体の容量が総じて大きくなってしまう。これにより、外部から信号を供給するためには、この伝送線の容量を駆動するために大きな電力が必要となり、外部回路の消費電力を大きくしてしまう。
【００４４】
これに対し、上記本発明の構成によれば、複数のレベルシフタが設けられた場合でも、制御手段が入力信号を制御して、必要なときだけレベルシフタに入力信号を供給する。そのため、入力信号が、レベルシフタ内の比較的大きなトランジスタのゲート電極に接続されていても、必要以外のトランジスタのゲート電極とは切り離されている。それゆえ、上記の構成による効果に加えて、入力信号の伝送線の容量が低減され、伝送線の容量を駆動するために大きな電力が必要なく、外部回路の消費電力が大きくなることを防止できる。
【００４５】
また、本発明のシフトレジスタは、上記の構成に加えて、Ｍを２以上の整数とするとき、Ｍ種類のクロック信号を用い、各クロック信号を上記フリップフロップに順次、（Ｍ−１）個おきに入力することを特徴としている。
【００４６】
例えば、Ｍ（Ｍ≧２）種類のクロック信号を、上記複数段フリップフロップに順次、（Ｍ−１）個おきに入力するようにする。
【００４７】
上記の構成によれば、複数のクロック信号を用いることにより周波数を低減することが可能となる。外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、上記の構成による効果に加えて、外部回路の消費電圧をより低減することができる。
【００４８】
また、本発明のシフトレジスタは、上記の構成に加えて、上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有することを特徴としている。
【００４９】
すなわち、上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、または、互いにローレベルの期間が重ならないような位相を有する。
【００５０】
上記の構成によれば、上記レベルシフタによって昇圧されたクロック信号がシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。よって、上記の構成による効果に加えて、昇圧された当該出力信号と隣接する昇圧された出力信号が重なること無く得られる。
【００５１】
また、本発明のシフトレジスタは、上記の構成に加えて、上記Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下であることを特徴としている。
【００５２】
上記の構成によれば、上記レベルシフタによって昇圧されたクロック信号がシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。よって、上記の構成による効果に加えて、昇圧された当該出力信号と隣接する昇圧された出力信号が重なることなく得られ、さらに、任意にパルス幅を変えることができる。
【００５３】
ここで、「デューティー比」とは、信号波形のアクティブと非アクティブとの時間的な比率を表す。アクティブとは、信号が作用している状態であり、非アクティブとは、信号が作用していない状態である。波形の一周期はアクティブの時間と非アクティブの時間の和となる。例えば、デューティー比が４０％とは、アクティブの時間が一周期の４０％を占めるということを示している。例えば、信号波形がハイを示しているときをアクティブとし、信号波形がローを示しているときを非アクティブとする。あるいは、回路によっては、ローの期間がアクティブとなる場合もある。
【００５４】
また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力されることを特徴としている。
【００５５】
上記の構成によれば、上記の構成による効果に加えて、各フリップフロップから出力される信号のパルス幅を所望の期間に調整できる。
【００５６】
ここで、以下に「セット・リセット型フリップフロップ」について説明する。一般にフリップフロップとは、あるタイミングで信号が加えられるたびに、二つの安定状態の間を転移し、上記信号が入力されないときはその状態を保持する回路である。セット・リセット型フリップフロップは、例えば、入力されるセット信号によって出力をハイの状態にし、セット信号が非アクティブになってもその出力状態を保持し続ける。その後、セット信号が非アクティブで、リセット信号がアクティブになると、出力をローの状態にし、リセット信号が非アクティブになっても、セット信号がアクティブになるまでその状態を保持し続ける。
【００５７】
また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記フリップフロップの出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力されることを特徴としている。
【００５８】
上記の構成によれば、上記の構成による効果に加えて、各フリップフロップから出力される信号のパルス幅を所望の期間に調整できる。
【００５９】
また、シフトレジスタの出力パルスをリセット信号として用いるのと異なり、フリップフロップの出力をリセット信号として用いることにより、シフトレジスタの出力パルスの負荷が増加するのを抑えることができる。
【００６０】
また、本発明の画像表示装置は、複数のデータ信号線と、上記複数のデータ信号線にそれぞれ交差する複数の走査信号線と、上記データ信号線および上記走査信号線で包囲された部分に配置された複数の画素を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、予め定められた周期の第１クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方が、上記第１あるいは第２クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えていることを特徴としている。
【００６１】
例えば、上記走査信号線駆動回路は、上記複数の走査信号線に、所定のタイミング信号に同期して、順次、走査信号を出力する。また、上記データ信号線駆動回路は、上記複数のデータ信号線に、所定のタイミング信号に同期して、順次、映像信号を出力する。
【００６２】
一般に、画像表示装置では、データ信号線の数、あるいは、走査信号線の数が大きくなるに従って、各信号線毎のタイミングを生成するためのフリップフロップの数が大きくなり、フリップフロップの両端間の距離が長くなる。これに対し、上記各構成のシフトレジスタは、レベルシフタの駆動能力が小さくかつフリップフロップの両端間の距離が長い場合であっても、バッファを削減でき、消費電力を削減できる。それゆえ、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に、上記各構成のシフトレジスタを備えることによって、消費電力を低減し、かつ、シフトレジスタの回路規模を小さくし、画像表示装置を狭額縁化することができる。
【００６３】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されていることを特徴としている。
【００６４】
上記構成によれば、データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されている。したがって、データ信号線駆動回路と各画素との間の配線、あるいは、走査信号線と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。この結果、データ信号線の数あるいは走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がない。
【００６５】
例えば、上記データ信号線駆動回路、走査信号線駆動回路、および各画素が同一基板上に形成される。その結果、データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されており、データ信号線駆動回路と各画素との間の配線、並びに、走査信号線と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がない。
【００６６】
それゆえ、上記の構成による効果に加えて、製造時の手間を削減し、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できる。
【００６７】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることを特徴としている。
【００６８】
すなわち、上記データ信号線駆動回路、走査信号線駆動回路、および各画素を構成する各スイッチング素子が、いずれも多結晶シリコン薄膜トランジスタからなる。
【００６９】
一般に、多結晶シリコン薄膜は、単結晶シリコンに比べて、表示面積を拡大しやすいが、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、一方、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。また、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかるとともに、各信号線の容量が増大してしまう。
【００７０】
これに対し、上記本発明の構成によれば、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、いずれも、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいる。このため、上記の構成による効果に加えて、表示面積を容易に拡大できる。さらに、同一基板上に容易に形成できるので、製造時の手間や各信号線の容量を削減できる。
【００７１】
加えて、上記シフトレジスタが使用されているので、回路規模の縮小による狭額縁化が実現できるとともに、低振幅のクロック信号を用いてレベルシフタを設けることによってシフトレジスタを制御した場合でも消費電力の低減が実現できる。
【００７２】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴としている。
【００７３】
すなわち、上記データ信号線駆動回路、走査信号線駆動回路、および各画素を構成する各スイッチ素子が、いずれも、６００℃以下のプロセス温度で製造されている。
【００７４】
上記の構成によれば、スイッチング素子のプロセス温度が６００℃以下に設定されるので、各スイッチング素子の基板として、通常の安価なガラス基板（歪み点が６００℃以下のガラス基板）を使用しても、歪み点以上のプロセスに起因する反りやたわみが発生しない。この結果、上記の構成による効果に加えて、実装がさらに容易で、より表示面積の広い画像表示装置を実現できる。
【００７５】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図１４に基づいて説明すれば、以下の通りである。なお、本発明は、シフトレジスタに広く適用できるが、以下では、好適な例として、画像表示装置に適用した場合について説明する。
【００７６】
本実施の形態に係るシフトレジスタは、例えば、画像表示装置の駆動回路に好適に使用され、駆動回路を縮小化でき、クロック入力信号の振幅が駆動電圧よりも低い場合でも、クロック信号のパルス幅を可変することによって、該シフトレジスタの出力信号のパルス幅を任意に変えることが可能である。
【００７７】
図２に示すように、本実施形態にかかる画像表示装置１０１は、マトリクス状に配された画素ＰＩＸを有する表示部１０２と、各画素ＰＩＸを駆動するデータ信号線駆動回路１０３および走査信号線駆動回路１０４とを備えており、制御回路１０５が、各画素ＰＩＸの表示状態を表す映像信号ＤＡＴを生成すると、その映像信号ＤＡＴに基づいて画像が表示できる。
【００７８】
上記表示部１０２および両駆動回路１０３、１０４は、製造時の手間と配線容量とを削減するために、同一のガラス基板上に設けられている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、上記表示部１０２および両駆動回路１０３、１０４に設けられている、各信号の導通をオンオフして制御するための各スイッチング素子が、いずれも、ガラス基板上に形成された多結晶シリコン薄膜トランジスタから構成されている。さらに、通常のガラス基板（歪み点が６００℃以下のガラス基板）を用いても、歪み点以上のプロセスに起因する反りやたわみが発生しないように、上記多結晶シリコントランジスタは、６００℃以下のプロセス温度で製造される。
【００７９】
ここで、上記表示部１０２は、ｎ本のデータ信号線ＳＬ_１〜ＳＬ_ｎと、各データ信号線ＳＬ_１〜ＳＬ_ｎにそれぞれ交差するｍ本の走査信号線ＧＬ_１〜ＧＬ_ｍとを備えている。なお、以下、特に区別する必要のない限り、データ信号線ＳＬ_１〜ＳＬ_ｎの出力信号もそれぞれＳＬ_１〜ＳＬ_ｎと称することとする。走査信号線も同様である。ｎ以下の任意の正の整数をｉ、ｍ以下の任意の正の整数をｊとすると、データ信号線ＳＬ_ｉとＧＬ_ｊとの組み合わせごとに、画素ＰＩＸ（ｉ、ｊ）が設けられており、各画素ＰＩＸ（ｉ、ｊ）は、隣接する２本のデータ信号線ＳＬ_ｉ、ＳＬ_ｉ＋１、およびＧＬ_ｊ、ＧＬ_ｊ＋１で包囲された部分に配される。
【００８０】
一方、上記画素ＰＩＸ（ｉ、ｊ）は、例えば図３に示すような、ゲートが走査信号線ＧＬ_ｊへ、ドレインがデータ信号線ＳＬ_ｉに接続された電界効果型トランジスタ（スイッチング素子）ＳＷと、当該電界効果型トランジスタＳＷのソースに一方の電極が接続された画素容量Ｃｐとを備えている。また、上記画素容量Ｃｐの他端は、全画素ＰＩＸに共通の共通電極線に接続されている。上記画素容量Ｃｐは、液晶容量ＣＬと、必要に応じて付加される補助容量Ｃｓとから構成されている。
【００８１】
上記画素ＰＩＸ（ｉ、ｊ）において、走査信号線ＧＬ_ｊが選択されると、電界効果型トランジスタＳＷが導通し、データ信号線ＳＬ_ｉに印加された電圧が画素容量Ｃｐへ印加される。ここで、液晶の透過率あるいは反射率が、液晶容量ＣＬに印加される電圧によって変化する。したがって、走査信号線ＧＬ_ｊを選択し、データ信号線ＳＬ_ｉへ映像データに応じた信号を印加すれば、当該画素ＰＩＸ（ｉ、ｊ）の表示状態を、映像データに合わせて変化させることができる。
【００８２】
図２に示す画像表示装置１０１では、走査信号線駆動回路１０４が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素ＰＩＸへの映像データが、データ信号線駆動回路１０３によってそれぞれのデータ信号線ＳＬへ出力される。
【００８３】
これにより、当該走査信号線ＧＬに接続された画素ＰＩＸへ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路１０４が走査信号線ＧＬを順次選択し、データ信号線駆動回路１０３がデータ信号線ＳＬへ映像データを出力する。この結果、表示部１０２の全画素ＰＩＸにそれぞれの映像データが書き込まれる。
【００８４】
ここで、上記制御回路１０５からデータ信号線駆動回路１０３までの間、各画素ＰＩＸへの映像データは、映像信号ＤＡＴとして、時分割で伝送されており、データ信号線駆動回路１０３はタイミング信号となる所定の周期でデューティー比が５０％未満の（本実施形態ではハイの期間がローの期間より短い）クロック信号ＳＣＫ_１と、位相が１８０°異なるクロック信号ＳＣＫ_２と、開始信号ＳＳＰとに基づいたタイミングで、映像信号ＤＡＴから各映像データを抽出している。なお、上記クロック信号ＳＣＫ_１、ＳＣＫ_２のほかにも、これらの位相をそれぞれ反転させた反転信号であるＳＣＫ_１Ｂ、ＳＣＫ_２Ｂも、上記制御回路１０５からデータ信号線駆動回路１０３へ入力されている。また、開始信号ＳＳＰの位相を反転させた反転信号であるＳＳＰＢも、上記制御回路１０５からデータ信号線駆動回路１０３へ入力されている。
【００８５】
より具体的には、上記データ信号線駆動回路１０３は、（１）クロック信号ＳＣＫ_１とクロック信号ＳＣＫ_２との立ち上がりに同期して開始信号ＳＳＰを入力することによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力することによって、１クロックずつタイミングが異なる出力信号ＳＬ_１〜ＳＬ_ｎを生成するシフトレジスタ１０３ａと、（２）各出力信号ＳＬ_１〜ＳＬ_ｎが示すタイミングで、映像データを映像信号ＤＡＴから抽出するサンプリング部１０３ｂとを備えている。
【００８６】
同様に、走査信号駆動回路１０４は、クロック信号ＧＣＫ_１、ＧＣＫ_２に同期して、走査信号の開始信号ＧＳＰを入力することによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、それによって、１クロックずつタイミングが異なる走査信号を、各走査信号線ＧＬ_１〜ＧＬ_ｍへ出力するシフトレジスタ１０４ａを備えている。なお、上記クロック信号ＧＣＫ_１、ＧＣＫ_２のほかにも、これらをそれぞれ反転させた反転信号であるＧＣＫ_１Ｂ、ＧＣＫ_２Ｂも、上記制御回路１０５から走査信号駆動回路１０４へ入力されている。
【００８７】
ここで、本実施形態に係る画像表示装置１０１では、表示部１０２および両駆動回路１０３・１０４が多結晶シリコン薄膜トランジスタで形成されており、これら表示部１０２・駆動回路１０３・１０４の駆動電圧Ｖｃｃは、例えば１５Ｖ程度に設定されている。一方、制御回路１０５は、上記各回路１０２、１０３、１０４とは異なる基板上に、単結晶シリコントランジスタで形成されており、駆動電圧は、例えば、５Ｖあるいはそれ以下の電圧など、上記駆動電圧Ｖｃｃよりも低い値に設定されている。なお、上記各回路１０２、１０３、１０４と制御回路１０５とは、互いに異なる基板に形成されているが、両者間で伝送されている信号の数は、上記各回路１０２、１０３、１０４間の信号の数よりも大幅に少なく、例えば、映像信号ＤＡＴや開始信号ＳＳＰあるいはクロック信号ＳＣＫ_１、ＳＣＫ_２（ＧＣＫ_１、ＧＣＫ_２）程度である。また、制御回路１０５は、単結晶シリコントランジスタで形成されているので、十分な駆動能力を確保しやすい。したがって、互いに異なる基板上に形成しても、製造時の手間や配線容量あるいは消費電力の増加は、問題とならない程度に抑えられている。
【００８８】
ここで、本実施形態では、上記シフトレジスタ１０３ａは、図１に示すシフトレジスタ１が使用されている。なお、以下では、シフトレジスタの段数Ｌ（ｍ）をｎで参照し、出力信号をＳＬ_１〜ＳＬ_ｎと称する。
【００８９】
具体的には、上記シフトレジスタ１には、ｎ段のセット・リセットフリップフロップ（ＳＲフリップフロップ）Ｆ_１、…、Ｆ_ｎおよびダミーのＳＲフリップフロップＦ_ｘを含むフリップフロップ部１２と、上記制御回路１０５から供給され、駆動電圧Ｖｃｃよりも振幅の小さなクロック信号ＳＣＫ_１、ＳＣＫ_２を昇圧して各ＳＲフリップフロップに入力するレベルシフタＬＳ_１、…、ＬＳ_ｎ、ＬＳ_ｘを含むレベルシフタ部１３と、また、開始信号ＳＳＰを昇圧するための、開始信号用レベルシフタ１４とを含んでいる。
【００９０】
本実施形態では、レベルシフタ部１３内の各レベルシフタＬＳ_１、…は、各ＳＲフリップフロップＦ_１、…と１対１に対応するように設けられており、後述するように、クロック信号ＳＣＫ_１、ＳＣＫ_２の振幅が上記駆動電圧Ｖｃｃよりも小さい場合でも、何ら支障なく昇圧できるように、電流駆動型のレベルシフタとして構成されている。各レベルシフタは、制御信号ＥＮＡが動作を指示している間、クロック信号ＳＣＫ_１またはＳＣＫ_２に基づいて、対応するＳＲフリップフロップ（Ｆとする）へ、昇圧後のクロック信号を印加できる。各レベルシフタはさらに、制御信号ＥＮＡが動作停止を指示している間は、自身が動作を停止することで、対応するＳＲフリップフロップＦへのクロック信号の印加を阻止できるとともに、動作停止中、後述する入力スイッチング素子を遮断して、貫通電流に起因するレベルシフタ部１３の電力消費を削減できる。
【００９１】
一方、上記フリップフロップ部１２は、１クロック周期幅の開始信号ＳＳＰを、クロック信号ＳＣＫ_１、ＳＣＫ_２の立ち上がりごとに、次段へ伝送できるように構成されている。具体的には、前段の出力Ｑ（初段はＳＳＰ）によって、レベルシフタＬＳ_１、ＬＳ_２、…ＬＳ_ｘのうちで該当するもの（初段ではＬＳ_１）が動作し、ＳＣＫ_１またはＳＣＫ_２（初段ではＳＣＫ_１）が反転部ＩＮＶ_１、ＩＮＶ_２、…、ＩＮＶ_ｎ、…、ＩＮＶ_ｘのうちで該当するもの（初段ではＩＮＶＳ_１）を介して、負論理のセット信号Ｓバーとして該当するＳＲフリップフロップ（初段ではＦ_１）に印加されるともに、シフトレジスタ１の出力（初段ではＳＬ_１）として出力される。ＳＲフリップフロップＦ_１の出力信号Ｑ_１は、次段のレベルシフタＬＳ_２を動作させる信号ＥＮＡ_１として印加される。さらに、各ＳＲフリップフロップＦ_ｎには、後段のＳＲフリップフロップヘのセット信号のうち、シフトレジスタ出力ＳＬ_ｎと比べて伝送するパルス幅だけ遅れた信号がリセット信号Ｒとして印加される。
【００９２】
本実施形態では、１クロック周期幅のパルスを伝送するので、１クロック周期遅れた信号、すなわち、２段後のレベルシフタＬＳ_ｎ＋２（例えばＬＳ_１に対してＬＳ_３）によって昇圧された、シフトレジスタ１の出力信号ＳＬ_ｎ＋２が、フリップフロップＦ_ｎの正論理のリセット信号として印加される。
【００９３】
また、奇数段のＳＲフリップフロップＦ_１、Ｆ_３、…がクロック信号ＳＣＫ_１の立ち上が上がりでセットされるように、奇数段のレベルシフタＬＳ_１、ＬＳ_３、…には、クロック信号ＳＣＫ_１が入力される。一方、偶数段のレベルシフタＬＳ_２、ＬＳ_４、…には、偶数段のＳＲフリップフロップＦ_２、…がクロック信号ＳＣＫ_２の立ち上がりでセットされるように、ＳＣＫ_２が印加される。
【００９４】
なお、本実施形態のシフトレジスタでは、図１に示すように、最終段（ｎ段目の次の段）にダミー用としてレベルシフタＬＳ_ｘ、フリップフロップＦ_ｘが設けられている。そして、レベルシフタＬＳ_ｘの出力Ｓ_ｘがｎ段目のフリップフロップＦ_ｎのリセット端子に入力され、最終段のフリップフロップＦ_ｘのリセット端子には、フリップフロップＦ_ｘ自身の出力Ｑ_ｘが入力される構成になっている。よって、最終段のフリップフロップＦ_ｘは、セットされて出力信号Ｑ_ｘが生ずると同時にリセットがかかることとなり、出力信号Ｑ_ｘは後述の図４のようになる。なお、出力信号Ｓ_ｘがｎ段目のフリップフロップＦ_ｎのリセット端子に入力される構成とせずに、最終段のフリップフロップＦ_ｘの出力信号Ｑ_ｘがｎ段目のフリップフロップＦ_ｎのリセット端子に入力される構成としてもよい。
【００９５】
次に、図４に示すタイミングチャートを用いて動作の具体的な説明を行う。なお、ここでは、Ｍを２以上の整数とするとき、Ｍ種類のクロック信号を用い、各クロック信号を、上記複数段フリップフロップに順次、（Ｍ−１）個おきに入力するようになっており、ここではＭ＝２とする。また、ここでは各タイミング信号の反転信号ＳＣＫ_１Ｂ、ＳＣＫ_２Ｂは図示しない。
【００９６】
上記構成によれば、図４に示すように、開始信号ＳＳＰがパルス入力されている間、最前段のレベルシフタＬＳ_１が動作して、昇圧したあとのクロック信号ＳＣＫ_１（ＳＣＫ_１ａとする）をＳＲフリップフロップＦ_１へ印加するとともに、この信号がシフトレジスタの出力信号ＳＬ_１となる。これにより、ＳＲフリップフロップＦ_１は、パルス入力の開始時時点のあと、クロック信号が立ち上がった時点でセットされ、出力Ｑ_１をハイへと変化させる。
【００９７】
上記Ｑ_１は、制御信号ＥＮＡ_１として、２段目のレベルシフタＬＳ_２の端子ＥＮＡへ印加される。これにより、レベルシフタＬＳ_２は、ＳＲフリップフロップＦ_１がパルス出力している間（ＥＮＡ_１＝Ｑ_１がハイレベルの間）、端子ＯＵＴから、クロック信号ＳＣＫ_２（より正確には、それを昇圧して得られたＳＣＫ_２ａ）を出力する。これにより、ＳＲフリップフロップＦ_２は、前段の出力Ｑ_１がハイレベルになったあと、クロックＳＣＫ_２が最初に立ち下がった時点でセットされ、出力Ｑ_２をハイレベルヘと変化させる。また、ＳＣＫ_２ａは、シフトレジスタの出力信号ＳＬ_２として出力される。
【００９８】
ここで、１以上ｎ以下の整数をｉとすると、各ＳＲフリップフロップ出力信号Ｑ_ｉは、次段のレベルシフタＬＳ_ｉ＋１へ、制御信号ＥＮＡ_ｉとして印加されているので、２段目以降のＳＲフリップフロップＦ_ｉ＋１は、前段の出力Ｑ_ｉよりも、ＳＣＫ_１とＳＣＫ_２の位相差分だけ遅れて出力Ｑ_ｉ＋１を出力する。
【００９９】
一方、シフトレジスタＦ_ｉには、２段後のレベルシフタＬＳ_ｉ＋２の出力がリセット信号Ｒとして印加される。したがって、各出力Ｑ_ｉは、１クロック周期だけハイレベルとなったあと、ローレベルヘと変化する。これにより、フリップフロップ部１２は、１クロック周期幅の開始信号ＳＳＰを、クロック信号ＳＣＫ_１とＳＣＫ_２の立ち上がりごとに次段に伝送できる。
【０１００】
ここで、各レベルシフタ（ＬＳ_１、ＬＳ_２、…）はＳＲフリップフロップごとに設けられているため、ＳＲフリップフロップの段数が多い場合であっても、唯一のレベルシフタでクロック信号ＳＣＫ_１またはＳＣＫ_２を昇圧したあと全てのフリップフロップへ印加する場合に比べて、互いに対応するレベルシフタとフリップフロップ間の距離を短くできる。したがって、昇圧後のクロック信号ＳＣＫ_１ａまたはＳＣＫ_２ａの伝送距離が短くできるとともに、各レベルシフタの負荷容量が削減できる。また、負荷容量が小さいので、例えば、レベルシフタが多結晶シリコン薄膜トランジスタから構成されている場合のように、レベルシフタの駆動能力が十分に確保することが難しい場合であっても、バッファを設ける必要がない。これらの結果、シフトレジスタの消費電力を削減できる。また、従来例で述べたパルス幅制御信号ＳＰＷＣのように、ＳＣＫ_１の２倍の周波数をもつような信号が必要ないため、この点からも消費電力の削減が実現できる。
【０１０１】
また、開始信号ＳＳＰや前段の出力Ｑ_ｉ−１がローレベルである間のように、各ＳＲフリップフロップＦ_ｉがクロック信号の入力を必要としない場合、レベルシフタＬＳ_ｉが動作を停止している。この状態では、クロック信号が駆動されないため、駆動に必要な電力消費が発生しない。さらに、後述するように、各レベルシフタに設けられている昇圧部１３ａ（図７参照）への電力供給自体が停止されるとともに、入力スイッチング素子（後述のＰ１１、Ｐ１２）（図７参照）が遮断され、貫通電流を流さない。したがって、電流駆動型のレベルシフタが多数（ｎ個）設けられているにもかかわらず、動作中のレベルシフタでのみ、電力が消費される。この結果、シフトレジスタの消費電力を大幅に削減できる。
【０１０２】
ここで、ｉ段目（２≦ｉ≦ｎ）のＳＲフリップフロップＦ_ｉの出力「Ｑ_ｉ」に対する前段のＳＲフリップフロップＦ_ｉ−１の出力が「Ｑ_ｉ−１」となるのにならい、開始信号ＳＳＰを、説明の便宜上、１段目のＳＲフリップフロップＦ_１に対する前段の出力Ｑ_０と呼ぶことにすれば、本実施形態に係るレベルシフタＬＳ_ｉ（１≦ｉ≦ｎ）は、ＳＲフリップフロップＦ_ｉにクロック信号が必要な期間、すなわち、前段の出力Ｑ_ｉ−１がパルス出力を開始した時点からＳＲフリップフロップＦ_ｉがセットされるまでの期間を、前段の出力Ｑ_ｉ−１のみに基づいて判定している。この結果、前段の出力Ｑ_ｉ−１を直接印加するだけで、各レベルシフタＬＳ_ｉの動作／停止を制御でき、新たな制御信号を作成するための回路を設ける場合に比べて、シフトレジスタの回路構成を簡略化できる。
【０１０３】
さらに、本実施形態では、各レベルシフタＬＳ_ｉが停止している間、各ＳＲフリップフロップＦ_ｉへのクロック入力が阻止される。したがって、レベルシフタＬＳ_ｉとは別にクロック入力の要否に応じて、導通するスイッチを設けなくとも、開始信号ＳＳＰを正しく伝送できる。
【０１０４】
ここで、上記ＳＲフリップフロップは、例えば、図５に示すように、駆動電圧Ｖｃｃと接地レベルとの間に、Ｐ型ＭＯＳトランジスタＰ１、Ｎ型ＭＯＳトランジスタＮ２、およびＮ３が互いに直列に接続されており、トランジスタＰ１、Ｎ３のゲートには、負論理信号Ｓバーが印加される。また、トランジスタＮ２のゲートには、正論理のリセット信号Ｒが印加される。さらに、互いに接続された上記トランジスタＰ１、Ｎ２のドレイン電位は、インバータＩＮＶ_１、ＩＮＶ_２でそれぞれ反転させ、出力信号Ｑとして出力される。
【０１０５】
一方、駆動電圧Ｖｃｃと接地レベルとの間には、さらに、それぞれ直列に接続されたＰ型のＭＯＳトランジスタＰ４、Ｐ５、およびＮ型のＭＯＳトランジスタＮ６、Ｎ７が設けられている。
【０１０６】
上記トランジスタＰ６、Ｎ６のドレインは、上記インバータＩＮＶ_１の入力に接続されているとともに、両トランジスタＰ５、Ｎ６のゲートは、インバータＩＮＶ_１の出力に接続されている。さらに、上記トランジスタＰ４には、リセット信号Ｒが印加されるとともに、上記トランジスタＮ７には、セット信号Ｓバーが印加される。
【０１０７】
上記ＳＲフリップフロップＦ_１では、図６に示すように、リセット信号Ｒがインアクティブ（ローレベル）の間に、セット信号Ｓバーがアクティブ（ローレベル）に変化すると、上記トランジスタＰ１が導通して、インバータＩＮＶ_１の入力をハイレベルに変化させる。これにより、ＳＲフリップフロップＦ_１の出力信号Ｑはハイレベルヘと変化する。
【０１０８】
この状態では、リセット信号ＲおよびインバータＩＮＶ_１の出力によって、トランジスタＰ４・Ｐ５が導通する。また、リセット信号ＲおよびインバータＩＮＶ_１の出力によって、トランジスタＮ２・Ｎ６が遮断される。これにより、セット信号Ｓバーがインアクティブに変化しても、インバータＩＮＶ_１の入力はハイに維持され、出力信号Ｑはハイレベルのまま保たれる。
【０１０９】
その後、リセット信号Ｒがアクティブになると、トランジスタＰ４が遮断され、トランジスタＮ２が導通する。ここで、セット信号Ｓバーがインアクティブのままなので、トランジスタＰ１は遮断され、トランジスタＮ３が導通する。したがって、インバータＩＮＶ_１の入力がローレベルに駆動され、出力信号Ｑがローレベルヘと変化する。
【０１１０】
一方、本実施形態に係るレベルシフタは、例えば、図７に示すように、クロック信号ＳＣＫ_１またはＳＣＫ_２をレベルシフトする昇圧部１３ａと、クロック信号の供給が不要な停止期間に、昇圧部１３ａへの電力供給を遮断する電力供給制御部１３ｂと、停止期間中、昇圧部１３ａとクロック信号が伝送される信号線とを遮断するスイッチとしての入力制御部１３ｃと、停止期間中、上記昇圧部１３ａの入力スイッチング素子（Ｐ１１、Ｐ１２）を遮断する入力スイッチング素子遮断制御部としての入力信号制御部１３ｄと、停止期間中、昇圧部１３ａの出力を所定の値に維持する出力安定部（出力安定手段）１３ｃとを備えている。
【０１１１】
上記昇圧部１３ａは、入力段の差動入力対として、入力スイッチング素子としての、ソースが互いに接続されたＰ型のＭＯＳトランジスタＰ１１・Ｐ１２と、両トランジスタＰ１１・Ｐ１２のソースへ所定の電流を供給するための定電流源Ｉｃと、カレントミラー回路を構成し、両トランジスタＰ１１・Ｐ１２の能動負荷となるＮ型のＭＯＳトランジスタＮ１３・Ｎ１４と、差動入力対の出力を増幅するＣＭＯＳ構造のトランジスタＰ１５・Ｎ１６とを備えている。
【０１１２】
上記トランジスタＰ１１のゲートには、後述するトランジスタＮ３１を介してクロック信号ＳＣＫ_１が入力され、トランジスタＰ１２のゲートには、後述するトランジスタＮ３３を介してクロック信号ＳＣＫ_１の反転信号ＳＣＫ_１Ｂ（ＳＣＫ_１バー）が入力される。また、トランジスタＮ１３・Ｎ１４のゲートは互いに接続され、さらに、上記トランジスタＰ１１・Ｎ１３のドレインに接続されている。一方、互いに接続されたトランジスタＰ１２・Ｎ１４のドレインは、上記トランジスタＰ１５・Ｎ１６のゲートに接続される。なお、トランジスタＮ１３・Ｎ１４のソースは、上記電力供給制御部１３ｂとしてＮ型のＭＯＳトランジスタＮ２１を介して接地されている。
【０１１３】
一方、上記トランジスタＰ１１側の入力制御部１３ｃでは、クロック信号と上記トランジスタＰ１１のゲートとの間に、Ｎ型のＭＯＳトランジスタＮ３１が設けられている。また、トランジスタＰ１１側の入力信号制御部１３ｄでは、トランジスタＰ１１のゲートと駆動電圧Ｖｃｃとの間に、Ｐ型のＭＯＳトランジスタＰ３２が設けられている。同様に、トランジスタＰ１２のゲートには、入力制御部１３ｃとしてのトランジスタＮ３３を介して、クロック信号の反転信号ＳＣＫ_１Ｂ（ＳＣＫ_２Ｂ）が印加され、入力信号制御部１３ｄとしてのトランジスタＰ３４を介して、駆動電圧Ｖｃｃが与えられる。
【０１１４】
また、上記出力安定部１１３ｅは、停止期間におけるレベルシフタ部１３の出力電圧ＯＵＴを接地レベルに安定させる構成であり、駆動電圧Ｖｃｃと上記トランジスタＰ１５・Ｎ１６のゲートとの間に、Ｐ型のＭＯＳトランジスタＰ４１を備えている。
【０１１５】
なお、本実施形態では、制御信号ＥＮＡは、ハイレベルの場合にレベルシフタ部１３の動作を示すように設定されている。したがって、上記トランジスタＮ２１、Ｎ３１、Ｎ３３、Ｐ３２、Ｐ３４、Ｐ４１のゲートには、制御信号ＥＮＡが印加される。
【０１１６】
上記構成のレベルシフタ部１３では、制御信号ＥＮＡが動作を示している場合（ハイレベル）、トランジスタＮ２１・Ｎ３１・Ｎ３３が導通し、トランジスタＰ３２・Ｐ３４・Ｐ４１が遮断される。この状態では、定電流源Ｉｃの電流はトランジスタＰ１１およびＮ１３、あるいは、トランジスタＰ１２・Ｎ１４を介した後、さらに、トランジスタＮ２１を介して流れる。また、両トランジスタＰ１１・Ｐ１２のゲートには、クロック信号ＳＣＫ_１、ＳＣＫ_２、あるいはクロック信号の反転信号ＳＣＫ_１Ｂ・ＳＣＫ_２Ｂが印加される。この結果、両トランジスタＰ１１・Ｐ１２には、それぞれのゲート−ソース間電圧の比率に応じた量の電流が流れる。一方、トランジスタＮ１３・Ｎ１４は、能動負荷として働くので、トランジスタＰ１２・Ｎ１４の接続点の電圧は、両ＳＣＫ_１、ＳＣＫ_２、ＳＣＫ_１Ｂ、ＳＣＫ_２Ｂの電圧レベル差に応じた電圧となる。当該電圧は、ＣＭＯＳトランジスタＰ１５・Ｎ１６のゲート電圧となり、両トランジスタＰ１５・Ｎ１６で電力増幅された後、出力電圧ＯＵＴとして出力される。
【０１１７】
上記レベルシフタ部１３は、クロック信号ＳＣＫ_１、ＳＣＫ_２によって入力段のトランジスタＰ１１・Ｐ１２の導通／遮断を切り替える構成すなわち電圧駆動型とは異なり、動作中、入力段のトランジスタＰ１１・Ｐ１２が常時導通する電流駆動型であり、両トランジスタＰ１１・Ｐ１２のゲート−ソース間電圧の比率に応じて、定電流源Ｉｃの電流を分流することによって、クロック信号ＳＣＫ_１、ＳＣＫ_２の振幅が入力段のトランジスタＰ１１・Ｐ１２のしきい値よりも低い場合であっても、何ら支障なく、クロック信号ＳＣＫ_１、ＳＣＫ_２をレベルシフトできる。
【０１１８】
この結果、各レベルシフタは、図４に示すように、それぞれに対応する制御信号ＥＮＡ_ｉ−１すなわちＱ_ｉ−１がハイレベルの間、クロック信号ＳＣＫ_１、ＳＣＫ_２として振幅が駆動電圧Ｖｃｃより低い場合（例えば５Ｖ程度）のクロック信号ＳＣＫ_１、ＳＣＫ_２と同一形状で、振幅が駆動電圧Ｖｃｃ（例えば１５Ｖ程度）にまで昇圧された出力信号ＯＵＴすなわちシフトレジスタのｉ番目のデータ信号線ＳＬ_ｉの出力信号（ＳＬ_ｉ）を出力できる。
【０１１９】
これとは逆に、制御信号ＥＮＡ_ｉが動作停止を示している場合（ローレベルの場合）、定電流源Ｉｃから、トランジスタＰ１１およびＮ１３、あるいは、トランジスタＰ１２およびＮ１４を介して流れる電流は、トランジスタＮ２１によって遮断される。この状態では、定電流源Ｉｃから電流供給がトランジスタＮ２１によって阻止されるため、当該電流に起因する消費電力を削減できる。また、この状態では、両トランジスタＰ１１・Ｐ１２へ電流が供給されないため、両トランジスタＰ１１・Ｐ１２は差動入力対として動作することができず、出力端、すなわち、両トランジスタＰ１２・Ｎ１４の接続点の電位を決定できなくなる。
【０１２０】
さらに、この状態では、各入力制御部１３ｃのトランジスタＮ３１・Ｎ３３が遮断される。これにより、クロック信号ＳＣＫ_１、ＳＣＫ_２を伝送する信号線と、入力段の両トランジスタＰ１１・Ｐ１２のゲートとが切り離され、当該信号線の負荷容量となるゲート容量は、動作中のレベルシフタのもののみに限定される。この結果、当該信号線に複数のレベルシフタが接続されているにもかかわらず、信号線の負荷容量を削減でき、図２に示す制御回路１０５のようにクロック信号ＳＣＫ_１、ＳＣＫ_２、ＳＣＫ_１Ｂ、ＳＣＫ_２Ｂを駆動する回路の消費電力を削減できる。
【０１２１】
また、停止中は、各入力信号制御部１３ｄのトランジスタＰ３２・Ｐ３４が導通するので、上記両トランジスタＰ１１・Ｐ１２のゲート電圧はいずれも駆動電圧Ｖｃｃとなり、両トランジスタＰ１１・Ｐ１２が遮断される。これにより、トランジスタＮ２１を遮断する場合と同様に、定電流源Ｉｃが出力する電流分だけ、消費電流を低減できる。なお、この状態では、両トランジスタＰ１１・Ｐ１２は、差動入力対として動作することができないので、上記出力端の電位を決定できない。
【０１２２】
加えて、制御信号ＥＮＡが動作停止を示している場合には、さらに、出力安定部１３ｅのトランジスタＰ４１が導通する。この結果、上記出力端、すなわち、ＣＭＯＳのトランジスタＰ１５・Ｎ１６のゲート電位は駆動電圧Ｖｃｃとなり、出力電圧ＯＵＴがローレベルとなる。これにより、図４に示すように、制御信号ＥＮＡ_ｉ−１すなわちＱ_ｉ−１が動作停止を示している場合、レベルシフタの出力電圧ＯＵＴすなわちシフトレジスタの出力信号ＳＬ_ｉは、クロック信号にかかわらず、ローレベルのまま保たれる。この結果、レベルシフタの停止中における出力電圧ＯＵＴが不定の場合と異なり、ＳＲフリップフロップの誤動作を防止でき、安定して動作可能なシフトレジスタが実現できる。
【０１２３】
上記図１の例は、複数段のフリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力されるものであり、Ｍ＝２、ｋ＝１の場合である。次に、Ｍ＝２、ｋ＝２の例について述べる。このときの回路図の例を図８および図９に示し、タイミングチャートを図１０に示す。図９は図８の右側に続く部分である。すなわち、図８はシフトレジスタの初段部分を示し、図９はシフトレジスタの最終段部分を示している。これらの図に示すように、例えば５段目の出力パルスＳＬ_５が、１段目のフリップフロップＦ_１に対するリセット信号として用いられている。上記のＭ＝２、ｋ＝１の例では各信号線において出力パルスは１回のみ出力されるが、このＭ＝２、ｋ＝２の例では、各信号線において２回の出力パルスを得ることができる。これにより、データ信号線駆動回路において、プレチャージと同等の効果を得ることができる。
【０１２４】
すなわち、特に、液晶への電圧印加方法の一つである１水平期間反転駆動（１Ｈ反転駆動）において、上記２回の出力パルスのうち、２回目の出力パルスのタイミングで、サンプリングしたい映像データをソースバスラインにサンプリングするようにする。１回目の出力パルスでサンプリングする前でのソースバスラインの電位は、２回目の出力パルスでサンプリングする映像データの電位とは逆極性のある電位が保持されている。１回目の出力パルスでのサンプリングは、ソースバスラインに２回目の出力パルスでサンプリングする映像データの電位と同極性のある電位、すなわち２つ前のソースバスラインにサンプリングされる電位をサンプリングすることとなる。よって、このようなパルス幅制御（パルス制御）により、逆極性の電位になっているソースバスラインを１回の出力パルスだけで充電するよりも、所望の映像データをソースバスラインに充電するのがより容易になる。
【０１２５】
ここで、プレチャージについて述べる。データ信号線駆動回路では、出力パルスはサンプリング部に入力され、該出力パルスに応じて映像データをソースバスラインにサンプリングしていく。すなわち、映像データの電位を、ソースバスラインが持つ容量へ充電する。このとき、サンプリング部の能力が低い場合には、所望の電位を充電できないことがある。特に液晶表示装置の場合、液晶の劣化を防ぐために交流電位を用いているため、電位の振れ幅が大きくなっている。この交流電位を用いることにより、１水平期間反転（１Ｈ反転、別称ゲート反転）、フレーム反転、ドット反転、ソース反転等の極性反転が行われる。交流電位を用いるのは、ある一つの画素に着目した場合、一般的に、１フレームごとに正極性と負極性とに交互に充電するためである。このため、サンプリング部に要求される充電能力は高くなっている。しかし、画像表示装置には高精細化、狭額縁化が求められるため、サンプリング時間やサンプリング部の大きさにも制限がある。これに対し、従来では、データ信号線駆動回路にソースバスラインを介して、表示パネル上の反対側にプレチャージ回路を設けたり、データ信号線駆動回路に、別途必要となる制御信号により駆動するプレチャージ機能を持たせたりするなどして、映像データをサンプリングする前に、次にサンプリングする極性の、任意の電位を充電するプレチャージを行っている。
【０１２６】
この例では、上記のようにｋが２以上であり、各信号線において、ｋ個すなわち複数個の出力パルスが出力されるようになっている。複数個の出力パルスが出力されるということは、その出力パルスを受ける回路にとって動作する時間が増えるということであり、実質的に出力パルスのパルス幅が長くなることと同じ作用をすることになる。
【０１２７】
上記図９の例では、有効となる最後の信号はＳＬ_ｎであり、ＳＬ_ｎを出力するために、ダミーのフリップフロップＦ_ｘ、Ｆ_ｘ＋１、Ｆ_ｘ＋２とダミーのレベルシフタＬＳ_ｘ、ＬＳ_ｘ＋１、ＬＳ_ｘ＋２を用いている。このとき、最終段のフリップフロップＦ_ｘ＋２は、自分自身の出力でリセットする。ＬＳ_ｘ＋２の出力が、ＩＮＶＳ_ｘ＋２を介してＦ_ｘ＋２のセット信号となるとともに、Ｆ_ｎ−１、Ｆ_ｎのリセット信号となる。また、この信号を利用して、ダミーのフリップフロップＦ_ｘ、Ｆ_ｘ＋１もリセットする。
【０１２８】
なお、上記図９の代わりに、図１１のような構成も可能である。図８に示す部分は共通である。このときのタイミングチャートは図１２のようになる。この例では、上記の最終段のフリップフロップＦ_ｘ＋２を削除し、最終段のレベルシフタＬＳ_ｘ＋２の出力パルスをリセット信号としており、このようにしても図９同様の動作が可能である。
【０１２９】
上記図１および図８ないし図１２の例は、複数段のフリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力される場合である。これらの例と異なり、上記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力されるように構成することもできる。このときの回路図の例を図１３に示し、タイミングチャートを図１４に示す。これらの図に示すように、例えば３段目のフリップフロップの出力信号Ｑ_３（ＥＮＡ_３）が、１段目のフリップフロップＦ_１に対するリセット信号として用いられている。この例ではＭ＝２、ｋ＝１であるが、上記同様ｋを２以上とすることもできる。
【０１３０】
このような構成をとっても、上記図１および図８ないし図１２の例と同様の効果が得られる。また、これらの例と異なり、シフトレジスタの出力パルスをフリップフロップのリセット信号として用いるのではなくフリップフロップの出力をフリップフロップのリセット信号として用いることにより、シフトレジスタの出力パルスの負荷を減らすことが可能になる。
【０１３１】
〔実施の形態２〕
本発明の他の実施の形態について図１５ないし図１７に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記の実施の形態の図面に示した部材と同一の機能を有する部材には、同一の符号を付記してその説明を省略する。
【０１３２】
本実施形態では、本発明を走査信号線駆動回路に用いた場合について、図１５、図１６を用いて説明する。図１５は走査信号線駆動回路を示しているが、回路構成および回路の働きは実施の形態１のデータ信号線駆動回路と同様である。よって動作原理についての説明はここでは省く。
【０１３３】
本実施形態に係るシフトレジスタ２は上述のように、図２の走査信号線駆動回路１０４に用いられるシフトレジスタであり、図１５に示すように、クロック信号として２種類のクロック信号ＧＣＫ_１・ＧＣＫ_２が入力され、スタートパルスである開始信号ＧＳＰが入力される以外は、実施の形態１のシフトレジスタ１の構成と同じである。
【０１３４】
なお、上記クロック信号ＧＣＫ_１、ＧＣＫ_２のほかにも、これらの位相をそれぞれ反転させた反転信号であるＧＣＫ_１Ｂ、ＧＣＫ_２Ｂも、上記制御回路１０５から走査信号線駆動回路１０４へ入力されている。また、開始信号ＧＳＰの位相を反転させた反転信号であるＧＳＰＢも、上記制御回路１０５から走査信号線駆動回路１０４へ入力されている。
【０１３５】
図１６に示すタイミングチャートにおいて、ＧＣＫ_１、ＧＣＫ_２（反転信号ＧＣＫ_１Ｂ、ＧＣＫ_２Ｂは図示しない）は、ハイ期間が重ならないような位相を持つものであり、本実施形態では、位相が１８０°ずれた関係のクロック信号ＧＣＫ_１およびＧＣＫ_２を用いている。
【０１３６】
本実施形態では、上記のクロック信号ＧＣＫ_１、ＧＣＫ_２を用いることにより、ＧＣＫ_１、ＧＣＫ_２がレベルシフタＬＳにより昇圧され、ＩＮＶＧ_１ないしＩＮＶＧ_ｎを介してフリップフロップヘの入力が制御されるとともに、ＧＬ_１ないしＧＬ_ｎとして出力される。そのため、走査信号が重なることがなくなる。また、ＧＰＷＣ信号や従来例で述べたような論理回路を必要とせず狭額縁化が容易に実現できる。なお、走査信号線駆動回路の場合は、前後の走査信号が重なると、表示上、著しく表示が劣化するため、走査信号を重ならないようにするうえで、従来例で述べた、走査信号を重ならないようにするためのパルス幅制御信号ＧＰＷＣを用いることもできる。
【０１３７】
実施の形態１や上記図１５および図１６の例では、Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下、より好ましくは（１００×１／Ｍ）％未満となっている。すなわち、これらの例ではＭ＝２であり、クロック信号ＳＣＫ_１、ＳＣＫ_２、ＧＣＫ_１、ＧＣＫ_２のデューティー比がいずれも５０％未満となっている。このため、Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有している。すなわち、これらの例では、２種類のクロック信号（ＳＣＫ_１とＳＣＫ_２、また、ＧＣＫ_１とＧＣＫ_２）が、レベルシフタ部１３の作動を指示する期間であるハイレベルの期間が互いに重ならないような位相を有するような波形となっている。次に、本実施の形態において、上記デューティー比を図１５および図１６の例の値から変化させた例のタイミングチャートを図１７に示す。本タイミングチャートにおいて、クロック信号ＧＣＫ_１、ＧＣＫ_２、出力パルスＧＬ_１、ＧＬ_２、…、フリップフロップの出力信号Ｑ_１、Ｑ_２、…の波形中の点線で示す矩形波は図１５および図１６の例の波形であり、実線で示す矩形波は、これらを変化させた波形である。この図１７の例では、上記デューティー比を図１５および図１６の例の値からさらに小さくしている。この図１７の例によれば、クロック信号ＧＣＫ_１、ＧＣＫ_２に応じて出力される出力パルスＧＬ_１、ＧＬ_２、…は、図１５および図１６の例の出力パルスよりもパルス幅が狭くなっていることがわかる。このように、出力パルスのパルス幅を任意に変えることができる。
【０１３８】
このように、本発明では、ＣＫ信号（ＳＣＫ_１、ＳＣＫ_２、ＧＣＫ_１、ＧＣＫ_２）に同期して動作するＳＲフリップフロップとクロック信号ＣＫを昇圧するレベルシフタで構成されたシフトレジスタにおいて、各ＳＲフリップフロップの前段の出力に応じてレベルシフタを動作させ、その出力によってシフトレジスタを動作させるとともに、そのレベルシフタの出力信号をシフトレジスタ出力とする。また、デューティー比が５０％未満でそれぞれのハイ（またはロー）の期間が重ならない２種類以上のＣＫ信号を用いることにより、シフトレジスタの各出力がオーバーラップすることが防げる。さらに、レベルシフタは、必要があるときのみ動作する。この結果、オーバーラップを防止する回路が必要なくなり駆動回路の縮小化が図れるとともに、任意にシフトレジスタの出力幅を変えることが可能で、クロック信号振幅が小さい場合でも正常に動作するシフトレジスタの消費電力を削減できる。したがって、画像表示装置の駆動回路に好適に使用され、クロック信号の小さい場合でも正常に動作し、さらに駆動回路を縮小化でき、出力信号のパルス幅を任意に変えることが可能であるとともに消費電力が少ないシフトレジスタ、および、それを備えた画像表示装置を実現することができる。
【０１３９】
なお、本発明のシフトレジスタは、クロック信号に同期して動作する複数段のフリップフロップと、上記複数段フリップフロップごとに、上記クロック信号が電源電圧より低い電圧値を持つ場合に、上記複数段のフリップフロップごとに、上記クロック信号を昇圧するためのレベルシフタと、レベルシフタの動作を制御する制御手段とを有し、上記複数段のフリップフロップのｎ段目の出力信号に応じて、（ｎ＋１）段目の上記制御手段によってレベルシフタを制御し、上記クロック信号を昇圧して入力することにより、（ｎ＋１）段目のフリップフロップを動作させるとともに、上記クロック信号のパルス幅と同じ幅のパルスを昇圧し出力するように構成してもよい。
【０１４０】
また、本発明のシフトレジスタは、上記の構成に加えて、上記各レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型のレベルシフト部（昇圧部）を含んでいるように構成してもよい。
【０１４１】
また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記各レベルシフト部（昇圧部）への入力信号として、上記入力スイッチング素子が遮断するレベルに信号を与えることによって、当該レベルシフタを停止させるように構成してもよい。
【０１４２】
また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記各レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させるように構成してもよい。
【０１４３】
また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えているように構成してもよい。
【０１４４】
また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記レベルシフト部（昇圧部）内に設けられた、クロック信号が入力されるトランジスタのゲート容量を、上記クロック信号の伝送線から切り離して当該伝送線の容量を低減することを目的として入力制御するように構成してもよい。
【０１４５】
また、本発明のシフトレジスタは、上記の構成に加えて、少なくともＭ（Ｍ≧２）種類（本）のクロック信号を、上記複数段フリップフロップに順次、（Ｍ−１）本おきに入力するように構成してもよい。
【０１４６】
また、本発明のシフトレジスタは、上記の構成に加えて、上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、または、互いにローレベルの期間が重ならないような位相を有するように構成してもよい。
【０１４７】
また、本発明のシフトレジスタは、上記の構成に加えて、上記Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下であるように構成してもよい。
【０１４８】
また、本発明のシフトレジスタは、上記の構成に加えて、上記複数段のフリップフロップが、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の上記出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力されるように構成してもよい。
【０１４９】
また、本発明のシフトレジスタは、上記の構成に加えて、上記複数段のフリップフロップが、セット・リセット型フリップフロップであり、上記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力されるように構成してもよい。
【０１５０】
また、本発明の画像表示装置は、マトリクス状に配置された複数の画素と上記画素の各列に配置された複数のデータ信号線および上記画素の各列に対応して配置された走査信号線を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、予め定められた周期の第１クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路（上記複数の走査信号線に、所定のタイミング信号に同期して、順次、走査信号を出力する走査信号線駆動回路）と、予め定められた周期の第２クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路（上記複数のデータ信号線に、所定のタイミング信号に同期して、順次、映像信号を出力するデータ信号線駆動回路）とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方が、上記第１あるいは第２クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えているように構成してもよい。
【０１５１】
また、本発明の画像表示装置は、上記の構成に加えて、データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されているように構成してもよい。
【０１５２】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいるように構成してもよい。
【０１５３】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいるように構成してもよい。
【０１５４】
【発明の効果】
以上のように、本発明のシフトレジスタは、上記レベルシフタが上記フリップフロップと１対１に対応するように設けられ、ｎを１以上の整数とするとき、ｎ段目の上記フリップフロップの出力信号に応じて、（ｎ＋１）段目の上記レベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、（ｎ＋１）段目の上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力する構成である。
【０１５５】
これにより、シフトレジスタ内に設けられたレベルシフタの一部分のみが動作するので、大幅な消費電力の低減を図ることができるという効果を奏する。
【０１５６】
また、論理演算を行う回路を必要としないため、また、論理演算部内で信号の遅延により、論理演算部の出力の一部が重なることが避けられるという効果を奏する。
【０１５７】
また、出力パルスの重なりを防ぐための特殊な回路や特殊な信号のための伝送線を必要としないため、駆動回路を大幅に縮小化できるという効果を奏する。
【０１５８】
また、本発明のシフトレジスタは、上記構成において、上記レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型の昇圧部を含んでいる構成である。
【０１５９】
これにより、シフトレジスタ内に設けられたレベルシフタのうち、フリップフロップの出力信号がアクティブのときにだけ動作し、それ以外は停止するので、上記の構成による効果に加えて、入力信号が低い場合でも、レベルシフト可能でかつ消費電力を大幅に低減することが可能になるという効果を奏する。
【０１６０】
また、本発明のシフトレジスタは、上記構成において、ｎ段目の上記フリップフロップの出力信号が、（ｎ＋１）段目の上記レベルシフタの上記昇圧部へ入力され、かつ上記入力スイッチング素子が遮断するレベルの信号であることによって、当該レベルシフタを停止させる構成である。
【０１６１】
これにより、制御手段が入力信号のレベルを制御して入力スイッチング素子を遮断すれば、電流駆動型レベルシフタは動作を停止するので、上記の構成による効果に加えて、レベルシフタを停止できるとともに、停止中、入力スイッチング素子に流れる電流分だけ、消費電力を低減できるという効果を奏する。
【０１６２】
また、本発明のシフトレジスタは、上記構成において、ｎ段目の上記フリップフロップの出力信号が、（ｎ＋１）段目の上記レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させる構成である。
【０１６３】
これにより、制御手段が各レベルシフタの電力供給を停止して当該レベルシフタを停止させるので、上記の構成による効果に加えて、レベルシフタを停止できると共に、動作中にレベルシフタで消費する電力の分だけ、消費電力を低減できるという効果を奏する。
【０１６４】
また、本発明のシフトレジスタは、上記構成において、上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えている構成である。
【０１６５】
これにより、レベルシフタが停止している間、当該レベルシフタの出力電圧が所定の値に保たれるので、上記の構成による効果に加えて、不安定な出力電圧に起因するフリップフロップの誤動作を防止でき、より安定した動作のシフトレジスタを実現できるという効果を奏する。
【０１６６】
また、本発明のシフトレジスタは、上記構成において、（ｎ＋１）段目の上記レベルシフタ内に設けられた、クロック信号が入力されるトランジスタのゲート容量が、ｎ段目の上記フリップフロップの出力信号により、上記クロック信号の伝送線から切り離される構成である。
【０１６７】
これにより、複数のレベルシフタが設けられた場合でも、必要なときだけレベルシフタに入力信号を供給し、必要以外のトランジスタのゲート電極と切り離されているので、上記の構成による効果に加えて、入力信号の伝送線の容量が低減され、伝送線の容量を駆動するために大きな電力が必要なく、外部回路の消費電力が大きくなることを防止できるという効果を奏する。
【０１６８】
また、本発明のシフトレジスタは、上記構成において、Ｍを２以上の整数とするとき、Ｍ種類のクロック信号を用い、各クロック信号を上記フリップフロップに順次、（Ｍ−１）個おきに入力する構成である。
【０１６９】
これにより、複数のクロック信号を用いることにより周波数を低減することが可能となり、外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、上記の構成による効果に加えて、外部回路の消費電圧を低減できるという効果を奏する。
【０１７０】
また、本発明のシフトレジスタは、上記構成において、上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有する構成である。
【０１７１】
これにより、レベルシフタによって昇圧されたクロック信号がシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つので、上記の構成による効果に加えて、昇圧された当該出力信号と隣接する昇圧された出力信号が重なること無く得られるという効果を奏する。
【０１７２】
また、本発明のシフトレジスタは、上記構成において、上記Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下である構成である。
【０１７３】
これにより、レベルシフタによって昇圧されたクロック信号がシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つので、上記の構成による効果に加えて、昇圧された当該出力信号と隣接する昇圧された出力信号が重なることなく得られ、さらに、任意にパルス幅を変えることができるという効果を奏する。
【０１７４】
また、本発明のシフトレジスタは、上記構成において、上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力される構成である。
【０１７５】
これにより、上記の構成による効果に加えて、各フリップフロップから出力される信号のパルス幅を所望の期間に調整できるという効果を奏する。
【０１７６】
また、本発明のシフトレジスタは、上記構成において、上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記フリップフロップの出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力される構成である。
【０１７７】
これにより、上記の構成による効果に加えて、各フリップフロップから出力される信号のパルス幅を所望の期間に調整できるという効果を奏する。
【０１７８】
また、フリップフロップの出力をリセット信号として用いることにより、シフトレジスタの出力パルスの負荷が増加するのを抑えることができるという効果を奏する。
【０１７９】
また、本発明の画像表示装置は、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方が、上記第１あるいは第２クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えている構成である。
【０１８０】
これにより、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に、上記各構成のシフトレジスタを備えているので、消費電力を低減し、かつ、シフトレジスタの回路規模を小さくし、画像表示装置を狭額縁化することができるという効果を奏する。
【０１８１】
また、本発明の画像表示装置は、上記構成において、上記データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が上記画素と同一基板上に形成されている構成である。
【０１８２】
これにより、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がないので、上記の構成による効果に加えて、製造時の手間を省き、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できるという効果を奏する。
【０１８３】
また、本発明の画像表示装置は、上記構成において、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいる構成である。
【０１８４】
これにより、上記データ信号線駆動回路、走査信号線駆動回路および各画素はいずれも、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいるので、上記の構成による効果に加えて、表示面積を容易に拡大でき、さらに、同一基板上に容易に形成できるので、製造時の手間や各信号線の容量を削減できるという効果を奏する。
【０１８５】
加えて、上記シフトレジスタが使用されているので、回路規模の縮小による狭額縁化が実現できるとともに、低振幅のクロック信号を用いてレベルシフタを設けることによってシフトレジスタを制御した場合でも消費電力の低減が実現できるという効果を奏する。
【０１８６】
また、本発明の画像表示装置は、上記構成において、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいる構成である。
【０１８７】
これにより、各スイッチング素子の基板として、通常の安価なガラス基板を使用することができるので、上記の構成による効果に加えて、実装がさらに容易で、より表示面積の広い画像表示装置を安価に提供できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態を示すものであり、データ信号線駆動回路に適応したもので、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成を示すブロック図である。
【図２】上記シフトレジスタを備えた画像表示装置の要部構成を示すブロック図である。
【図３】上記画像表示装置において、画素の構成例を示す回路図である。
【図４】上記シフトレジスタの動作を示すタイミングチャートである。
【図５】上記シフトレジスタで用いられるセット・リセット・フリップフロップの構成例を示す回路図である。
【図６】上記セット・リセット・フリップフロップの動作を示すタイミングチャートである。
【図７】上記シフトレジスタにおけるレベルシフタの構成例を示す回路図である。
【図８】本発明の実施形態を示すものであり、データ信号線駆動回路に適応したもので、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成の一部を示すブロック図である。
【図９】図８の右側に続く部分の一例を示すブロック図である。
【図１０】上記シフトレジスタの動作を示すタイミングチャートである。
【図１１】図８の右側に続く部分の他の例を示すブロック図である。
【図１２】上記シフトレジスタの動作を示すタイミングチャートである。
【図１３】本発明の実施形態を示すものであり、データ信号線駆動回路に適応したもので、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成を示すブロック図である。
【図１４】上記シフトレジスタの動作を示すタイミングチャートである。
【図１５】本発明の実施形態を示すものであり、走査信号線駆動回路に適応したもので、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成を示すブロック図である。
【図１６】上記シフトレジスタの動作を示すタイミングチャートである。
【図１７】上記シフトレジスタの動作を示すタイミングチャートである。
【図１８】従来のデータ信号線駆動回路のシフトレジスタ部の構成を示すブロック図である。
【図１９】従来のデータ信号線駆動回路におけるシフトレジスタ部の動作を示すタイミングチャートである。
【図２０】従来の走査信号線駆動回路のシフトレジスタ部の構成を示すブロック図である。
【図２１】従来の走査信号線駆動回路におけるシフトレジスタ部の動作を示すタイミングチャートである。
【図２２】Ｄフリップフロップの動作を示すタイミングチャートである。
【符号の説明】
１シフトレジスタ
２シフトレジスタ
１２フリップフロップ部
１３レベルシフタ部
１３ａ昇圧部
１３ｂ電力供給制御部
１３ｃ入力制御部
１３ｄ入力信号制御部
１３ｅ出力安定部（出力安定手段）
１４開始信号用レベルシフタ
１０１画像表示装置
１０２表示部
１０３データ信号線駆動回路
１０３ａシフトレジスタ
１０３ｂサンプリング部
１０４走査信号線駆動回路
１０４ａシフトレジスタ
１０５制御回路
ＤＡＴ映像信号
ＥＮＡ制御信号
Ｆ_１、Ｆ_ｎ、Ｆ_ｘフリップフロップ
ＧＣＫ_１、ＧＣＫ_２クロック信号
ＧＳＰ開始信号
Ｉｃ定電流源
ＩＮＶ_１、ＩＮＶ_ｎ反転部
ＬＳ_１、ＬＳ_ｎ、ＬＳ_ｘレベルシフタ
Ｎ２、Ｎ３、Ｎ６、Ｎ７Ｎ型トランジスタ
Ｐ１、Ｐ４、Ｐ５Ｐ型トランジスタ
Ｐ１１、Ｐ１２ＭＯＳトランジスタ（入力スイッチング素子）
ＰＩＸ画素
ＳＣＫ_１、ＳＣＫ_２クロック信号
ＳＬ_１、ＳＬ_ｎデータ信号線
ＧＬ_１、ＧＬ_ｍ走査信号線
ＳＳＰ開始信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a shift register suitably used for, for example, a drive circuit of an image display device, and an image display device including the same.
[0002]
[Prior art]
In a data signal line driving circuit and a scanning signal line driving circuit of an image display device, a shift is performed in order to take timing when sampling each data signal line from a video signal and to generate a scanning signal to be applied to each scanning signal line. Registers are widely used.
[0003]
For example, an example in a data signal line driving circuit will be described first. A sampling signal is created to write a video signal to the data signal line. At this time, if the sampling signal overlaps with the preceding or next sampling signal, the video signal greatly fluctuates, and an erroneous video signal is written to the data signal line. FIG. 18 is a circuit diagram and FIG. 19 is a timing chart as a conventional example for solving this problem.
[0004]
The operation will now be described. In FIG. 18, an S clock signal SCK is provided at a half cycle of a cycle of sampling an input video signal, and outputs of the shift register unit P1S are sequentially output in synchronization with the clock signal.
[0005]
When focusing on a certain n-th stage of the shift register P1S, the n-th stage (SSR _n ) Output Q _n And (n-1) th stage (SSR _n-1 ) Output Q _n-1 And NAND_S _n NSOUT _n Get.
[0006]
The n-th sampling signal is NSOUT so as not to overlap with the (n-1) -th sampling signal. _n NOR_Sa which takes the NOR of the sampling pulse width control signal SPWC for controlling the sampling pulse width _n Thus, the width of the sampling signal is reduced. By performing the same processing on each output of the shift register P1S, non-overlapping sampling signals can be obtained as shown in the timing chart of FIG. At this time, the pulse width control signal SPWC has twice the frequency of the S clock signal SCK.
[0007]
Next, an example in the scanning signal line driving circuit will be described. The scanning signals are sequentially output to the pixels arranged in the display unit in order to write the video signals given to the data signal lines. At this time, the n-th scanning signal is not overlapped with the (n-1) -th scanning signal, or processing for refreshing the video signal on the data signal line which has been written to the (n-1) -th scanning signal is performed. You have to stop the output to do it.
[0008]
Specifically, FIG. 20 is a circuit diagram, and FIG. 21 is a timing chart thereof. The operation will now be described. In FIG. 20, outputs of the shift register P1G are sequentially output in synchronization with the G clock signal GCK. When focusing on a certain n-th stage of the shift register P1G, the n-th stage (GSR _n ) Output (Q _n ) And (n-1) th stage (GSR _n-1 ) Output (Q _n-1 ) And NAND_G _n Using NOUT _n Get. This NOUT _n Are output at the same period as the scanning signal.
[0009]
As described above, the n-th scanning signal is refreshed so that the n-th scanning signal does not overlap with the (n-1) -th scanning signal or the video signal on the (n-1) -th data signal line has been written. In order to stop the output for the purpose of performing the precharge processing or the like, a scanning pulse width control signal GPWC is further input and NOUT _n And NOR_G _n Take the GL _n Get. This GL _n Are the scanning signal lines for driving the n-th scanning signal line. At this time, the pulse width control signal GPWC has twice the frequency of the G clock signal GCK.
[0010]
Note that the conventional shift register is constituted by a flip-flop circuit (D flip-flop). As shown in FIG. 22, a signal A (IN in the figure) is input from a D terminal, and the other terminal is When two clock signals CK and CKB are input from the controller, a signal B (OUT in the figure) is output.
[0011]
Here, in general, the power consumption of the electronic circuit increases in proportion to the square of the frequency, the load capacity, and the voltage. Therefore, for example, in a circuit connected to an image display device, such as a circuit that generates a video signal to the image display device, or in an image display device, the drive voltage tends to be further reduced in order to reduce power consumption. .
[0012]
For example, in a circuit using a single crystal silicon transistor, such as the above-described video signal generation circuit, the drive voltage is often set to, for example, 5 V, 3.3 V, or less.
[0013]
On the other hand, for example, in a circuit in which a polycrystalline silicon thin film transistor is used to secure a wide display area, such as a pixel, a data signal line driver circuit, or a scanning signal line driver circuit, a threshold voltage between substrates is used. May reach, for example, several volts (eg, 15 volts), and it is difficult to say that the drive voltage has been sufficiently reduced. Therefore, when an input signal lower than the drive voltage of the shift register is applied, the shift register is provided with a level shifter for boosting the input signal. In general, two types of signals having two phases are used as the input signals of the level shifter, and the two types of signals have a phase opposite to each other.
[0014]
More specifically, as shown in FIGS. 18 and 20, when each input signal having an amplitude of, for example, about 5 V is applied to the shift registers P1S and P1G, the upper two level shifters out of three in the figures are displayed. The LS boosts the clock signals SCK and GCK up to the drive voltage (15 V) of the shift registers P1S and P1G. Outputs of these level shifters LS are provided to flip-flops SSR constituting shift registers P1S and P1G. ₁ ~ SSR _x , GSR ₁ ~ GSR _x Is input to The shift registers P1S and P1G obtain the outputs of the shift registers P1S and P1G in synchronization with the output of the applied level shifter LS.
[0015]
[Problems to be solved by the invention]
However, in various circuits using the above-described conventional shift register, that is, for example, in a data signal line driving circuit, sampling signals do not overlap, and in a scanning signal line driving circuit, for example, scanning signals do not overlap in FIG. Alternatively, a logic circuit (NOR or the like) as shown in FIG. 20 is required, and the driving circuit becomes large.
[0016]
Further, since the pulse width control signals SPWC and GPWC have twice the frequency of the S clock signal SCK and the G clock signal GCK, the driving frequency increases.
[0017]
In the shift registers P1S and P1G, the clock signals SCK and SCKB (opposite phase of SCK), GCK and GCKB (opposite phase of GCK) are level-shifted and then supplied to flip-flops of each stage constituting the shift register. , Flip-flop SSR ₁ ~ SSR _x Distance and GSR ₁ ~ GSR _x The longer the distance becomes, the longer the transmission distance becomes, resulting in a problem that power consumption increases. Specifically, the capacity of the signal line for transmission increases as the transmission distance increases, so that the level shifter LS requires a large driving capability and increases power consumption.
[0018]
Further, when the capability of the level shifter LS is not sufficient, as in the case where the above-described drive circuit including the level shifter LS is formed using a polycrystalline silicon thin film transistor, in order to transmit a waveform without distortion, Since a buffer BUF having a large driving capability is required, power consumption is further increased.
[0019]
In recent years, there has been a demand for an image display device having a wider display screen, a higher definition, and a smaller area than the display area. Therefore, the frequency of the clock signal increases, and accordingly, the number of stages of the shift registers P1S and P1G increases. It is necessary to increase the number and to reduce the area of the driving circuit.
[0020]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object of the present invention is to enable a frame to be narrowed by simplification of a driving circuit, and to operate normally even when the amplitude of a clock signal is low, and to reduce power consumption. It is an object of the present invention to provide a low-power shift register and an image display device including the same.
[0021]
[Means for Solving the Problems]
In order to solve the above problem, a shift register according to the present invention includes a plurality of flip-flops operating in synchronization with a clock signal, and a level shifter for boosting the clock signal input to the flip-flop. In the shift register, the level shifter is the flip-flop. And one-to-one correspondence When n is an integer of 1 or more, the voltage is boosted by the (n + 1) th level shifter in the same width as the pulse width of the clock signal in accordance with the output signal of the nth stage flip-flop. The (n + 1) th stage the above The signal is input to the flip-flop and output as an output signal of the shift register.
[0022]
For example, for a plurality of flip-flops operating in synchronization with a clock signal, and for each of the plurality of flip-flops, when the clock signal has a voltage value lower than a power supply voltage, for each of the plurality of flip-flops, A level shifter for boosting the clock signal; and control means for controlling the operation of the level shifter. The control means of the (n + 1) -th stage responds to the output signal of the n-th stage of the plurality of flip-flops. By controlling the level shifter and boosting and inputting the clock signal, the (n + 1) -th flip-flop is operated, and a pulse having the same width as the pulse width of the clock signal is boosted and output.
[0023]
According to the above configuration, the output of the flip-flop that operates in synchronization with the clock signal can operate the level shifter that boosts the clock signal supplied to the next-stage flip-flop, and is provided in the shift register. Only a part of the level shifter can be operated. This boosted clock signal is output from the shift register (SL ₁ ), And the output has the same pulse width as the clock signal.
[0024]
Conventionally, a level shifter is provided outside a shift register, a clock signal is once boosted to a drive voltage, and supplied to a plurality of flip-flops constituting the shift register. In addition, a large buffer is provided so that the boosted clock signal does not cause rounding or delay due to the capacity of the transmission line, the gate capacity of the connected transistor, and the like. As described in the above conventional example, the power consumption increases by the square of power P = capacitance C × frequency f × voltage V, and the power consumption of the circuit becomes very large.
[0025]
On the other hand, according to the configuration of the present invention, a low-voltage clock signal is transmitted, a flip-flop is provided immediately after the level shifter, and only a part of the level shifter provided in the shift register operates. The power can be reduced.
[0026]
In addition, since a circuit for performing a logical operation (eg, NOR) is not required, an increase in the number of driving circuits can be reduced. In addition, a part of the output of the logical operation unit can be prevented from overlapping due to a delay of the signal (a delay of rising and falling of the signal) in the logical operation unit. In addition, since a special circuit for preventing output pulses from overlapping and a transmission line for a special signal (such as SPWC) are not required, the drive circuit can be significantly reduced in size.
[0027]
In addition, the shift register of the present invention is characterized in that, in addition to the above-described configuration, the level shifter includes a current-driven type booster in which an input switching element that applies a clock signal is always conductive during operation. And
[0028]
According to the above configuration, while the level shifter is operating, the input switching element of the level shifter is always conductive. Therefore, in addition to the effect of the above configuration, unlike a voltage-driven level shifter that conducts / cuts off the input switching element according to the level of the input signal, when the amplitude of the input signal is lower than the threshold voltage of the input switching element However, the level of the input signal can be shifted without any problem.
[0029]
Furthermore, the current-driven level shifter consumes more power than the voltage-driven level shifter because the input switching element is conducting during operation, but in this configuration, among the level shifters provided in the shift register, It operates only when the output signal of the flip-flop is active, and stops otherwise. Thus, in addition to the effect of the above configuration, even when the input signal is low, the level can be shifted and the power consumption can be significantly reduced.
[0030]
In the shift register of the present invention, in addition to the above configuration, an output signal of the flip-flop of the n-th stage is input to the booster of the (n + 1) -th level shifter. And The level at which the above input switching element shuts off of signal Is Thus, the level shifter is stopped.
[0031]
For example, the control means may stop the level shifter by giving a signal to the level which is cut off by the input switching element as an input signal to each of the boosting units.
[0032]
According to the above configuration, as an example, a case where the input switching element is a MOS transistor will be described. For example, when an input signal is applied to a gate, an input signal of a level that cuts off between a drain and a source is applied. When applied to the gate, the input switching element is shut off. When the input signal is applied to the source, the input switching element is cut off, for example, by applying substantially the same input signal as the drain.
[0033]
In any configuration, if the control means controls the level of the input signal to cut off the input switching element, the current-driven level shifter stops operating. Thus, in addition to the effect of the above configuration, the level shifter can be stopped, and the power consumption can be reduced by the amount of current flowing through the input switching element during the stop.
[0034]
In the shift register of the present invention, in addition to the above structure, the output signal of the flip-flop at the n-th stage stops power supply to the (n + 1) -th level shifter and stops the level shifter. It is characterized by:
[0035]
For example, the control means stops the power supply to each of the level shifters, and stops the level shifters.
[0036]
According to the above configuration, the control unit stops the power supply to each level shifter and stops the level shifter. Thus, in addition to the effect of the above configuration, the level shifter can be stopped, and the power consumption can be reduced by the power consumed by the level shifter during operation.
[0037]
Further, the shift register according to the present invention is characterized in that, in addition to the above configuration, the level shifter includes an output stabilizing means for maintaining an output voltage of a predetermined value when stopped.
[0038]
In general, if the output voltage of the level shifter becomes unstable while the level shifter is stopped, the operation of the flip-flop to which the level shifter is connected may be unstable.
[0039]
On the other hand, according to the configuration of the present invention, while the level shifter is stopped, the output voltage of the level shifter is maintained at a predetermined value by the output stabilizing means. As a result, in addition to the effect of the above configuration, malfunction of the flip-flop due to unstable output voltage can be prevented, and a shift register with more stable operation can be realized.
[0040]
In the shift register of the present invention, in addition to the above-described structure, the gate capacitance of a transistor to which a clock signal is input, provided in the (n + 1) -th level shifter, is the same as that of the n-th flip-flop. The clock signal is separated from the transmission line by the output signal.
[0041]
For example, the control means controls the gate capacitance of a transistor provided in the booster unit to which a clock signal is input, so as to disconnect the gate capacitance from the transmission line of the clock signal.
[0042]
Generally, an input signal to the level shifter is sent to each level shifter through a transmission line, but since the transmission line is arranged on a circuit via wiring other than the transmission line and an insulating film, the capacitance is determined by the overlapping portion. Bring it. Further, the capacity associated with the transmission line is not limited to this. That is, in the case of a MOS transistor, the input signal is input to the gate electrode of the transistor, but the gate of the transistor has a capacitance that is a gate capacitance, and the value increases according to the size of the transistor. Therefore, the capacity of the transmission line is constituted by the capacity of the overlapping portion of the wiring and the gate capacity of the transistor.
[0043]
In a circuit that boosts a low input voltage, such as a level shifter, it is often connected to the gate electrode of a relatively large transistor, so that the gate capacitance increases and the capacitance of the entire transmission line generally increases. Accordingly, in order to supply a signal from the outside, a large amount of power is required to drive the capacity of the transmission line, and the power consumption of the external circuit is increased.
[0044]
On the other hand, according to the configuration of the present invention, even when a plurality of level shifters are provided, the control means controls the input signals and supplies the input signals to the level shifters only when necessary. For this reason, even if the input signal is connected to the gate electrode of a relatively large transistor in the level shifter, it is separated from the gate electrode of a transistor that is not necessary. Therefore, in addition to the effect of the above configuration, the capacity of the transmission line of the input signal is reduced, so that large power is not required to drive the capacity of the transmission line, and it is possible to prevent the power consumption of the external circuit from increasing. .
[0045]
In addition, in addition to the above structure, when M is an integer of 2 or more, the shift register of the present invention uses M types of clock signals, and sequentially supplies (M−1) clock signals to the flip-flops. It is characterized by inputting every other time.
[0046]
For example, M (M ≧ 2) types of clock signals are sequentially input to the plurality of flip-flops every (M−1) clock signals.
[0047]
According to the above configuration, the frequency can be reduced by using a plurality of clock signals. When a clock signal is input from an external circuit, the frequency can be kept low. In addition to the effects of the above configuration, the voltage consumption of the external circuit can be further reduced.
[0048]
In addition, in addition to the above structure, the shift register of the present invention has a structure in which the M types of clock signals have a phase in which high-level periods do not overlap with each other and a phase in which low-level periods do not overlap with each other. It is characterized by having at least one of them.
[0049]
That is, the M types of clock signals have phases such that high-level periods do not overlap each other, or phases such that low-level periods do not overlap each other.
[0050]
According to the above configuration, the clock signal boosted by the level shifter becomes the output of the shift register, and the output has the same pulse width as the clock signal. Therefore, in addition to the effect of the above configuration, the boosted output signal and the adjacent boosted output signal can be obtained without overlapping.
[0051]
Further, in addition to the above configuration, the shift register of the present invention is characterized in that the duty ratio of each of the M types of clock signals is (100 × 1 / M)% or less.
[0052]
According to the above configuration, the clock signal boosted by the level shifter becomes the output of the shift register, and the output has the same pulse width as the clock signal. Therefore, in addition to the effect of the above configuration, the boosted output signal and the adjacent boosted output signal can be obtained without overlapping, and the pulse width can be arbitrarily changed.
[0053]
Here, the “duty ratio” indicates a time ratio between the active state and the inactive state of the signal waveform. Active is a state where a signal is acting, and inactive is a state where a signal is not acting. One cycle of the waveform is the sum of the active time and the inactive time. For example, a duty ratio of 40% indicates that the active time occupies 40% of one cycle. For example, when the signal waveform indicates high, the active state is set, and when the signal waveform indicates low, the active state is set inactive. Alternatively, depending on the circuit, the low period may be active.
[0054]
Further, in the shift register of the present invention, in addition to the above configuration, when the flip-flop is a set / reset flip-flop and i and k are integers of 1 or more, the (i + k × M) -th stage An output pulse is input to a reset terminal of the flip-flop at the i-th stage.
[0055]
According to the above configuration, in addition to the effect of the above configuration, the pulse width of the signal output from each flip-flop can be adjusted to a desired period.
[0056]
Here, the "set / reset type flip-flop" will be described below. Generally, a flip-flop is a circuit that transitions between two stable states each time a signal is applied at a certain timing, and holds that state when the signal is not input. For example, the set / reset type flip-flop changes its output to a high state by an input set signal, and keeps its output state even when the set signal becomes inactive. Thereafter, when the set signal is inactive and the reset signal becomes active, the output is set to a low state, and even if the reset signal becomes inactive, the state is maintained until the set signal becomes active.
[0057]
Further, in the shift register of the present invention, in addition to the above configuration, when the flip-flop is a set / reset flip-flop and i and k are integers of 1 or more, the (i + k × M) -th stage An output signal of the flip-flop is input to a reset terminal of the i-th flip-flop.
[0058]
According to the above configuration, in addition to the effect of the above configuration, the pulse width of the signal output from each flip-flop can be adjusted to a desired period.
[0059]
Further, unlike using the output pulse of the shift register as the reset signal, by using the output of the flip-flop as the reset signal, an increase in the load of the output pulse of the shift register can be suppressed.
[0060]
Further, the image display device of the present invention, A plurality of data signal lines, a plurality of scanning signal lines respectively intersecting with the plurality of data signal lines, and a plurality of pixels arranged in a portion surrounded by the data signal lines and the scanning signal lines A display unit that displays an image on the pixel by transmitting a data signal for image display to each pixel from each data signal line in synchronization with a scanning signal supplied from each scanning signal line, A scanning signal line driving circuit for sequentially applying scanning signals at mutually different timings to the respective scanning signal lines in synchronization with a first clock having a predetermined period, and sequentially applying the scanning signal in synchronization with a second clock having a predetermined period. A data signal line drive for extracting a data signal to each pixel of the scanning signal line to which the scanning signal is applied from a video signal indicating a display state of each pixel and outputting the data signal to each data signal line And at least one of the data signal line driving circuit and the scanning signal line driving circuit uses the first or second clock signal as the clock signal. It is characterized in that it comprises a shift register Zureka.
[0061]
For example, the scanning signal line driving circuit sequentially outputs scanning signals to the plurality of scanning signal lines in synchronization with a predetermined timing signal. Further, the data signal line drive circuit sequentially outputs video signals to the plurality of data signal lines in synchronization with a predetermined timing signal.
[0062]
Generally, in an image display device, as the number of data signal lines or the number of scanning signal lines increases, the number of flip-flops for generating timing for each signal line increases, and the The distance becomes longer. On the other hand, in the shift register of each configuration described above, even when the driving capability of the level shifter is small and the distance between both ends of the flip-flop is long, the buffer can be reduced and the power consumption can be reduced. Therefore, by providing at least one of the data signal line driving circuit and the scanning signal line driving circuit with the shift register having each of the above-described configurations, power consumption is reduced, and the circuit scale of the shift register is reduced. Can be narrowed.
[0063]
Further, in the image display device of the present invention, in addition to the above structure, at least one of the data signal line driver circuit and the scanning signal line driver circuit is formed over the same substrate as the pixel. .
[0064]
According to the above configuration, at least one of the data signal line driving circuit and the scanning signal line driving circuit is formed on the same substrate as the pixels. Therefore, the wiring between the data signal line driving circuit and each pixel or the wiring between the scanning signal line and each pixel is provided on the substrate and does not need to be out of the substrate. As a result, even if the number of data signal lines or the number of scanning signal lines increases, the number of signal lines extending out of the substrate does not change, and there is no need to assemble.
[0065]
For example, the data signal line driving circuit, the scanning signal line driving circuit, and each pixel are formed on the same substrate. As a result, the data signal line driving circuit, the scanning signal line driving circuit, and each pixel are formed on the same substrate, the wiring between the data signal line driving circuit and each pixel, and the scanning signal line. The wiring between each pixel is arranged on the substrate, and does not need to go outside the substrate. As a result, even if the number of data signal lines and the number of scanning signal lines increase, the number of signal lines extending out of the substrate does not change, and there is no need to assemble.
[0066]
Therefore, in addition to the effects of the above-described configuration, it is possible to reduce labor in manufacturing, prevent an undesired increase in capacitance of each signal line, and prevent a reduction in the degree of integration.
[0067]
Further, the image display device of the present invention is characterized in that, in addition to the above configuration, the data signal line driving circuit, the scanning signal line driving circuit, and each pixel include a switching element formed of a polycrystalline silicon thin film transistor. I have.
[0068]
That is, each of the data signal line driving circuit, the scanning signal line driving circuit, and each switching element constituting each pixel is formed of a polycrystalline silicon thin film transistor.
[0069]
In general, a polycrystalline silicon thin film has a larger display area than monocrystalline silicon, but a polycrystalline silicon transistor has inferior transistor characteristics such as mobility and threshold value as compared with a monocrystalline silicon transistor. ing. Therefore, when each circuit is manufactured using a single crystal silicon transistor, it is difficult to increase the display area. On the other hand, when each circuit is manufactured using a polycrystalline silicon thin film transistor, the driving capability of each circuit is reduced. Further, when both drive circuits and pixels are formed on different substrates, it is necessary to connect the two substrates with each signal line, which is troublesome at the time of manufacturing and increases the capacitance of each signal line. .
[0070]
On the other hand, according to the configuration of the present invention, each of the data signal line driving circuit, the scanning signal line driving circuit, and each pixel includes a switching element formed of a polycrystalline silicon thin film transistor. Therefore, in addition to the effect of the above configuration, the display area can be easily enlarged. Furthermore, since it can be easily formed on the same substrate, the labor and the capacity of each signal line at the time of manufacturing can be reduced.
[0071]
In addition, since the shift register is used, the frame can be narrowed by reducing the circuit scale, and the power consumption can be reduced even when the shift register is controlled by providing a level shifter using a low-amplitude clock signal. Can be realized.
[0072]
Further, in addition to the above configuration, the image display device of the present invention includes the data signal line driving circuit, the scanning signal line driving circuit, and a switching element in which each pixel is manufactured at a process temperature of 600 ° C. or lower. It is characterized by:
[0073]
That is, the data signal line driving circuit, the scanning signal line driving circuit, and the switch elements constituting each pixel are all manufactured at a process temperature of 600 ° C. or less.
[0074]
According to the above configuration, since the process temperature of the switching elements is set to 600 ° C. or lower, a normal inexpensive glass substrate (glass substrate having a strain point of 600 ° C. or lower) is used as a substrate for each switching element. Also, no warping or bending due to the process above the strain point occurs. As a result, in addition to the effects of the above configuration, an image display device that is easier to mount and has a larger display area can be realized.
[0075]
BEST MODE FOR CARRYING OUT THE INVENTION
[Embodiment 1]
One embodiment of the present invention will be described below with reference to FIGS. Although the present invention can be widely applied to a shift register, a case where the present invention is applied to an image display device will be described as a preferable example.
[0076]
The shift register according to this embodiment is preferably used, for example, for a driving circuit of an image display device, and can reduce the size of the driving circuit. Even when the amplitude of the clock input signal is lower than the driving voltage, the pulse width of the clock signal can be reduced. , The pulse width of the output signal of the shift register can be arbitrarily changed.
[0077]
As shown in FIG. 2, an image display device 101 according to the present embodiment includes a display unit 102 having pixels PIX arranged in a matrix, a data signal line driving circuit 103 for driving each pixel PIX, and a scanning signal line driving circuit. When the control circuit 105 generates a video signal DAT indicating the display state of each pixel PIX, an image can be displayed based on the video signal DAT.
[0078]
The display unit 102 and the two driving circuits 103 and 104 are provided on the same glass substrate in order to reduce labor and wiring capacity during manufacturing. In addition, in order to integrate more pixels PIX and to increase the display area, each of the switching units provided in the display unit 102 and both of the driving circuits 103 and 104 for controlling on / off of conduction of each signal is provided. Each of the elements is composed of a polycrystalline silicon thin film transistor formed on a glass substrate. Further, even when a normal glass substrate (a glass substrate having a strain point of 600 ° C. or lower) is used, the polycrystalline silicon transistor is formed at a temperature of 600 ° C. or lower so that warping or bending due to a process at or above the strain point does not occur. Manufactured at process temperature.
[0079]
Here, the display unit 102 has n data signal lines SL ₁ ~ SL _n And each data signal line SL ₁ ~ SL _n Scanning signal lines GL crossing each other ₁ ~ GL _m And Hereinafter, unless otherwise specified, the data signal line SL ₁ ~ SL _n Output signal is also SL ₁ ~ SL _n Shall be referred to as The same applies to the scanning signal lines. Assuming that any positive integer equal to or less than n is i and any positive integer equal to or less than m is j, the data signal line SL _i And GL _j And a pixel PIX (i, j) is provided for each combination of the two data signal lines SL adjacent to each other. _i , SL _{i + 1} , And GL _j , GL _{j + 1} It is arranged in the part surrounded by.
[0080]
On the other hand, in the pixel PIX (i, j), for example, as shown in FIG. _j To the data signal line SL _i And a pixel capacitor Cp having one electrode connected to the source of the field-effect transistor SW. The other end of the pixel capacitance Cp is connected to a common electrode line common to all the pixels PIX. The pixel capacitance Cp includes a liquid crystal capacitance CL and an auxiliary capacitance Cs added as needed.
[0081]
In the pixel PIX (i, j), the scanning signal line GL _j Is selected, the field effect transistor SW conducts, and the data signal line SL _i Is applied to the pixel capacitance Cp. Here, the transmittance or the reflectance of the liquid crystal changes according to the voltage applied to the liquid crystal capacitance CL. Therefore, the scanning signal line GL _j And the data signal line SL _i If a signal corresponding to the video data is applied to the pixel PIX (i, j), the display state of the pixel PIX (i, j) can be changed in accordance with the video data.
[0082]
In the image display device 101 shown in FIG. 2, the scanning signal line driving circuit 104 selects the scanning signal line GL, and the video data to the pixel PIX corresponding to the selected combination of the scanning signal line GL and the data signal line SL is displayed. Are output to the respective data signal lines SL by the data signal line drive circuit 103.
[0083]
Thereby, the respective video data is written to the pixels PIX connected to the scanning signal line GL. Further, the scanning signal line driving circuit 104 sequentially selects the scanning signal lines GL, and the data signal line driving circuit 103 outputs video data to the data signal lines SL. As a result, the respective video data is written to all the pixels PIX of the display unit 102.
[0084]
Here, between the control circuit 105 and the data signal line driving circuit 103, video data to each pixel PIX is transmitted in a time-division manner as a video signal DAT, and the data signal line driving circuit 103 A clock signal SCK having a duty cycle of less than 50% (a high period is shorter than a low period in this embodiment) in a predetermined cycle ₁ And a clock signal SCK having a phase difference of 180 ° ₂ And each video data is extracted from the video signal DAT at a timing based on the start signal SSP. The clock signal SCK ₁ , SCK ₂ In addition, SCK, which is an inverted signal obtained by inverting these phases, ₁ B, SCK ₂ B is also input from the control circuit 105 to the data signal line drive circuit 103. Further, SSPB, which is an inverted signal obtained by inverting the phase of the start signal SSP, is also input from the control circuit 105 to the data signal line driving circuit 103.
[0085]
More specifically, the data signal line driving circuit 103 performs (1) the clock signal SCK ₁ And clock signal SCK ₂ The start signal SSP is input in synchronization with the rising edge of the clock signal, and the pulses corresponding to the half cycle of the clock are sequentially output while being shifted. ₁ ~ SL _n And (2) each output signal SL ₁ ~ SL _n And a sampling unit 103b for extracting video data from the video signal DAT at the timing shown by.
[0086]
Similarly, the scanning signal drive circuit 104 outputs the clock signal GCK ₁ , GCK ₂ The start signal GSP of the scanning signal is input in synchronization with the scanning signal, and the pulse corresponding to the half cycle of the clock is sequentially output while being shifted. Line GL ₁ ~ GL _m And a shift register 104a for outputting to The clock signal GCK ₁ , GCK ₂ In addition, GCK which is an inverted signal of ₁ B, GCK ₂ B is also input from the control circuit 105 to the scanning signal drive circuit 104.
[0087]
Here, in the image display device 101 according to the present embodiment, the display unit 102 and both the driving circuits 103 and 104 are formed of polycrystalline silicon thin film transistors, and the driving voltage Vcc of the display unit 102 and the driving circuits 103 and 104 is , For example, about 15V. On the other hand, the control circuit 105 is formed of a single-crystal silicon transistor on a different substrate from the circuits 102, 103, and 104, and has a drive voltage of, for example, 5 V or less. It is set to a lower value. Although the circuits 102, 103, 104 and the control circuit 105 are formed on different substrates, the number of signals transmitted between them is limited by the number of signals between the circuits 102, 103, 104. , For example, the video signal DAT, the start signal SSP, or the clock signal SCK. ₁ , SCK ₂ (GCK ₁ , GCK ₂ ). Further, since the control circuit 105 is formed of a single-crystal silicon transistor, it is easy to secure a sufficient driving capability. Therefore, even if they are formed on different substrates, an increase in labor and wiring capacity or power consumption during manufacturing is suppressed to a level that does not cause a problem.
[0088]
Here, in the present embodiment, the shift register 103a shown in FIG. 1 is used as the shift register 103a. In the following, the number L (m) of stages of the shift register is referred to by n, and the output signal is SL. ₁ ~ SL _n Called.
[0089]
Specifically, the shift register 1 has an n-stage set / reset flip-flop (SR flip-flop) F ₁ , ..., F _n And dummy SR flip-flop F _x And a clock signal SCK supplied from the control circuit 105 and having an amplitude smaller than the drive voltage Vcc. ₁ , SCK ₂ Shifter LS that boosts the voltage and inputs it to each SR flip-flop ₁ ,…, LS _n , LS _x , And a start signal level shifter 14 for boosting the start signal SSP.
[0090]
In the present embodiment, each level shifter LS in the level shifter unit 13 ₁ ,... Represent each SR flip-flop F ₁ ,... Are provided in one-to-one correspondence, and as described later, a clock signal SCK is provided. ₁ , SCK ₂ Is configured as a current-driven level shifter so that the voltage can be boosted without any trouble even when the amplitude of the signal is smaller than the drive voltage Vcc. Each level shifter controls the clock signal SCK while the control signal ENA instructs the operation. ₁ Or SCK ₂ , The boosted clock signal can be applied to the corresponding SR flip-flop (referred to as F). Further, each level shifter can stop the application of the clock signal to the corresponding SR flip-flop F by stopping the operation itself while the control signal ENA instructs the operation stop. By cutting off the input switching element, the power consumption of the level shifter 13 caused by the through current can be reduced.
[0091]
On the other hand, the flip-flop unit 12 outputs the start signal SSP having a one-clock cycle width to the clock signal SCK. ₁ , SCK ₂ Is transmitted to the next stage every time the signal rises. Specifically, the level shifter LS is determined by the output Q of the preceding stage (the first stage is SSP). ₁ , LS ₂ , LS _x Of which (LS at the first stage ₁ ) Works and SCK ₁ Or SCK ₂ (In the first stage, SCK ₁ ) Is the inversion section INV ₁ , INV ₂ , ..., INV _n , ..., INV _x (In the first stage, INVS ₁ ), An SR flip-flop (F in the first stage) corresponding to the set signal S of negative logic ₁ ) And the output of the shift register 1 (SL at the first stage). ₁ ). SR flip-flop F ₁ Output signal Q ₁ Is the next level shifter LS ₂ ENA to operate ₁ Is applied. Further, each SR flip-flop F _n Among the set signals to the subsequent SR flip-flop, the shift register output SL _n A signal delayed by a pulse width to be transmitted is applied as a reset signal R.
[0092]
In this embodiment, since a pulse having one clock cycle width is transmitted, a signal delayed by one clock cycle, that is, the level shifter LS two stages later _{n + 2} (Eg LS ₁ LS for ₃ ), The output signal SL of the shift register 1 _{n + 2} Is a flip-flop F _n Is applied as a positive logic reset signal.
[0093]
Also, the odd-numbered stage SR flip-flop F ₁ , F ₃ , ... are clock signals SCK ₁ Of the odd-numbered stages so that the rising edge of ₁ , LS ₃ ,... Include the clock signal SCK ₁ Is entered. On the other hand, even-numbered level shifters LS ₂ , LS ₄ ,... Have even-numbered SR flip-flops F ₂ , ... are clock signals SCK ₂ SCK as set at the rising edge of ₂ Is applied.
[0094]
In the shift register according to the present embodiment, as shown in FIG. 1, the level shifter LS is used as a dummy for the last stage (the next stage after the nth stage). _x , Flip-flop F _x Is provided. And the level shifter LS _x Output S _x Is the n-th stage flip-flop F _n Of the final stage flip-flop F _x Of the flip-flop F _x Own output Q _x Is input. Therefore, the last-stage flip-flop F _x Is set to output signal Q _x Occurs at the same time as resetting, and the output signal Q _x Is as shown in FIG. 4 described later. Note that the output signal S _x Is the n-th stage flip-flop F _n Of the final stage of the flip-flop F _x Output signal Q _x Is the n-th stage flip-flop F _n May be configured to be input to the reset terminal.
[0095]
Next, the operation will be specifically described with reference to the timing chart shown in FIG. Here, when M is an integer of 2 or more, M types of clock signals are used, and each clock signal is sequentially input to the above-mentioned plurality of flip-flops at every (M−1) number. Here, it is assumed that M = 2. Also, here, an inverted signal SCK of each timing signal ₁ B, SCK ₂ B is not shown.
[0096]
According to the above configuration, as shown in FIG. 4, while the start signal SSP is being pulse-inputted, the level shifter LS in the first stage is ₁ Operates, and the clock signal SCK after boosting ₁ (SCK ₁ a) to the SR flip-flop F ₁ At the same time as the output signal SL of the shift register. ₁ It becomes. Thereby, the SR flip-flop F ₁ Is set when the clock signal rises after the start of the pulse input, and the output Q ₁ To high.
[0097]
Q above ₁ Is the control signal ENA ₁ As the second-stage level shifter LS ₂ Is applied to the terminal ENA. Thereby, the level shifter LS ₂ Is the SR flip-flop F ₁ Is pulse output (ENA ₁ = Q ₁ Is high level), the clock signal SCK is output from the terminal OUT. ₂ (More precisely, the SCK obtained by boosting it ₂ Output a). Thereby, the SR flip-flop F ₂ Is the output Q of the previous stage ₁ After the clock becomes high level, the clock SCK ₂ Is set at the time of the first fall, and the output Q ₂ To high level. Also, SCK ₂ a is the output signal SL of the shift register ₂ Is output as
[0098]
Here, assuming that an integer from 1 to n is i, each SR flip-flop output signal Q _i Is the next level shifter LS _{i + 1} To the control signal ENA _i , The second and subsequent SR flip-flops F _{i + 1} Is the output Q of the previous stage _i Than SCK ₁ And SCK ₂ Output Q delayed by the phase difference _{i + 1} Is output.
[0099]
On the other hand, shift register F _i The level shifter LS after two stages _{i + 2} Is applied as a reset signal R. Therefore, each output Q _i Becomes high level for one clock cycle, and then changes to low level. As a result, the flip-flop unit 12 outputs the start signal SSP having a one-clock cycle width to the clock signal SCK. ₁ And SCK ₂ Can be transmitted to the next stage every time the signal rises.
[0100]
Here, each level shifter (LS ₁ , LS ₂ ,...) Are provided for each SR flip-flop. Therefore, even when the number of stages of the SR flip-flop is large, the clock signal SCK is generated by a single level shifter. ₁ Or SCK ₂ The distance between the level shifter and the flip-flop corresponding to each other can be reduced as compared with the case where the voltage is applied to all the flip-flops after boosting. Therefore, boosted clock signal SCK ₁ a or SCK ₂ The transmission distance a can be shortened, and the load capacity of each level shifter can be reduced. Further, since the load capacitance is small, there is no need to provide a buffer even when it is difficult to ensure sufficient driving capability of the level shifter, for example, when the level shifter is formed of a polycrystalline silicon thin film transistor. . As a result, power consumption of the shift register can be reduced. Also, like the pulse width control signal SPWC described in the conventional example, SCK ₁ Since there is no need for a signal having a frequency twice as high as that of the above, power consumption can be reduced from this point as well.
[0101]
Also, the start signal SSP and the output Q _i-1 Is low, each SR flip-flop F _i Does not require a clock signal input, the level shifter LS _i Has stopped working. In this state, since the clock signal is not driven, power consumption required for driving does not occur. Further, as described later, the power supply itself to the booster 13a (see FIG. 7) provided in each level shifter is stopped, and the input switching elements (P11 and P12 described later) (see FIG. 7) are shut off. And no through current flows. Therefore, power is consumed only by the active level shifter despite the fact that a large number (n) of current driven type level shifters are provided. As a result, power consumption of the shift register can be significantly reduced.
[0102]
Here, the i-th stage (2 ≦ i ≦ n) SR flip-flop F _i Output "Q _i Preceding stage SR flip-flop F _i-1 Output is "Q _i-1 ”, The start signal SSP is supplied to the first-stage SR flip-flop F for convenience of explanation. ₁ Output Q of the previous stage ₀ In other words, the level shifter LS according to the present embodiment _i (1 ≦ i ≦ n) corresponds to the SR flip-flop F _i During which a clock signal is required, that is, the output Q _i-1 Starts the pulse output from the SR flip-flop F _i Is set as the output Q of the previous stage. _i-1 It is determined based on only As a result, the output Q of the preceding stage _i-1 , Each level shifter LS _i Can be controlled, and the circuit configuration of the shift register can be simplified as compared with the case where a circuit for generating a new control signal is provided.
[0103]
Further, in the present embodiment, each level shifter LS _i Is stopped, each SR flip-flop F _i The clock input to is blocked. Therefore, the level shifter LS _i Apart from this, the start signal SSP can be transmitted correctly without providing a switch for conducting according to the necessity of clock input.
[0104]
Here, in the SR flip-flop, for example, as shown in FIG. 5, a P-type MOS transistor P1, N-type MOS transistors N2, and N3 are connected in series between a drive voltage Vcc and a ground level. The negative logic signal S is applied to the gates of the transistors P1 and N3. Further, a positive logic reset signal R is applied to the gate of the transistor N2. Further, the drain potentials of the transistors P1 and N2 connected to each other are equal to the inverter INV. ₁ , INV ₂ And output as an output signal Q.
[0105]
On the other hand, between the drive voltage Vcc and the ground level, there are further provided P-type MOS transistors P4 and P5 and N-type MOS transistors N6 and N7 connected in series, respectively.
[0106]
The drains of the transistors P6 and N6 are connected to the inverter INV. ₁ And the gates of both transistors P5 and N6 are connected to the inverter INV ₁ Connected to the output. Further, a reset signal R is applied to the transistor P4, and a set signal S is applied to the transistor N7.
[0107]
The above SR flip-flop F ₁ Then, as shown in FIG. 6, when the set signal S changes to active (low level) while the reset signal R is inactive (low level), the transistor P1 conducts, and the inverter INV ₁ Input is changed to high level. Thereby, the SR flip-flop F ₁ Output signal Q changes to high level.
[0108]
In this state, the reset signal R and the inverter INV ₁ , The transistors P4 and P5 conduct. Further, the reset signal R and the inverter INV ₁ , The transistors N2 and N6 are cut off. Thereby, even if the set signal S changes to inactive, the inverter INV ₁ Is maintained at a high level, and the output signal Q is maintained at a high level.
[0109]
Thereafter, when the reset signal R becomes active, the transistor P4 is turned off and the transistor N2 is turned on. Here, since the set signal S remains inactive, the transistor P1 is turned off and the transistor N3 is turned on. Therefore, the inverter INV ₁ Is driven to low level, and the output signal Q changes to low level.
[0110]
On the other hand, the level shifter according to the present embodiment, for example, as shown in FIG. ₁ Or SCK ₂ Unit 13a for level-shifting the clock signal, a power supply control unit 13b for shutting off the power supply to the booster unit 13a during the stop period when the supply of the clock signal is unnecessary, and the booster unit 13a and the clock signal being transmitted during the stop period. An input control unit 13c as a switch for shutting off the input signal line, and an input signal control unit 13d as an input switching element cutoff control unit for cutting off the input switching elements (P11, P12) of the booster unit 13a during the suspension period. And an output stabilizing unit (output stabilizing means) 13c for maintaining the output of the boosting unit 13a at a predetermined value during the suspension period.
[0111]
The booster 13a supplies, as a differential input pair of an input stage, P-type MOS transistors P11 and P12 whose sources are connected to each other as input switching elements, and a predetermined current to the sources of both transistors P11 and P12. Current source Ic, an N-type MOS transistor N13 / N14 which constitutes a current mirror circuit and serves as an active load of both transistors P11 and P12, and a transistor P15 having a CMOS structure for amplifying the output of a differential input pair.・ N16 is provided.
[0112]
The gate of the transistor P11 has a clock signal SCK via a transistor N31 described later. ₁ Is input to the gate of the transistor P12 via a transistor N33, which will be described later. ₁ Inverted signal SCK of ₁ B (SCK ₁ Bar) is entered. The gates of the transistors N13 and N14 are connected to each other, and further connected to the drains of the transistors P11 and N13. On the other hand, the drains of the transistors P12 and N14 connected to each other are connected to the gates of the transistors P15 and N16. The sources of the transistors N13 and N14 are grounded via the N-type MOS transistor N21 as the power supply controller 13b.
[0113]
On the other hand, in the input control section 13c on the transistor P11 side, an N-type MOS transistor N31 is provided between the clock signal and the gate of the transistor P11. In the input signal control unit 13d on the transistor P11 side, a P-type MOS transistor P32 is provided between the gate of the transistor P11 and the drive voltage Vcc. Similarly, the inverted signal SCK of the clock signal is supplied to the gate of the transistor P12 via the transistor N33 as the input control unit 13c. ₁ B (SCK ₂ B) is applied, and the drive voltage Vcc is applied via the transistor P34 as the input signal control unit 13d.
[0114]
The output stabilizing unit 113e is configured to stabilize the output voltage OUT of the level shifter unit 13 during the suspension period to the ground level. A P-type MOS transistor is provided between the driving voltage Vcc and the gates of the transistors P15 and N16. P41 is provided.
[0115]
In the present embodiment, the control signal ENA is set to indicate the operation of the level shifter unit 13 when it is at the high level. Therefore, the control signal ENA is applied to the gates of the transistors N21, N31, N33, P32, P34, and P41.
[0116]
In the level shifter unit 13 having the above configuration, when the control signal ENA indicates an operation (high level), the transistors N21, N31, and N33 are turned on and the transistors P32, P34, and P41 are turned off. In this state, the current of the constant current source Ic flows through the transistors P11 and N13 or the transistors P12 and N14, and further flows through the transistor N21. The gates of the transistors P11 and P12 have a clock signal SCK. ₁ , SCK ₂ Or the inverted signal SCK of the clock signal ₁ B ・ SCK ₂ B is applied. As a result, a current flows through both transistors P11 and P12 in an amount corresponding to the ratio between the respective gate-source voltages. On the other hand, since the transistors N13 and N14 work as active loads, the voltage at the connection point of the transistors P12 and N14 is ₁ , SCK ₂ , SCK ₁ B, SCK ₂ The voltage corresponds to the voltage level difference of B. This voltage becomes the gate voltage of the CMOS transistors P15 and N16, is power-amplified by both transistors P15 and N16, and is output as the output voltage OUT.
[0117]
The level shifter section 13 receives the clock signal SCK. ₁ , SCK ₂ Unlike the configuration in which the transistors P11 and P12 of the input stage are switched between conduction and cut-off, that is, the voltage-driven type, the transistors P11 and P12 in the input stage are current-driven in which the transistors P11 and P12 always conduct during operation, By dividing the current of the constant current source Ic according to the ratio of the voltage between the sources, the clock signal SCK ₁ , SCK ₂ Of the clock signal SCK without any problem even if the amplitude of the clock signal SCK is lower than the threshold value of the transistors P11 and P12 in the input stage. ₁ , SCK ₂ Can be level shifted.
[0118]
As a result, as shown in FIG. 4, each level shifter controls the corresponding control signal ENA. _i-1 That is, Q _i-1 While the clock signal SCK is high level ₁ , SCK ₂ The clock signal SCK whose amplitude is lower than the drive voltage Vcc (for example, about 5 V) ₁ , SCK ₂ And the output signal OUT whose amplitude has been boosted to the drive voltage Vcc (eg, about 15 V), that is, the i-th data signal line SL of the shift register. _i Output signal (SL _i ) Can be output.
[0119]
Conversely, the control signal ENA _i Indicates that the operation is stopped (at a low level), the current flowing from the constant current source Ic via the transistors P11 and N13 or the transistors P12 and N14 is cut off by the transistor N21. In this state, current supply from the constant current source Ic is stopped by the transistor N21, so that power consumption due to the current can be reduced. Further, in this state, no current is supplied to both transistors P11 and P12, and therefore, both transistors P11 and P12 cannot operate as a differential input pair. The potential cannot be determined.
[0120]
Further, in this state, the transistors N31 and N33 of each input control unit 13c are shut off. Thereby, the clock signal SCK ₁ , SCK ₂ Is separated from the gates of the transistors P11 and P12 in the input stage, and the gate capacitance serving as the load capacitance of the signal line is limited to that of the active level shifter. As a result, despite the fact that a plurality of level shifters are connected to the signal line, the load capacity of the signal line can be reduced, and the clock signal SCK as in the control circuit 105 shown in FIG. ₁ , SCK ₂ , SCK ₁ B, SCK ₂ The power consumption of the circuit for driving B can be reduced.
[0121]
In addition, since the transistors P32 and P34 of each input signal control unit 13d conduct while the operation is stopped, the gate voltages of the transistors P11 and P12 both become the driving voltage Vcc, and the transistors P11 and P12 are cut off. Thus, similarly to the case where the transistor N21 is turned off, the current consumption can be reduced by the current output from the constant current source Ic. In this state, since the transistors P11 and P12 cannot operate as a differential input pair, the potential of the output terminal cannot be determined.
[0122]
In addition, when the control signal ENA indicates that the operation is stopped, the transistor P41 of the output stabilizing unit 13e is further turned on. As a result, the output terminal, that is, the gate potential of the CMOS transistors P15 and N16 becomes the drive voltage Vcc, and the output voltage OUT becomes the low level. As a result, as shown in FIG. _i-1 That is, Q _i-1 Indicates that the operation is stopped, the output voltage OUT of the level shifter, that is, the output signal SL of the shift register _i Are kept at a low level regardless of the clock signal. As a result, unlike the case where the output voltage OUT is undefined while the level shifter is stopped, malfunction of the SR flip-flop can be prevented, and a shift register that can operate stably can be realized.
[0123]
In the example of FIG. 1 described above, when the flip-flops of a plurality of stages are set / reset flip-flops and i and k are integers of 1 or more, the output pulse of the (i + k × M) -th stage is This is input to the reset terminal of the flip-flop, where M = 2 and k = 1. Next, an example where M = 2 and k = 2 will be described. An example of a circuit diagram at this time is shown in FIGS. 8 and 9, and a timing chart is shown in FIG. FIG. 9 is a portion following the right side of FIG. That is, FIG. 8 shows the first stage of the shift register, and FIG. 9 shows the last stage of the shift register. As shown in these figures, for example, the output pulse SL of the fifth stage ₅ Is the first stage flip-flop F ₁ Is used as a reset signal for In the example where M = 2 and k = 1, the output pulse is output only once in each signal line. In the example where M = 2 and k = 2, two output pulses are obtained in each signal line. be able to. Thereby, in the data signal line driving circuit, an effect equivalent to the precharge can be obtained.
[0124]
That is, in one horizontal period inversion drive (1H inversion drive), which is one of the voltage application methods to the liquid crystal, the video data to be sampled is sampled at the timing of the second output pulse of the two output pulses. Sampling is performed on the source bus line. The potential of the source bus line before being sampled by the first output pulse has a potential having a polarity opposite to that of the video data sampled by the second output pulse. The sampling with the first output pulse is performed by sampling a potential having the same polarity as the potential of the video data sampled with the second output pulse on the source bus line, that is, a potential sampled on the source bus line two immediately before. It becomes. Therefore, by such pulse width control (pulse control), it is possible to charge desired video data to the source bus line, rather than to charge the source bus line having the opposite polarity with only one output pulse. Becomes easier.
[0125]
Here, the precharge will be described. In the data signal line driving circuit, an output pulse is input to a sampling unit, and video data is sampled on a source bus line in accordance with the output pulse. That is, the potential of the video data is charged to the capacity of the source bus line. At this time, if the capacity of the sampling unit is low, a desired potential may not be charged. In particular, in the case of a liquid crystal display device, an alternating potential is used in order to prevent deterioration of the liquid crystal, so that the amplitude of the potential is large. By using this AC potential, polarity inversion such as one horizontal period inversion (1H inversion, also known as gate inversion), frame inversion, dot inversion, and source inversion are performed. The purpose of using the AC potential is to charge alternately a positive polarity and a negative polarity for each frame when focusing on a certain pixel. For this reason, the charging capacity required for the sampling unit is high. However, since the image display device is required to have high definition and a narrow frame, the sampling time and the size of the sampling unit are also limited. On the other hand, conventionally, a precharge circuit is provided on the opposite side of the display panel via the source bus line in the data signal line drive circuit, or the data signal line drive circuit is driven by a separately required control signal. Before sampling video data, for example, by providing a precharge function, precharge is performed to charge an arbitrary potential having a polarity to be sampled next.
[0126]
In this example, as described above, k is 2 or more, and k or a plurality of output pulses are output on each signal line. The output of a plurality of output pulses means that the operation time of the circuit receiving the output pulse increases, which has substantially the same effect as the increase in the pulse width of the output pulse. .
[0127]
In the example of FIG. 9 described above, the last signal that becomes valid is SL _n And SL _n To output a dummy flip-flop F _x , F _{x + 1} , F _{x + 2} And dummy level shifter LS _x , LS _{x + 1} , LS _{x + 2} Is used. At this time, the last-stage flip-flop F _{x + 2} Reset with its own output. LS _{x + 2} Output is INVS _{x + 2} Through F _{x + 2} , And F _n-1 , F _n Reset signal. Also, using this signal, a dummy flip-flop F _x , F _{x + 1} Also reset.
[0128]
Note that, instead of the above-described FIG. 9, a configuration as shown in FIG. 11 is also possible. The part shown in FIG. 8 is common. The timing chart at this time is as shown in FIG. In this example, the last-stage flip-flop F _{x + 2} And the final level shifter LS _{x + 2} Are used as reset signals, and the same operation as in FIG. 9 can be performed in this case.
[0129]
In the examples of FIGS. 1 and 8 to 12 described above, when the flip-flops of a plurality of stages are set / reset flip-flops and i and k are integers of 1 or more, the output pulse of the (i + k × M) -th stage Is input to the reset terminal of the flip-flop in the i-th stage. Unlike these examples, the output signal of the (i + k × M) -th stage (k ≧ 1) of the plurality of flip-flops may be input to the reset terminal of the i-th flip-flop. it can. An example of a circuit diagram at this time is shown in FIG. 13, and a timing chart is shown in FIG. As shown in these figures, for example, the output signal Q of the third-stage flip-flop ₃ (ENA ₃ ) Is the first-stage flip-flop F ₁ Is used as a reset signal for In this example, M = 2 and k = 1, but k may be 2 or more as described above.
[0130]
Even with such a configuration, the same effects as those in the examples of FIGS. 1 and 8 to 12 can be obtained. Also, unlike these examples, the load of the shift register output pulse can be reduced by using the output of the flip-flop as the reset signal of the flip-flop instead of using the output pulse of the shift register as the reset signal of the flip-flop. Will be possible.
[0131]
[Embodiment 2]
The following will describe another embodiment of the present invention with reference to FIGS. For the sake of convenience, members having the same functions as those shown in the drawings of the above-described embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0132]
In this embodiment, a case where the present invention is used for a scanning signal line driver circuit will be described with reference to FIGS. FIG. 15 shows the scanning signal line driving circuit. The circuit configuration and the operation of the circuit are the same as those of the data signal line driving circuit of the first embodiment. Therefore, description of the operation principle is omitted here.
[0133]
As described above, the shift register 2 according to the present embodiment is a shift register used for the scanning signal line driving circuit 104 in FIG. 2, and as shown in FIG. 15, two types of clock signals GCK are used as clock signals. ₁ ・ GCK ₂ , And a start signal GSP, which is a start pulse, is input to the shift register 1 according to the first embodiment.
[0134]
The clock signal GCK ₁ , GCK ₂ In addition, GCK, which is an inverted signal obtained by inverting these phases, is used. ₁ B, GCK ₂ B is also input from the control circuit 105 to the scanning signal line driving circuit 104. GSPB, which is an inverted signal obtained by inverting the phase of the start signal GSP, is also input from the control circuit 105 to the scanning signal line driving circuit 104.
[0135]
In the timing chart shown in FIG. ₁ , GCK ₂ (Inverted signal GCK ₁ B, GCK ₂ B (not shown) has a phase such that the high periods do not overlap. In the present embodiment, the clock signals GCK whose phases are shifted by 180 ° are used. ₁ And GCK ₂ Is used.
[0136]
In the present embodiment, the clock signal GCK ₁ , GCK ₂ By using GCK ₁ , GCK ₂ Is boosted by the level shifter LS, and INVG ₁ Or INVG _n The input to the flip-flop is controlled via ₁ Or GL _n Is output as Therefore, scanning signals do not overlap. Further, the frame can be easily narrowed without the need for the GPWC signal or the logic circuit described in the conventional example. In the case of a scanning signal line driver circuit, if the preceding and following scanning signals overlap, display is significantly deteriorated in display. Therefore, in order to prevent the overlapping of the scanning signals, the overlapping of the scanning signals described in the conventional example is used. It is also possible to use a pulse width control signal GPWC for preventing this from happening.
[0137]
In the first embodiment and the examples of FIGS. 15 and 16 described above, the duty ratio of each of the M types of clock signals is less than (100 × 1 / M)%, more preferably less than (100 × 1 / M)%. I have. That is, in these examples, M = 2 and the clock signal SCK ₁ , SCK ₂ , GCK ₁ , GCK ₂ Are less than 50%. Therefore, the M types of clock signals have at least one of a phase in which high-level periods do not overlap with each other and a phase in which low-level periods do not overlap with each other. That is, in these examples, two types of clock signals (SCK ₁ And SCK ₂ And also GCK ₁ And GCK ₂ ) Has such a waveform that the phases of the high-level periods, which are the periods instructing the operation of the level shifter section 13, do not overlap each other. Next, FIG. 17 shows a timing chart of an example in which the duty ratio is changed from the values of the examples of FIGS. 15 and 16 in the present embodiment. In this timing chart, the clock signal GCK ₁ , GCK ₂ , Output pulse GL ₁ , GL ₂ ,..., The output signal Q of the flip-flop ₁ , Q ₂ ,... Are the waveforms of the examples of FIGS. 15 and 16, and the rectangular wave shown by the solid line is a waveform obtained by changing them. In the example of FIG. 17, the duty ratio is further reduced from the values of the examples of FIGS. According to the example of FIG. 17, the clock signal GCK ₁ , GCK ₂ Output pulse GL output according to ₁ , GL ₂ ,... Have a narrower pulse width than the output pulses of the examples of FIGS. Thus, the pulse width of the output pulse can be changed arbitrarily.
[0138]
Thus, in the present invention, the CK signal (SCK ₁ , SCK ₂ , GCK ₁ , GCK ₂ ), A shift register configured of an SR flip-flop operating in synchronization with a level shifter that boosts the clock signal CK operates the level shifter in accordance with the output of the preceding stage of each SR flip-flop, and operates the shift register by the output. At the same time, the output signal of the level shifter is used as a shift register output. Further, by using two or more types of CK signals whose duty ratios are less than 50% and their high (or low) periods do not overlap, it is possible to prevent the outputs of the shift register from overlapping. Further, the level shifter operates only when necessary. As a result, there is no need for a circuit for preventing overlap, the size of the drive circuit can be reduced, and the output width of the shift register can be arbitrarily changed, so that the shift register can operate normally even when the clock signal amplitude is small. Power can be reduced. Therefore, it is suitably used for a driving circuit of an image display device, operates normally even when a clock signal is small, can further reduce the driving circuit, can arbitrarily change a pulse width of an output signal, and consume power. , And an image display device including the same.
[0139]
Note that the shift register according to the present invention includes a plurality of flip-flops that operate in synchronization with a clock signal, and a plurality of flip-flops, each of which includes a plurality of flip-flops when the clock signal has a voltage value lower than a power supply voltage. For each of the flip-flops, a level shifter for boosting the clock signal and control means for controlling the operation of the level shifter are provided. According to the output signal of the n-th stage of the plurality of flip-flops, (n + 1) The level shifter is controlled by the control means of the stage, and the clock signal is boosted and inputted, thereby operating the (n + 1) -th flip-flop and boosting the pulse having the same width as the pulse width of the clock signal. It may be configured to output it.
[0140]
In addition to the above configuration, the shift register according to the present invention further includes a current-driven level shift unit (boost unit) in which each of the level shifters constantly conducts an input switching element that applies a clock signal during operation. You may comprise so that it may contain.
[0141]
Further, in the shift register according to the present invention, in addition to the above-described configuration, the control means may supply a signal to the level which is cut off by the input switching element as an input signal to each of the level shift units (boost units). , The level shifter may be stopped.
[0142]
In addition, in addition to the above configuration, the shift register according to the present invention may be configured such that the control means stops the power supply to each of the level shifters and stops the level shifters.
[0143]
Further, the shift register of the present invention may be configured so that, in addition to the above configuration, the level shifter includes an output stabilizing unit that maintains an output voltage of a predetermined value when the level shifter is stopped.
[0144]
In the shift register according to the present invention, in addition to the above-described configuration, the control means may set a gate capacitance of a transistor to which a clock signal is input, provided in the level shift unit (a boosting unit), to the clock signal. May be configured to perform input control for the purpose of reducing the capacity of the transmission line by disconnecting from the transmission line.
[0145]
Further, in addition to the above-described configuration, the shift register of the present invention sequentially inputs at least M (M ≧ 2) types (numbers) of clock signals to the plurality of flip-flops in sequence at intervals of (M−1). It may be configured as follows.
[0146]
In addition, in addition to the above structure, the shift register of the present invention may be configured such that the M types of clock signals have a phase in which high-level periods do not overlap each other or a phase in which low-level periods do not overlap with each other. You may comprise so that it may have.
[0147]
Further, in addition to the above configuration, the shift register of the present invention may be configured so that the duty ratio of each of the M types of clock signals is (100 × 1 / M)% or less.
[0148]
Further, in the shift register of the present invention, in addition to the above configuration, the plurality of flip-flops are set / reset flip-flops, and the (i + k × M) -th stage (k ≧ 1) output pulse is , I-th flip-flop may be configured to be inputted to a reset terminal of the flip-flop.
[0149]
Further, in the shift register of the present invention, in addition to the above configuration, the plurality of flip-flops are set / reset flip-flops, and the (i + k × M) -th stage (k ≧ The output signal of 1) may be input to the reset terminal of the i-th flip-flop.
[0150]
Further, the image display device of the present invention includes a plurality of pixels arranged in a matrix, a plurality of data signal lines arranged in each column of the pixels, and a scanning signal line arranged corresponding to each column of the pixels. A display unit that displays an image on the pixel by transmitting a data signal for image display to each pixel from each data signal line in synchronization with a scanning signal supplied from each scanning signal line, A scanning signal line driving circuit that sequentially supplies scanning signals having different timings to the respective scanning signal lines in synchronization with a first clock having a predetermined period (the plurality of scanning signal lines are synchronized with a predetermined timing signal, A scanning signal line driving circuit that sequentially outputs a scanning signal) and a video signal that is sequentially given in synchronization with a second clock having a predetermined cycle and that indicates the display state of each pixel. But A data signal line driving circuit that extracts a data signal to each pixel of the obtained scanning signal line and outputs the data signal to each of the data signal lines (the plurality of data signal lines are sequentially synchronized with a predetermined timing signal, And a data signal line driving circuit for outputting a video signal), at least one of the data signal line driving circuit and the scanning signal line driving circuit converts the first or second clock signal to the clock signal. May be configured to include any one of the above shift registers.
[0151]
Further, in addition to the above configuration, the image display device of the present invention may be configured such that at least one of the data signal line driving circuit and the scanning signal line driving circuit is formed over the same substrate as the pixel. Good.
[0152]
Further, in addition to the above configuration, the image display device of the present invention is configured such that the data signal line driving circuit, the scanning signal line driving circuit, and each pixel include a switching element formed of a polycrystalline silicon thin film transistor. You may.
[0153]
Further, in addition to the above configuration, the image display device of the present invention includes the data signal line driving circuit, the scanning signal line driving circuit, and a switching element in which each pixel is manufactured at a process temperature of 600 ° C. or lower. It may be configured as follows.
[0154]
【The invention's effect】
As described above, in the shift register of the present invention, the level shifter may And one-to-one correspondence When n is an integer of 1 or more, the voltage is boosted by the (n + 1) th level shifter in the same width as the pulse width of the clock signal in accordance with the output signal of the nth stage flip-flop. The (n + 1) th stage the above In this configuration, the signal is input to a flip-flop and output as an output signal of a shift register.
[0155]
Thus, since only a part of the level shifter provided in the shift register operates, there is an effect that power consumption can be significantly reduced.
[0156]
In addition, since a circuit for performing a logical operation is not required, there is an effect that a part of the output of the logical operation unit can be prevented from overlapping due to a signal delay in the logical operation unit.
[0157]
In addition, since a special circuit for preventing output pulses from being overlapped or a transmission line for a special signal is not required, an effect that a driving circuit can be significantly reduced can be obtained.
[0158]
Further, in the shift register of the present invention, in the above configuration, the level shifter includes a current drive type booster in which an input switching element to which a clock signal is applied is always conductive during operation.
[0159]
Thus, among the level shifters provided in the shift register, the operation is performed only when the output signal of the flip-flop is active, and the others are stopped. In addition to the effects of the above configuration, even when the input signal is low, In addition, there is an effect that the level can be shifted and the power consumption can be significantly reduced.
[0160]
In the shift register according to the present invention, the output signal of the flip-flop at the n-th stage is input to the booster of the level shifter at the (n + 1) -th stage. And The level at which the above input switching element shuts off of signal Is Thus, the level shifter is stopped.
[0161]
Accordingly, if the control means controls the level of the input signal to cut off the input switching element, the current-driven level shifter stops operating, so that in addition to the effect of the above configuration, the level shifter can be stopped, and This has the effect of reducing power consumption by the amount of current flowing through the input switching element.
[0162]
In the shift register of the present invention, the output signal of the flip-flop in the n-th stage stops power supply to the (n + 1) -th level shifter and stops the level shifter. .
[0163]
Thus, the control means stops the power supply to each level shifter and stops the level shifter. In addition to the effect of the above configuration, the level shifter can be stopped and the power consumed by the level shifter during operation can be reduced. This has the effect of reducing power.
[0164]
In the shift register according to the present invention, the level shifter includes an output stabilizing means for maintaining an output voltage having a predetermined value when the level shifter is stopped.
[0165]
Thus, while the level shifter is stopped, the output voltage of the level shifter is maintained at a predetermined value. In addition to the effect of the above configuration, malfunction of the flip-flop due to the unstable output voltage can be prevented. This has the effect that a shift register with a more stable operation can be realized.
[0166]
In the shift register of the present invention, the gate capacitance of a transistor to which a clock signal is input, which is provided in the (n + 1) -th level shifter, is determined by an output signal of the n-th flip-flop. , Are separated from the clock signal transmission line.
[0167]
Thus, even when a plurality of level shifters are provided, an input signal is supplied to the level shifter only when necessary, and is separated from a gate electrode of an unnecessary transistor. This reduces the capacity of the transmission line, and does not require large power to drive the capacity of the transmission line, thus preventing an increase in power consumption of the external circuit.
[0168]
In the shift register of the present invention, when M is an integer of 2 or more, M types of clock signals are used, and each clock signal is sequentially input to the flip-flop every (M−1) times. Configuration.
[0169]
This makes it possible to reduce the frequency by using a plurality of clock signals, and to reduce the frequency when a clock signal is input from an external circuit. This has the effect that the power consumption of the device can be reduced.
[0170]
In the shift register of the present invention, in the above structure, the M types of clock signals have at least one of a phase in which high-level periods do not overlap each other and a phase in which low-level periods do not overlap each other. It is a configuration having one.
[0171]
Accordingly, the clock signal boosted by the level shifter becomes the output of the shift register, and the output has the same pulse width as the clock signal. In addition to the effect of the above-described configuration, the boosted signal adjacent to the boosted output signal is obtained. This produces an effect that the output signals can be obtained without overlapping.
[0172]
In the shift register of the present invention, the duty ratio of each of the M types of clock signals is (100 × 1 / M)% or less.
[0173]
Accordingly, the clock signal boosted by the level shifter becomes the output of the shift register, and the output has the same pulse width as the clock signal. In addition to the effect of the above-described configuration, the boosted signal adjacent to the boosted output signal is obtained. The resulting output signals can be obtained without overlapping, and the pulse width can be arbitrarily changed.
[0174]
In the shift register of the present invention, in the above configuration, when the flip-flop is a set / reset flip-flop and i and k are integers of 1 or more, the (i + k × M) th stage output pulse , I-th flip-flop is input to the reset terminal of the flip-flop.
[0175]
Accordingly, in addition to the effect of the above configuration, there is an effect that the pulse width of the signal output from each flip-flop can be adjusted to a desired period.
[0176]
In the shift register of the present invention, in the above configuration, when the flip-flop is a set / reset flip-flop and i and k are integers of 1 or more, the (i + k × M) -th stage flip-flop An output signal is input to a reset terminal of the flip-flop at the i-th stage.
[0177]
Accordingly, in addition to the effect of the above configuration, there is an effect that the pulse width of the signal output from each flip-flop can be adjusted to a desired period.
[0178]
Further, by using the output of the flip-flop as the reset signal, it is possible to suppress an increase in the load of the output pulse of the shift register.
[0179]
Further, in the image display device according to the present invention, at least one of the data signal line driving circuit and the scanning signal line driving circuit includes any one of the shift registers using the first or second clock signal as the clock signal. Configuration.
[0180]
Accordingly, at least one of the data signal line driving circuit and the scanning signal line driving circuit is provided with the shift register of each of the above configurations, so that power consumption is reduced, the circuit size of the shift register is reduced, and There is an effect that the frame of the device can be narrowed.
[0181]
Further, in the image display device of the present invention, in the above configuration, at least one of the data signal line driving circuit and the scanning signal line driving circuit is formed over the same substrate as the pixels.
[0182]
As a result, even if the number of data signal lines and the number of scanning signal lines increase, the number of signal lines extending out of the substrate does not change, and there is no need to assemble. In addition, it is possible to prevent the undesired increase in the capacitance of each signal line and to prevent the reduction in the degree of integration.
[0183]
Further, in the image display device of the present invention, in the above configuration, the data signal line driving circuit, the scanning signal line driving circuit, and each pixel include a switching element made of a polycrystalline silicon thin film transistor.
[0184]
Accordingly, the data signal line driving circuit, the scanning signal line driving circuit, and each pixel each include a switching element formed of a polycrystalline silicon thin film transistor. Since it can be enlarged and can be easily formed on the same substrate, it is possible to reduce the labor and the capacity of each signal line during manufacturing.
[0185]
In addition, since the shift register is used, the frame can be narrowed by reducing the circuit scale, and the power consumption can be reduced even when the shift register is controlled by providing a level shifter using a low-amplitude clock signal. Is achieved.
[0186]
Further, in the image display device of the present invention, in the above configuration, the data signal line driving circuit, the scanning signal line driving circuit, and each pixel include a switching element manufactured at a process temperature of 600 ° C. or less. .
[0187]
Thereby, a normal and inexpensive glass substrate can be used as a substrate for each switching element. It has the effect that it can be provided.
[Brief description of the drawings]
FIG. 1, showing an embodiment of the present invention, is a block diagram showing a main part configuration of a shift register which includes a set / reset flip-flop and is adapted to a data signal line driving circuit. .
FIG. 2 is a block diagram illustrating a main configuration of an image display device including the shift register.
FIG. 3 is a circuit diagram showing a configuration example of a pixel in the image display device.
FIG. 4 is a timing chart showing the operation of the shift register.
FIG. 5 is a circuit diagram showing a configuration example of a set / reset flip-flop used in the shift register.
FIG. 6 is a timing chart showing the operation of the set / reset flip-flop.
FIG. 7 is a circuit diagram showing a configuration example of a level shifter in the shift register.
FIG. 8 shows an embodiment of the present invention and is a block adapted to a data signal line driving circuit and showing a part of a main configuration of a shift register including a set / reset flip-flop. FIG.
FIG. 9 is a block diagram showing an example of a part following the right side of FIG. 8;
FIG. 10 is a timing chart showing the operation of the shift register.
FIG. 11 is a block diagram showing another example of a portion following the right side of FIG. 8;
FIG. 12 is a timing chart showing the operation of the shift register.
FIG. 13 shows an embodiment of the present invention, and is a block diagram illustrating a main part configuration of a shift register including a set / reset flip-flop, which is adapted to a data signal line driving circuit. .
FIG. 14 is a timing chart showing the operation of the shift register.
FIG. 15, showing an embodiment of the present invention, is a block diagram illustrating a main part of a shift register that includes a set / reset flip-flop and is adapted to a scanning signal line driving circuit. .
FIG. 16 is a timing chart showing the operation of the shift register.
FIG. 17 is a timing chart showing the operation of the shift register.
FIG. 18 is a block diagram illustrating a configuration of a shift register unit of a conventional data signal line driving circuit.
FIG. 19 is a timing chart showing an operation of a shift register unit in a conventional data signal line driving circuit.
FIG. 20 is a block diagram illustrating a configuration of a shift register unit of a conventional scanning signal line driving circuit.
FIG. 21 is a timing chart showing an operation of a shift register unit in a conventional scanning signal line driving circuit.
FIG. 22 is a timing chart showing the operation of the D flip-flop.
[Explanation of symbols]
1 shift register
2 Shift register
12 Flip-flop unit
13 Level shifter
13a booster
13b power supply control unit
13c Input control unit
13d input signal control unit
13e Output stabilization section (output stabilization means)
14 Level shifter for start signal
101 Image display device
102 Display
103 Data signal line drive circuit
103a shift register
103b Sampling unit
104 Scanning signal line drive circuit
104a shift register
105 control circuit
DAT video signal
ENA control signal
F ₁ , F _n , F _x flip flop
GCK ₁ , GCK ₂ Clock signal
GSP start signal
Ic constant current source
INV ₁ , INV _n Inversion section
LS ₁ , LS _n , LS _x Level shifter
N2, N3, N6, N7 N-type transistor
P1, P4, P5 P-type transistor
P11, P12 MOS transistor (input switching element)
PIX pixel
SCK ₁ , SCK ₂ Clock signal
SL ₁ , SL _n Data signal line
GL ₁ , GL _m Scan signal line
SSP start signal

Claims

クロック信号に同期して動作する複数段のフリップフロップと、上記フリップフロップに入力される上記クロック信号を昇圧するためのレベルシフタとを備えたシフトレジスタにおいて、
上記レベルシフタが上記フリップフロップと１対１に対応するように設けられ、
ｎを１以上の整数とするとき、ｎ段目の上記フリップフロップの出力信号に応じて、（ｎ＋１）段目の上記レベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、（ｎ＋１）段目の上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力することを特徴とするシフトレジスタ。In a shift register including a plurality of flip-flops operating in synchronization with a clock signal, and a level shifter for boosting the clock signal input to the flip-flop,
The level shifter is provided so as to correspond one-to-one with the flip-flop,
When n is an integer of 1 or more, a pulse boosted by the (n + 1) th level shifter with the same width as the pulse width of the clock signal is output in accordance with the output signal of the nth stage flip-flop. , shift register and outputs as an output signal of the shift register with input to the (n + 1) th stage of the flip-flop.

上記レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型の昇圧部を含んでいることを特徴とする請求項１記載のシフトレジスタ。2. The shift register according to claim 1, wherein the level shifter includes a current-driven type booster in which an input switching element for applying a clock signal is always conductive during operation.

ｎ段目の上記フリップフロップの出力信号が、（ｎ＋１）段目の上記レベルシフタの上記昇圧部へ入力され、かつ上記入力スイッチング素子が遮断するレベルの信号であることによって、当該レベルシフタを停止させることを特徴とする請求項２記載のシフトレジスタ。Stopping the level shifter by the output signal of the flip-flop of the n-th stage being input to the booster of the level shifter of the (n + 1) -th stage and being a signal of a level cut off by the input switching element. The shift register according to claim 2, wherein:

ｎ段目の上記フリップフロップの出力信号が、（ｎ＋１）段目の上記レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させることを特徴とする請求項２記載のシフトレジスタ。3. The shift register according to claim 2, wherein an output signal of the n-th flip-flop stops power supply to the (n + 1) -th level shifter and stops the level shifter.

上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えていることを特徴とする請求項１ないし４のいずれかに記載のシフトレジスタ。5. The shift register according to claim 1, wherein said level shifter includes output stabilizing means for maintaining an output voltage of a predetermined value when stopped.

（ｎ＋１）段目の上記レベルシフタ内に設けられた、クロック信号が入力されるトランジスタのゲート容量が、ｎ段目の上記フリップフロップの出力信号により、上記クロック信号の伝送線から切り離されることを特徴とする請求項１ないし５のいずれかに記載のシフトレジスタ。A gate capacitance of a transistor to which a clock signal is input, provided in the (n + 1) -th level shifter, is separated from a transmission line of the clock signal by an output signal of the n-th flip-flop. The shift register according to any one of claims 1 to 5, wherein

Ｍを２以上の整数とするとき、Ｍ種類のクロック信号を用い、各クロック信号を上記フリップフロップに順次、（Ｍ−１）個おきに入力することを特徴とする請求項１ないし６のいずれかに記載のシフトレジスタ。7. When M is an integer of 2 or more, M types of clock signals are used, and each clock signal is sequentially input to the flip-flop every (M-1) times. The shift register according to any one of the above.

上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有することを特徴とする請求項７記載のシフトレジスタ。8. The M-type clock signal according to claim 7, wherein the M-type clock signals have at least one of a phase in which high-level periods do not overlap each other and a phase in which low-level periods do not overlap each other. Shift register.

上記Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下であることを特徴とする請求項７または８記載のシフトレジスタ。9. The shift register according to claim 7, wherein a duty ratio of each of the M types of clock signals is (100 × 1 / M)% or less.

上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力されることを特徴とする請求項７ないし９のいずれかに記載のシフトレジスタ。When the flip-flop is a set / reset type flip-flop and i and k are integers equal to or greater than 1, the output pulse of the (i + k × M) -th stage is input to the reset terminal of the i-th flip-flop. The shift register according to any one of claims 7 to 9, wherein the shift register is performed.

上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記フリップフロップの出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力されることを特徴とする請求項７ないし９のいずれかに記載のシフトレジスタ。When the flip-flop is a set / reset type flip-flop, and i and k are integers of 1 or more, the output signal of the (i + k × M) -th stage flip-flop resets the i-th stage flip-flop. The shift register according to any one of claims 7 to 9, wherein the signal is input to a terminal.

複数のデータ信号線と、上記複数のデータ信号線にそれぞれ交差する複数の走査信号線と、上記データ信号線および上記走査信号線で包囲された部分に配置された複数の画素を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、
予め定められた周期の第１クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、
予め定められた周期の第２クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、
上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、上記第１あるいは第２クロック信号を上記クロック信号とする請求項１ないし１１のいずれかに記載のシフトレジスタを備えていることを特徴とする画像表示装置。 A plurality of data signal lines, a plurality of scanning signal lines respectively intersecting with the plurality of data signal lines, and a plurality of pixels arranged in a portion surrounded by the data signal lines and the scanning signal lines ; A display unit that displays an image on the pixel by transmitting a data signal for image display to each pixel from each data signal line in synchronization with a scanning signal supplied from the scanning signal line;
A scanning signal line driving circuit for sequentially providing scanning signals at mutually different timings to the respective scanning signal lines in synchronization with a first clock having a predetermined cycle;
A data signal to each pixel of the scanning signal line to which the scanning signal is applied is extracted from a video signal which is sequentially applied in synchronization with a second clock having a predetermined cycle and indicates a display state of each pixel. And a data signal line driving circuit that outputs to each of the data signal lines.
12. The shift register according to claim 1, wherein at least one of the data signal line driving circuit and the scanning signal line driving circuit uses the first or second clock signal as the clock signal. Characteristic image display device.

上記データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されていることを特徴とする請求項１２記載の画像表示装置。13. The image display device according to claim 12, wherein at least one of the data signal line driving circuit and the scanning signal line driving circuit is formed on the same substrate as the pixels.

上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることを特徴とする請求項１２または１３記載の画像表示装置。14. The image display device according to claim 12, wherein the data signal line driving circuit, the scanning signal line driving circuit, and each pixel include a switching element made of a polycrystalline silicon thin film transistor.

上記データ信号線駆動回路、走査信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴とする請求項１４記載の画像表示装置。15. The image display device according to claim 14, wherein the data signal line driving circuit, the scanning signal line driving circuit, and each pixel include a switching element manufactured at a process temperature of 600 ° C. or less.