JP5229218B2

JP5229218B2 - スイッチング容量生成回路、電圧制御発振器、及びｌｃバンドパスフィルター

Info

Publication number: JP5229218B2
Application number: JP2009505054A
Authority: JP
Inventors: 和広冨田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-03-21
Filing date: 2007-03-21
Publication date: 2013-07-03
Anticipated expiration: 2027-03-21
Also published as: US20100013567A1; US8076986B2; US20100007427A1; WO2008114455A1; JPWO2008114455A1

Description

この発明は、発振器の発振周波数やフィルターのカットオフ周波数を調整するために使用されるスイッチング容量生成回路、電圧制御発振器、及びＬＣバンドパスフィルターに関するものである。

発振器やフィルターでは、発振周波数あるいはカットオフ周波数を調整するために、該発振器やフィルターに接続する容量をスイッチング素子で選択するスイッチング容量生成回路を備えたものがある。スイッチング容量生成回路は、ＭＯＳトランジスタで構成したスイッチング素子を介して容量を接続するか否かを選択するようにしたものである。そして、このようなスイッチング素子の動作特性を向上させることが必要となっている。

図１３は、スイッチング素子を含むキャパシタアレイ１ａ，１ｂを接続した従来の電圧制御発振器（以下ＶＣＯとする）を示す。ＶＣＯの発振部２は、各々入出力端子を互いに接続した２つのインバータ回路を含む。各インバータ回路の出力端子ＯＵＴ１，ＯＵＴ２間にはインダクタンス３が接続され、そのインダクタンス３の両端子間には直列に接続された可変容量４ａ，４ｂが接続されている。インダクタンス３と可変容量４ａ，４ｂは、ＬＣ発振回路を構成している。

そして、可変容量４ａ，４ｂ間のノードに制御電圧ＶＴが供給されると、発振部２はその制御電圧ＶＴに基づく周波数で発振する出力信号を出力端子ＯＵＴ１，ＯＵＴ２から出力する。

また、出力端子ＯＵＴ１，ＯＵＴ２には発振部２の発振周波数を調整するためのキャパシタアレイ１ａ，１ｂがそれぞれ接続される。キャパシタアレイ１ａ，１ｂは、同一構成であるので、一方のキャパシタアレイ１ａについて説明する。

キャパシタアレイ１ａは、出力端子ＯＵＴ１と低電位電源である電源Ｖssとの間に、並列に接続された複数のスイッチング容量生成回路（図１３では３つ）を含む。各スイッチング容量生成回路は容量（図中、Ｃ１，Ｃ２，Ｃ４）と、その容量に直列に接続されたＮチャネルＭＯＳトランジスタで構成されるスイッチ素子ＳＷとから構成される。容量Ｃ１，Ｃ２，Ｃ４・・・の容量値は例えば１：２：４・・・となるように重み付けされている。

そして、各スイッチ素子ＳＷに供給される制御信号Ｖ１，Ｖ２，Ｖ４により当該スイッチＳＷが開閉され、導通状態に切り替えられたスイッチ素子ＳＷに接続されている容量が出力端子ＯＵＴ１に作用する。また、キャパシタアレイ１ａ，１ｂでは、出力端子ＯＵＴ１，ＯＵＴ２に接続される容量値が同一となるように制御信号Ｖ１，Ｖ２，Ｖ４により各スイッチ素子ＳＷが制御される。

このように構成されたＶＣＯでは、制御信号Ｖ１，Ｖ２，Ｖ４により各出力端子ＯＵＴ１，ＯＵＴ２に接続されるキャパシタアレイ１ａ，１ｂの容量値を調整することにより、出力端子ＯＵＴ１，ＯＵＴ２から出力される出力信号の周波数が調整される。

そして、このようなＶＣＯは例えばＰＬＬ回路に使用され、キャパシタアレイ１ａ，１ｂの調整により出力信号周波数の粗調整が行われ、更に、その状態でＰＬＬループで生成される制御電圧ＶＴにより出力信号周波数が調整される。

上記のようなキャパシタアレイ１ａ，１ｂで使用されるスイッチング容量生成回路では、ＶＣＯが高周波数で発振するため、次に示すような条件が必要となる。
第一に、スイッチ素子ＳＷが導通状態のとき、そのスイッチ素子ＳＷのオン抵抗を小さくすることが望ましい。オン抵抗を小さくすると、発振部２の出力端子ＯＵＴ１，ＯＵＴ２に接続される容量を効率よく作用させて、クオリティファクタ（Quality Factor）を向上させることができる。そのためには、スイッチ素子ＳＷを構成するＮチャネルＭＯＳトランジスタのゲート幅を広くし、かつゲート長を短くする必要がある。

第二に、スイッチ素子ＳＷが不導通状態のときには、図１４に示すスイッチ素子ＳＷの寄生容量Ｃｐを小さくすることが望ましい。スイッチ素子ＳＷの寄生容量Ｃｐが大きくなると、スイッチ素子ＳＷの導通状態と不導通状態とで、出力端子に作用する容量値の変化が小さくなる。寄生容量Ｃｐを小さくするためには、スイッチ素子ＳＷを構成するＮチャネルＭＯＳトランジスタのゲート幅を狭くし、かつゲート長を長くして、ＮチャネルＭＯＳトランジスタのドレインとＰ−ｗｅｌｌとの間に発生する寄生容量を小さくする必要がある。

従って、スイッチ素子ＳＷの導通状態でクオリティファクタを向上させるためにはゲート幅を広くし、スイッチ素子ＳＷの不導通状態で寄生容量Ｃｐを小さくするためにはゲート幅を狭くする必要があるため、双方を満足させることが困難となっている。

特許文献１には発振部２の回路構成に類似したセンス増幅回路が開示されているが、キャパシタアレイのクオリティファクタや寄生容量に関する開示はない。
特開平１１−１７６１６３号公報

この発明は、スイッチ素子のオン抵抗及び寄生容量を小さくして、スイッチ素子の動作特性を向上させ得るスイッチング容量生成回路、電圧制御発振器、及びＬＣバンドパスフィルターを提供する。
本発明の第１の態様において、スイッチング容量生成回路が提供される。第一及び第二出力端子を有するスイッチング容量生成回路は、前記第一出力端子に接続された第一容量と、前記第二出力端子に接続された第二容量と、ソース端子が前記第一容量に接続され、ドレイン端子が前記第二容量に接続され、ゲート端子に供給される制御信号に応じて導通状態あるいは不導通状態となる第一ＮチャネルＭＯＳトランジスタと、前記第一ＮチャネルＭＯＳトランジスタが導通状態のときに前記第一ＮチャネルＭＯＳトランジスタの前記ソース端子及びドレイン端子を低電位電源電圧に接続し、前記第一ＮチャネルＭＯＳトランジスタが不導通状態のときに前記第一ＮチャネルＭＯＳトランジスタの前記ソース端子及びドレイン端子を前記低電位電源電圧と切り離すバイアス回路と、前記第一ＮチャネルＭＯＳトランジスタの前記ソース端子と高電位電源電圧との間に接続された第一ＰチャネルＭＯＳトランジスタと、前記第一ＮチャネルＭＯＳトランジスタの前記ドレイン端子と前記高電位電源電圧との間に接続された第二ＰチャネルＭＯＳトランジスタとを備え、前記第一及び第二ＰチャネルＭＯＳトランジスタは、前記第一ＮチャネルＭＯＳトランジスタが不導通状態のときに高抵抗状態で導通し、前記第一ＮチャネルＭＯＳトランジスタが導通状態のときに不導通状態となる。

本発明によれば、例えばＬＣ共振回路やＬＣ発振回路に接続される容量をスイッチ素子により選択するスイッチング容量生成回路において、スイッチ素子のオン抵抗及び寄生容量を小さくしてスイッチ素子の動作特性を向上させることができる。

第一の実施の形態のＶＣＯを示す回路図である。図１のスイッチング容量生成回路を示す回路図である。図２のスイッチング容量生成回路の活性時を示す等価回路図である。図２のスイッチング容量生成回路の活性時を示す等価回路図である。図２のスイッチング容量生成回路の不活性時を示す等価回路図である。第二の実施の形態のスイッチング容量生成回路を示す回路図である。図５の制御電圧選択回路を示すブロック図である。図６の遷移期間信号発生回路を示すブロック図である。図６の遷移期間信号発生回路を示す回路図である。図５のスイッチング容量生成回路の動作を示すタイミング波形図である。一例のバイアス電圧発生回路を示す回路図である。他のバイアス電圧発生回路を示す回路図である。第三の実施の形態のＬＣバンドパスフィルターを示す回路図である。従来のＶＣＯを示す回路図である。図１３のスイッチング容量生成回路の不活性時を示す等価回路図である。

（第一の実施の形態）
図１は、本発明の第一の実施の形態のＶＣＯを示す。前記従来例と同一構成部分は同一符号を付して説明する。

このＶＣＯの発振部２は、前記従来例と同一構成である。発振部２の出力端子ＯＵＴ１，ＯＵＴ２には、その出力端子ＯＵＴ１，ＯＵＴ２から出力される出力信号の周波数を調整するためのキャパシタアレイ１１が接続される。キャパシタアレイ１１は、複数のスイッチング容量生成回路１２ａ〜１２ｃで構成され、各スイッチング容量生成回路１２ａ〜１２ｃが前記出力端子ＯＵＴ１，ＯＵＴ２に接続されている。

各スイッチング容量生成回路１２ａ〜１２ｃは、容量値を除いて同一構成であるので、スイッチング容量生成回路１２ａについてその構成を説明する。
図２に示すように、スイッチング容量生成回路１２ａはＰチャネルＭＯＳトランジスタＴ１，Ｔ２のソースが高電位電源ＶDDに接続される。前記トランジスタＴ１のドレインは、抵抗Ｒ１を介してＮチャネルＭＯＳトランジスタＴ３のドレインに接続され、そのトランジスタＴ３のソースは電源Ｖssに接続されている。また、前記トランジスタＴ２のドレインは、抵抗Ｒ２を介してＮチャネルＭＯＳトランジスタＴ４のドレインに接続され、そのトランジスタＴ４のソースは電源Ｖssに接続されている。

前記トランジスタＴ１，Ｔ２は、十分高いオン抵抗を得るために、狭いゲート幅と長いゲート長に設定されている。
抵抗Ｒ１，Ｒ２は、寄生容量の発生を抑制するべく、例えば最小値の配線幅に設定されたポリシリコンで形成されている。抵抗Ｒ１，Ｒ２の抵抗値はトランジスタＴ１，Ｔ２のオン抵抗値より十分に高い抵抗値に設定されている。

前記トランジスタＴ３，Ｔ４のドレイン間にはＮチャネルＭＯＳトランジスタＴ５が接続されている。そして、前記トランジスタＴ１〜Ｔ５のゲートには、制御信号Ｖcnt1が供給される。

前記トランジスタＴ５は、そのオン抵抗を小さくするべく、広いゲート幅と最短のゲート長に設定されている。トランジスタＴ３，Ｔ４は、その寄生容量を小さくし、オン抵抗を高くするために、最も狭いゲート幅と最短のゲート長に設定されている。

前記トランジスタＴ３のドレインは、容量Ｃ１ａを介して前記出力端子ＯＵＴ１に接続され、前記トランジスタＴ４のドレインは、容量Ｃ１ｂを介して前記出力端子ＯＵＴ２に接続されている。容量Ｃ１ａ，Ｃ１ｂの容量値は同一である。

前記スイッチング容量生成回路１２ｂ（図１）は、容量Ｃ２ａ，Ｃ２ｂの容量値を除いてスイッチング容量生成回路１２ａと同一構成である。そして、容量Ｃ２ａ，Ｃ２ｂの容量値は容量Ｃ１ａ，Ｃ１ｂの容量値の２倍に設定されている。

また、前記スイッチング容量生成回路１２ｃ（図１）は、容量Ｃ４ａ，Ｃ４ｂの容量値を除いてスイッチング容量生成回路１２ａと同一構成である。そして、容量Ｃ４ａ，Ｃ４ｂの容量値は容量Ｃ１ａ，Ｃ１ｂの容量値の４倍に設定されている。

次に、上記のように構成されたスイッチング容量生成回路１２ａ〜１２ｃの動作を説明する。
まず、スイッチング容量生成回路１２ａの動作について説明すると、制御信号Ｖcnt1がＨレベルに立ち上がると、トランジスタＴ３，Ｔ４，Ｔ５がオンされ、トランジスタＴ１，Ｔ２がオフされる。

このときの等価回路を図３（ａ）に示す。同図に示すように、トランジスタＴ５のドレイン端子及びソース端子はトランジスタＴ３，Ｔ４のオン抵抗Ｒon3，Ｒon4をそれぞれ介して電源Ｖssに接続される。そして、この状態で発振部２が発振動作すると、オン状態にあるトランジスタＴ５が容量Ｃ１ａ，Ｃ１ｂに対しスイッチ素子として作用して出力端子ＯＵＴ１，ＯＵＴ２に容量Ｃ１ａ，Ｃ１ｂが作用し、出力端子ＯＵＴ１，ＯＵＴ２から出力される発振出力信号の周波数が調整される。

このとき、出力端子ＯＵＴ１，ＯＵＴ２の出力電圧は、発振出力信号に基づいて電圧が交互に高くなって、トランジスタＴ５が差動動作する状態となる。従って、図３（ｂ）に示すように、トランジスタＴ５のオン抵抗Ｒon5の中間点が仮想の電源Ｖssとなるため、発振部２の各出力端子ＯＵＴ１，ＯＵＴ２に対し、トランジスタＴ５のオン抵抗はＲon5／２として見える。

従って、容量Ｃ１ａ，Ｃ１ｂを活性化するトランジスタＴ５のオン抵抗Ｒon5に対し、各容量Ｃ１ａ，Ｃ１ｂあたりのトランジスタＴ５のオン抵抗が等価的にＲon5／２に設定される。つまり、図１３の従来回路に比べてスイッチ素子のオン抵抗が実質的に１／２に低減される。また、トランジスタＴ３，Ｔ４のオン動作によりトランジスタＴ５のソース端子及びドレイン端子の各々が電源Ｖssレベルにバイアスされるため、トランジスタＴ５が確実にオン状態となる。

一方、制御信号Ｖcnt1がＬレベルに立ち下がると、トランジスタＴ１，Ｔ２がオンされ、トランジスタＴ３，Ｔ４，Ｔ５がオフされる。すると、図４に示すように、トランジスタＴ５のソース端子及びドレイン端子は、トランジスタＴ１，Ｔ２のオン抵抗Ｒon1，Ｒon2と抵抗Ｒ１，Ｒ２をそれぞれ介して電源ＶDDに接続される。

この状態では、トランジスタＴ５のオフ動作により、容量Ｃ１ａ，Ｃ１ｂは発振部２の出力端子ＯＵＴ１，ＯＵＴ２に作用しない。そして、トランジスタＴ５のソース端子及びドレイン端子は、オン抵抗Ｒon1，Ｒon2と抵抗Ｒ１，Ｒ２を介して電源ＶDDにバイアスされる。従って、トランジスタＴ５のソース端子及びドレイン端子と基板との間には深い逆バイアスがかけられる。この結果、トランジスタＴ５のソース・ドレイン端子と基板との間の寄生容量Ｃｐが小さくなる。

また、トランジスタＴ５のソース・ドレイン端子が電源ＶDDレベルにバイアスされ、ゲートに供給される制御信号Ｖcnt1がＬレベルであるため、トランジスタＴ５は確実にオフされる。

前記スイッチング容量生成回路１２ｂ，１２ｃでは、制御信号Ｖcnt2，Ｖcnt3によりスイッチング容量生成回路１２ａと同様に動作する。すなわち、制御信号Ｖcnt2がＨレベルのとき、容量Ｃ２ａ，Ｃ２ｂが発振部２の出力端子ＯＵＴ１，ＯＵＴ２に作用し、制御信号Ｖcnt2がＬレベルのとき、容量Ｃ２ａ，Ｃ２ｂは出力端子ＯＵＴ１，ＯＵＴ２に作用しない。また、制御信号Ｖcnt3がＨレベルのとき、容量Ｃ４ａ，Ｃ４ｂが発振部２の出力端子ＯＵＴ１，ＯＵＴ２に作用し、制御信号Ｖcnt3がＬレベルのとき、容量Ｃ４ａ，Ｃ４ｂは出力端子ＯＵＴ１，ＯＵＴ２に作用しない。そして、スイッチング容量生成回路１２ｂ，１２ｃの各トランジスタＴ１〜Ｔ５の動作及び作用はスイッチング容量生成回路１２ａと同様である。

第一の実施の形態のスイッチング容量生成回路１２ａ〜１２ｃを備えたＶＣＯは、以下の利点を有する。
（１）制御信号Ｖcnt1〜Ｖcnt3により、各スイッチング容量生成回路１２ａ〜１２ｃを活性化するか否かを選択して、発振部２の出力端子ＯＵＴ１，ＯＵＴ２に作用する容量値を変更することにより、発振部２の出力信号周波数を調整することができる。
（２）各スイッチング容量生成回路１２ａ〜１２ｃのスイッチ素子であるトランジスタＴ５をオンさせて、容量Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂ，Ｃ４ａ，Ｃ４ｂを発振部２の出力端子ＯＵＴ１，ＯＵＴ２に作用させるとき、トランジスタＴ５のオン抵抗値を等価的に１／２に低減することができる。従って、スイッチ素子（Ｔ５）のオン抵抗値を実質的に下げることができるので、発振部２の出力端子ＯＵＴ１，ＯＵＴ２に接続される容量を効率よく作用させて、クオリティファクタを向上させることができる。
（３）各スイッチング容量生成回路１２ａ〜１２ｃのスイッチ素子であるトランジスタＴ５がオフされるとき、トランジスタＴ５のソース端子及びドレイン端子と基板との間の接合容量、即ち寄生容量が深い逆バイアス状態で形成される。従って、オフ状態にあるときのトランジスタＴ５の寄生容量を小さくして、トランジスタＴ５の導通状態と不導通状態とで、出力端子に作用する容量値の変化を大きくすることができる。
（４）発振部２の出力端子ＯＵＴ１，ＯＵＴ２に一対の容量を作用させるか否かを一つのトランジスタＴ５で選択することができる。更に、各スイッチング容量生成回路１２ａ〜１２ｃのトランジスタＴ１〜Ｔ４は最小のサイズに設定することができるので、キャパシタアレイ１１の回路面積を縮小することができる。

（第二の実施の形態）
図５〜図１１は、第二の実施の形態のスイッチング容量生成回路２１を示す。この第二の実施の形態のスイッチング容量生成回路２１では、前記第一の実施の形態の各スイッチング容量生成回路１２ａ〜１２ｃのトランジスタＴ１，Ｔ２のオン抵抗を高くするためにトランジスタＴ１，Ｔ２が前記制御信号Ｖcnt1〜Ｖcnt3とは異なる信号で制御される。

更に、図５に示すスイッチング容量生成回路２１では、第一の実施の形態のスイッチング容量生成回路１２ａ〜１２ｃから抵抗Ｒ１，Ｒ２が除去されている。前記第一の実施の形態と同一構成部分は、同一符号を付して説明する。

トランジスタＴ３〜Ｔ５のゲートには第一の実施の形態と同様に制御信号Ｖcnt1が供給される。トランジスタＴ１，Ｔ２のゲートには、制御電圧選択回路１３から制御電圧Ｖcoが供給される。

前記制御電圧選択回路１３は、前記制御信号Ｖcnt1に応答して、高電位電源ＶDDと、低電位電源Ｖssと、前記トランジスタＴ１，Ｔ２のオン時にそれらを高抵抗状態に維持するバイアス電圧Ｖ１とのうちのいずれかを制御電圧Ｖcoとして選択する。

図６は、前記制御電圧選択回路１３の具体的構成を示す。第一のセレクタ回路１４ａには、電源ＶDDと前記バイアス電圧Ｖ１が供給される。バイアス電圧Ｖ１は、図９に示すように、電源ＶDDと電源Ｖssの中間電位より僅かに高い電圧に設定されている。

更に、前記第一のセレクタ回路１４ａには前記制御信号Ｖcnt1が第一選択信号として供給される。そして、第一のセレクタ回路１４ａは制御信号Ｖcnt1がＨレベルのとき、電源ＶDDレベルを有する電圧を出力信号Ｓ１として出力し、制御信号Ｖcnt1がＬレベルのとき、バイアス電圧Ｖ１を出力信号Ｓ１として出力する。

第二のセレクタ回路１４ｂには、前記第一のセレクタ回路１４ａの出力信号Ｓ１と電源Ｖssが供給される。さらに第二のセレクタ回路１４ｂには遷移帰還信号発生回路１５の出力信号Ｓ２が第二選択信号（遷移期間信号）として供給される。そして、第二のセレクタ回路１４ｂは遷移帰還信号発生回路１５の出力信号Ｓ２がＬレベルのとき、第一のセレクタ回路１４ａの出力信号Ｓ１を前記制御電圧Ｖcoとして出力し、遷移帰還信号発生回路１５の出力信号Ｓ２がＨレベルのとき、電源Ｖssレベルを有する電圧を制御電圧Ｖcoとして出力する。

前記遷移帰還信号発生回路１５には、制御信号Ｖcnt1が供給される。そして、図９に示すように、遷移帰還信号発生回路１５は、制御信号Ｖcnt1の立ち下りに応答して出力信号Ｓ２を立ち上げ、Ｈレベルの出力信号Ｓ２を遷移期間Ｔｗの間に限り維持する。

図７は、前記遷移帰還信号発生回路１５の一例を示す。同図に示すように遷移帰還信号発生回路１５は、制御信号Ｖcnt1の立下りに応答して遷移期間Ｔｗの間出力信号Ｓ２をＨレベルに維持する単安定マルチバイブレータ１６で構成することができる。

図８は、前記遷移帰還信号発生回路１５の別例を示す。同図に示す回路１５は、フリップフロップ回路１７のクロック端子ＣＬＫには制御信号Ｖcnt1が入力され、Ｊ入力端子及びＫ入力端子には電源ＶDDが入力され、出力端子Ｑから前記出力信号Ｓ２が出力される。

また、出力信号Ｓ２は遅延時間設定部１８に供給され、その遅延時間設定部１８の出力信号が前記フリップフロップ回路１７のクリア端子ＣＬＲに入力される。
前記遅延時間設定部１８は、直列に接続された複数段のバッファ回路１９とセレクタ２０とで構成され、前記出力信号Ｓ２がバッファ回路１９の初段に供給され、各バッファ回路１９の出力信号がセレクタ２０に供給される。

セレクタ２０には選択信号Ｓ３が供給され、その選択信号Ｓ３によりセレクタ２０はバッファ回路１９のいずれか１つの出力信号を選択する。
このような構成により、制御信号Ｖcnt1がＨレベルからＬレベルに立ち下がると、出力信号Ｓ２がＬレベルからＨレベルに立ち上がる。そして、セレクタ回路２０で選択されたバッファ回路１９の出力信号がフリップフロップ回路１７のクリア端子ＣＬＲに入力されると、出力信号Ｓ２がＬレベルに立ち下がる。従って、遅延時間設定部１８で選択された遅延時間で出力信号Ｓ２の遷移期間Ｔｗが設定される。

図１０及び図１１は、前記バイアス電圧Ｖ１を生成するバイアス電圧発生回路を示す。図１０に示すバイアス電圧発生回路２２ａは、ＰチャネルＭＯＳトランジスタＴ６のソースに電源ＶDDが供給され、同トランジスタＴ６のゲート及びドレインと電源Ｖssとの間に電流源２３が接続される。そして、電流源２３に流れるバイアス電流Ｉｂに応じて前記バイアス電圧Ｖ１が生成され、該バイアス電圧Ｖ１がトランジスタＴ６のゲートから出力される。

前記制御電圧選択回路１３でバイアス電圧Ｖ１が制御信号Ｖcoとして選択されるとき、トランジスタＴ６のゲートが前記スイッチング容量生成回路２１のトランジスタＴ１，Ｔ２のゲートに接続される。

すると、トランジスタＴ６とトランジスタＴ１，Ｔ２とがカレントミラー動作を行うので、バイアス電流Ｉｂを調整してバイアス電圧Ｖ１を調整することにより、トランジスタＴ１，Ｔ２のオン抵抗を所要の高抵抗に設定可能となる。

図１１に示すバイアス電圧発生回路２２ｂは、前記バイアス電圧発生回路２２ａの電流源２３を抵抗Ｒ３に置き換えたものである。抵抗Ｒ３の抵抗値を調整することにより、トランジスタＴ１，Ｔ２のオン抵抗を所要の高抵抗に設定可能である。

前記抵抗Ｒ３は、その精度を確保するため、あるいは調整を容易に行うために、このＶＣＯを搭載するチップ外の外付け抵抗としてもよい。
上記のような制御電圧選択回路１３は、キャパシタアレイを構成する複数のスイッチング容量生成回路２１の各々に設けられる。

次に、上記のように構成されたスイッチング容量生成回路２１の動作を図９に従って説明する。制御信号Ｖcnt1がＨレベルであるとき、トランジスタＴ３〜Ｔ５はオンされる。また、制御電圧選択回路１３では、第一のセレクタ回路１４ａの出力信号Ｓ１は電源ＶDDレベルに設定され、第二のセレクタ回路１４ｂの出力信号Ｓ２は電源Ｖssレベルに設定される。

すると、第二のセレクタ回路１４ｂから出力される制御電圧Ｖcoは電源ＶDDレベルに設定される。従って、トランジスタＴ１，Ｔ２はオフされるため、第一の実施の形態と同様な動作となる。

制御信号Ｖcnt1がＨレベルからＬレベルに立ち下がると、第一のセレクタ回路１４ａは出力信号Ｓ１をバイアス電圧Ｖ１に設定する。また、遷移期間信号発生回路１５の出力信号Ｓ２は遷移期間Ｔｗの間Ｈレベルに維持され、その後Ｌレベルに立ち下がる。

すると、第二のセレクタ回路１４ｂから出力される制御電圧Ｖcoは、遷移期間Ｔｗで電源Ｖssレベルに維持され、その後バイアス電圧Ｖ１に設定される。
このような動作により、制御信号Ｖcnt1の立下りによりトランジスタＴ３〜Ｔ５はオフされ、トランジスタＴ１，Ｔ２のゲートには遷移期間Ｔｗで電源Ｖssレベルが供給される。従って、トランジスタＴ１，Ｔ２のオン抵抗は小さく、トランジスタＴ５のソース端子又はドレイン端子であるノードＶａは、電源Ｖssレベルから電源ＶDDレベルに速やかに引き上げられる。

そして、遷移期間Ｔｗ後はトランジスタＴ１，Ｔ２のゲートにバイアス電圧Ｖ１が供給されて、トランジスタＴ１，Ｔ２は高抵抗状態でオンされている。この状態では、前記第一の実施の形態のスイッチング容量生成回路１２ａ〜１２ｃと同様に動作する。

また、制御信号Ｖcnt1が再度Ｈレベルになれば、トランジスタＴ１，Ｔ２がオフされ、トランジスタＴ３〜Ｔ５がオンされ、ノードＶａは電源Ｖssレベルに引き下げられる。
第二の実施の形態のスイッチング容量生成回路２１は、第一の実施の形態で得られた（１）〜（４）の利点に加えて、更に以下の利点を有する。
（５）スイッチング容量生成回路２１のトランジスタＴ１，Ｔ２がオンされ、トランジスタＴ３〜Ｔ５がオフされるとき、バイアス電圧Ｖ１によりトランジスタＴ１，Ｔ２は高抵抗状態でオンされている。従って、第一の実施の形態のスイッチング容量生成回路１２ａ〜１２ｃで必要とした抵抗Ｒ１，Ｒ２を省略して、回路面積を縮小することができる。
（６）制御信号Ｖcnt1がＨレベルからＬレベルに立ち下がり、トランジスタＴ１，Ｔ２がオンされるとともにトランジスタＴ３〜Ｔ５がオフされるとき、制御電圧Ｖcoが遷移期間Ｔｗで電源Ｖssレベルに維持される。従って、ノードＶａを電源ＶDDレベルに速やかに引き上げて、トランジスタＴ５をオフさせることができる。この結果、発振部２の出力端子ＯＵＴ１，ＯＵＴ２に作用させる容量を速やかに切り替えることができるので、発振部２の出力信号周波数の切り替えを高速化することができる。

（第三の実施の形態）
図１２は第三の実施の形態を示す。この第三の実施の形態は、ＬＣバンドパスフィルターに前記第一の実施の形態のキャパシタアレイ１１を接続して、キャパシタアレイ１１によりＬＣ共振周波数の中心周波数を調整するようにしたものである。

ＬＣバンドパスフィルターのＬＣ共振部２４は公知の構成であり、負性抵抗発生部２５はＮチャネルＭＯＳトランジスタＴ７，Ｔ８とＰチャネルＭＯＳトランジスタＴ９で構成される。

前記トランジスタＴ７のゲートはトランジスタＴ８のドレインに接続され、前記トランジスタＴ８のゲートはトランジスタＴ７のドレインに接続されている。前記トランジスタＴ７，Ｔ８のソースと電源Ｖssとの間にトランジスタＴ９が介在され、そのトランジスタＴ９のゲートにチューニング電圧Ｖtuが入力される。

前記トランジスタＴ７，Ｔ８のドレイン間にはインダクタンス２６が接続され、そのインダクタンス２６の中間点には電源ＶDDが供給されている。前記トランジスタＴ７のドレインにはＰチャネルＭＯＳトランジスタＴ１０のソースが接続され、前記トランジスタＴ８のドレインにはＮチャネルＭＯＳトランジスタＴ１１のドレインが接続される。そして、トランジスタＴ１０のドレインとトランジスタＴ１１のソースは電流源２７を介して電源Ｖssに接続される。

そして、トランジスタＴ１０のゲートに入力信号Ｖipが入力され、トランジスタＴ１１のゲートに入力信号Ｖinが入力される。入力信号Ｖip，Ｖinは互いに相補な発振信号である。

前記トランジスタＴ７，Ｔ８のドレインには前記キャパシタアレイ１１のスイッチング容量生成回路１２ａ〜１２ｃが接続されている。そして、トランジスタＴ７，Ｔ８のドレインから出力信号Ｖon，Ｖopが出力される。

上記のように構成されたＬＣバンドパスフィルターは、インダクタンス２６とキャパシタアレイ１１の容量値に応じたＬＣ共振周波数により入力信号Ｖip，Ｖinの周波数から所要の周波数を分別した出力信号Ｖon，Ｖopを生成する。

そして、制御信号Vcnt1〜Ｖcnt3でキャパシタアレイ１１のスイッチング容量生成回路１２ａ〜１２ｃがトランジスタＴ７，Ｔ８のドレインに選択的に接続されることにより、ＬＣ共振周波数の中心周波数が調整される。

また、チューニング電圧Ｖtuの調整により、出力信号Ｖon，ＶopのＱ（減衰率）を調整可能である。そして、キャパシタアレイ１１のクオリティファクタを向上させることにより、チューニング電圧Ｖtuを低下させた状態、すなわちトランジスタＴ９のドレイン電流を少なくしながら、出力信号Ｖon，ＶopのＱを向上させることができる。

上記各実施の形態は、以下の態様で実施してもよい。
・図２に示すトランジスタＴ３，Ｔ４のいずれか一方を省略し、トランジスタＴ５のソース端子及びドレイン端子を１つのＮチャネルＭＯＳトランジスタを用いて低電位電源電圧にバイアスしてもよい。
・図２に示すトランジスタＴ１，Ｔ２のいずれか一方を省略し、トランジスタＴ５のソース端子及びドレイン端子を１つのＰチャネルＭＯＳトランジスタを用いて高電位電源電圧にバイアスしてもよい。この場合、図２に示す抵抗Ｒ１，Ｒ２も１つのみでよい。
・図１２に示す各スイッチング容量生成回路１２ａ，１２ｂ，１２ｃを図５に示すスイッチング容量生成回路２１，２１，２１に置き換えてもよい。

Claims

第一及び第二出力端子を有するスイッチング容量生成回路であって、
前記第一出力端子に接続された第一容量と、
前記第二出力端子に接続された第二容量と、
ソース端子が前記第一容量に接続され、ドレイン端子が前記第二容量に接続され、ゲート端子に供給される制御信号に応じて導通状態あるいは不導通状態となる第一ＮチャネルＭＯＳトランジスタと、
前記第一ＮチャネルＭＯＳトランジスタが導通状態のときに前記第一ＮチャネルＭＯＳトランジスタの前記ソース端子及びドレイン端子を低電位電源電圧に接続し、前記第一ＮチャネルＭＯＳトランジスタが不導通状態のときに前記第一ＮチャネルＭＯＳトランジスタの前記ソース端子及びドレイン端子を前記低電位電源電圧と切り離すバイアス回路と、
前記第一ＮチャネルＭＯＳトランジスタの前記ソース端子と高電位電源電圧との間に接続された第一ＰチャネルＭＯＳトランジスタと、
前記第一ＮチャネルＭＯＳトランジスタの前記ドレイン端子と前記高電位電源電圧との間に接続された第二ＰチャネルＭＯＳトランジスタとを備え、
前記第一及び第二ＰチャネルＭＯＳトランジスタは、前記第一ＮチャネルＭＯＳトランジスタが不導通状態のときに高抵抗状態で導通し、前記第一ＮチャネルＭＯＳトランジスタが導通状態のときに不導通状態となることを特徴とするスイッチング容量生成回路。
前記第一ＮチャネルＭＯＳトランジスタが不導通状態のときに、前記第一及び第二ＰチャネルＭＯＳトランジスタが高抵抗状態で導通するように前記第一及び第二ＰチャネルＭＯＳトランジスタのゲート端子にバイアス電圧を供給し、前記第一ＮチャネルＭＯＳトランジスタが導通状態のときに、前記第一及び第二ＰチャネルＭＯＳトランジスタのゲート端子に前記高電位電源電圧を供給する制御電圧選択回路を更に備えることを特徴とする請求項１に記載のスイッチング容量生成回路。
前記制御電圧選択回路は、
前記第一ＮチャネルＭＯＳトランジスタが不導通状態となった時から所定期間、前記第一及び第二ＰチャネルＭＯＳトランジスタのゲート端子に前記低電位電源電圧を供給し、その後前記バイアス電圧を供給することを特徴とする請求項２に記載のスイッチング容量生成回路。
前記バイアス回路は、
前記第一ＮチャネルＭＯＳトランジスタの前記ソース端子と前記低電位電源電圧との間に接続された第二ＮチャネルＭＯＳトランジスタと、
前記第一ＮチャネルＭＯＳトランジスタの前記ドレイン端子と前記低電位電源電圧との間に接続された第三ＮチャネルＭＯＳトランジスタとを含み、
前記第二及び第三ＮチャネルＭＯＳトランジスタは、前記第一ＮチャネルＭＯＳトランジスタが導通状態のときに導通状態となり、前記第一ＮチャネルＭＯＳトランジスタが不導通状態のときに不導通状態となることを特徴とする請求項１乃至請求項３のいずれか１項に記載のスイッチング容量生成回路。
前記制御電圧選択回路に前記バイアス電圧を供給するバイアス電圧発生回路を更に備え、
前記バイアス電圧発生回路は、
前記第一及び第二ＰチャネルＭＯＳトランジスタとカレントミラー動作する第三ＰチャネルＭＯＳトランジスタと、
該第三ＰチャネルＭＯＳトランジスタに接続された電流源であって、前記第三ＰチャネルＭＯＳトランジスタと前記電流源との間の接続点から前記バイアス電圧が出力される、電流源と、
を含むことを特徴とする請求項２に記載のスイッチング容量生成回路。
電圧制御発振器であって、
ＬＣ発振回路と、
前記ＬＣ発振回路に接続された複数のスイッチング容量生成回路であって、各スイッチング容量生成回路が請求項１に記載のスイッチング容量生成回路で構成される、複数のスイッチング容量生成回路と、
を備えたことを特徴とする電圧制御発振器。
ＬＣバンドパスフィルターであって、
ＬＣ共振回路と、
前記ＬＣ共振回路に接続された複数のスイッチング容量生成回路であって、各スイッチング容量生成回路が請求項１に記載のスイッチング容量生成回路で構成される、複数のスイッチング容量生成回路と、
を備えたことを特徴とするＬＣバンドパスフィルター。