JP5229200B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP5229200B2 JP5229200B2 JP2009275293A JP2009275293A JP5229200B2 JP 5229200 B2 JP5229200 B2 JP 5229200B2 JP 2009275293 A JP2009275293 A JP 2009275293A JP 2009275293 A JP2009275293 A JP 2009275293A JP 5229200 B2 JP5229200 B2 JP 5229200B2
- Authority
- JP
- Japan
- Prior art keywords
- rigid substrate
- manufacturing
- semiconductor device
- metal wiring
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/37147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/84801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
本発明は、半導体装置の製造方法に関し、とくに、配線用の金属板で半導体チップの表面電極と外部リード端子との間を接続した半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a surface electrode of a semiconductor chip and an external lead terminal are connected by a metal plate for wiring.
ディスクリート製品として半導体チップが単体で封入される半導体装置は、従来から、半導体チップの表面電極と外部リード端子との間をアルミワイヤによって接続するものが主流であった。今日のパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはIGBT(Insulated Gate Bipolar Transistor)等の電力用半導体モジュールでは、半導体パッケージの小型化、大電流化、低抵抗化が強く要求されている。そのため、半導体チップの表面電極と外部リード端子とを接続する配線用のアルミワイヤは、その太線化や複数本化が進んでいる。ところが、一般に配線用のアルミワイヤは、半導体パッケージのサイズによって許容されるスペースが限界付けられているために、太線化や複数本化によって大電流化や低抵抗化を実現しようとしても、半導体パッケージの小型化と容易に両立しない。 Conventionally, a semiconductor device in which a semiconductor chip is encapsulated as a discrete product has been mainly used in which a surface electrode of a semiconductor chip and an external lead terminal are connected by an aluminum wire. In power semiconductor modules such as today's power MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) or IGBTs (Insulated Gate Bipolar Transistors), there is a strong demand for miniaturization, large current, and low resistance of semiconductor packages. Therefore, the aluminum wires for wiring connecting the surface electrodes of the semiconductor chip and the external lead terminals are becoming thicker or plural. However, since aluminum wires for wiring are generally limited in the space allowed by the size of the semiconductor package, even if an attempt is made to increase the current and reduce the resistance by increasing the thickness of the wires or increasing the number of wires, the semiconductor package It is not easily compatible with the miniaturization of.
従来から、下記特許文献1に開示されているような銅(Cu)材料による板状接続導体(ここでは、クリップと呼称している。)を配線用コネクタとして用いた配線構造が実用化されている。ここでは、クリップを載置する工程と、クリップを電極およびリード端子に固着する工程とが異なり、こうした載置工程と固着工程の間に搬送工程が介在している。そのため、リードフレームを用いた半導体装置は、その工程間での搬送時に生じる振動、または他の製造装置との接触が原因となって、いわゆるクリップの位置ズレが発生して、半導体装置の信頼性の低下や組立工程の歩留の低下が生じるという問題が指摘されている。そこで、この特許文献1ではリードフレームを移動させずに、その載置場所において、第1および第2のクリップの両端部にレーザ光を照射することにより、低融点半田をそれぞれ溶融させ、第1および第2のクリップとリード端子およびパワーMOSFETチップの電極との双方を合金化させて、半導体装置の信頼性および組立工程の歩留の向上を図るようにしていた。 Conventionally, a wiring structure using a plate-like connection conductor (herein referred to as a clip) made of a copper (Cu) material as disclosed in Patent Document 1 below as a connector for wiring has been put into practical use. Yes. Here, the step of mounting the clip is different from the step of fixing the clip to the electrode and the lead terminal, and a conveying step is interposed between the mounting step and the fixing step. For this reason, a semiconductor device using a lead frame has a so-called clip misalignment due to vibration generated during conveyance between processes or contact with another manufacturing apparatus, and the reliability of the semiconductor device There has been pointed out a problem that a decrease in manufacturing process and a decrease in assembly process yield occur. Therefore, in this Patent Document 1, the low melting point solder is respectively melted by irradiating the both ends of the first and second clips with laser light at the placement place without moving the lead frame. In addition, both the second clip, the lead terminal, and the electrode of the power MOSFET chip are alloyed to improve the reliability of the semiconductor device and the assembly process yield.
上述した従来の半導体装置は、接続導体を用いることで従来以上の大電流化、低抵抗化を実現できるが、一方では、その製造工程の一層の低コスト化も望まれていた。ところが、上述したクリップによる配線構造を実現しようとする場合は、半導体チップの表面電極の接続位置が変わったときにも、半導体チップの表面電極を配線用コネクタとなる接続子によって外部リード端子と確実に接続するために、半導体チップの種類別にそれぞれ専用の接続子が必要となる。そのため、種類の異なる半導体装置の間で組み立て部品に融通性がなくなり、多種類の形状を有する接続子を用意しておかなければならないという問題があった。 The above-described conventional semiconductor device can achieve higher current and lower resistance than those of the prior art by using connection conductors, but on the other hand, further cost reduction of the manufacturing process has been desired. However, when it is intended to realize the above-described wiring structure using clips, even when the connection position of the front surface electrode of the semiconductor chip changes, the front surface electrode of the semiconductor chip is securely connected to the external lead terminal by the connector serving as a wiring connector. In order to connect to the semiconductor chip, a dedicated connector is required for each type of semiconductor chip. For this reason, there is a problem in that assembly parts are not flexible among different types of semiconductor devices, and connectors having various types of shapes must be prepared.
また、そのような接続子を生産するための生産設備が半導体装置のコストアップの要因になっていた。
さらに、金属製の板状接続導体に代えて、配線基板としてポリイミドフィルムを使用する製造方法も考えられているが、一般にポリイミドフィルムは材料価格が高いために、コストアップになるという問題もあった。
In addition, production equipment for producing such connectors has been a factor in increasing the cost of semiconductor devices.
Furthermore, a manufacturing method using a polyimide film as a wiring board instead of a metal plate-like connecting conductor is also considered, but there is a problem that the cost of the polyimide film is generally increased because the material price is high. .
本発明は、上述した課題にかんがみてなされたもので、半導体チップが単体で封入される半導体パッケージの大電流化、低抵抗化を、低コストで実現する半導体装置の製造方法を提供することを目的にしている。 The present invention has been made in view of the above-described problems, and provides a method for manufacturing a semiconductor device that realizes an increase in current and a reduction in resistance of a semiconductor package in which a semiconductor chip is enclosed alone at a low cost. It is aimed.
本発明では、上記問題を解決するために、パッケージに実装された半導体チップの表面電極を前記パッケージの外部リード端子との間で接続する半導体装置の製造方法が提供される。この半導体装置の製造方法は、前記半導体チップが実装された第1のリジッド(rigid)基板、および半田材が塗布された金属配線パターンを付着した第2のリジッド基板を用意する工程と、前記第1のリジッド基板上に前記第2のリジッド基板を位置合わせして載置する工程と、前記半田材によって前記金属配線パターンをそれぞれ前記半導体チップの表面電極と前記外部リード端子とに接合する工程と、前記金属配線パターンが前記半導体チップの表面電極および前記外部リード端子に接着した後に前記金属配線パターンを残して前記第2のリジッド基板を取り除く工程と、から構成される。 In order to solve the above problems, the present invention provides a method for manufacturing a semiconductor device in which a surface electrode of a semiconductor chip mounted on a package is connected to an external lead terminal of the package. The semiconductor device manufacturing method includes the steps of preparing a first rigid substrate on which the semiconductor chip is mounted, and a second rigid substrate to which a metal wiring pattern to which a solder material is applied is attached, A step of positioning and mounting the second rigid substrate on one rigid substrate, and a step of bonding the metal wiring pattern to the surface electrode of the semiconductor chip and the external lead terminal by the solder material, And the step of removing the second rigid substrate leaving the metal wiring pattern after the metal wiring pattern is bonded to the surface electrode of the semiconductor chip and the external lead terminal.
この発明の半導体装置の製造方法によれば、大電流、低抵抗の半導体装置を確実に提供できる。
また、リジッド基板として安価なガラス・エポキシ基板を使用することが可能であるから、低コストの半導体パッケージを構成することができる。
According to the method for manufacturing a semiconductor device of the present invention, a semiconductor device having a large current and a low resistance can be reliably provided.
In addition, since an inexpensive glass / epoxy substrate can be used as the rigid substrate, a low-cost semiconductor package can be configured.
また、半導体チップの電極位置が異なるものである場合、あるいは別型式の半導体チップを搭載したもの、あるいは別の半導体パッケージを製造する場合であっても、リジッド基板上の金属配線パターンの設計変更、あるいはリジッド基板そのものを設計変更することによって対応できる。そのため、多種多様の半導体チップあるいは半導体パッケージに適用でき、その開発周期が短縮できるなどの効果がある。 In addition, even when the electrode position of the semiconductor chip is different, or when another type of semiconductor chip is mounted, or when manufacturing another semiconductor package, the design change of the metal wiring pattern on the rigid substrate, Alternatively, this can be dealt with by changing the design of the rigid substrate itself. Therefore, it can be applied to a wide variety of semiconductor chips or semiconductor packages, and the development cycle can be shortened.
さらに、製造工程で使用する設備自体は、半導体チップやパッケージの変更にも関わらず同一のものがそのまま使用可能であるため、製造ラインにおける投資費用等を低減できる。 Furthermore, since the equipment used in the manufacturing process can be used as it is regardless of the change of the semiconductor chip and the package, the investment cost in the manufacturing line can be reduced.
以下、図面を参照してこの発明の実施の形態について説明する。図1は、本発明の実施の形態に係る半導体装置に用いるリジッド基板を示す図であって、(a)は第1のリジッド基板の平面図、(b)はそのA−A線に沿う断面図である。 Embodiments of the present invention will be described below with reference to the drawings. 1A and 1B are diagrams showing a rigid substrate used in a semiconductor device according to an embodiment of the present invention, wherein FIG. 1A is a plan view of the first rigid substrate, and FIG. 1B is a cross section taken along the line AA. FIG.
第1のリジッド基板10は、後述する半導体チップが単体で封入される半導体パッケージのリードフレームを構成するもので、たとえば絶縁性を有するガラス・エポキシ基板から構成される。この第1のリジッド基板10の表面には、第1の金属配線パターン11、および第2、第3の金属配線パターン12,13がそれぞれ独立した島形状の銅(Cu)箔として接着されている。
The first
第1の金属配線パターン11は、半導体チップ(仮想線14aによって示す。)を接合するための矩形領域11aを備え、この矩形領域11aからリンク部11bが第1のリジッド基板10の右側縁部まで延長形成されている。第2、第3の金属配線パターン12,13は、第1の金属配線パターン11のリンク部11bの両側でそれぞれ並行して、第1のリジッド基板10の右側縁部まで形成されている。
The first
金属配線パターン11,12,13は、それぞれ半導体チップの表面電極を舌片状の銅箔からなる外部リードとして半導体パッケージから引き出すためのものであって、それぞれに、半導体チップの3つの外部リード端子となる、シート状のプリフォーム(Preform)半田層15,16a,17aが接着されている。また、第2、第3の金属配線パターン12,13には、第1の金属配線パターン11の矩形領域11aに近接する先端部分に、それぞれプリフォーム半田層16b,17bと、その表面で所定の高さを有する半田バンプ16c,17cが接着されている。
The
また、第1のリジッド基板10には、半導体チップが接合される第1の金属配線パターン11の矩形領域11aに近接して、たとえば図1の左側の上下位置にそれぞれ円形形状の位置合わせマーク18,19が設けられている。
In addition, the first
つぎに、この第1のリジッド基板10を用いて製造されるMOSFETパッケージの各工程について説明する。
図2は、MOSFETパッケージの製造工程(第1工程)で用意される第1、第2のリジッド基板を示す図である。
Next, each step of the MOSFET package manufactured using the first
FIG. 2 is a view showing the first and second rigid substrates prepared in the MOSFET package manufacturing process (first process).
図2(a)には、半導体チップ14を載せた状態の第1のリジッド基板10を示している。ここでは、MOSFETなどの半導体チップ14が、その裏面電極(ドレイン電極)と第1の金属配線パターン11とが接合され、プリフォーム半田層15を介して外部リードとの接続を可能としている。
FIG. 2A shows the first
また、図2(b)は第2のリジッド基板の平面図、同図(c)は同図(b)のB−B線に沿う断面図である。第2のリジッド基板20は、少なくとも半導体チップ14とプリフォーム半田層16b,17bとを含む第1のリジッド基板10の領域に対応するだけの面積を有し、第1のリジッド基板10と同様の絶縁性を有するガラス・エポキシ基板として構成される。この第2のリジッド基板20には、それぞれ半導体チップ14の表面電極を外部リード端子との間で接続するための配線パターンとして、2本の金属配線パターン21,22が接着されている。
FIG. 2B is a plan view of the second rigid substrate, and FIG. 2C is a cross-sectional view taken along the line BB of FIG. The second
これら金属配線パターン21,22は、互いに独立した島形状の銅箔として第2のリジッド基板20に接着されていて、一方の金属配線パターン22は、第2のリジッド基板20の中央部分で、半導体チップ14の表面電極(図示せず)のうち大電流が流れる側と接触する矩形領域22aを形成しており、そこにシート状のプリフォーム半田層24bが接着されている。また、他方の金属配線パターン21は、先端に三角形状の突起領域21aが形成されている。また、これらの金属配線パターン21,22の基部(すなわち、図2(b)の下方に相当する部分)21b,22bには、第1のリジッド基板10上の第2、第3の金属配線パターン12,13に接着された半田バンプ16c,17cと接触するように、シート状のプリフォーム半田層23,24aが接着されている。
These
また、第2のリジッド基板20には、半導体チップ14が搭載された第1のリジッド基板10の位置合わせマーク18,19に対応する位置に、それぞれ円形形状の位置合わせマーク25,26が設けられている。なお、これらの位置合わせマーク18,19,25,26は、リジッド基板10,20上の突起部、あるいは凹部として形成することができる。
The second
つぎに、リジッド基板10,20などに金属配線パターン11〜13,21,22として形成されている銅箔の接着構造について説明する。
図3は、リジッド基板と銅箔との接着構造を拡大して示す断面図である。
Next, the adhesion structure of the copper foil formed as the
FIG. 3 is an enlarged cross-sectional view showing the bonding structure between the rigid substrate and the copper foil.
リジッド基板10,20の材料であるガラス・エポキシ基板は、補強材のガラス布に熱硬化性樹脂を含浸させ、半硬化のBステージ状態にしたプリプレグ(Prepreg)2として構成される。図3に示すように、ここに銅箔3を重ね、銅箔とともに加熱加圧すると銅張積層板となる。通常は、銅張積層板の凹凸面をプリプレグ2に重ねて積層プレスしてエッチングし、金属配線パターン21,22(図2参照)などが形成される。
The glass / epoxy substrate, which is a material of the
銅箔3は、その用途に応じて表裏面の凹凸(粗化形状)に違いがあって、それぞれ比較的平滑な面がシャイニー面3a、細かい凹凸粗化が形成された面がマット面3bと呼ばれている。ここでは、アンカー効果によるプリプレグ2の接着シート、すなわちリジッド基板10,20との接着力を高めるために、銅箔3のマット面3b側にコブめっき(Nodule Plating)による凹凸が施されている。
The copper foil 3 has different unevenness (roughened shape) on the front and back surfaces depending on the application, and the relatively smooth surface is a shiny surface 3a and the surface on which fine unevenness is formed is the
つぎに、金属配線パターン21,22によって半導体チップ14の表面電極と外部リード端子とを接合する工程について説明する。
図4は、第1のリジッド基板に第2のリジッド基板が積層された状態を示し、(a)は積層状態の平面図、(b)はそのC−C線に沿う断面図である。
Next, a process of bonding the surface electrode of the
4A and 4B show a state in which the second rigid substrate is laminated on the first rigid substrate. FIG. 4A is a plan view of the laminated state, and FIG. 4B is a cross-sectional view taken along the line CC.
図4に示すように、第1のリジッド基板10に第2のリジッド基板20を積層する場合、第2のリジッド基板20の位置合わせマーク25,26をそれぞれ第1のリジッド基板10の位置合わせマーク19,18と一致するように、第1のリジッド基板10上に反転して重ねる。なお、同図(a)には反転した状態の第2のリジッド基板20とともに、第2のリジッド基板20の裏面における金属配線パターン21,22を一点鎖線により示している。これにより、第2のリジッド基板20に形成された金属配線パターン21,22は、プリフォーム半田層14b,24bを介して半導体チップ14の2つの表面電極と接触する。
As shown in FIG. 4, when the second
ここで半導体チップ14の表面電極として、大電流が流れるソース電極(図示せず)と、制御電圧が印加されるゲート電極(図示せず)が設けられている。半導体チップ14のゲート電極上には、プリフォーム半田層14bが設けられている。そして、図4(b)に示すように、第2のリジッド基板20の金属配線パターン21はプリフォーム半田層14bを介して半導体チップのゲート電極と接続され、金属配線パターン22はプリフォーム半田層24bを介して半導体チップのソース電極に接続される。
Here, as a surface electrode of the
また、金属配線パターン21の基部21bに形成されたプリフォーム半田層23(図2参照)が半田バンプ17cと接触し、金属配線パターン22の基部22bに形成されたプリフォーム半田層24a(図2参照)が半田バンプ16cと接触する。そして、つぎのリフロー加熱工程で半田が溶融することで、フラックスを使用せずに半田付けが行われ、金属配線パターン21,22が第1のリジッド基板10側としっかり固着される。
Further, the preform solder layer 23 (see FIG. 2) formed on the
図5は、第3工程で第2のリジッド基板を引き剥がした状態を示し、(a)はその平面図、(b)はそのD−D線に沿う断面図である。
ここでは、第1のリジッド基板10上の半導体チップ14と金属配線パターン21,22とが接続され、さらに金属配線パターン21,22は、それぞれ半田バンプ16c,17cによって外部リード端子となるプリフォーム半田層15,16a,17aと結線されている。図5には、リフロー加熱された半田バンプ17cが接続部17dとして固化した後に、第2のリジッド基板20を金属配線パターン21,22から引き剥がし、第2のリジッド基板20本体(すなわち、プリプレグ2)のみを取り除いた状態を示している。
FIGS. 5A and 5B show a state where the second rigid substrate is peeled off in the third step, where FIG. 5A is a plan view and FIG. 5B is a cross-sectional view along the line DD.
Here, the
この場合、第1のリジッド基板10と第2のリジッド基板20で半導体チップ14を挟み込み、積層した状態で、リフロー加熱によりチップ電極部および第2のリジッド基板20の金属配線パターン21,22を一括して接続し、その後、第2のリジッド基板20本体を金属配線パターン21,22の基部21b、22b側から引き剥がすように除去する。
In this case, the
なお、第2のリジッド基板20を取り除く工程を容易に実施するためには、ロウプロファイル(凹凸が小さい)の銅箔3を金属配線パターンとして使用することが好ましい。また、銅箔3をそのシャイニー面3a側でプリプレグ2に重ねて積層プレスしたのちエッチングし、金属配線パターンを形成してもよい。いずれの場合でも、プリプレグ2内のレジンコンテントを第1リジッド基板より少なくして、たとえば30%〜55%の範囲とすることが好ましい。また、プリプレグ2のガラス転移温度以上の120〜150℃の範囲で第2のリジッド基板20を加熱することで、プリプレグ2が軟化して銅箔3からの剥離が容易となる。
In order to easily carry out the step of removing the second
ここで、図4,図5に示すように、金属配線パターン21をゲート端子に向かって先が細くなるような三角形状としているのは、第2のリジット基板20を取り除く際に、引き剥がしやすくするためである。
Here, as shown in FIGS. 4 and 5, the
金属配線パターン21,22の形状は、図4,図5に示すものに限らないが、第2のリジット基板20を引き剥がす途中で、その引き剥がし方向に直交方向に金属配線パターン21,22の端面が現れないようにすることが好ましい。これにより、第2のリジット基板20を引き剥がす際の抵抗を小さくできるから、不要な力が金属配線パターン21,22やプリフォーム半田層に印加されるのを防ぐうえで有効である。
The shapes of the
その後、さらに第1のリジッド基板10上の金属配線パターン21,22を半導体チップ14とともに樹脂モールド成形を行う。
図6は、MOSFETの単品基板が複数配列された第1のリジッド基板を示す平面図、図7は、半導体チップの表面電極側の金属配線パターンが複数配列された第2のリジッド基板を示す平面図である。
Thereafter, the
FIG. 6 is a plan view showing a first rigid substrate in which a plurality of single MOSFET substrates are arranged, and FIG. 7 is a plan view showing a second rigid substrate in which a plurality of metal wiring patterns on the surface electrode side of the semiconductor chip are arranged. FIG.
図6に示すように、M段×N列に整列した状態で配列され、それぞれに半導体チップが実装された第1のリジッド基板1011,1012,…1024を用意し、同じく図7に示す第2のリジッド基板2011,2012,…2024をM段×N列に配列したものを一括して重ね合わせて、リフロー加熱する。こうして、M×N個の単品の半導体装置が、上述した手順により一括して製造できる。
As shown in FIG. 6, first
このような単品基板が複数配列されたリジッド基板10,20を用いることで、複数の半導体チップ14に対する金属配線パターン21,22が同時一括して接合できるだけでなく、製造工程におけるリードタイムの短縮が可能になるため、スループットが向上し、コストダウンが可能になる。
By using the
以上のように、金属配線パターン21,22が接着された第2のリジッド基板20を用い、接続後に第2のリジッド基板20のリジッド基板部分だけを引き剥がすことで、大電流、低抵抗を実現する半導体パッケージを提供できる。また、本発明は、上記のものに限られるわけではなく、たとえば外部電極を第1のリジッド基板10の片側からだけでなく、前後左右の4方向のいずれからも引き出すように構成できる。したがって、半導体素子を搭載し、所定の電極を外部に引き出して、樹脂封止した半導体装置の構造全般に適用することができる。
As described above, by using the second
なお、上述した半導体チップ14の裏面電極を引き出すための第1のリジッド基板10は、従来の半導体装置で使用される銅リードフレームで置き換えることも可能である。
さらに、半導体チップ14としてMOSFETチップだけではなく、ダイオードチップなど他の半導体チップについても、上述した実施の形態を適用して製造することが可能である。
Note that the first
Furthermore, not only the MOSFET chip but also other semiconductor chips such as a diode chip can be manufactured by applying the above-described embodiment as the
2 プリプレグ
3 銅箔
10 第1のリジッド基板
11 第1の金属配線パターン
12 第2の金属配線パターン
13 第3の金属配線パターン
14 半導体チップ
14b,15,16a,17a,23,24a,24b プリフォーム半田層
16c,17c 半田バンプ
18,19,25,26 位置合わせマーク
20 第2のリジッド基板
21,22 金属配線パターン
2 Prepreg 3
Claims (10)
前記半導体チップが実装された第1のリジッド基板、および半田材が塗布された金属配線パターンを付着した第2のリジッド基板を用意する工程と、
前記第1のリジッド基板上に前記第2のリジッド基板を位置合わせして載置する工程と、
前記半田材によって前記金属配線パターンをそれぞれ前記半導体チップの表面電極と前記外部リード端子とに接合する工程と、
前記金属配線パターンが前記半導体チップの表面電極および前記外部リード端子に接着した後に前記金属配線パターンを残して前記第2のリジッド基板を取り除く工程と、
を備えたことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device in which a surface electrode of a semiconductor chip mounted on a package is connected between external lead terminals of the package,
Preparing a first rigid substrate on which the semiconductor chip is mounted, and a second rigid substrate to which a metal wiring pattern coated with a solder material is attached;
Positioning and placing the second rigid substrate on the first rigid substrate;
Bonding the metal wiring pattern to the surface electrode of the semiconductor chip and the external lead terminal by the solder material,
Removing the second rigid substrate leaving the metal wiring pattern after the metal wiring pattern is bonded to the surface electrode of the semiconductor chip and the external lead terminal;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009275293A JP5229200B2 (en) | 2009-12-03 | 2009-12-03 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009275293A JP5229200B2 (en) | 2009-12-03 | 2009-12-03 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011119438A JP2011119438A (en) | 2011-06-16 |
JP5229200B2 true JP5229200B2 (en) | 2013-07-03 |
Family
ID=44284433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009275293A Expired - Fee Related JP5229200B2 (en) | 2009-12-03 | 2009-12-03 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5229200B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104247012B (en) | 2012-10-01 | 2017-08-25 | 富士电机株式会社 | Semiconductor device and its manufacture method |
US9922160B2 (en) | 2015-02-12 | 2018-03-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit stack verification method and system for performing the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04119644A (en) * | 1990-09-11 | 1992-04-21 | Toppan Printing Co Ltd | Mounting of semicondctor element |
JP2004319976A (en) * | 2003-03-28 | 2004-11-11 | Matsushita Electric Ind Co Ltd | Transfer sheet, and wiring board using the same and fabrication method thereof |
JP4830505B2 (en) * | 2006-01-19 | 2011-12-07 | 富士ゼロックス株式会社 | Wiring method and donor substrate |
-
2009
- 2009-12-03 JP JP2009275293A patent/JP5229200B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011119438A (en) | 2011-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7687903B2 (en) | Power module and method of fabricating the same | |
JP4969113B2 (en) | Circuit device manufacturing method | |
TW201232723A (en) | Method of making stackable semiconductor assembly with bump/flange heat spreader and dual build-up circuitry | |
KR20090052688A (en) | Power device package and method of fabricating the same | |
JPH0794553A (en) | Semiconductor device and fabrication thereof | |
JP2009278064A (en) | Semiconductor device and method of manufacturing the same | |
JP4344766B2 (en) | Source driver, source driver manufacturing method, and liquid crystal module | |
JP2021048195A (en) | Semiconductor device and method for manufacturing the same | |
JP5151158B2 (en) | Package and semiconductor device using the package | |
JP2012015202A (en) | Semiconductor device, and method of manufacturing the same | |
US20070126107A1 (en) | Multi-chip semiconductor connector assembly method | |
JP2958692B2 (en) | Ball grid array semiconductor package member, method of manufacturing the same, and method of manufacturing ball grid array semiconductor package | |
JP2014146650A (en) | Wiring board and manufacturing method of the same | |
US20130083492A1 (en) | Power module package and method of manufacturing the same | |
JP5229200B2 (en) | Manufacturing method of semiconductor device | |
KR100346899B1 (en) | A Semiconductor device and a method of making the same | |
JP3695458B2 (en) | Semiconductor device, circuit board and electronic equipment | |
JP2004119730A (en) | Method of manufacturing circuit device | |
JP2001237267A (en) | Semiconductor device | |
JP2009224529A (en) | Semiconductor device and its manufacturing method | |
JP2020057771A (en) | Module and method of manufacturing the same | |
JP2012227320A (en) | Semiconductor device | |
CN112701103B (en) | Combined packaging structure and combined packaging process | |
JP3457547B2 (en) | Semiconductor device, method of manufacturing the same, and film carrier | |
JP4881369B2 (en) | Manufacturing method of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120514 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130304 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160329 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |