JP5228961B2 - 増幅回路及び撮像装置 - Google Patents
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Description
semiconductor)イメージセンサには、画素アレイと読み出し部が設けられている。画素アレイの各画素回路にフォトダイオードとアンプ回路が含まれており、フォトダイオードに発生する電圧がアンプ回路により増幅されて列信号線に出力される。読み出し部では、CDS(correlated
double sampling:相関二重サンプリング)と呼ばれるノイズキャンセル処理のため、1つの画素について2回の読み出しが行われる。暗レベル(N)と信号レベル(NS)の画素信号がそれぞれ読み出され、これらの信号の差(N−NS)に応じて新たな画素信号(S)が得られる。通常、画像処理を容易にするため、CDS後の画素信号(S)にアナログ−デジタル変換(AD変換)が実行される。
次いで、イメージセンサから信号レベルの電圧Vnsが出力されるとき、スイッチ回路102がオフ状態となる。このときも、演算増幅器101の負入力端子はほぼ基準電圧GNDに保たれているため、キャパシタCaには電圧Vnsが印加される。キャパシタCaの電圧が「Vn」から「Vns」へ変化すると、この電圧の変化分に相当する電荷がキャパシタCbに蓄積される。演算増幅器101の出力電圧Voutは、概ね次の式で表される。
Vout=(Ca/Cb)×(Vns−Vn) … (1)
静電容量のマッチングの精度は、マスキング処理などによって制限されており、近年のプロセスで比較的大きなキャパシタを形成する場合でも0.1%程度に留まる。この精度は、10ビットの分解能と等価である。暗いシーンを撮影し、カメラシステムの外部で追加的な信号増幅を行う場合、0.1%のエラーはたちまち視認可能なノイズを生じる。増幅器のゲインのばらつきに伴うノイズは、スクリーンにおいて上から下へ走る線のように現れる。各列のゲインを適応的に変化させる広ダイナミックレンジ手法を用いる場合、上述したノイズの問題は更に深刻となる。
上記積分フェーズの上記第1信号蓄積動作では、上記第1スイッチ回路を介して上記第2ノードが上記基準電圧に接続され、上記入力回路によって上記第1信号が上記第1ノードに入力されるため、上記第1キャパシタには上記第1信号に応じた電荷が蓄積される。
上記第1信号蓄積動作に続く上記第2信号蓄積動作では、上記第1スイッチ回路がオフし、上記第2スイッチ回路がオンするため、上記第1キャパシタから上記第2キャパシタへの電荷の移動が可能になる。このとき、上記入力回路によって上記第2信号が上記第1ノードに入力されるとともに、上記第3ノードの電圧が上記基準電圧に近づくように上記第4ノードへ電流が供給されるため、上記第1キャパシタには上記第2信号に応じた電荷が蓄積される。また、上記第1信号と上記第2信号との差分に応じた電荷が上記第1キャパシタから上記第2キャパシタへ転送される。
この第1信号蓄積動作と第2信号蓄積動作が反復されることにより、上記第1信号と上記第2信号との差分に応じた電荷が上記第2キャパシタにおいて蓄積される。当該蓄積される電荷の量は、上記反復の回数を増やすことによって増大する。
図1は、本発明の第1の実施形態に係る撮像装置の構成の一例を示す図である。本実施形態に係る撮像装置は、画素アレイ1と、垂直走査回路2と、読み出し処理回路3と、制御回路4を有する。
画素アレイ1は、本発明における画素アレイの一実施形態である。
垂直走査回路2は、本発明における画素走査回路の一実施形態である。
画素アレイ1は、それぞれ撮像対象からの光を電気信号に変換する複数の画素回路10を有する。画素回路10は行列状に配列されており、行ごとに共通の行信号線LR1,LR2,…に接続され、列ごとに共通の列信号線LC1,LC2,…に接続される。
フォトダイオードPDのアノードが基準電圧GNDに接続され、そのカソードがMOSトランジスタ(転送トランジスタ)Q1を介してフローティング領域FDに接続される。電源ラインVDDとフローティング領域FDの間にMOSトランジスタ(リセットトランジスタ)Q2が設けられる。MOSトランジスタ(増幅トランジスタ)Q3のゲートがフローティング領域FDに接続され、そのドレインが電源ラインVDDに接続され、そのソースがMOSトランジスタ(選択トランジスタ)Q4を介して出力Poutに接続される。MOSトランジスタQ1,Q2,Q4のゲートには、行信号線(LR1,LR2,…)を介して制御信号φt,φr,φxが入力される。画素回路10において発生した画素信号は、出力Poutから列信号線(LC1,LC2,…)へ出力される。
新たなフィールドに入ると、転送トランジスタQ1及びリセットトランジスタQ2がオフに設定されて蓄積期間が開始される。蓄積期間では、撮像対象からの光に応じて発生した光電荷がフォトダイオードPDにおいて蓄積される。
垂直走査回路2は、画素アレイ1の画素行列を1行ずつ順次に選択し、選択した行に属する画素回路10の画素信号を各々の列信号線LC1,LC2,…へ出力させる。
パルスシフト回路21は、制御回路4において生成される制御信号(スタート信号、垂直走査クロック信号等)に応じて順次にシフトするパルス信号を発生する。パルスシフト回路21は、例えばシフトレジスタによって構成される。
スイッチ回路22は、パルスシフト回路21のパルス信号に応じて、画素回路10の制御信号線(φr,φt,φx)を行信号線LR1〜LRiの何れか1つに接続する。スイッチ回路22は、例えば図3に示すように、パルスシフト回路21のパルス信号に応じてオンオフするトランジスタによって構成される。
読み出し処理回路3は、垂直走査回路2よって順次に選択される画素アレイ1の1行分の画素回路10から画素信号を読み出し、読み出した画素信号にCDS、増幅、AD変換等の処理を施して画素データPdatを生成する。
電流源304は、列信号線LCkを介して画素回路10の出力に接続されており、増幅トランジスタQ3(図2)のソースに一定の電流を流す。
キャパシタCn,Cnsは、その一方の端子が基準電圧GNDに接続され、他方の端子がスイッチ回路303を介して列信号線LCkに接続される。スイッチ回路305は、制御回路4の制御に応じてキャパシタCn,Cnsと列信号線LCkとを選択的に接続する。
図5の例において、読み出し回路32は、スイッチ回路SW1〜SW12と、キャパシタC1〜C3と、演算増幅器305を有する。
キャパシタC1は、本発明における第1キャパシタの一実施形態である。
キャパシタC2は、本発明における第2キャパシタの一実施形態である。
スイッチ回路11及び12を含む回路は、本発明における入力回路の一実施形態である。
スイッチ回路SW1〜SW10は、本発明における第1〜第10スイッチ回路の一実施形態である。
演算増幅器305は、本発明における電流供給回路の一実施形態である。
スイッチ回路SW12は、信号保持回路31−kにおいて保持された画素信号NS(電圧Vns)をノードN1に入力する。
スイッチ回路SW10は、ノードN1を基準電圧GNDに接続する。
キャパシタC2は、ノードN3(第3ノード)とノードN4(第4ノード)の間に設けられる。
スイッチ回路SW1は、ノードN6を基準電圧GNDに接続する。スイッチ回路SW8がオンのとき、スイッチ回路SW1がノードN2を基準電圧GNDに接続する。
スイッチ回路SW2は、ノードN6をノードN3に接続する。スイッチ回路SW8がオンのとき、スイッチ回路SW2がノードN2をノードN3に接続する。
スイッチ回路SW6は、ノードN5を演算増幅器305の電流出力端子に接続する。
スイッチ回路SW7は、ノードN5をノードN3に接続する。
スイッチ回路SW9は、ノードN5をノードN2に接続する。
スイッチ回路SW4は、ノードN4を基準電圧GNDに接続する。
スイッチ回路SW3は、ノードN4を演算増幅器305の電流出力端子に接続する。
スイッチ回路SW5は、演算増幅器305の電流出力端子をノードN1に接続する。
読み出し回路32の詳しい動作については、後に図7〜図12を参照して説明する。
図6に示すシリアル変換回路33は、読み出し回路32−1〜32−jの出力に設けられたキャパシタCM1〜CMjと、スイッチ回路SA1〜SAj,SB1〜SBj,SC1〜SCj,SD1〜SDjと、OTAなどの演算増幅器306とを有する。
キャパシタCMk(k=1〜j)は、読み出し回路32−kから出力される画素信号Psを保持する。キャパシタCMkの一方の端子は、スイッチ回路SAkを介して読み出し回路32−kの出力に接続されるとともにスイッチ回路SCkを介して演算増幅器306の出力に接続される。キャパシタCMkの他方の端子は、スイッチ回路SBkを介して基準電圧GNDに接続されるとともにスイッチ回路SDkを介して演算増幅器306の負入力端子に接続される。演算増幅器306の正入力端子は基準電圧GNDに接続される。
画素信号Psの出力期間が終了すると、スイッチ回路SA1〜SAj及びSB1〜SBjが全てオフし、スイッチ回路SC1〜SCj及びSD1〜SDjが順次にオンする。すなわち、スイッチ回路SC1及びSD1,SC2及びSD2,SC3及びSD3,…という具合にスイッチ回路のペアが順次オンする。1つのペアがオンするとき、他のペアはオフする。スイッチ回路のペアが順次にオンすると、キャパシタCM1〜CMjが1つずつ順に演算増幅器306の負入力端子と出力端子の間に接続される。負帰還の働きによって演算増幅器306の負入力端子はほぼ基準電圧GNDと等しくなるため、演算増幅器306の出力にはそのとき接続されるキャパシタ(CM1〜CMj)の電圧とほぼ等しい電圧が発生する。このようにして、キャパシタCM1〜CMjに保持された画素信号Psが演算増幅器306からシリアルに出力される。
制御回路4は、撮像装置の各構成要素を制御するための制御信号を生成する。
例えば、制御回路4は、画素回路10において画素信号を生成するための制御信号(φt,φr,φx)や、垂直走査回路2において画素アレイ1の各行を順次に選択するための制御信号、信号保持回路31−1〜31−jにおいて画素回路10からの信号(N,NS)を保持するための制御信号、読み出し回路32−1〜32−jにおいてスイッチ回路(SW1〜SW12)に供給する制御信号、シリアル変換回路33においてシリアルの信号列を得るための制御信号などを生成する。
初期フェーズにおいては、キャパシタC2の電荷が初期化される。
初期フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW1,SW4,SW6,SW7,SW8,SW11
オフ状態:SW2,SW3,SW5,SW9,SW10,SW12
積分フェーズにおいては、リセットレベル信号Nと画素信号NSとの差分(Vn−Vns)に応じた電荷(以下、「信号電荷」と呼ぶ)がキャパシタC1からキャパシタC2へ繰り返し転送されることにより、この繰り返し回数に応じて積分された信号電荷がキャパシタC2に蓄積される。
すなわち、第1信号蓄積動作では、リセットレベル信号N(電圧Vn)に応じた電荷がキャパシタC1に蓄積される。
第1信号蓄積動作に続く第2信号蓄積動作では、画素信号NS(電圧Vns)に応じた電荷がキャパシタC1に蓄積されるとともに、差分(Vn−Vns)に応じた信号電荷がキャパシタC1からキャパシタC2へ転送される。
図8は、第2信号蓄積動作における読み出し回路32の接続状態の一例を示す図である。
第2信号蓄積動作における各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW2,SW3,SW8,SW12
オフ状態:SW1,SW4,SW5,SW6,SW7,SW9,SW10,SW11
このとき、演算増幅器305の負入力端子(ノードN5)に生じるオフセット電圧Vofsと、第1信号蓄積動作においてキャパシタC3に保持される電圧とがほぼ等しいため、両者の電圧が相殺し、ノードN2の電圧がほぼ基準電圧GNDと等しくなる。
ノードN2の電圧がほぼ基準電圧GNDと等しいため、キャパシタC1には電荷「C1×Vns」が蓄積される。直前の第1信号蓄積動作においてキャパシタC1に電荷「C1×Vn」が蓄積されているため、差分の信号電荷「C1×(Vn−Vns)」がキャパシタC1からキャパシタC2へ転送される。
2回目以降の第1信号蓄積動作における各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW1,SW3,SW7,SW8,SW11
オフ状態:SW2,SW4,SW5,SW6,SW9,SW10,SW12
なお、第2信号蓄積動作においてはノードN3の接続点が基準電圧GNDからノードN5に変更されるため、演算増幅器305の出力電圧(Ps)はオフセット電圧Vofs分だけシフトする。
放電フェーズでは、積分フェーズの最後の第2信号蓄積動作においてキャパシタC1に蓄積された電荷が放電される。
放電フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW1,SW3,SW7,SW8,SW10
オフ状態:SW2,SW4,SW5,SW6,SW9,SW11,SW12
電荷転送フェーズでは、キャパシタC2に積分された電荷がキャパシタC1へ転送される。
電荷転送フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW2,SW4,SW5,SW8
オフ状態:SW1,SW3,SW6,SW7,SW9,SW10,SW11,SW12
Qs=K・C1×(Vn−Vns) … (2)
Vc1=Qs/C1=K×(Vn−Vns) … (3)
補正フェーズでは、キャパシタC1の電圧Vc1に含まれるオフセット電圧Vofsの成分が補正される。
補正フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW1,SW5,SW9
オフ状態:SW2,SW3,SW4,SW6,SW7,SW8,SW10,SW11,SW12
この場合、キャパシタC3に保持される電圧とノードN5に生じるオフセット電圧Vofsがほぼ等しいため、キャパシタC3の電荷量は直前の電荷転送フェーズにおける値から変化しない。従って、このキャパシタC3と直列に接続されたキャパシタC1の電荷量もほぼ同一に保持される。
一方、電荷転送フェーズにおいてノードN2の電圧は基準電圧GNDとほぼ等しいが、補正フェーズでは基準電位GNDからオフセット電圧Vofs分だけシフトする。すなわち、キャパシタC1の電荷量を保持しつつ、ノードN2の電圧がオフセット電圧Vofs分だけシフトする。そのため、演算増幅器305の出力電圧(ノードN1の電圧)は、電荷転送フェーズの場合と比べてオフセット電圧Vofs分だけシフトする。
この電圧のシフトは、初期フェーズにおいてキャパシタC2に印加されたオフセット電圧Vofsによる誤差成分を相殺する。すなわち、キャパシタC1の電圧Vc1に残存していたオフセット電圧Vofsによる誤差成分が、補正フェーズにおいて補正される。
このように、本実施形態では、信号蓄積動作の繰り返し回数(K)に比例した信号電荷がキャパシタC2において積分され、この信号電荷に基づいて増幅結果が得られることから、キャパシタの容量比に依らずにゲインを設定できる。これにより、例えば図26に示す増幅回路のように、高いゲインにおいて大容量のキャパシタを設けなくてもよいため、回路面積を抑制できる。
また、所望のゲインを得るために大容量のキャパシタを設けなくてもよいことから、例えば図26に示す増幅回路のように、大容量のキャパシタを駆動することによるフィードバック量の減少を補うため演算増幅器のゲイン帯域幅を広げたり直流ゲインを高めたりする必要がない。従って、演算増幅器における消費電力と回路面積の増大を抑制できる。
図26に示す増幅回路では、演算増幅器101のフィードバック量の変化などの影響により、式(1)に示すように容量比に比例する理想的なゲインが得られない。例えばバイナリの重みを付けた複数のキャパシタを切り替える方法によって静電容量の値をプログラマブルに設定しても、そのデジタル信号の値に対してゲインの大きさを単調に変化させることができない。一方、本実施形態では、積分フェーズにおける信号蓄積動作の繰り返し回数Kに対してゲインが単調に変化し、この単調性が演算増幅器305の特性などに影響を受けることがない。そのため、図26に示す増幅回路に比べてより正確にゲインを設定できる。
このように、本実施形態では、キャパシタC2において積分された信号電荷をキャパシタC1へ戻すことによって、式(3)に示すように、キャパシタC1,C2の静電容量に依存しない増幅結果を得ることができる。従って、キャパシタの容量のばらつきに影響を受けることなく、正確にゲインを設定できる。
従って、本実施形態では、演算増幅器305のオフセット電圧Vofsによる積分誤差が非常に小さくなり、信号蓄積動作を多数回繰り返しても積分される誤差が小さいため、高いゲインを正確に設定できる。
次に、本発明の第2の実施形態について説明する。
図5に示す読み出し回路32では、積分フェーズにおける信号蓄積動作の繰り返し回数によってゲインが設定されるが、本実施形態における読み出し回路32Aでは、更にキャパシタC1及びC2の容量比によってゲインの調節が可能である。
図13に示す読み出し回路32Aは、ノードN1及びN2の間に並列に接続された2つの単位キャパシタを含むキャパシタC1と、各単位キャパシタとノードN2との導電経路に設けられたスイッチ回路SW14及びSW15を有する。読み出し回路32Aの他の構成要素は、図5に示す読み出し回路32と同じである。
スイッチ回路SW14及びSW15は、本発明における選択回路の一実施形態である。
スイッチ回路SW14及びSW15の動作によって、キャパシタC1の静電容量が積分フェーズから電荷転送フェーズへ移行する際に2分の1になる。キャパシタC1の静電容量が2分の1に変化すると、静電容量が変化しない場合に比べてキャパシタC1の電圧が2倍になるため、ゲインが2倍になる。
次に、本発明の第3の実施形態について説明する。
図5に示す読み出し回路32では、積分フェーズにおいて信号電荷が積分されるが、本実施形態における読み出し回路32Bでは、この信号電荷に加えて、所望の暗レベルを設定するための基準電荷が積分される。
図15に示す読み出し回路32Bは、ノードN1に暗レベル電圧VBを入力するスイッチ回路SW13を有する。読み出し回路32Bの他の構成要素は、図5に示す読み出し回路32と同じである。
図16に示す第1基準信号蓄積動作は、図9に示す第1信号蓄積動作と基本的に同じであり、相違点はノードN1に基準電圧GNDが入力されるところにある。すなわち、図16に示す第1基準信号蓄積動作では、スイッチ回路SW11,SW12,SW13がオフし、スイッチ回路SW10がオンする。
この第1基準信号蓄積動作により、キャパシタC1の電圧がゼロになる。
図17に示す第2基準信号蓄積動作は、図8に示す第2信号蓄積動作と基本的に同じであり、相違点はノードN1に暗レベル電圧VBが入力されるところにある。すなわち、図17に示す第2基準信号蓄積動作では、スイッチ回路SW10,SW11,SW12がオフし、スイッチ回路SW13がオンする。
このようにして読み出し回路32Bから出力される信号Psは、画素信号の差分の電圧(Vns−Vn)に暗レベル電圧VBを加算した結果(Vns−Vn+VB)を増幅したものと等価になる。したがって、本実施形態によれば、暗レベル電圧VBを調節することにより、画素信号の暗レベルを自由に調節することができる。
次に、本発明の第4の実施形態について説明する。
図18に示す読み出し回路32Cは、図5に示す読み出し回路32におけるスイッチ回路SW7,SW8,SW9及びキャパシタC3を省略したものである。スイッチ回路SW7及びSW8の挿入箇所は短絡され、スイッチ回路SW9及びキャパシタC3の挿入箇所は開放される。読み出し回路32Cの他の構成は読み出し回路32と同じである。
図19は、初期フェーズにおける読み出し回路32Cの接続状態の一例を示す図である。
初期フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW1,SW4,SW6,SW11
オフ状態:SW2,SW3,SW5,SW10,SW12
また、これと並行して、ノードN1にリセットレベル信号N(電圧Vn)が入力され、ノードN2が基準電圧GNDに接続されるため、キャパシタC1にはリセットレベル信号N(電圧Vn)が保持される。
積分フェーズでは、電圧Vnに応じた電荷をキャパシタC1に蓄積する第1信号蓄積動作と、差分(Vn−Vns)に応じた信号電荷をキャパシタC1からキャパシタC2へ転送する第2信号蓄積動作とが繰り返されて、キャパシタC2に信号電荷が蓄積される。
第2信号蓄積動作における各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW2,SW3,SW12
オフ状態:SW1,SW4,SW5,SW6,SW10,SW11
このとき、ノードN2の電圧がほぼ基準電圧GNDと等しくなるように負帰還が働くため、キャパシタC1に電荷「C1×Vns」が蓄積され、キャパシタC1からC2へ差分の信号電荷「C1×(Vn−Vns)」が転送される。
2回目以降の第1信号蓄積動作における各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW1,SW11
オフ状態:SW2,SW3,SW4,SW5,SW6,SW10,SW12
放電フェーズでは、積分フェーズの最後の第2信号蓄積動作においてキャパシタC1に蓄積された電荷が放電される。
放電フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW1,SW10
オフ状態:SW2,SW3,SW4,SW5,SW6,SW11,SW12
図23は、電荷転送フェーズにおける読み出し回路32Cの接続状態の一例を示す図である。
電荷転送フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態:SW2,SW4,SW5
オフ状態:SW1,SW3,SW6,SW10,SW11,SW12
また、キャパシタC2において積分された信号電荷をキャパシタC1へ戻すことによって、キャパシタC1,C2の静電容量に依存しない増幅結果を得ることができるため、上述した各実施形態と同様に、ゲインの設定精度を向上できる。
次に、本発明の第5の実施形態について説明する。
次に、本発明の第6の実施形態について説明する。
キャパシタCMAk(k=1〜j)は、読み出し回路32−kから出力される画素信号Psを保持する。キャパシタCMAkの一方の端子は、スイッチ回路SEkを介して読み出し回路32−kの出力に接続されるとともにスイッチ回路SGkを介して演算増幅器306の出力に接続される。キャパシタCMAkの他方の端子は、スイッチ回路SFkを介して基準電圧GNDに接続されるとともにスイッチ回路SHkを介して演算増幅器306の負入力端子に接続される。
この1ラインの期間が終了し、次のラインの画素信号Psが読み出し回路32−1〜32−jから出力される期間においては、上記と逆に、スイッチ回路SE1〜SEj及びSF1〜SFjが全てオンし、スイッチ回路SG1〜SGj及びSH1〜SHjが全てオフすることにより、読み出し回路32−1〜32−jからキャパシタCMA1〜CMAjへ画素信号Psが入力される。この期間において、スイッチ回路SA1〜SAj及びSB1〜SBjが全てオフし、スイッチ回路SC1〜SCj及びSD1〜SDjが順次にオンすることにより、キャパシタCM1〜CMjに保持された前のラインの画素信号Psが演算増幅器306からシリアルに出力される。
また、増幅処理の期間に余裕が生じるため、キャパシタC1,C2の静電容量を比較的大きくすることが可能になる。そうすると、各スイッチ回路のオンオフに伴うクロック・フィードスルーなどの現象によりキャパシタの電荷が変化しても、この変化により生じる電圧の誤差が相対的に小さくなるため、画素信号をより精度よく増幅することができる。
Claims (11)
- 第1信号と第2信号との差を増幅する増幅回路であって、
第1ノードと第2ノードの間に設けられた第1キャパシタと、
第3ノードと第4ノードの間に設けられた第2キャパシタと、
上記第1信号又は上記第2信号を上記第1ノードに入力する入力回路と、
上記第2ノードを基準電圧に接続する第1スイッチ回路と、
上記第2ノードを上記第3ノードに接続する第2スイッチ回路と、
上記第3ノードの電圧が上記基準電圧に近づくように上記第4ノードへ電流を供給する電流供給回路と、
上記第2キャパシタの電荷を放電する第2キャパシタ放電回路と、
を有し、
初期フェーズにおいて、上記第2キャパシタ放電回路が上記第2キャパシタの電荷を放電し、
積分フェーズにおいて、
上記第1スイッチ回路がオンし、上記第2スイッチ回路がオフし、上記入力回路が上記第1信号を上記第1ノードに入力する第1信号蓄積動作と、
上記第1信号蓄積動作に続いて、上記第1スイッチ回路がオフし、上記第2スイッチ回路がオンし、上記入力回路が上記第2信号を上記第1ノードに入力する第2信号蓄積動作と、
を増幅率に応じた回数だけ反復する、
増幅回路。 - 上記第4ノードを上記電流供給回路の電流出力端子に接続する第3スイッチ回路と、
上記第4ノードを上記基準電圧に接続する第4スイッチ回路と、
上記第1ノードを上記電流供給回路の電流出力端子に接続する第5スイッチ回路と、
上記第1キャパシタの電荷を放電する第1キャパシタ放電回路と、
を有し、
上記積分フェーズにおいて、上記第4スイッチ回路及び上記第5スイッチ回路がオフし、
上記積分フェーズの少なくとも上記第2信号蓄積動作において、上記第3スイッチ回路がオンし、
上記積分フェーズの後の放電フェーズにおいて、上記第1キャパシタ放電回路が上記第1キャパシタの電荷を放電し、
上記放電フェーズの後の電荷転送フェーズにおいて、上記第1スイッチ回路及び上記第3スイッチ回路がオフし、上記第2スイッチ回路、上記第4スイッチ回路及び上記第5スイッチ回路がオンし、上記第3ノードの電圧が上記基準電圧に近づくように上記電流供給回路が上記第1ノードへ電流を供給する、
請求項1に記載の増幅回路。 - 第5ノードと上記第2ノードとの間に設けられた第3キャパシタと、
上記第5ノードを上記電流出力端子に接続する第6スイッチ回路と、
を有し、
上記電流供給回路は、上記第5ノードの電圧と上記基準電圧との電圧差に応じた電流を出力し、
上記初期フェーズにおいて、上記第2スイッチ回路及び上記第5スイッチ回路がオフし、上記第1スイッチ回路及び上記第6スイッチ回路がオンし、
上記積分フェーズの上記第2信号蓄積動作並びに上記電荷転送フェーズにおいて、上記第6スイッチ回路がオフする、
請求項2に記載の増幅回路。 - 上記第5ノードを上記第3ノードに接続する第7スイッチ回路を有し、
上記積分フェーズの上記第1信号蓄積動作において、上記第3スイッチ回路及び上記第7スイッチ回路がオンし、上記第6スイッチ回路がオフし
上記積分フェーズの上記第2信号蓄積動作において、上記第3スイッチ回路がオンし、上記第6スイッチ回路及び上記第7スイッチ回路がオフし、
上記放電フェーズにおいて、上記第3スイッチ回路及び上記第7スイッチ回路がオンし、上記第6スイッチ回路がオフし、
上記電荷転送フェーズにおいて、上記第3スイッチ回路、上記第6スイッチ回路及び上記第7スイッチ回路がオフする、
請求項3に記載の増幅回路 - 上記初期フェーズにおいて、上記第3スイッチ回路がオフし、上記第4スイッチ回路及び上記第7スイッチ回路がオンし、
上記初期フェーズにおいて導通経路を形成する上記第4スイッチ回路、上記第7スイッチ回路及び上記第6スイッチ回路と、当該導通経路に放電電流を供給する上記電流供給回路とが上記第2キャパシタ放電回路として動作する、
請求項4に記載の増幅回路。 - 上記第1スイッチ回路と上記第3キャパシタが共有する第6ノードを上記第2ノードに接続する第8スイッチ回路と、
上記第5ノードを上記第2ノードに接続する第9スイッチ回路と、
を有し、
上記初期フェーズ、上記積分フェース、上記放電フェーズ及び上記電荷転送フェーズにおいて、上記第8スイッチ回路がオンし、上記第9スイッチ回路がオフし、
上記電荷転送フェーズの後の補正フェーズにおいて、上記第1スイッチ回路、上記第5スイッチ回路及び上記第9スイッチ回路がオンし、上記第2スイッチ回路、上記第3スイッチ回路、上記第6スイッチ回路、上記第7スイッチ回路及び第8スイッチ回路がオフする、
請求項5に記載の増幅回路。 - 上記第1キャパシタは、並列に接続された複数の単位キャパシタを含んでおり、
上記電荷転送フェーズにおいて、上記複数の単位キャパシタの少なくとも一部をゲイン設定信号に応じて選択し、当該選択した単位キャパシタを上記第1ノードと上記第2ノードとの間に接続する選択回路を有する、
請求項2乃至6の何れか一項に記載の増幅回路。 - 上記入力回路は、上記第1信号、上記第2信号、第1基準信号又は第2基準信号を上記第1ノードへ入力し、
上記積分フェーズにおいて、
上記第1スイッチ回路がオンし、上記第2スイッチ回路がオフし、上記入力回路が上記第1基準信号を上記第1ノードに入力する第1基準信号蓄積動作と、
上記第1基準信号蓄積動作に続けて、上記第1スイッチ回路がオフし、上記第2スイッチ回路がオンし、上記入力回路が上記第2基準信号を上記第1ノードに入力する第2基準信号蓄積動作と、
を上記増幅率に応じた回数だけ反復する、
請求項2乃至7の何れか一項に記載の増幅回路。 - 上記第1ノードを上記基準電圧に接続する第10スイッチ回路を有し、
上記放電フェーズにおいて、上記第1スイッチ回路及び上記第10スイッチ回路がオンし、
上記放電フェーズにおいて導通経路を形成する上記第1スイッチ回路及び上記第10スイッチ回路が上記第1キャパシタ放電回路として動作する、
請求項2乃至8の何れか一項に記載の増幅回路。 - それぞれ所定のタイミングで発生する上記第1信号及び上記第2信号を保持する信号保持回路を有する、
請求項2乃至9の何れか一項に記載の増幅回路。 - 行列状に配列された複数の画素回路を含む画素アレイと、
上記画素アレイの各行を順次に選択し、選択した行に属するN個の画素回路からそれぞれノイズレベルに応じた第1信号及び撮像レベルに応じた第2信号を出力させる画素走査回路と、
上記N個の画素回路から出力される上記第1信号及び上記第2信号の差をそれぞれ増幅するN個の増幅回路と、
を備え、
上記増幅回路は、
第1ノードと第2ノードの間に設けられた第1キャパシタと、
第3ノードと第4ノードの間に設けられた第2キャパシタと、
上記第1信号又は上記第2信号を上記第1ノードに入力する入力回路と、
上記第2ノードを基準電圧に接続する第1スイッチ回路と、
上記第2ノードを上記第3ノードに接続する第2スイッチ回路と、
上記第3ノードの電圧が上記基準電圧に近づくように上記第4ノードへ電流を供給する電流供給回路と、
上記第2キャパシタの電荷を放電する第2キャパシタ放電回路と、
を有し、
初期フェーズにおいて、上記第2キャパシタ放電回路が上記第2キャパシタの電荷を放電し、
積分フェーズにおいて、
上記第1スイッチ回路がオンし、上記第2スイッチ回路がオフし、上記入力回路が上記第1信号を上記第1ノードに入力する第1信号蓄積動作と、
上記第1信号蓄積動作に続けて、上記第1スイッチ回路がオフし、上記第2スイッチ回路がオンし、上記入力回路が上記第2信号を上記第1ノードに入力する第2信号蓄積動作と、
を増幅率に応じた回数だけ反復する、
撮像装置。
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