JP5227295B2 - Variable gain circuit - Google Patents
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Description
本発明は、利得を切り替える機能を有した差動形式の利得可変回路に関する。 The present invention relates to a differential gain variable circuit having a function of switching a gain.
従来、利得可変な増幅回路では、バイポーラトランジスタの相互コンダクタンスが電流に比例することを利用し、電流量を制御することで利得の制御を行っている。たとえば特許文献１では、差動増幅回路の共通の電流源の電流量をコントロールする回路を設け、電流量を調整して利得を制御することにより、差動増幅回路に入力された信号がＡＳＫ変調されるようにしている。
Conventionally, in a gain variable variable amplifier circuit, the gain is controlled by controlling the amount of current using the fact that the mutual conductance of the bipolar transistor is proportional to the current. For example, in
また、特許文献２には、電子ボリューム回路を利用したＡＳＫ変調器が示されている。このＡＳＫ変調器では、差動増幅回路の電流源側を入力とし、差動増幅回路をアッテネータとして使用しており、減衰量は、差動増幅回路の２つのトランジスタのバイアスを変えることで制御している。このＡＳＫ変調器は、変調によっても一定の電流が回路に流れ、飽和に強いのが特徴である。
しかし、特許文献１のような電流を制御することで利得を制御する方法では、入力が大きい場合、電流を下げることで利得を下げることになり、回路の動作電流が小さくなっている。そのため、大きな入力に対して出力が飽和してしまう問題があった。
However, in the method of controlling the gain by controlling the current as in
また、現在多くの回路で差動形式が採用されており、利得可変な増幅回路も差動回路形式であることが望まれている。しかし、特許文献２の回路ではＲＦ入力はシングルエンドであり、そのような要望に対応できない。
In addition, a differential format is currently employed in many circuits, and it is desired that an amplifier circuit with variable gain is also a differential circuit format. However, in the circuit of
そこで本発明の目的は、飽和に強い差動形式の利得可変回路を実現することである。 Accordingly, an object of the present invention is to realize a differential variable gain circuit that is resistant to saturation.
第１の発明は、第１、第２トランジスタと、第１、第２トランジスタのエミッタ／ソースに接続する定電流源とを含む初段の差動増幅回路と、第３、第４トランジスタを含む次段の差動増幅回路と、で構成される２段増幅回路と、２段増幅回路の第１、第２トランジスタのベース／ゲートをバイアスして活性領域／飽和領域で動作させるバイアス回路と、制御電圧を印加することによって、定電流源に流れる電流を変動させずに、第１、第２トランジスタのベース／ゲートを、バイアス回路によるベース／ゲートとエミッタ／ソースとの間のバイアス電圧よりも高い電圧にバイアスして、第１、第２トランジスタを飽和領域／線形領域で動作させるコントロール回路と、を備えることを特徴とする利得可変回路である。 A first invention includes a first stage differential amplifier circuit including first and second transistors, a constant current source connected to an emitter / source of the first and second transistors, and third and fourth transistors. A differential amplifier circuit having two stages, a bias circuit that biases the base / gate of the first and second transistors of the two-stage amplifier circuit to operate in the active region / saturation region, and control By applying a voltage, the base / gate of the first and second transistors is made higher than the bias voltage between the base / gate and the emitter / source by the bias circuit without changing the current flowing through the constant current source. And a control circuit that biases the voltage to operate the first and second transistors in a saturation region / linear region.
トランジスタは、ｎｐｎ型またはｐｎｐ型のバイポーラトランジスタでもよいし、ｎチャネルまたはｐチャネルのＦＥＴ（電界効果トランジスタ）でもよい。 The transistor may be an npn-type or pnp-type bipolar transistor, or an n-channel or p-channel FET (field effect transistor).
また、本発明において活性領域とは、バイポーラトランジスタのＩｃ−Ｖｃｅ特性（Ｉｃはコレクタ電流、Ｖｃｅはコレクタ−エミッタ間電圧）において、Ｖｃｅに対してＩｃがほぼ一定の値をとる領域であり、飽和領域とは、Ｖｃｅに対してＩｃがほぼ線形に変化する領域である。なお、バイポーラトランジスタにおける活性領域、飽和領域は、ＦＥＴにおいてはそれぞれ飽和領域、線形領域に対応する。ＦＥＴの飽和領域とは、Ｉｄ−Ｖｄｓ特性（Ｉｄはドレイン電流、Ｖｄｓはドレイン−ソース間電圧）において、Ｖｄｓに対してＩｄがほぼ一定の値をとる領域であり、ＦＥＴの線形領域とは、Ｖｄｓに対してＩｄがほぼ線形に変化する領域である。 In the present invention, the active region is a region in which Ic takes a substantially constant value with respect to Vce in the Ic-Vce characteristics of the bipolar transistor (Ic is the collector current, Vce is the collector-emitter voltage). The region is a region where Ic changes substantially linearly with respect to Vce. Note that the active region and the saturation region in the bipolar transistor correspond to the saturation region and the linear region in the FET, respectively. The saturation region of the FET is a region where Id takes a substantially constant value with respect to Vds in the Id-Vds characteristics (Id is the drain current, Vds is the drain-source voltage). The linear region of the FET is This is a region where Id changes almost linearly with respect to Vds.
第２の発明は、第１の発明において、２段増幅回路は、エミッタ／ソースが第１の抵抗を介して第１トランジスタのコレクタ／ドレインに接続され、ベース／ゲートが第３トランジスタのコレクタ／ドレインに接続された第５トランジスタと、エミッタ／ソースが第２の抵抗を介して第２トランジスタのコレクタ／ドレインに接続され、ベース／ゲートが第４トランジスタのコレクタ／ドレインに接続された第６トランジスタと、をさらに備えていることを特徴とする利得可変回路である。 According to a second invention, in the first invention, the two-stage amplifier circuit has an emitter / source connected to the collector / drain of the first transistor via the first resistor, and a base / gate connected to the collector / drain of the third transistor. A fifth transistor connected to the drain; a sixth transistor having an emitter / source connected to the collector / drain of the second transistor via a second resistor and a base / gate connected to the collector / drain of the fourth transistor; And a gain variable circuit.
第３の発明は、第１の発明または第２の発明において、バイアス回路は、第７トランジスタと、ダイオード接続の第８トランジスタを有するカレントミラー回路であり、定電流源は、コレクタ／ドレインが第１、第２トランジスタのエミッタ／ソースに接続され、エミッタ／ソースがグランドに接続された第９トランジスタであり、第７トランジスタのエミッタ／ソースは、第１、第２トランジスタのベース／ゲートに接続され、第８トランジスタのエミッタ／ソースは、第９トランジスタのベース／ゲートに接続されている、ことを特徴とする利得可変回路である。 According to a third invention, in the first or second invention, the bias circuit is a current mirror circuit having a seventh transistor and a diode-connected eighth transistor, and the constant current source has a collector / drain in the first 1. The ninth transistor is connected to the emitter / source of the second transistor, and the emitter / source is connected to the ground. The emitter / source of the seventh transistor is connected to the base / gate of the first, second transistor. The gain / variable circuit is characterized in that the emitter / source of the eighth transistor is connected to the base / gate of the ninth transistor.
第４の発明は、第１の発明から第３の発明において、コントロール回路は、コレクタ／ドレイン同士、ベース／ゲート同士が接続された第１０、第１１トランジスタを有し、第１０、第１１トランジスタのエミッタ／ソースは、それぞれ第１、第２トランジスタのベース／ゲートに接続され、第１０、第１１トランジスタのベース／ゲートには、制御電圧が印加される、ことを特徴とする利得可変回路である。 In a fourth aspect based on the first aspect to the third aspect, the control circuit includes tenth and eleventh transistors in which collectors / drains and bases / gates are connected, and the tenth and eleventh transistors The emitter / source is connected to the base / gate of the first and second transistors, respectively, and a control voltage is applied to the base / gate of the tenth and eleventh transistors. is there.
本発明によると、第１、第２トランジスタが活性領域／飽和領域で動作する通常の増幅動作を行う状態（伝送状態）と、第１、第２トランジスタが飽和領域／線形領域で動作し、利得が低下する状態（アッテネータ状態）とを、コントロール回路への制御電圧の印加によって切り替えることができる。したがって、本発明の利得可変回路は、入力が大きい場合にアッテネータ状態へと切り替えて飽和を防止するゲインコントロール回路として使用することができる。また、本発明の利得可変回路は、伝送状態と、アッテネータ状態とを切り替えることでＡＳＫ変調に利用することができる。本発明の利得可変回路は、１０〜３０ＧＨｚの準ミリ波帯、３０〜１００ＧＨｚのミリ波帯において有効であり、特に２４〜２６ＧＨｚの帯域に有効である。 According to the present invention, the normal amplification operation in which the first and second transistors operate in the active region / saturation region (transmission state), the first and second transistors operate in the saturation region / linear region, and the gain Can be switched by applying a control voltage to the control circuit. Therefore, the variable gain circuit of the present invention can be used as a gain control circuit that switches to the attenuator state and prevents saturation when the input is large. Further, the variable gain circuit of the present invention can be used for ASK modulation by switching between a transmission state and an attenuator state. The variable gain circuit of the present invention is effective in a quasi-millimeter wave band of 10 to 30 GHz and a millimeter wave band of 30 to 100 GHz, and particularly effective in a band of 24 to 26 GHz.
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。 Hereinafter, specific examples of the present invention will be described with reference to the drawings. However, the present invention is not limited to the examples.
図１は、実施例１の利得可変回路の構成を示した回路図である。利得可変回路は、差動増幅回路部Ａと、バイアス回路部Ｂと、コントロール回路部Ｃと、で構成されている。 FIG. 1 is a circuit diagram illustrating a configuration of a variable gain circuit according to the first embodiment. The variable gain circuit includes a differential amplifier circuit section A, a bias circuit section B, and a control circuit section C.
差動増幅回路部Ａは、トランジスタＴｒ１、Ｔｒ２を用いた初段の差動増幅回路と、トランジスタＴｒ３、Ｔｒ４を用いた次段の差動増幅回路との２段増幅回路である。トランジスタＴｒ１〜Ｔｒ４は、いずれもｎｐｎ型のバイポーラトランジスタである。 The differential amplifier circuit section A is a two-stage amplifier circuit including a first-stage differential amplifier circuit using the transistors Tr1 and Tr2 and a next-stage differential amplifier circuit using the transistors Tr3 and Tr4. The transistors Tr1 to Tr4 are all npn-type bipolar transistors.
トランジスタＴｒ１、Ｔｒ２のベースは、それぞれキャパシタＣ１、Ｃ２を介して高周波信号の入力端子ＲＦｉｎ１、ＲＦｉｎ２に接続されている。トランジスタＴｒ１、Ｔｒ２のコレクタは、それぞれトランジスタＴｒ３、Ｔｒ４のベースに接続されている。トランジスタＴｒ１、Ｔｒ２のエミッタは、トランジスタＴｒ９のコレクタに接続されていて、トランジスタＴｒ９のエミッタはグランドに接続されている。トランジスタＴｒ９のベースには、後述するバイアス回路部Ｂが接続されている。トランジスタＴｒ９は、ｎｐｎ型のバイポーラトランジスタである。トランジスタＴｒ３、Ｔｒ４のコレクタは、それぞれ抵抗Ｒ１、Ｒ２を介して電源端子Ｖｃｃ（５Ｖ）に接続されている。抵抗Ｒ１とトランジスタＴｒ３との間の線路、および抵抗Ｒ２とトランジスタＴｒ４との間の線路には、それぞれ高周波信号の出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２が接続されている。トランジスタＴｒ３、Ｔｒ４のエミッタは、それぞれ抵抗Ｒ３、Ｒ４を介してグランドに接続されている。また、トランジスタＴｒ３のエミッタとトランジスタＴｒ４のエミッタとは線路により短絡されている。 The bases of the transistors Tr1 and Tr2 are connected to high-frequency signal input terminals RFin1 and RFin2 via capacitors C1 and C2, respectively. The collectors of the transistors Tr1 and Tr2 are connected to the bases of the transistors Tr3 and Tr4, respectively. The emitters of the transistors Tr1 and Tr2 are connected to the collector of the transistor Tr9, and the emitter of the transistor Tr9 is connected to the ground. A bias circuit section B, which will be described later, is connected to the base of the transistor Tr9. The transistor Tr9 is an npn-type bipolar transistor. The collectors of the transistors Tr3 and Tr4 are connected to the power supply terminal Vcc (5V) via resistors R1 and R2, respectively. High-frequency signal output terminals RFout1 and RFout2 are connected to a line between the resistor R1 and the transistor Tr3 and a line between the resistor R2 and the transistor Tr4, respectively. The emitters of the transistors Tr3 and Tr4 are connected to the ground via resistors R3 and R4, respectively. The emitter of the transistor Tr3 and the emitter of the transistor Tr4 are short-circuited by a line.
差動増幅回路部Ａは、さらにｎｐｎ型のバイポーラトランジスタであるトランジスタＴｒ５、Ｔｒ６を有している。トランジスタＴｒ５、Ｔｒ６のコレクタは、電源端子Ｖｃｃに接続され、トランジスタＴｒ５、Ｔｒ６のベースは、それぞれ出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２に接続されている。トランジスタＴｒ５のエミッタは、抵抗Ｒａを介してトランジスタＴｒ１のコレクタ、およびトランジスタＴｒ３のベースに接続されている。また、トランジスタＴｒ６のエミッタは、抵抗Ｒｂを介してトランジスタＴｒ２のコレクタ、およびトランジスタＴｒ４のベースに接続されている。このようにトランジスタＴｒ５、Ｔｒ６、および抵抗Ｒａ、Ｒｂを設けたことで、差動増幅回路部Ａはトランスインピーダンス回路となり、これによって低域から高域まで一定の利得が得られるようにしている。また、トランスインピーダンス回路によるフィードバック効果により、出力インピーダンスが一定となっている。 The differential amplifier circuit portion A further includes transistors Tr5 and Tr6 which are npn-type bipolar transistors. The collectors of the transistors Tr5 and Tr6 are connected to the power supply terminal Vcc, and the bases of the transistors Tr5 and Tr6 are connected to the output terminals RFout1 and RFout2, respectively. The emitter of the transistor Tr5 is connected to the collector of the transistor Tr1 and the base of the transistor Tr3 via the resistor Ra. The emitter of the transistor Tr6 is connected to the collector of the transistor Tr2 and the base of the transistor Tr4 via the resistor Rb. By providing the transistors Tr5 and Tr6 and the resistors Ra and Rb as described above, the differential amplifier circuit portion A becomes a transimpedance circuit, and thereby a constant gain can be obtained from the low range to the high range. Further, the output impedance is constant due to the feedback effect by the transimpedance circuit.
バイアス回路部Ｂは、トランジスタＴｒ７、ダイオード接続のトランジスタＴｒ８を用いたカレントミラー回路で構成されている。トランジスタＴｒ７、Ｔｒ８は、ｎｐｎ型のバイポーラトランジスタである。トランジスタＴｒ７、Ｔｒ８は、ベースがそれぞれ互いに接続されている。トランジスタＴｒ７のコレクタは電源端子Ｖｃｃに接続され、エミッタは直列に接続された抵抗Ｒ５、Ｒ６を介してグランドに接続されている。トランジスタＴｒ８はコレクタとベースが接続されており、またコレクタは抵抗Ｒ７を介して５Ｖの電源端子Ｖｃｃに接続されている。抵抗Ｒ５と抵抗Ｒ６との間の線路と、トランジスタＴｒ９のベースとは、抵抗Ｒ８を介して接続されている。トランジスタＴｒ８のエミッタは、抵抗Ｒ９を介してキャパシタＣ１とトランジスタＴｒ１のベースとの間の線路に接続されていて、抵抗Ｒ１０を介してキャパシタＣ２とトランジスタＴｒ２のベースとの間の線路に接続されている。 The bias circuit section B includes a current mirror circuit using a transistor Tr7 and a diode-connected transistor Tr8. The transistors Tr7 and Tr8 are npn-type bipolar transistors. The bases of the transistors Tr7 and Tr8 are connected to each other. The collector of the transistor Tr7 is connected to the power supply terminal Vcc, and the emitter is connected to the ground through resistors R5 and R6 connected in series. The transistor Tr8 has a collector and a base connected to each other, and the collector is connected to a 5V power supply terminal Vcc via a resistor R7. The line between the resistor R5 and the resistor R6 and the base of the transistor Tr9 are connected via a resistor R8. The emitter of the transistor Tr8 is connected to the line between the capacitor C1 and the base of the transistor Tr1 via the resistor R9, and is connected to the line between the capacitor C2 and the base of the transistor Tr2 via the resistor R10. Yes.
コントロール回路部Ｃは、ｎｐｎ型のバイポーラトランジスタであるトランジスタＴｒ１０、Ｔｒ１１を有している。トランジスタＴｒ１０、ＴＲ１１のコレクタ同士、ベース同士は接続されている。トランジスタＴｒ１０のエミッタは、抵抗Ｒ１１を介して、キャパシタＣ１とトランジスタＴｒ１のベースとの間の線路に接続されていて、トランジスタＴｒ１１のエミッタは、抵抗Ｒ１２を介して、キャパシタＣ２とトランジスタＴｒ２のベースとの間の線路に接続されている。また、トランジスタＴｒ１０、ＴＲ１１のベースは、抵抗Ｒ１３を介して、制御電圧の入力端子Ｖｃｏｎｔに接続されている。 The control circuit unit C includes transistors Tr10 and Tr11 which are npn type bipolar transistors. The collectors and bases of the transistors Tr10 and TR11 are connected. The emitter of the transistor Tr10 is connected to a line between the capacitor C1 and the base of the transistor Tr1 via a resistor R11. The emitter of the transistor Tr11 is connected to the bases of the capacitor C2 and the transistor Tr2 via a resistor R12. Is connected to the line between. The bases of the transistors Tr10 and TR11 are connected to the control voltage input terminal Vcont via the resistor R13.
この実施例１の利得可変回路では、コントロール回路部Ｃの入力端子Ｖｃｏｎｔの電圧によって、差動増幅回路部Ａの利得を制御することができる。具体的には、Ｖｃｏｎｔ＝０Ｖの時は、通常の増幅動作を行う伝送状態となり、Ｖｃｏｎｔ＝５Ｖの時は、利得が伝送状態よりも下がったアッテネータ状態となる。このような動作となるのは、トランジスタＴｒ１、Ｔｒ２のＩｃ−Ｖｃｅ特性（Ｉｃはコレクタ電流、Ｖｃｅはコレクタ−エミッタ間電圧）における動作領域が、伝送状態では活性領域、アッテネータ状態では飽和領域と切り替わるためである。以下、シミュレーションによる電圧の測定結果とともにその動作を詳しく説明する。 In the gain variable circuit of the first embodiment, the gain of the differential amplifier circuit section A can be controlled by the voltage at the input terminal Vcont of the control circuit section C. Specifically, when Vcont = 0V, a transmission state in which a normal amplification operation is performed is entered, and when Vcont = 5V, an attenuator state in which the gain is lower than the transmission state is entered. This is because the operating region in the Ic-Vce characteristics (Ic is the collector current, Vce is the collector-emitter voltage) of the transistors Tr1 and Tr2 switches between the active region in the transmission state and the saturation region in the attenuator state. Because. Hereinafter, the operation will be described in detail together with the voltage measurement result by simulation.
Ｖｃｏｎｔ＝０Ｖの場合、トランジスタＴｒ８のベース−エミッタ間電圧は０．７９Ｖで、トランジスタＴｒ８はオンとなっていた。一方、トランジスタＴｒ１０、Ｔｒ１１のベース−エミッタ間電圧は−２．１９Ｖで逆バイアスとなっており、トランジスタＴｒ１０、Ｔｒ１１はオフとなっていた。したがって、コントロール回路部ＣのトランジスタＴｒ１０、Ｔｒ１１が差動増幅回路部Ａから切り離された状態となっており、バイアス回路部ＢのトランジスタＴｒ８を介して差動増幅回路部ＡのトランジスタＴｒ１、Ｔｒ２のベースがバイアスされている。トランジスタＴｒ１、Ｔｒ２のベース電位は２．１９Ｖであった。この時、トランジスタＴｒ１、Ｔｒ２のコレクタ−エミッタ間電圧は１．１２Ｖであり、Ｉｃ−Ｖｃｅ特性において活性領域で動作している（図６参照）。また、トランジスタＴｒ３、Ｔｒ４のベースは、トランジスタＴｒ１、Ｔｒ２のコレクタ電位２．３６Ｖでバイアスされ、トランジスタＴｒ１とトランジスタＴｒ３、および、トランジスタＴｒ２とトランジスタＴｒ４とで２段の差動増幅が行われている。つまり、通常の増幅動作を行う状態（伝送状態）となっている。 When Vcont = 0V, the base-emitter voltage of the transistor Tr8 was 0.79V, and the transistor Tr8 was on. On the other hand, the base-emitter voltage of the transistors Tr10 and Tr11 is -2.19 V, which is reverse biased, and the transistors Tr10 and Tr11 are off. Therefore, the transistors Tr10 and Tr11 of the control circuit unit C are disconnected from the differential amplifier circuit unit A, and the transistors Tr1 and Tr2 of the differential amplifier circuit unit A are connected via the transistor Tr8 of the bias circuit unit B. The base is biased. The base potential of the transistors Tr1 and Tr2 was 2.19V. At this time, the collector-emitter voltage of the transistors Tr1 and Tr2 is 1.12 V and operates in the active region in the Ic-Vce characteristic (see FIG. 6). The bases of the transistors Tr3 and Tr4 are biased by the collector potential 2.36V of the transistors Tr1 and Tr2, and two-stage differential amplification is performed by the transistors Tr1 and Tr3, and the transistors Tr2 and Tr4. . That is, a normal amplification operation is performed (transmission state).
一方、Ｖｃｏｎｔ＝５Ｖの場合、トランジスタＴｒ１０、１１のベース−エミッタ間電圧は０．９６Ｖで順方向バイアスとなり、トランジスタＴｒ１０、１１はオンとなっていた。また、トランジスタＴｒ８のベース−エミッタ間電圧は−０．０２Ｖとなり、トランジスタＴｒ２はオフとなる。つまり、バイアス回路部ＢのトランジスタＴｒ７、Ｔｒ８が差動増幅回路部Ａから切り離された状態となっていて、コントロール回路部ＣのトランジスタＴｒ１０、１１を介してトランジスタＴｒ１、Ｔｒ２のベースはバイアスされる。トランジスタＴｒ１、Ｔｒ２のベース電位は３．０４Ｖであった。このように、トランジスタＴｒ１、２のベースには、Ｖｃｏｎｔ＝０Ｖの伝送状態よりも高い電位がバイアスされ、伝送状態よりもベース電流が増加する。また、トランジスタＴｒ９を流れる電流は、バイアス回路部Ｂによって固定されており、伝送状態と同様の一定の電流が流れている。そのため、トランジスタＴｒ１、２のコレクタ電流は、伝送状態と同一の値である。コレクタ電流が一定のままベース電流が増加するため、トランジスタＴｒ１、Ｔｒ２のコレクタ−エミッタ間電圧は伝送状態の場合よりも低下して０．３Ｖとなり、トランジスタＴｒ１、Ｔｒ２は、Ｉｃ−Ｖｃｅ特性における飽和領域で動作する（図６参照）。この状態の時、トランジスタＴｒ１、Ｔｒ２のコレクタ電位は２．３４Ｖで、伝送状態の時とほとんど変わらない。このため、トランジスタＴｒ３、Ｔｒ４のみの増幅となり、後段１段の差動増幅のみとなるので、全体の利得は低下する。このように、トランジスタＴｒ１、Ｔｒ２が飽和領域で動作する結果、利得が低下した状態（アッテネータ状態）となる。また、飽和領域で動作するため、ベース電流の変動による歪みは小さい。 On the other hand, when Vcont = 5V, the base-emitter voltage of the transistors Tr10, 11 was 0.96V and forward biased, and the transistors Tr10, 11 were on. Further, the base-emitter voltage of the transistor Tr8 is −0.02 V, and the transistor Tr2 is turned off. That is, the transistors Tr7 and Tr8 of the bias circuit unit B are disconnected from the differential amplifier circuit unit A, and the bases of the transistors Tr1 and Tr2 are biased via the transistors Tr10 and 11 of the control circuit unit C. . The base potential of the transistors Tr1 and Tr2 was 3.04V. As described above, the bases of the transistors Tr1 and Tr2 are biased with a higher potential than that in the transmission state of Vcont = 0V, and the base current increases compared to the transmission state. The current flowing through the transistor Tr9 is fixed by the bias circuit unit B, and a constant current similar to that in the transmission state flows. Therefore, the collector currents of the transistors Tr1 and Tr2 are the same value as in the transmission state. Since the base current increases while the collector current remains constant, the collector-emitter voltage of the transistors Tr1 and Tr2 becomes 0.3 V lower than that in the transmission state, and the transistors Tr1 and Tr2 are saturated in the Ic-Vce characteristics. Operate in the region (see FIG. 6). In this state, the collector potential of the transistors Tr1 and Tr2 is 2.34V, which is almost the same as that in the transmission state. For this reason, only the transistors Tr3 and Tr4 are amplified, and only the differential amplification of the subsequent stage is performed, so that the overall gain is lowered. Thus, as a result of the transistors Tr1 and Tr2 operating in the saturation region, the gain is reduced (attenuator state). Further, since the operation is performed in the saturation region, the distortion due to the fluctuation of the base current is small.
図２は、シミュレーションにより求めた実施例１の利得可変回路の入出力パワー特性を示したグラフである。入力信号の周波数は２４ＧＨｚとした。Ｖｃｏｎｔ＝０Ｖの伝送状態では、入力−１７ｄＢまでは、入力に対して出力が線形に変化しているが、−１７ｄＢを越えると飽和し始める。これに対してＶｃｏｎｔ＝５Ｖのアッテネータ状態では、入力７ｄＢまで出力は線形に変化している。したがって、入力−１５ｄＢの当たりで伝送状態からアッテネータ状態に切り替えて利得を低下させることで、出力の飽和を防止することができる。 FIG. 2 is a graph showing input / output power characteristics of the variable gain circuit according to the first embodiment obtained by simulation. The frequency of the input signal was 24 GHz. In the transmission state of Vcont = 0V, the output changes linearly with respect to the input up to −17 dB, but starts to saturate when it exceeds −17 dB. On the other hand, in the attenuator state of Vcont = 5V, the output changes linearly up to the input of 7 dB. Therefore, output saturation can be prevented by switching from the transmission state to the attenuator state and reducing the gain at around -15 dB.
次に、図３のように、Ｖｃｏｎｔを５Ｖ、０Ｖで交互に繰り返しオンオフし、ＡＳＫ変調を行った場合について、シミュレーションにより電流と出力電圧を求めた。入力信号の周波数は２４ＧＨｚとした。図４は、電源端子Ｖｃｃに流れ込む電流の時間波形を示したグラフであり、図５は出力電圧の時間波形を示したグラフである。図４のように、オンオフの切り替え時には電流は変化しているが、ほぼ２３ｍＡを維持していることがわかる。また、図５に示すように、Ｖｃｏｎｔのオンオフに追随して出力電圧がＡＳＫ変調されていることがわかる。 Next, as shown in FIG. 3, the current and the output voltage were obtained by simulation in the case where Vcont was alternately turned on and off alternately at 5 V and 0 V and ASK modulation was performed. The frequency of the input signal was 24 GHz. FIG. 4 is a graph showing the time waveform of the current flowing into the power supply terminal Vcc, and FIG. 5 is a graph showing the time waveform of the output voltage. As shown in FIG. 4, it can be seen that the current changes at the time of on / off switching, but is maintained at about 23 mA. Further, as shown in FIG. 5, it can be seen that the output voltage is ASK modulated following on / off of Vcont.
なお、実施例ではトランジスタＴｒ１〜Ｔｒ１１としてｎｐｎ型のバイポーラトランジスタを用いたが、ｐｎｐ型のバイポーラトランジスタを用いてもよい。また、バイポーラトランジスタに替えてｎチャネルまたはｐチャネルのＦＥＴを用いてもよい。 In the embodiment, npn type bipolar transistors are used as the transistors Tr1 to Tr11. However, pnp type bipolar transistors may be used. Further, an n-channel or p-channel FET may be used instead of the bipolar transistor.
本発明は、準ミリ波帯、ミリ波帯の信号の増幅において出力の飽和を防止するのに有効であり、ゲインコントロール回路やＡＳＫ変調器として利用可能である。 The present invention is effective for preventing output saturation in amplification of quasi-millimeter wave band and millimeter wave band signals, and can be used as a gain control circuit or an ASK modulator.
Ｔｒ１〜Ｔｒ１１：トランジスタ
Ｒ１〜１３：抵抗
Ｃ１、Ｃ２：キャパシタ
Tr1-Tr11: Transistors R1-13: Resistors C1, C2: Capacitors
Claims (4)
前記２段増幅回路の前記第１、第２トランジスタのベース／ゲートをバイアスして活性領域／飽和領域で動作させるバイアス回路と、
制御電圧を印加することによって、前記定電流源に流れる電流を変動させずに、前記第１、第２トランジスタのベース／ゲートを、前記バイアス回路によるベース／ゲートとエミッタ／ソースとの間のバイアス電圧よりも高い電圧にバイアスして、前記第１、第２トランジスタを飽和領域／線形領域で動作させるコントロール回路と、
を備えることを特徴とする利得可変回路。 A first-stage differential amplifier circuit including first and second transistors and a constant current source connected to the emitters / sources of the first and second transistors, and a next-stage differential amplifier including third and fourth transistors. A two-stage amplifier circuit comprising: a circuit;
A bias circuit for biasing the base / gate of the first and second transistors of the two-stage amplifier circuit to operate in an active region / saturation region;
By applying a control voltage, the bias current between the base / gate and the emitter / source of the first and second transistors is changed between the base / gate and the emitter / source by the bias circuit without changing the current flowing through the constant current source. A control circuit biased to a voltage higher than the voltage to operate the first and second transistors in a saturation region / linear region;
A gain variable circuit comprising:
エミッタ／ソースが第１の抵抗を介して前記第１トランジスタのコレクタ／ドレインに接続され、ベース／ゲートが前記第３トランジスタのコレクタ／ドレインに接続された第５トランジスタと、
エミッタ／ソースが第２の抵抗を介して前記第２トランジスタのコレクタ／ドレインに接続され、ベース／ゲートが前記第４トランジスタのコレクタ／ドレインに接続された第６トランジスタと、
をさらに備えていることを特徴とする請求項１に記載の利得可変回路。 The two-stage amplifier circuit is
A fifth transistor having an emitter / source connected to the collector / drain of the first transistor via a first resistor and a base / gate connected to the collector / drain of the third transistor;
A sixth transistor having an emitter / source connected to the collector / drain of the second transistor via a second resistor and a base / gate connected to the collector / drain of the fourth transistor;
The gain variable circuit according to claim 1, further comprising:
前記定電流源は、コレクタ／ドレインが前記第１、第２トランジスタのエミッタ／ソースに接続され、エミッタ／ソースがグランドに接続された第９トランジスタであり、
前記第７トランジスタのエミッタ／ソースは、前記第１、第２トランジスタのベース／ゲートに接続され、
前記第８トランジスタのエミッタ／ソースは、前記第９トランジスタのベース／ゲートに接続されている、
ことを特徴とする請求項１または請求項２に記載の利得可変回路。 The bias circuit is a current mirror circuit having a seventh transistor and a diode-connected eighth transistor;
The constant current source is a ninth transistor having a collector / drain connected to the emitter / source of the first and second transistors and an emitter / source connected to the ground,
The emitter / source of the seventh transistor is connected to the base / gate of the first and second transistors,
The emitter / source of the eighth transistor is connected to the base / gate of the ninth transistor,
The gain variable circuit according to claim 1 or 2, wherein
第１０、第１１トランジスタのエミッタ／ソースは、それぞれ前記第１、第２トランジスタのベース／ゲートに接続され、
第１０、第１１トランジスタのベース／ゲートには、制御電圧が印加される、
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の利得可変回路。 The control circuit includes tenth and eleventh transistors in which collectors / drains and bases / gates are connected,
The emitters / sources of the tenth and eleventh transistors are connected to the bases / gates of the first and second transistors, respectively.
A control voltage is applied to the base / gate of the tenth and eleventh transistors.
The gain variable circuit according to any one of claims 1 to 3, wherein the gain variable circuit according to any one of claims 1 to 3 is provided.
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