JP5224690B2 - Transistor - Google Patents
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Description
この発明は、高速スイッチング動作を行うためのダイオードを内蔵するダイオード内蔵トランジスタに関する。 The present invention relates to a diode built-in transistor that incorporates a diode for performing a high-speed switching operation.
従来のダイオード内蔵トランジスタの構造例を図１に示す。図１において、シリコン基板のＮ＋層１上にエピタキシャル成長又は拡散によりＮ−層２が形成されている。Ｎ−層２には、ベース領域となる第１のＰ層３が選択的に拡散形成され、さらに第１のＰ層３には、エミッタ領域となるＮ＋層４が選択的に拡散形成されている。トランジスタ（ＮＰＮ-Ｔｒ）５は、コレクタ領域となるＮ−層２と、ベース領域となる第１のＰ層３と、エミッタ領域となるＮ＋層４とで構成される。
A structural example of a conventional diode built-in transistor is shown in FIG. In FIG. 1, an N−
Ｎ−層２の前記Ｐ層３に接近した位置には、第２のＰ層６が形成されている。したがって、第２のＰ層６とその下側に位置するＮ−層２とでＰＮ領域７を形成し、この部分でダイオードが形成される。このダイオードのＰ領域である第２のＰ層６と、トランジスタのベース領域である第１のＰ層３と、それらの間に位置するＮ−層２とは、寄生ＰＮＰトランジスタ（寄生ＰＮＰ-Ｔｒ）８を構成する。すなわち、第２のＰ層６と第１のＰ層３との間が寄生ＰＮＰ-Ｔｒ８のベース幅９となる。
A
なお、エピタキシャル成長又は拡散により上記の各領域を形成した後、電極１０を適切に設けることにより、ベースコンタクト１１、エミッタコンタクト１２を形成する。コレクタコンタクト１３はＮ＋層１に形成される。
In addition, after forming each said area | region by epitaxial growth or diffusion, the
図２は、上記のようにして構成したダイオード内蔵トランジスタの等価回路図である。 FIG. 2 is an equivalent circuit diagram of the diode built-in transistor configured as described above.
図１、及び図２に示すダイオード内蔵トランジスタでは、ＮＰＮ-Ｔｒ５がターンオフするときに、ベース領域に蓄積された少数キャリアが、寄生ＰＮＰ-Ｔｒ８のエミッタ−コレクタ間を通過して抜かれる。これにより、ＮＰＮ-Ｔｒ５の高速スイッチング化を実現できる。
In the diode built-in transistor shown in FIG. 1 and FIG. 2, when the NPN-
また、特許文献１に示されるダーリントントランジタ回路にも、ダイオード（スピードアップダイオード）を設けることにより、トランジスタの高速化を図ることが開示されている。
しかしながら、図１、図２に示される従来のトランジスタでは、寄生ＰＮＰ-Ｔｒ８のベース幅を小さくするとスイッチングが速くなるが、反対に寄生ＰＮＰ-Ｔｒ８の影響が大きくなりすぎて、ＮＰＮ-Ｔｒ５のエミッタ−ベース間漏洩電流（Ｉｅｂリーク）が大きくなる問題がある。すなわち、高速化とＩｅｂリークとはトレードオフの関係となり、十分な特性を得ることが出来ない問題がある。また、特許文献１に示されるトランジスタは、スピードアップダイオード１つだけであるため、十分な高速化を図ることが困難である。 However, in the conventional transistor shown in FIG. 1 and FIG. 2, when the base width of the parasitic PNP-Tr8 is reduced, switching becomes faster, but on the contrary, the influence of the parasitic PNP-Tr8 becomes too great, and the emitter of the NPN-Tr5 -There is a problem that leakage current between bases (Ieb leakage) becomes large. That is, there is a problem that speeding up and Ieb leak are in a trade-off relationship, and sufficient characteristics cannot be obtained. Further, since the transistor disclosed in Patent Document 1 has only one speed-up diode, it is difficult to achieve a sufficiently high speed.
この発明の目的は、寄生ＰＮＰ-Ｔｒ８にスピードアップダイオードを加えて、Ｉｅｂリークを抑えながら十分な高速スイッチングが可能なダイオード内蔵トランジスタを提供することにある。 An object of the present invention is to provide a diode-embedded transistor capable of sufficiently switching at high speed while suppressing Ieb leakage by adding a speed-up diode to the parasitic PNP-Tr8.
この発明は、トランジスタに接近して第１のＰＮ領域を形成することにより、該ＰＮ領域とトランジスタのベース領域とで寄生トランジスタを形成したダイオード内蔵トランジスタにおいて、
前記トランジスタのベースコンタクト部に第２のＰＮ領域を形成し、この部分でトランジスタターンオフ時のベース電流の引き抜きを速くすることを特徴とする。
The present invention provides a diode built-in transistor in which a parasitic transistor is formed by the PN region and the base region of the transistor by forming the first PN region close to the transistor.
A second PN region is formed in the base contact portion of the transistor, and the base current is quickly extracted at this portion when the transistor is turned off.
寄生トランジスタを設けることにより、トランジスタのターンオフ時のベース電流を引き抜くことができ、トランジスタの高速化が可能である。また、トランジスタのベースコンタクト部に設けられた第２のＰＮ領域でベース接続のダイオードが形成されるが、このダイオードでも、トランジスタのターンオフ時のベース電流を引き抜くことができるから、さらなる高速化が可能である。この発明では、寄生トランジスタのベース幅はＩｅｂリークが問題となる程度に小さくする必要がなく、Ｉｅｂリークが許容値以下となる程度のベース幅であれば良い。そのように構成しても、第２のＰＮ領域のダイオードで高速化されるため、全体として十分な高速化を実現できる。 By providing a parasitic transistor, the base current when the transistor is turned off can be drawn, and the speed of the transistor can be increased. In addition, a base-connected diode is formed in the second PN region provided in the base contact portion of the transistor. Even with this diode, the base current at the time of transistor turn-off can be drawn, so that further speedup is possible. It is. In the present invention, the base width of the parasitic transistor does not need to be so small that Ieb leakage becomes a problem, and may be a base width that allows the Ieb leakage to be below an allowable value. Even in such a configuration, since the speed is increased by the diode in the second PN region, the speed can be increased sufficiently as a whole.
この発明によれば、寄生トランジスタのベース幅をＩｅｂリークが問題となる程度に小さくしなくても、寄生トランジスタによる高速化と第２のＰＮ領域で形成されるダイオードによる高速化の重畳作用により、特性を悪化させずにトランジスタの高速スイッチングを可能にする。 According to the present invention, even if the base width of the parasitic transistor is not reduced to such an extent that the Ieb leakage becomes a problem, the high speed operation by the parasitic transistor and the high speed operation by the diode formed in the second PN region, The transistor can be switched at high speed without deteriorating the characteristics.
図３は、この発明の実施形態であるダイオード内蔵トランジスタの構造図である。 FIG. 3 is a structural diagram of a diode built-in transistor according to an embodiment of the present invention.
構成において、図１と相違する部分は、ＮＰＮ-Ｔｒ５のベースコンタクト部１１の部分に第２のＰＮ領域２０を形成した点である。第２のＰＮ領域２０は、ＮＰＮ-Ｔｒ５のベース領域である第２のＰ層３に、Ｎ＋層２１を拡散して形成される。このＮ＋層２１は、ＮＰＮ-Ｔｒ５のエミッタ領域であるＮ＋層４と同時に形成される。図３に示す半導体断面においてＮ＋層２１の間隔（径）を適当に設定することで、ベースコンタクト部１１の部分に抵抗（Ｒ）を形成する。第２のＰＮ領域２０は、スピードアップダイオード（ＳＵＤ）２２を構成する。このＳＵＤ２２に抵抗（Ｒ）が並列接続される。
In the configuration, the part different from FIG. 1 is that the
寄生ＰＮＰ-Ｔｒ８のベース幅９は、ＮＰＮ-Ｔｒ５のＩｅｂリークが一定値以上とならない程度に広くされる。後述のように、本例では、このベース幅９は、略２０μｍである。
The
以上のように構成することにより、寄生ＰＮＰ-Ｔｒ８とＳＵＤ２２は、ＮＰＮ-Ｔｒ５のベースコンタクトにそれぞれ接続されることになり、それにより、寄生ＰＮＰ-Ｔｒ８とＳＵＤ２２とは、ＮＰＮ-Ｔｒ５のターンオフ時にベース電流を別々に引き抜くように挙動する。したがって、ＮＰＮ-Ｔｒ５のスイッチング動作の高速化を実現できる。 By configuring as described above, the parasitic PNP-Tr8 and SUD22 are connected to the base contact of the NPN-Tr5, respectively, so that the parasitic PNP-Tr8 and SUD22 are turned off when the NPN-Tr5 is turned off. It behaves like drawing the base current separately. Therefore, it is possible to increase the switching speed of the NPN-Tr5.
また、寄生ＰＮＰ-Ｔｒ８のベース幅９は、Ｉｅｂリークが一定値以上とならない程度に広くされているため、特性が悪くなることはない。
Further, since the
図４は、上記ダイオード内蔵トランジスタの等価回路図である。 FIG. 4 is an equivalent circuit diagram of the diode built-in transistor.
なお、第２のＰＮ領域２０は、ＮＰＮ-Ｔｒ５と同時に形成されるため、製造工程が複雑化することはない。具体的には、第２のＰＮ領域２０のＮ＋層２１は、Ｎ＋層４と同時に拡散形成される。
The
図５は、図１に示す従来のダイオード内蔵トランジスタと本実施形態のダイオード内蔵トランジスタとの特性比較図である。 FIG. 5 is a characteristic comparison diagram between the conventional diode built-in transistor shown in FIG. 1 and the diode built-in transistor of the present embodiment.
従来のトランジスタ（従来タイプ）で、高速化のために寄生ＰＮＰ-Ｔｒ８のベース幅を２０μｍ→１５μｍ→１０μｍと小さくしていくと、スイッチング時間ｔｓは５．９μｓ→５．８μｓ（２％改善）→５．５μｓ（７％改善）と改善していく。しかしながら、寄生ＰＮＰ-Ｔｒのベース幅が１０μｍになるとＩｅｂリークが大きくなりすぎてしまう。そのため、事実上、ベース幅は１５μｍ（スイッチング時間ｔｓは５．８μｓ）が限界である。 With a conventional transistor (conventional type), the switching time ts is reduced from 5.9 μs to 5.8 μs (2% improvement) when the base width of the parasitic PNP-Tr8 is reduced from 20 μm → 15 μm → 10 μm for speeding up. → It will be improved to 5.5μs (7% improvement). However, when the base width of the parasitic PNP-Tr is 10 μm, the Ieb leak becomes too large. Therefore, in practice, the base width is limited to 15 μm (switching time ts is 5.8 μs).
一方、本実施形態のダイオード内蔵トランジスタ（ＳＵＤタイプ）は、寄生ＰＮＰ-Ｔｒ８のベース幅を２０μｍにしても、ＳＵＤ２２の存在のため、スイッチング時間ｔｓは３．９μｓ（３４％）に改善される。
On the other hand, the diode built-in transistor (SUD type) of this embodiment improves the switching time ts to 3.9 μs (34%) due to the presence of the
すなわち、高速化の点では、ＳＵＤタイプが従来タイプに比して、５．８μｓ／３．９μｓ＝１４８％だけ高速である。また、寄生ＰＮＰ-Ｔｒ８のベース幅は２０μｍに設定しているために、Ｉｅｂリークが大きくなりすぎてしまうことはない。 That is, in terms of speedup, the SUD type is 5.8 μs / 3.9 μs = 148% faster than the conventional type. Moreover, since the base width of the parasitic PNP-Tr8 is set to 20 μm, the Ieb leak does not become too large.
なお、上記ＳＵＤタイプでは、ＳＵＤ２２を追加することにより、Ｖｃｅが大きくなる。 In the SUD type, Vce increases by adding SUD22.
本実施形態のダイオード内蔵トランジスタでは、図５に示すように、寄生トランジスタによる高速化とＳＵＤ２２による高速化の重畳作用により、全体として従来タイプのダイオード内蔵トランジスタに対してスイッチング時間を３４％も向上させることができる。 In the diode built-in transistor of this embodiment, as shown in FIG. 5, the switching time is improved by 34% as compared with the conventional type diode built-in transistor as a whole by superimposing the high speed by the parasitic transistor and the high speed by the SUD 22. be able to.
５−ＮＰＮ-Ｔｒ
８−寄生ＰＮＰ-Ｔｒ
９−寄生ＰＮＰ-Ｔｒのベース幅
２２−スピードアップダイオード（ＳＵＤ）
5-NPN-Tr
8-parasitic PNP-Tr
9-Base width of parasitic PNP-Tr 22-Speed-up diode (SUD)
Claims (1)
前記コレクタ領域内であって前記ベース領域に近接した位置に形成された第２のＰ層と、前記コレクタ領域と、で構成されるＰＮ領域に、さらに前記ベース領域を組み合わせて構成されるＰＮＰ型の寄生トランジスタと、A PNP type configured by further combining the base region with a PN region formed of a second P layer formed in a position close to the base region in the collector region and the collector region Parasitic transistors of
前記ベース領域内であって前記エミッタ領域に近接した位置に適当に間隔を空けて形成した２つのＮ＋層と、前記ベース領域と、で構成される第２のＰＮ領域と、A second PN region composed of two N + layers formed in the base region at a position close to the emitter region and appropriately spaced apart; and the base region;
を有するトランジスタ。Having a transistor.
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