JP5223629B2 - 記憶装置及び記憶システム - Google Patents
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Description
図1は、本発明の第1の実施の形態に係る記憶システムの概略構成の一例を示すブロック図である。この記憶システム100は、記憶装置1がホスト装置(上位装置)2に接続されて構成されている。
ホスト装置2は、データの書き込みや読み出し等を記憶装置1に要求する。このようなホスト装置2は、例えば、サーバ、コンピュータ(PC)、ワークステーション(WS)等で構成されている。
記憶装置1は、ホスト装置2との間でデータの送受信を行うホストブリッジ部(第1の制御部)11と、ホストブリッジ部11に後述する光分岐伝送路15及び光合波伝送路17等を介して接続された第1乃至第5のメモリコントローラ(第2の制御部)12A〜12Eと、第1乃至第5のメモリコントローラ12A〜12Eの各々に接続されて、512バイト等の所定のサイズを有するブロックデータ(データ列)単位でデータの書き込み及び読み出しが行われる第1乃至第5のメモリ(記憶部)13A〜13Eとを備える。
E/O14,14A〜14Eは、例えば、半導体レーザや発光ダイオード等により実現された発光素子と、発光素子を駆動する駆動回路とを備える。
O/E16,16A〜16Eは、半導体フォトダイオード等により実現された受光素子と、受光素子により受光した光信号から変換さされた電流を増幅する増幅回路とを備える。
光分岐伝送路15は、E/O14からの光信号を伝送する光ファイバ150Aと、光ファイバ150Aから入射された1つの光信号を5つの光信号に分岐する光分岐部151と、光分岐部151により分岐された5つの光信号をO/E16A〜16Eにそれぞれ伝送する光ファイバ150Bとから構成されている。
光合波伝送路17は、E/O14A〜14Eからの5つの光信号をそれぞれ伝送する光ファイバ170Aと、光ファイバ170Aから入射された5つの光信号を1つの光信号に合波する光合波部171と、光合波部171により合波された1つの光信号をO/E16に伝送する光ファイバ170Bとから構成されている。
第1乃至第5のメモリ13A〜13Eは、第1乃至第5のメモリコントローラ12A〜12Eを介してデータの書き込み及び読み出しが行われる記憶部である。このメモリ13A〜13Eには、例えば、DRAM等の揮発性の半導体メモリ、又はフラッシュメモリ等の不揮発性の半導体メモリが用いられる。また、第1乃至第5のメモリ13A〜13Eには、図示しない電源供給部より駆動電圧が供給されている。
図2は、ホストブリッジ部の概略構成の一例を示すブロック図である。このホストブリッジ部11は、ホスト装置2に接続されて、ホスト装置2からの要求を受け付けるホストI/F(インターフェース)部110と、下り方向に順に設けられたパケットエンコーダ111、8B10Bエンコーダ112、ECCエンコーダ113及びトランスミッタ114と、上り方向に順に設けられたレシーバ115、ECCデコーダ116、8B10Bデコーダ117及びパケットデコーダ118とを備える。
図3は、メモリコントローラの概略構成の一例を示すブロック図である。この第1のメモリコントローラ12Aは、第1のメモリ13Aに接続されたメモリI/F部120と、上り方向に順に設けられたパケットエンコーダ121、8B10Bエンコーダ122、ECCエンコーダ123及びトランスミッタ124と、下り方向に順に設けられたレシーバ125、ECCデコーダ126、8B10Bデコーダ127及びパケットデコーダ128とを備える。
次に、記憶システム100の全体の動作の一例を、データの書き込み動作と読み出し動作とに分けてそれぞれ説明する。
データの書き込み動作の一例を、図4〜図6を参照して説明する。
8B10Bエンコード済みの400ビットの固定長フレーム202を生成する。
図6は、データの書き込み動作におけるホストブリッジ部から各メモリコントローラ間のデータの流れの一例を示す図である。ここでは、ホスト装置2からの書き込みデータDとすると、書き込みデータDを512バイト単位で分割した場合のデータをブロックデータD0〜D2と表し、各ブロックデータD0〜D2を、データ分散数(ここでは、「4」)で分割した場合のデータを分割データD01〜D04、D11〜D14、D21〜D24と表す。
データの読み出し動作の一例を、図7を参照して説明する。
図7は、データの読み出し動作における各メモリコントローラからホストブリッジ部間のデータの流れの一例を示す図である。ここでは、読み出しデータDとすると、読み出しデータDを512バイト単位で分割した場合のデータをブロックデータD0〜D2と表し、各ブロックデータD0〜D2をデータ分散数(ここでは、4つ)に分割した場合のデータを分割データD01〜D04、D11〜D14、D21〜D24と表す。
図8は、本発明の第2の実施の形態に係る記憶システムの概略構成の一例を示すブロック図である。この記憶システム100は、第1の実施の形態と同様に、記憶装置1がホスト装置2に接続されて構成されている。
なお、本発明は、上記各実施の形態に限定されず、本発明の趣旨を逸脱しない範囲内で種々な変形が可能である。例えば、上記各実施の形態では、メモリコントローラ及びメモリの数は、それぞれ5つであるが、パリティ及びデータを分散して記憶できればよく、3つ以上であれば、5つに限られない。
Claims (7)
- 上位装置との間でデータの送受信を行う第1の制御部と、
前記第1の制御部から下り方向にデータの一括伝送が可能な光伝送路を介して前記第1の制御部に接続された複数の第2の制御部と、
前記複数の第2の制御部に各々接続され、前記データを記憶する複数の記憶部とを備え、
前記第1の制御部は、前記上位装置から受信したデータをデータ列に分割して前記データ列を前記複数の第2の制御部に前記光伝送路を介して一括伝送し、
前記複数の第2の制御部は、前記第1の制御部から一括伝送された前記データ列を受信したとき、前記データ列に基づいてパリティ情報を算出するパリティ算出部と、少なくとも1つの第2の制御部が前記パリティ情報を対応する前記記憶部に書き込むように前記データ列毎に前記記憶部にパリティ情報を書き込むか否かを決定する決定部とを有し、前記決定部によりパリティ情報を前記記憶部に書き込むと決定されたとき、前記パリティ算出部により算出されたパリティ情報を対応する前記記憶部に書き込み、前記決定部によりパリティ情報を前記記憶部に書き込むと決定されなかったとき、前記データ列を対応する前記記憶部に書き込む記憶装置。 - 前記決定部は、前記データ列に含まれる情報に基づいて、少なくとも1つの第2の制御部が前記パリティ情報を対応する前記記憶部に書き込むように前記データ列毎に決定する請求項1に記載の記憶装置。
- 前記決定部は、前記データ列の書き込み先として指定された番地情報に基づいて、少なくとも1つの第2の制御部が前記パリティ情報を書き込むように前記データ列毎に決定する請求項1に記載の記憶装置。
- 前記第1の制御部は、前記複数の第2の制御部から前記複数の記憶部に記憶された前記パリティ情報及び前記データ列を受信したとき、前記パリティ情報を用いて前記データ列の誤り検出を行う請求項1に記載の記憶装置。
- 前記第1の制御部は、前記複数の分割データのうち誤りのある分割データを検出する検出手段を有し、前記検出手段により前記誤りのある分割データを検出した場合には、前記パリティ情報及び誤りのない分割データを用いて前記誤りのある分割データの誤り訂正を行う請求項1に記載の記憶装置。
- さらに、前記複数の記憶部と、前記複数の記憶部に各々接続された前記複数の第2の制御部とを対にして電源をそれぞれ供給する複数の電源供給部を備えた請求項1に記載の記憶装置。
- 上位装置と、
前記上位装置との間でデータの送受信を行う第1の制御部、前記第1の制御部から下り方向にデータの一括伝送が可能な光伝送路を介して前記第1の制御部に接続された複数の第2の制御部、及び前記複数の第2の制御部に各々接続され、前記データを記憶する複数の記憶部とを有し、
前記第1の制御部は、前記上位装置から受信したデータをデータ列に分割して前記データ列を前記複数の第2の制御部に前記光伝送路を介して一括伝送し、
前記複数の第2の制御部は、前記第1の制御部から一括伝送された前記データ列を受信したとき、前記データ列に基づいてパリティ情報を算出するパリティ算出部と、少なくとも1つの第2の制御部が前記パリティ情報を対応する前記記憶部に書き込むように前記データ列毎に前記記憶部にパリティ情報を書き込むか否かを決定する決定部とを有し、前記決定部によりパリティ情報を前記記憶部に書き込むと決定されたとき、前記パリティ算出部により算出されたパリティ情報を対応する前記記憶部に書き込み、前記決定部によりパリティ情報を前記記憶部に書き込むと決定されなかったとき、前記データ列を対応する前記複数の記憶部に書き込む記憶装置とを備えた記憶システム。
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