JP5223005B2 - Semiconductor memory device and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 75
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims description 198
- 239000012782 phase change material Substances 0.000 claims description 61
- 230000008859 change Effects 0.000 claims description 50
- 238000002425 crystallisation Methods 0.000 claims description 19
- 230000008025 crystallization Effects 0.000 claims description 19
- 230000002441 reversible effect Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 12
- 229910044991 metal oxide Inorganic materials 0.000 claims description 11
- 150000004706 metal oxides Chemical class 0.000 claims description 11
- 238000002844 melting Methods 0.000 claims description 6
- 230000008018 melting Effects 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 5
- 238000007689 inspection Methods 0.000 claims description 4
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 229910052714 tellurium Inorganic materials 0.000 claims description 3
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 23
- 230000002950 deficient Effects 0.000 description 19
- 230000007257 malfunction Effects 0.000 description 15
- 239000002184 metal Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/10—Phase change RAM [PCRAM, PRAM] devices
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
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- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
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Description
本発明は半導体記憶装置及びその製造方法に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の高信頼化を実現する技術に関する。 The present invention relates to a semiconductor memory device and a method for manufacturing the same, and more particularly to a technique for realizing high reliability of a rewritable nonvolatile semiconductor memory device.
近年、記録材料にカルコゲナイド材料を用いた相変化メモリ（特許文献１）が盛んに研究されている。相変化メモリのメモリ構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリである。 In recent years, a phase change memory (Patent Document 1) using a chalcogenide material as a recording material has been actively studied. The memory structure of the phase change memory has a recording material sandwiched between metal electrodes. The phase change memory is a resistance change type memory that stores information using the fact that recording materials between electrodes have different resistance states.
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。The phase change memory stores information using the fact that the resistance value of a phase change material such as Ge 2 Sb 2 Te 5 is different between an amorphous state and a crystalline state. The resistance is high in the amorphous state and low in the crystalline state. Therefore, reading is performed by applying a potential difference to both ends of the element, measuring the current flowing through the element, and determining the high resistance state / low resistance state of the element.
相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータの書き換えを行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより行う。 In the phase change memory, data is rewritten by changing the electric resistance of the phase change film to a different state by Joule heat generated by current. The reset operation, that is, the operation of changing to a high resistance amorphous state is performed by flowing a large current for a short time to dissolve the phase change material, and then rapidly decreasing and rapidly cooling the current. On the other hand, the set operation, that is, the operation of changing to a low-resistance crystal state is performed by flowing a current sufficient for maintaining the crystallization temperature of the phase change material for a long time.
これらの抵抗変化型素子は、集積化する際にはダイオードやトランジスタといった選択素子が個々の抵抗変化型素子に付加された構造で用いられる。例えば、ダイオードと抵抗変化型素子とを直列に接続し組合せたメモリセルをクロスポイント型に配置することで、高密度のメモリセルアレイを形成することが可能である。ダイオードやトランジスタは、メモリセルアレイの中から個々のメモリを選択して書き換えや読み出しを行うために用いられる。メモリセルを特許文献１のように多層積層することで、更に大容量化を推進することが可能である。
These variable resistance elements are used in a structure in which selection elements such as diodes and transistors are added to individual variable resistance elements when integrated. For example, it is possible to form a high-density memory cell array by arranging memory cells in which diodes and resistance variable elements are connected in series and combined in a cross-point type. The diode and the transistor are used for selecting and rewriting or reading out individual memories from the memory cell array. By increasing the number of memory cells as in
抵抗変化型素子と組合せて用いる選択素子にリーク電流が許容値を越えた不良素子が存在すると、抵抗変化型素子が低抵抗の状態にあるときに、メモリセルアレイの回路にショートの問題が生じる。すなわち、不良素子を含むメモリセルには、非選択の場合であっても、書き換え、読み出し時に大電流が流れ得る。書き込み時には、不良素子を含むメモリセルの抵抗変化型素子が低抵抗の状態にあると、メモリセルアレイの回路がショートした状態となるために、メモリセルアレイに所望の電圧を印加できず、装置が誤動作する。読み出し時には、不良素子に接続されている抵抗変化型素子が低抵抗の状態か高抵抗の状態かによってリーク電流値が大きく変動し、本来選択されるべきメモリセルの読み出し電流の結果に大きい変動を与え、装置を誤動作させてしまう。 If a selection element used in combination with a resistance variable element includes a defective element having a leakage current exceeding an allowable value, a short circuit problem occurs in the circuit of the memory cell array when the resistance variable element is in a low resistance state. That is, a large current can flow through a memory cell including a defective element during rewriting and reading even when it is not selected. At the time of writing, if the resistance variable element of the memory cell including the defective element is in a low resistance state, the memory cell array circuit is short-circuited, so that a desired voltage cannot be applied to the memory cell array and the device malfunctions. To do. At the time of reading, the leakage current value varies greatly depending on whether the resistance variable element connected to the defective element is in a low resistance state or a high resistance state, and the result of the reading current of the memory cell to be originally selected varies greatly. Giving the device a malfunction.
本発明の目的は、相変化メモリセルアレイを備える半導体記憶装置が、不良の選択素子のリーク電流により誤動作することを抑制し、半導体記憶装置の高信頼化を推進する技術を提供することにある。 An object of the present invention is to provide a technique for preventing a semiconductor memory device including a phase change memory cell array from malfunctioning due to a leakage current of a defective selection element and promoting high reliability of the semiconductor memory device.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本発明では、相変化メモリセルアレイを有する半導体記憶装置において、不良の選択素子を有するメモリセルの抵抗変化型素子の抵抗値を、書き換え動作が為されても、書き換えに要するジュール熱を発生するに至らない高い抵抗値にする。これにより、不良の選択素子に接続されている抵抗変化型素子の抵抗値を高く保ち、半導体記憶装置の誤動作を防ぐ。 According to the present invention, in a semiconductor memory device having a phase change memory cell array, Joule heat required for rewriting is generated even if rewriting operation is performed on the resistance value of a resistance change element of a memory cell having a defective selection element. Use a high resistance that is not too high. As a result, the resistance value of the variable resistance element connected to the defective selection element is kept high, and malfunction of the semiconductor memory device is prevented.
本発明により、大容量、高性能かつ高信頼な不揮発性半導体記憶装置を高歩留まり、すなわち抵コストで提供できる。 According to the present invention, a large-capacity, high-performance, and high-reliability nonvolatile semiconductor memory device can be provided at a high yield, that is, at low cost.
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
図１は、本発明の実施例１である相変化メモリを用いた半導体記憶装置を示した全体図である。図２はメモリセルアレイの一部立体図であり、相変化メモリの抵抗変化型素子とダイオードを直列に接続したメモリセルが交点型に配置されている図を示している。メモリセルアレイの読み出し動作を示した回路図が図４、書き込み動作を示した回路図が図５である。選択素子であるダイオードは、Ｎ型不純物、Ｐ型不純物のプロファイル設計などのデバイス設計により逆方向電圧の耐圧を例えば４Ｖにできる。本実施例では、ダイオードの逆方向電圧の耐圧が４Ｖの例を示す。 FIG. 1 is an overall view showing a semiconductor memory device using a phase change memory according to a first embodiment of the present invention. FIG. 2 is a partial three-dimensional view of the memory cell array, and shows a diagram in which memory cells in which a resistance change element of a phase change memory and a diode are connected in series are arranged in an intersection type. FIG. 4 is a circuit diagram showing a read operation of the memory cell array, and FIG. 5 is a circuit diagram showing a write operation. The diode as the selection element can have a reverse voltage withstand voltage of, for example, 4 V by device design such as profile design of N-type impurities and P-type impurities. In this embodiment, an example in which the reverse voltage withstand voltage of the diode is 4V is shown.
図１に示したように、本発明の実施例１の半導体記憶装置は、外部とのデータのやり取りを行うための入出力バッファなどを備えるＩ／Ｏインタフェース１００１と、メモリセルアレイ１００２と、異なる複数の電圧を供給するための複数の電源１００３〜１００７と、電源１００３〜１００７からの電圧を選ぶ電圧セレクタ１００８と、電圧セレクタ１００８からの出力の接続先をメモリセルアレイ１００２のビット線とワード線などの配線の内から選ぶ配線セレクタ１００９と、装置全体の制御を行う制御部１０１０とを備える。配線セレクタ１００９には、センスアンプ等を有する読み取り部１０１１が接続される。また、メモリセルアレイ１００２の中には、装置の種々の情報を記録するための管理領域１０１２を設ける。
As shown in FIG. 1, the semiconductor memory device according to the first embodiment of the present invention includes a plurality of different I /
外部装置から、Ｉ／Ｏインタフェース１００１へデータの入力がある場合、制御部１０１０は、電圧セレクタ１００８でデータの書き込み用の電圧を選び、電源１００３〜１００７のいずれかで電圧パルスを生成し、配線セレクタ１００９を用いてメモリセルアレイ１００２の所定の配線に電圧パルスを供給する。これにより、メモリセルアレイの相変化メモリセルへ入力されたデータを書き込む。
When data is input from the external device to the I /
外部装置から、データの読み出しの信号がＩ／Ｏインタフェース１００１へ入力されると、制御部１０１０は、電圧セレクタ１００８でデータの読み出し用の電圧を選び、電源１００３〜１００７のいずれかで電圧を生成し、配線セレクタ１００９でメモリセルアレイ１００２の所定の配線に電圧を供給する。電圧を供給した結果、読み出された電流は読み取り部１０１１で読み取られ、これが記憶されたデータの再生となり、制御部１０１０、Ｉ／Ｏインタフェース１００１を介して、外部装置へデータが供給される。
When a data read signal is input to the I /
図２は、メモリセルアレイ１００２の一部を拡大した立体図である。図２に示したように、本発明の実施例１の半導体記憶装置は、シリコン基板の上方に形成された複数のワード線２と、ワード線２に交差する方向に設けられた複数のビット線３を備える。ワード線２の上に、ｐ型ポリシリコン、またはｐ型半導体酸化物などのｐ型半導体層４、ｎ型ポリシリコン、またはｎ型半導体酸化物などのｎ型半導体層５、抵抗変化型素子の下部電極８、抵抗変化型素子の記録層６、抵抗変化型素子の上部電極７、ビット線３が順に形成されている。下部電極８とｎ型半導体層５との間にある層１０は、ＴｉＮなどのバリアメタルの層、またはＴｉＳｉなどの金属シリサイド層である。また、層１０は、ｎ型半導体層５に接する側に金属シリサイド層を、下部電極８に接する側にバリアメタルの層を有する積層構造であっても良い。
FIG. 2 is a three-dimensional view in which a part of the
ｐ型半導体層４とｎ型半導体層５とで、選択素子となるダイオードを形成している。抵抗変化型素子となる記録層６の材料には、例えば相変化材料を用いることができる。相変化材料としては、例えば、ゲルマニウム、アンチモン、テルルを含む材料を用いることができる。
The p-
また、抵抗変化型素子の記録層６には、例えば下部電極８上に形成された金属酸化物を含む層と相変化材料を含む層との積層膜を用いることもできる。ここで、積層膜とは、下部電極８上に金属酸化物を含む層が形成され、金属酸化物を含む層の上に相変化材料を含む層が形成されている層構造を有するもの、または上部電極７に接して金属酸化物を含む層が有り、金属酸化物を含む層の下に相変化材料を含む層が有る層構造を有するものである。金属酸化物としてはたとえばＴａ２Ｏ５を用いることができる。金属酸化物を含む層と相変化材料を含む層との積層膜を記録層６とすることで、金属酸化物を含む層を設けない記録層６とする場合と比較して、後述する抵抗変化型素子の高抵抗状態が熱力学的により安定となる。For the
一組の直列に接続された抵抗変化型素子と選択素子を以下、メモリセルと呼ぶ。図２に示したメモリセルアレイは、複数のワード線２と複数のビット線３との交点それぞれに、メモリセルが配置されている。選択素子であるダイオードがワード線２に接続され、抵抗変化型素子の記録層６が上部電極７を介して、ビット線３に接続されている。
A set of resistance variable elements and selection elements connected in series are hereinafter referred to as memory cells. In the memory cell array shown in FIG. 2, memory cells are arranged at intersections of a plurality of
本発明の半導体記憶装置は、記録層６に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。The semiconductor memory device of the present invention stores information by utilizing the fact that the phase change material such as Ge 2 Sb 2 Te 5 contained in the
図３は、本発明の実施例１の相変化メモリの書換え動作時の記録層の温度変化を示した図である。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、逆に低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作は、図３のような温度変化を相変化材料に与えることで行う。具体的には、アモルファス状態の相変化材料は結晶化温度以上に加熱し10-6 秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。FIG. 3 is a diagram showing the temperature change of the recording layer during the rewrite operation of the phase change memory according to the first embodiment of the present invention. The operation to change the phase change material from the high-resistance amorphous state to the low-resistance crystalline state, and conversely the low-resistance crystalline state to the high-resistance
本発明の実施例１では電流により発生するジュール熱によって、記録層６の相変化材料を融点以上の温度まで加熱し、電気抵抗を異なる状態に変化させることによりデータ書き込み行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、結晶化温度に保持するのに十分な電流を長時間流すことにより行う。以下、セット動作により記録層を結晶状態としたメモリセルの状態を、第１の状態またはセット状態と呼ぶ。また、メモリセルが第１の状態の時の、抵抗変化型素子の抵抗状態を第１の抵抗状態と呼ぶ。リセット動作により記録層６をアモルファス状態にしたメモリセルの状態を、第２の状態またはリセット状態と呼ぶ。また、メモリセルが第２の状態の時の、抵抗変化型素子の抵抗状態を第２の抵抗状態と呼ぶ。
In
ここで、第２の状態では記録層６の相変化材料の全てがアモルファス化するわけではなく、一部がアモルファス化することによって高抵抗状態となる。従って、記録層６のアモルファス化の割合が第２の状態よりも大きければ、記録層６は第２の状態よりも高抵抗の状態となる。より高抵抗化するためには、例えば、メモリセルにより高い電圧を与えて、記録層６の相変化材料をより高温にすることにより実現できる。
Here, in the second state, not all of the phase change material of the
図４に示すようにメモリセルアレイ中から1セルを選択して読出しを行うには、選択セルが接続されているワード線（SWL：選択ワード線）、選択セルが接続されていないワード線（USWL：非選択ワード線）、選択セルが接続されているビット線（SBL：選択ビット線）、選択セルが接続されていないビット線（USBL：非選択ビット線）に、電源１００３〜１００７の内の一つを用いて、例えばそれぞれ、１Ｖ、０Ｖ、０Ｖ、１Ｖの電圧を印加する。すなわちＶｒｅａｄを１Ｖとする。ここで、０Ｖとは、基準電圧を意味している。以下の説明でも、０Ｖとは基準電圧のことを意味する。選択素子であるダイオードが逆向き電圧のリーク電流をほとんど流さないおかげで、選択セルＳＭＣだけに電流が流れ、センスアンプで測定することで抵抗状態を判定できる。 As shown in FIG. 4, in order to perform reading by selecting one cell from the memory cell array, the word line to which the selected cell is connected (SWL: selected word line) and the word line to which the selected cell is not connected (USWL) : Unselected word line), bit line to which the selected cell is connected (SBL: selected bit line), bit line to which the selected cell is not connected (USBL: unselected bit line) For example, voltages of 1V, 0V, 0V, and 1V are applied, respectively. That is, Vread is set to 1V. Here, 0V means a reference voltage. In the following description, 0V means a reference voltage. Thanks to the fact that the diode as the selection element hardly causes a leak current of reverse voltage to flow, the current flows only in the selected cell SMC, and the resistance state can be determined by measuring with a sense amplifier.
メモリセルアレイ中から1セルを選択してセット動作を行うには、図５に示すように、電源１００３〜１００７の内の一つを用いて、SWL、USWL、SBL、USBLに例えばそれぞれ、２．５V、０V、０V、２．５Vの電圧を印加する。すなわちＶｓｅｔを２．５Ｖとする。この時、ＵＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＤは、選択素子であるダイオードに印加される電圧が逆方向電圧であるために電流が流れない。また、ＵＳＷＬ、ＳＢＬに接続されたＣｅｌｌＢ、および、ＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＣは、ビット線とワード線が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により記録層６が加熱される。ＳＢＬとＳＷＬとの間に印加する電圧Ｖｓｅｔは、選択メモリセルの相変化材料を結晶化温度に加熱するのに充分な電圧であれば良い。３０ ｎｍプロセスで相変化メモリセルアレイを製造した場合には、結晶化に必要な電力Ｗｔｈは１ｍＷ程度である。この結晶化に必要な電力Ｗｔｈおよび第２の抵抗状態での抵抗変化型素子の抵抗値によって、結晶化のための電圧が決まる。結晶化に充分な時間（10-6 秒程度以上）電圧を印加すると、選択セルの記録層６の相変化材料は低抵抗の結晶状態になり、選択セルの抵抗変化型素子がセット状態、すなわち第１の抵抗状態となる。それ以外のセルは状態を変化させない。In order to select one cell from the memory cell array and perform the set operation, as shown in FIG. 5, SWL, USWL, SBL, and USBL are respectively connected to, for example, 2. Apply 5V, 0V, 0V, 2.5V voltage. That is, Vset is set to 2.5V. At this time, no current flows in CellD connected to USWL and USBL because the voltage applied to the diode as the selection element is a reverse voltage. In addition, no current flows through CellB connected to USWL and SBL and CellC connected to SWL and USBL because the bit line and the word line are equipotential. A current flows only through the selected cell SMC and the
メモリセルアレイ中から1セルを選択してリセット動作を行うには、電源１００３〜１００７の内の一つを用いて、図５の、SWL、USWL、SBL、USBLに例えばそれぞれ、３V、０V、０V、３Vの電圧を印加する。すなわちＶｒｅｓｅｔを３Ｖにする。この時、ＵＳＷＬとＵＳＢＬとに接続されたＣｅｌｌＤは、選択素子であるダイオードに印加される電圧が逆方向電圧であるために電流が流れない。また、ＵＳＷＬとＳＢＬとに接続されたＣｅｌｌＢ、および、ＳＷＬとＵＳＢＬとに接続されたＣｅｌｌＣは、ビット線とワード線が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により記録層６の相変化材料が加熱される。選択ビット線、選択ワード線に印加する電圧は選択メモリセルの記録層６の相変化材料を融点以上の温度に加熱するのに充分な電圧であれば良い。印加電圧を急速に０Vにし記録層６を急冷すると選択セルの記録層６の相変化材料は高抵抗のアモルファス状態となり、選択セルの抵抗変化型素子が第２の抵抗状態となる。それ以外のセルは状態が変化しない。
To perform a reset operation by selecting one cell from the memory cell array, for example, 3V, 0V, 0V, respectively, in SWL, USWL, SBL, USBL in FIG. 5 using one of the
上述のとおりに、図４の読み出し動作、図５のセット／リセット動作を選択したセルに正しく行えるのは、選択素子であるダイオードの耐圧以内の印加電圧下での動作であるため、リーク電流、すなわち逆バイアス印加時の電流が十分小さいからである。もしもＣｅｌｌＢの選択素子の逆バイアス印加時の電流が十分小さくなければ、図４のＣｅｌｌＡの読み出し動作の際には、ＲＢＬでの電圧降下のためにＣｅｌlＢのＳＢＬ電位Ｖが正になるので、大きなリーク電流が生じる。リーク電流の大きさはＣｅｌlＢの抵抗変化型素子の抵抗状態、つまり記録されている情報の状態によって異なるので、ＣｅｌlＡを流れるＩｃｅllが同じでもセンスアンプで判定する電流ＩｒｅａｄはＣｅｌｌＢの状態によって変わってしまい、読み出しが誤動作となる。少なくとも誤動作させないためには、リーク電流は読み出し電流よりも小さくする必要がある。５０ｎｍ世代の製造プロセスで、本実施例の半導体記憶装置を製造する場合には、読み出し電流は１マイクロアンペア程度である。従って、この場合、リーク電流は１マイクロアンペア未満に抑える必要がある。 As described above, since the read operation of FIG. 4 and the set / reset operation of FIG. 5 can be correctly performed in the selected voltage within the withstand voltage of the diode as the selection element, the leakage current, That is, the current during reverse bias application is sufficiently small. If the current at the time of reverse bias application of the selection element of CellB is not sufficiently small, the SBL potential V of CellB becomes positive because of the voltage drop at RBL during the read operation of CellA in FIG. Leakage current is generated. Since the magnitude of the leakage current differs depending on the resistance state of the CellB variable resistance element, that is, the state of the recorded information, the current Iread determined by the sense amplifier varies depending on the state of CellB even if Icell flowing through CellA is the same. Readout malfunctions. In order to prevent at least malfunction, the leakage current needs to be smaller than the read current. When the semiconductor memory device of this embodiment is manufactured by the 50 nm generation manufacturing process, the read current is about 1 microampere. Therefore, in this case, it is necessary to suppress the leakage current to less than 1 microampere.
同様に、図５のＣｅｌｌＡのセット／リセット動作の場合にＣｅｌｌＤの選択素子の逆バイアス電流が大きいと、ＣｅｌlＤに大きな電流が流れるためにＲＢＬによる電圧降下のためにＣｅｌｌＤ、ＣｅｌｌＣのＵＳＢＬ電位が２．５Ｖ（セット時）、３Ｖ（リセット時）よりも低くなる。その結果選択されていないＣｅｌｌＣのダイオードに順バイアス方向の電圧が印加され、流れる電流により選択されていないＣｅｌｌＣの書換えが行われる可能性がある。 Similarly, in the case of the set / reset operation of CellA in FIG. 5, if the reverse bias current of the selection element of CellD is large, a large current flows through CellD, so that the USBL potential of CellD and CellC is 2 due to the voltage drop due to RBL. .5V (when set), 3V (at reset). As a result, a forward bias voltage is applied to the unselected CellC diode, and there is a possibility that the unselected CellC will be rewritten by the flowing current.
以上のように、逆バイアス印加時の電流が大きい選択素子をもつ不良メモリセル（ＦＣ）がメモリセルアレイ内にあると、ＦＣだけではなくその他の正常なセルの読み出し、セット／リセット動作に誤動作を生じさせ、ＦＣを含むアレイ全体、さらにはＦＣを含む半導体記憶装置全体の不良率を著しく増大させることになる。 As described above, if a defective memory cell (FC) having a selection element having a large current when reverse bias is applied is present in the memory cell array, not only the FC but also other normal cells read and set / reset operation malfunctions. As a result, the defect rate of the entire array including the FC and further the entire semiconductor memory device including the FC is remarkably increased.
誤動作は、ＦＣに含まれる抵抗変化型素子が、低抵抗状態、すなわちここではセット状態を取りうるために生じる。リーク電流の大きいダイオードと低抵抗のセット状態の組み合わせにより、メモリアレイの回路がショートする。この回路のショートが、読み取り時には、高抵抗状態との間での読み出し電流値への影響の大きい変動を生じ、誤動作を引き起こす。また、書き込み時には、メモリセルアレイに所望の電圧を印加することを阻む。 The malfunction occurs because the variable resistance element included in the FC can take a low resistance state, that is, a set state here. The combination of a diode with a large leakage current and a low resistance set state causes a short circuit in the memory array circuit. This short circuit causes a fluctuation that greatly affects the read current value between the high resistance state and causes malfunction. Further, at the time of writing, application of a desired voltage to the memory cell array is prevented.
そこで本発明では、ＦＣに含まれる抵抗変化型素子を高抵抗化する。このとき、ＦＣに含まれる抵抗変化型素子を第２の抵抗状態、すなわちリセット状態よりも、より高い抵抗値を有する第３の抵抗状態とする。ここで、第３の抵抗状態の抵抗値は、データの記録に用いられる最大の電圧、すなわち本実施例ではリセット動作のための電圧であるリセット電圧をメモリセルに印加しても、記録層６の相変化材料が結晶化するジュール熱、すなわち電力を与えるに至らない、高い抵抗値にする。この条件では、リセット電圧よりも小さい電圧の、セット動作のための電圧であるセット電圧を、第３の抵抗状態の抵抗変化型素子を有するメモリセルに対して印加しても、記録層６の相変化材料が結晶化するジュール熱、すなわち電力を与えるに至らない。従って、第３の抵抗状態においては、セット動作およびリセット動作によっては、記録層６の相変化材料が結晶化温度に達しないので、抵抗変化型素子は高抵抗の第３の抵抗状態を保つことになる。
Therefore, in the present invention, the resistance variable element included in the FC is increased in resistance. At this time, the variable resistance element included in the FC is set to a third resistance state having a higher resistance value than the second resistance state, that is, the reset state. Here, the resistance value in the third resistance state is equal to the maximum voltage used for data recording, that is, even if a reset voltage, which is a voltage for a reset operation in this embodiment, is applied to the memory cell, the
ＦＣの抵抗変化型素子を上述の抵抗状態とすることで、メモリセルアレイには、抵抗変化型素子が、第１の抵抗状態からリセット電圧のパルスの印加により第２の抵抗状態に遷移し、第２の抵抗状態からセット動作のための電圧のパルスにより第１の抵抗状態に遷移することでデータを記憶するメモリセルと、セット電圧のパルスおよびリセット電圧のパルスの印加によっても第３の抵抗状態にあるメモリセルとが存在することになる。以下、リセット電圧のパルスをリセットパルスと呼び、セット電圧のパルスをセットパルスと呼ぶ。 By setting the resistance variable element of FC to the above-described resistance state, the resistance variable element in the memory cell array transitions from the first resistance state to the second resistance state by applying a reset voltage pulse, A memory cell that stores data by transitioning from a resistance state of 2 to a first resistance state by a pulse of a voltage for a set operation, and a third resistance state by application of a pulse of a set voltage and a pulse of a reset voltage Memory cell exists. Hereinafter, the reset voltage pulse is referred to as a reset pulse, and the set voltage pulse is referred to as a set pulse.
本発明の半導体記憶装置では、ＦＣの抵抗変化型素子が高抵抗の第３の抵抗状態に保持されるので、前述のＦＣの選択素子のリーク電流によって、データの読み出し時に誤動作が生じる問題が解決される。さらに、前述のセット、リセット時の問題においても、第３の抵抗状態では、抵抗変化型素子はリセット状態よりもさらに高抵抗な状態にあるために、逆バイアス電流が大きくなってしまうことを防ぐことができ、誤動作を防ぐことができる。 In the semiconductor memory device of the present invention, since the variable resistance element of the FC is held in the high resistance third resistance state, the above-described problem that a malfunction occurs when reading data due to the leakage current of the FC selection element is solved. Is done. Furthermore, even in the problem at the time of setting and resetting described above, in the third resistance state, the resistance variable element is in a state of higher resistance than the reset state, and thus the reverse bias current is prevented from increasing. And malfunction can be prevented.
図６は、本発明の実施例１の半導体記憶装置の、メモリセルへの印加電圧と得られる抵抗値の関係を示したものである。横軸は、メモリセルに印加する電圧パルスの電圧を示す。縦軸は、抵抗変化型素子の抵抗を示す。 FIG. 6 shows the relationship between the voltage applied to the memory cell and the obtained resistance value in the semiconductor memory device of Example 1 of the present invention. The horizontal axis shows the voltage of the voltage pulse applied to the memory cell. The vertical axis represents the resistance of the resistance variable element.
図６に示すように、第１の抵抗状態、すなわちセット状態では低抵抗の状態にある。メモリセルにリセットパルスを印加するとジュール熱によって融点以上に記録層６の相変化材料が加熱され、破線の矢印で示したように、非結晶相の割合の増加による高抵抗化が生じる。リセットパルスによって、Ａ点で示した第２の抵抗状態、すなわちリセット状態の抵抗値が得られる。逆に、第２の状態からは、図６中の電圧Ｖ２を越えた電圧を印加することでジュール熱によって結晶化温度以上に記録層６の相変化材料が加熱され、記録層６の相変化材料の結晶相の割合が増加し、点線の矢印で示したように第１の抵抗状態のセット状態に戻る。以上のように、メモリセルへの電圧の印加により、可逆的に第１の抵抗状態と第２の抵抗状態とを遷移させ、データの記憶を行うことができる。
As shown in FIG. 6, the first resistance state, that is, the set state, is in a low resistance state. When a reset pulse is applied to the memory cell, the phase change material of the
不良の選択素子に接続されている抵抗変化型素子の抵抗値は、図６の第３の抵抗状態の閾値以上にする。第３の抵抗状態の閾値とは、データの記憶時に用いる最大の電圧、ここではリセット電圧をメモリセルに印加しても、相変化材料の結晶化に必要なジュール熱、すなわち相変化材料の結晶化に必要な電力を与えるに至らないという、第３の抵抗状態の抵抗値の下限を示すものである。この下限を下回る抵抗値では、リセットパルスが印加されることよって徐々に結晶化が進み、抵抗変化型素子が低抵抗化する恐れがある。従って、ＦＣのメモリセルの抵抗変化型素子の抵抗値をこの閾値以上の第３の抵抗状態として、ＦＣのメモリセルの低抵抗化を防ぎ、装置の誤動作を防ぐ。結果、高信頼な不揮発性半導体記憶装置を高歩留まり、すなわち抵コストで提供できる。さらに信頼性を向上させるために、より高い電圧のメモリセルへの印加により、記録層６の相変化材料を気化させて記録層６にボイドを形成し、第３の抵抗状態の抵抗値をさらに高い抵抗値にすることで、さらに確実な抵抗変化型素子の高抵抗化を行うことが可能である。また、前述のように、金属酸化物を含む層と相変化材料を含む層との積層膜を記録層６とすることで、金属酸化物を含む層を設けない記録層６とする場合と比較して、第３の抵抗状態が熱力学的により安定となり、さらに確実な抵抗変化型素子の高抵抗化が可能となる。
The resistance value of the resistance variable element connected to the defective selection element is set to be equal to or higher than the threshold value of the third resistance state in FIG. The threshold value of the third resistance state is the maximum voltage used when data is stored, here the Joule heat necessary for crystallization of the phase change material even when a reset voltage is applied to the memory cell, that is, the crystal of the phase change material This shows the lower limit of the resistance value in the third resistance state, which does not lead to the power necessary for the conversion. If the resistance value is lower than the lower limit, the crystallization gradually proceeds by applying the reset pulse, and the resistance variable element may have a low resistance. Accordingly, the resistance value of the variable resistance element of the FC memory cell is set to the third resistance state equal to or greater than this threshold value, thereby preventing the FC memory cell from being lowered in resistance and preventing malfunction of the device. As a result, a highly reliable nonvolatile semiconductor memory device can be provided at a high yield, that is, at low cost. In order to further improve the reliability, by applying a higher voltage to the memory cell, the phase change material of the
第３の抵抗状態の抵抗変化型素子を有するメモリセルに対して読み出しを行うと、第３の抵抗状態の抵抗値は第２の抵抗状態よりも高い抵抗値であるから、高抵抗状態として読み出される。例えば、第３の抵抗状態の抵抗変化型素子を有するメモリセルに対してセット動作を行った後には、第１の抵抗状態で読み出されることを期待すると、誤りである高抵抗状態の結果が読み出される。しかしながら、第３の抵抗状態のメモリセルに書き込み動作を行った場合の誤りは、情報の記録再生時に誤り訂正符号の技術を適用することで十分に訂正可能で問題にはならない。また、メモリセルアレイの管理領域１０１２に、第３の抵抗状態の抵抗変化型素子を有するメモリセルのアドレスを保存しておき、記憶してあるアドレス情報に基づき、制御部１０１０がデータの書き込み時に第３の状態にあるメモリセルを避けて書き込みを行う制御をすることもできる。
When reading is performed on a memory cell having a resistance variable element in the third resistance state, the resistance value in the third resistance state is higher than that in the second resistance state, so that the read is performed as a high resistance state. It is. For example, after a set operation is performed on a memory cell having a resistance variable element in the third resistance state, if it is expected to be read out in the first resistance state, the erroneous result of the high resistance state is read out. It is. However, an error when a write operation is performed on a memory cell in the third resistance state can be sufficiently corrected by applying an error correction code technique at the time of recording / reproducing information, and does not cause a problem. In addition, the address of the memory cell having the resistance variable element in the third resistance state is stored in the
上述の第３の抵抗状態は、リセット電圧よりも高い電圧値を有する電圧パルスをメモリセルに印加することで実現される。 The third resistance state described above is realized by applying a voltage pulse having a voltage value higher than the reset voltage to the memory cell.
図７に、ＦＣに含まれる抵抗変化型素子の第３の抵抗状態への高抵抗化の装置動作モード時の、各ビット線、ワード線への印加電圧のパターンを示す。図７に示すように、SWL、USWL、SBL、USBLにそれぞれ、３．５V、０V、０V、３．５Vを印加することで、電圧ＶＦＣ（この場合は３．５Ｖ）をＦＣのダイオードの順方向に印加する方法で行える。電圧印加は図３のリセットパルスと同様のパルスで行い、立下げを急速に行い溶融した記録層の相変化材料を急冷させる。通常のリセット動作の場合の３．０Ｖよりも大きい、ＦＣへの印加電圧３．５Ｖのため、ＦＣの抵抗変化型素子の抵抗をリセット状態よりも高い第３の抵抗状態に設定することが可能である。 FIG. 7 shows a pattern of voltage applied to each bit line and word line in the device operation mode in which the resistance variable element included in FC is increased in resistance to the third resistance state. As shown in FIG. 7, by applying 3.5V, 0V, 0V, and 3.5V to SWL, USWL, SBL, and USBL, respectively, the voltage VFC (in this case, 3.5V) is changed to the FC diode order. This can be done by applying in the direction. The voltage application is performed with a pulse similar to the reset pulse in FIG. 3, and the fall is rapidly performed to rapidly cool the phase change material of the melted recording layer. Because the applied voltage to the FC is 3.5 V, which is larger than 3.0 V in the normal reset operation, it is possible to set the resistance of the FC variable resistance element to a third resistance state higher than the reset state. It is.
また、SWL、USWL、SBL、USBLに、例えばそれぞれ、７Ｖ、０Ｖ、０V、３．５Vを印加することで、電圧ＶＦＣ（この場合は７Ｖ）をＦＣのダイオードの順方向に印加するモードを有することでも行える。この電圧条件の場合、図８でＦＣ以外のメモリセルでは両端の電位差が０Ｖであるか、または、ダイオードの逆方向に３．５Ｖという正常なダイオードの逆方向耐圧、ここでは４Ｖ、よりも小さい電圧が印加されるので電流は流れない。すなわち、７Ｖという印加電圧は、ダイオードの耐圧よりも大きく、かつ、ダイオードの耐圧の２倍以内で選び、３．５Ｖという印加電圧は、それ自身がダイオードの耐圧以内であって、かつ、７Ｖの印加電圧との差もダイオードの耐圧以内としている。 Further, for example, by applying 7V, 0V, 0V, and 3.5V to SWL, USWL, SBL, and USBL, for example, a voltage VFC (in this case, 7V) is applied in the forward direction of the FC diode. It can also be done. In the case of this voltage condition, the potential difference between both ends is 0V in the memory cell other than FC in FIG. 8, or the normal diode reverse breakdown voltage of 3.5V in the reverse direction of the diode is smaller than 4V in this case. Since voltage is applied, no current flows. That is, the applied voltage of 7V is larger than the withstand voltage of the diode and is selected within twice the withstand voltage of the diode, and the applied voltage of 3.5V is itself within the withstand voltage of the diode, and 7V The difference from the applied voltage is also within the breakdown voltage of the diode.
図１を用いて動作を説明する。電源１００３〜１００７のうち、２つを、それぞれ７Ｖと３．５Ｖの電源とする。基準電圧を０Ｖとして、図７のパターンになるように、制御部１０１０の制御に基づいて電圧セレクタ１００８と配線セレクタ１００９とを動作させ、電源とワード線とビッド線とを接続する。制御部１０１０によって、電源から電圧パルスが生成されて、ＦＣの抵抗変化型素子の高抵抗化が行われる。ＦＣでは、両端に印加される電位差７Ｖによって大きな電流が流れるために、ＦＣの記録層の相変化材料が溶融する。印加電圧の立ち下げを急速に行うことでＦＣの記録層の相変化材料を急冷させることで、抵抗変化型素子の第３の抵抗状態への高抵抗化動作が行われる。本実施例では、選択素子のダイオードの耐圧よりも高い電圧を印加できることから、抵抗変化型素子の第３の抵抗状態の抵抗値をより高くすることができる。これにより、リセット状態の抵抗の取りえる範囲を拡大でき、例えば、異なる３つ以上の抵抗状態を用いた多値記録を行うに有利となる。また、高い電圧の印加により、記録層６の相変化材料を気化させて記録層６にボイドを形成し、第３の抵抗状態をさらに高い抵抗値にするのに有利である。
The operation will be described with reference to FIG. Two of the
抵抗変化型素子の第３の抵抗状態への高抵抗化の動作シーケンスを図９に示す。まずダイオードの順方向電圧をメモリセルに印加して、全てのメモリセルの抵抗変化型素子を低抵抗化する（Ｓ９０１）。次にダイオードの逆方向電圧を印加してリーク電流が一定の閾値よりも大きいメモリセルを選別し（Ｓ９０２）、リーク電流が大きいメモリセル（ＦＣ）に、前述の図７あるいは図８に示したモードで電圧を印加してＦＣの抵抗変化型素子を第３の抵抗状態へ高抵抗化する（Ｓ９０３）。Ｓ９０１でメモリセルの抵抗変化型素子を低抵抗化することで、抵抗変化型素子の抵抗の影響が小さくなり、選択ダイオードのリーク電流を正しく判定できる。 FIG. 9 shows an operation sequence for increasing the resistance of the variable resistance element to the third resistance state. First, the forward voltage of the diode is applied to the memory cell to reduce the resistance of the resistance variable elements of all the memory cells (S901). Next, a reverse voltage of the diode is applied to select a memory cell having a leak current larger than a certain threshold (S902), and the memory cell (FC) having a large leak current is shown in FIG. 7 or FIG. A voltage is applied in the mode to increase the resistance of the FC resistance variable element to the third resistance state (S903). By reducing the resistance of the variable resistance element of the memory cell in S901, the influence of the resistance of the variable resistance element is reduced, and the leakage current of the selected diode can be correctly determined.
オフ電流が大きいダイオードと組みになっている抵抗変化型素子を第３の抵抗状態に高抵抗化するために、さらに別の構成がある。図１０に、第３の抵抗状態に設定するための各ビット線、ワード線への印加電圧のパターンを示す。図１０では、SWL、USWL、SBL、USBLに例えばそれぞれ、０V、０V、４V、４Vを印加する、すなわち、ＶＦＣを４Ｖとすることで、ＦＣのダイオードだけではなく、正常なダイオードをもつメモリセルにもダイオードの逆方向に４Ｖの電圧が印加される。正常なダイオードをもつメモリセルではダイオードの逆方向に耐圧以下の電圧が印加されるので、メモリセルにはほとんど電流が流れないので電圧印加後も抵抗変化型素子の抵抗値は変化しない。ＦＣでは、ダイオードの逆方向耐圧が低いので、両端に印加される電位差４Ｖにより大きな電流が流れて、記録層６の相変化材料が溶融する。印加電圧の立ち下げを急速に行うことで相変化材料を急冷させると、ＦＣの抵抗変化型素子の第３の抵抗状態への高抵抗化動作を行うことができる。このような電圧条件を用いると、選択素子のリーク電流が大きいセルを選別することなく、自動的にＦＣのみに電流を流し抵抗変化型素子を第３の抵抗状態に高抵抗化できる。
In order to increase the resistance of the variable resistance element paired with the diode having a large off-state current to the third resistance state, there is still another configuration. FIG. 10 shows a pattern of voltage applied to each bit line and word line for setting to the third resistance state. In FIG. 10, 0V, 0V, 4V, and 4V are applied to SWL, USWL, SBL, and USBL, respectively, that is, by setting VFC to 4V, not only FC diodes but also memory cells having normal diodes. In addition, a voltage of 4 V is applied in the reverse direction of the diode. In a memory cell having a normal diode, a voltage equal to or lower than the breakdown voltage is applied in the reverse direction of the diode, so that almost no current flows through the memory cell, so that the resistance value of the resistance variable element does not change even after voltage application. In FC, since the reverse breakdown voltage of the diode is low, a large current flows due to a potential difference of 4 V applied to both ends, and the phase change material of the
動作シーケンスは図１１に示すように、図１０のモードで電圧を印加してＦＣの抵抗変化型素子を高抵抗化する（Ｓ１１０１）だけとなる。従って、短時間に、ＦＣの抵抗変化型素子を第３の抵抗状態にし、正常動作する半導体記憶装置を得ることができる。 As shown in FIG. 11, the operation sequence is merely to apply a voltage in the mode of FIG. 10 to increase the resistance of the FC variable resistance element (S1101). Therefore, in a short time, the semiconductor resistance device can be obtained in which the FC variable resistance element is brought into the third resistance state to operate normally.
以上の、不良セルの高抵抗化動作は、制御部１０１０によって、半導体記憶装置を上述のそれぞれのモードで動作させることで行うことができる。また、半導体記憶装置の製造段階において、図７−１１に示したパターンで、上述の電圧を外部から印加して、ＦＣを第３の状態へ高抵抗化することも可能である。
The above-described operation of increasing the resistance of a defective cell can be performed by causing the
図１２に本実施例１の効果を示す。ＦＣの抵抗変化型素子を高抵抗化した不揮発性半導体記憶装置では、この処理を行わない場合と比較してダイオードのリーク電流による不揮発性半導体記憶装置の不良化を大幅に低減できる。 FIG. 12 shows the effect of the first embodiment. In the nonvolatile semiconductor memory device in which the resistance change type element of the FC is increased in resistance, the failure of the nonvolatile semiconductor memory device due to the leakage current of the diode can be greatly reduced as compared with the case where this process is not performed.
結晶欠陥、金属汚染などによるオフ電流不良の頻度が少ない単結晶シリコンダイオード、単結晶シリコン基板上に形成したトランジスタを選択素子に用いる場合でも効果は見られるが、図１３や図１４に示すような多層積層化が可能なポリシリコンダイオード、酸化物ダイオードを選択素子として用いる場合により効果が大きい。 Even when a single-crystal silicon diode or a transistor formed on a single-crystal silicon substrate with a low frequency of off-current failure due to crystal defects, metal contamination, etc. is used as the selection element, the effect can be seen, but as shown in FIGS. The effect is greater when a polysilicon diode or an oxide diode that can be multi-layered is used as the selection element.
実施例２では、選択素子にトランジスタを用いた場合を示す。図１５は、本実施例２で用いられる相変化メモリとトランジスタを接続したメモリセルである。図１５に示したように、ワード線２をトランジスタのゲートに接続し、トランジスタのソースまたはドレインに電気的に接続された抵抗変化型素子の下部電極８上に、抵抗変化型素子の記録層６、抵抗変化型素子の上部電極７、ビット線３が順に形成されている。実施例１の半導体記憶装置の抵抗変化型素子が、ダイオードからトランジスタに置き換わったものに相当し、図１６のように交点型のアレイを作ることで高密度化が可能である。
In the second embodiment, a case where a transistor is used as the selection element is shown. FIG. 15 shows a memory cell in which a transistor and a phase change memory used in the second embodiment are connected. As shown in FIG. 15, the
図１６に示すようにメモリセルアレイ中から1セルを選択して読出しを行なうには、選択セルが接続されているワード線（SWL：選択ワード線）、選択セルが接続されていないワード線（USWL：非選択ワード線）、選択セルが接続されているビット線（SBL：選択ビット線）、選択セルが接続されていないビット線（USBL：非選択ビット線）に、例えばそれぞれ、２Ｖ、０V、１V、０Vの電圧を印加する。選択トランジスタにはＮチャネルトランジスタを用いている。選択トランジスタはゲート電位が０Ｖのときにはリーク電流をほとんど流さないおかげで、選択セルＳＭＣだけに電流が流れ、センスアンプで測定することで抵抗状態を判定できる。 As shown in FIG. 16, in order to select and read one cell from the memory cell array, a word line to which the selected cell is connected (SWL: selected word line), a word line to which the selected cell is not connected (USWL) : Unselected word line), bit line to which the selected cell is connected (SBL: selected bit line), bit line to which the selected cell is not connected (USBL: unselected bit line), for example, 2V, 0V, Apply 1V and 0V voltage. An N channel transistor is used as the selection transistor. Since the selection transistor has almost no leakage current when the gate potential is 0 V, the current flows only in the selection cell SMC, and the resistance state can be determined by measuring with the sense amplifier.
メモリセルアレイ中から1セルを選択してセット動作を行うには、SWL、USWL、SBL、USBLに例えばそれぞれ、３V、０V、１．５V、０Vの電圧を印加する。この時、ＵＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＤは、ＵＳＢＬと接地電位がともに０Ｖであるために電流が流れない。また、ＵＳＷＬ、ＳＢＬに接続されたＣｅｌｌＢには選択トランジスタがオフ状態であるために電流が流れない。ＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＣはビット線電位と接地電位が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により相変化材料が加熱される。選択ビット線、選択ワード線に印加する電圧は選択メモリセルの相変化材料を結晶化温度に加熱するのに充分な電圧であれば良い。結晶化に充分な時間（10-6 秒程度以上）電圧を印加すると、選択セルの抵抗変化型素子は、その記録層６で相変化材料の結晶化が進み、低抵抗の第１の抵抗状態になる。それ以外のセルは状態を変化させない。To select one cell from the memory cell array and perform the set operation, for example, voltages of 3V, 0V, 1.5V, and 0V are applied to SWL, USWL, SBL, and USBL, respectively. At this time, no current flows through CellD connected to USWL and USBL because both USBL and ground potential are 0V. In addition, no current flows through CellB connected to USWL and SBL because the selection transistor is in the OFF state. In CellC connected to SWL and USBL, no current flows because the bit line potential and the ground potential are equal. A current flows only in the selected cell SMC, and the phase change material is heated by Joule heat. The voltage applied to the selected bit line and the selected word line may be a voltage sufficient to heat the phase change material of the selected memory cell to the crystallization temperature. When a voltage is applied for a time sufficient for crystallization (about 10 −6 seconds or more), the resistance variable element of the selected cell undergoes crystallization of the phase change material in its
メモリセルアレイ中から1セルを選択してリセット動作を行うには、SWL、USWL、SBL、USBLに例えばそれぞれ、３V、０Ｖ、２V、０Vの電圧を印加する。この時、ＵＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＤは、ＵＳＢＬと接地電位がともに０Ｖであるために電流が流れない。また、ＵＳＷＬ、ＳＢＬに接続されたＣｅｌｌＢには選択トランジスタがオフ状態であるために電流が流れない。ＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＣはビット線電位と接地電位が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により相変化材料が加熱される。選択ビット線、選択ワード線に印加する電圧は選択メモリセルの相変化材料を融点以上の温度に加熱するのに充分な電圧であれば良い。印加電圧を急速に０Ｖにし相変化材料を急冷すると、選択セルの記録層６の相変化材料は高抵抗のアモルファス状態になって、抵抗変化型素子が第２の抵抗状態となる。それ以外のセルは状態を変化させない。
To select one cell from the memory cell array and perform the reset operation, for example, voltages of 3V, 0V, 2V, and 0V are applied to SWL, USWL, SBL, and USBL, respectively. At this time, no current flows through CellD connected to USWL and USBL because both USBL and ground potential are 0V. In addition, no current flows through CellB connected to USWL and SBL because the selection transistor is in the OFF state. In CellC connected to SWL and USBL, no current flows because the bit line potential and the ground potential are equal. A current flows only in the selected cell SMC, and the phase change material is heated by Joule heat. The voltage applied to the selected bit line and the selected word line may be a voltage sufficient to heat the phase change material of the selected memory cell to a temperature higher than the melting point. When the applied voltage is rapidly set to 0 V and the phase change material is rapidly cooled, the phase change material of the
図１６の読み出し動作、セット／リセット動作を選択したセルに正しく行えるのは、選択素子であるトランジスタの耐圧以内で動作させており、リーク電流、すなわちオフ状態での電流が十分小さいからである。たとえば図１６のＣｅｌｌＡの読み出し動作の際には、ＲＢＬでの電圧降下のためにＣｅｌlＢのＳＢＬ電位Ｖが正になるので、もしもＣｅｌｌＢの選択トランジスタのオフ状態での電流が大きいと大きなリーク電流が生じる。リーク電流の大きさはＣｅｌlＢの抵抗変化型素子の抵抗状態、つまり記録されている情報の状態によって異なるので、ＣｅｌlＡを流れるＩｃｅllが同じでもセンスアンプで判定する電流ＩｒｅａｄはＣｅｌｌＢの状態によって変わってしまい、読み出しが誤動作となる。実施例１と同様に、少なくとも誤動作させないためには、リーク電流は読み出し電流よりも小さくする必要がある。 The reason why the read operation and the set / reset operation shown in FIG. 16 can be correctly performed in the selected cell is that the operation is performed within the breakdown voltage of the transistor as the selection element, and the leakage current, that is, the current in the off state is sufficiently small. For example, in the read operation of CellA in FIG. 16, the SBL potential V of CellB becomes positive due to the voltage drop at RBL, so if the current in the off state of the select transistor of CellB is large, a large leakage current will occur. Arise. Since the magnitude of the leakage current differs depending on the resistance state of the CellB variable resistance element, that is, the state of the recorded information, the current Iread determined by the sense amplifier varies depending on the state of CellB even if Icell flowing through CellA is the same. Readout malfunctions. As in the first embodiment, at least the leakage current needs to be smaller than the read current so as not to malfunction.
同様に、図１６のＣｅｌｌＡのセット／リセット動作の場合にＣｅｌｌＢの選択素子のオフ状態での電流が大きいと、ＣｅｌlＢに大きな電流が流れるためにＲＢＬによる電圧降下のためにＣｅｌｌＡのＳＢＬ電位が１．５Ｖ（セット時）、２Ｖ（リセット時）よりも低くなる。その結果ＣｅｌｌＡへのセット／リセット動作が正常に行われない可能性がある。このようにオフ状態の電流が大きい選択素子をもつメモリセル（ＦＣ）がメモリセルアレイ内にあると、ＦＣだけではなくＦＣと同じビット線に接続されるその他の正常なセルの読み出し、セット／リセット動作に誤動作を生じさせ、半導体記憶装置全体の不良率を著しく増大させることになる。 Similarly, in the case of the set / reset operation of CellA in FIG. 16, if the current in the off state of the selection element of CellB is large, a large current flows through CellB, so that the SBL potential of CellA is 1 due to the voltage drop due to RBL. .5V (when set), 2V (at reset). As a result, there is a possibility that the set / reset operation to CellA is not normally performed. When a memory cell (FC) having a selection element with a large off-state current is present in the memory cell array, not only FC but also other normal cells connected to the same bit line as FC are read, set / reset A malfunction occurs in the operation, and the defect rate of the entire semiconductor memory device is remarkably increased.
そこで、ＦＣ以外のメモリセルの不良化を防ぐために、ＦＣに含まれる抵抗変化型素子を高抵抗化する。このとき、実施例１と同様に、ＦＣに含まれる抵抗変化型素子を第３の抵抗状態とする。これにより、実施例１と同様に、前述のＦＣの選択素子のリーク電流によって、読み出しが誤動作となってしまう問題が解決される。また、実施例１と同様に、第３の抵抗状態のメモリセルによる誤りは、情報の記録再生時に誤り訂正符号の技術を適用することで十分に訂正可能で問題にならない。また、メモリセルアレイの管理領域１０１２に、第３の抵抗状態の抵抗変化型素子を有するメモリセルのアドレスを保存しておき、記憶してあるアドレス情報に基づき、制御部１０１０がデータの書き込み時に第３の状態にあるメモリセルを避けて書き込みを行う制御をすることもできる。
Therefore, in order to prevent the failure of memory cells other than FC, the resistance variable element included in FC is increased in resistance. At this time, as in the first embodiment, the resistance variable element included in the FC is set to the third resistance state. As a result, similarly to the first embodiment, the problem that the read operation malfunctions due to the leakage current of the FC selection element described above is solved. Similarly to the first embodiment, an error caused by the memory cell in the third resistance state can be sufficiently corrected by applying an error correction code technique at the time of recording / reproducing information, and does not cause a problem. In addition, the address of the memory cell having the resistance variable element in the third resistance state is stored in the
ＦＣに含まれる抵抗変化型素子の高抵抗化には図１７のように、SWL、USWL、SBL、USBLに例えばそれぞれ、３V、０Ｖ、２．５V、０Vの電圧を印加し、ＶＦＣ（この場合は２．５Ｖ）をＦＣに印加することで行える。電圧印加は図１のリセットパルスと同様のパルスで行ない、立下げを急速に行い溶融した相変化材料を急冷させる。ＦＣへの印加電圧が通常のリセット動作の場合の２．０Ｖよりも大きいため、電流も通常のリセット動作時よりも大きい。このため、ＦＣの相変化素子の抵抗がリセット状態よりも高い第３の抵抗状態に設定することが可能である。 In order to increase the resistance of the resistance variable element included in FC, as shown in FIG. 17, for example, voltages of 3V, 0V, 2.5V, and 0V are applied to SWL, USWL, SBL, and USBL, respectively, and VFC (in this case) Can be achieved by applying 2.5V) to FC. The voltage application is performed with a pulse similar to the reset pulse in FIG. 1, and the fall is rapidly performed to rapidly cool the melted phase change material. Since the applied voltage to FC is larger than 2.0 V in the normal reset operation, the current is also larger than in the normal reset operation. For this reason, it is possible to set the resistance of the FC phase change element to the third resistance state higher than the reset state.
動作シーケンスの全体を図１８に示す。まず選択トランジスタのゲート電圧をトランジスタがオン状態になるように設定し、メモリセルの両端に電圧を印加して、全てのメモリセルの抵抗変化型素子を低抵抗化する（Ｓ１８０１）。次に、選択トランジスタのゲート電圧をトランジスタがオフ状態になるように設定し、メモリセルの両端に電圧を印加して、リーク電流が一定の閾値よりも大きいメモリセルを選別し（Ｓ１８０２）、リーク電流が大きいメモリセルＦＣの選択トランジスタのゲート電圧をトランジスタがオン状態になるように設定し、メモリセルの両端に電圧を印加してメモリセルの抵抗変化型素子を第３の抵抗状態へ高抵抗化する（Ｓ１８０３）。 The entire operation sequence is shown in FIG. First, the gate voltage of the selection transistor is set so that the transistor is turned on, and a voltage is applied to both ends of the memory cell to lower the resistance change type elements of all the memory cells (S1801). Next, the gate voltage of the selection transistor is set so that the transistor is turned off, the voltage is applied to both ends of the memory cell, and a memory cell having a leakage current larger than a certain threshold is selected (S1802). The gate voltage of the selection transistor of the memory cell FC having a large current is set so that the transistor is turned on, and a voltage is applied to both ends of the memory cell to change the resistance variable element of the memory cell to the third resistance state. (S1803).
オフ電流が大きいトランジスタと組みになっている抵抗変化型素子を第３の状態に高抵抗化するために、図１９に示す電圧条件を用いることもできる。図１９では、SWL、USWL、SBL、USBLに例えばそれぞれ、０V、０V、２．５V、２．５Vを印加することで、ＦＣだけではなく、正常な選択トランジスタをもつメモリセルにメモリセルの両端に２．５Ｖの電圧が印加される。正常な選択トランジスタをもつメモリセルではゲート電圧が０Ｖなのでメモリセルにはほとんど電流が流れないので電圧印加後も抵抗変化型素子の抵抗値は変化しない。ＦＣでは、選択トランジスタのオフ電流が大きいので、両端に印加される電位差２．５Ｖにより大きな電流が流れ記録層の相変化材料が溶融する。印加電圧の立ち下げを急速に行うことで相変化材料を急冷させると、抵抗変化型素子の第３の抵抗状態への高抵抗化動作を行うことができる。このような電圧条件を用いると、選択トランジスタのオフ電流が大きいセルを選別することなく、自動的にＦＣのみに電流を流し抵抗変化型素子を第３の抵抗状態に高抵抗化できる。 In order to increase the resistance of the variable resistance element paired with the transistor having a large off-state current to the third state, the voltage condition shown in FIG. 19 can be used. In FIG. 19, by applying 0 V, 0 V, 2.5 V, and 2.5 V to SWL, USWL, SBL, and USBL, respectively, not only FC but also a memory cell having a normal selection transistor is connected to both ends of the memory cell. Is applied with a voltage of 2.5V. In a memory cell having a normal selection transistor, since the gate voltage is 0 V, almost no current flows through the memory cell, so that the resistance value of the resistance variable element does not change even after voltage application. In FC, since the off current of the selection transistor is large, a large current flows due to a potential difference of 2.5 V applied to both ends, and the phase change material of the recording layer is melted. When the phase change material is rapidly cooled by rapidly lowering the applied voltage, the resistance change element can be increased in resistance to the third resistance state. When such a voltage condition is used, it is possible to increase the resistance of the variable resistance element to the third resistance state by automatically flowing a current only to FC without selecting a cell having a large off-state current of the selection transistor.
動作シーケンスは図２０に示すように、図１９のモードで電圧を印加してＦＣの抵抗変化型素子を高抵抗化する（Ｓ２００１）だけとなる。 As shown in FIG. 20, the operation sequence is merely to apply a voltage in the mode of FIG. 19 to increase the resistance of the FC variable resistance element (S2001).
以上の不良セルの高抵抗化動作は、実施例１と同様に、制御部１０１０によって、半導体記憶装置を上述のそれぞれのモードで動作させることで行うことができる。上述の電圧を外部から印加して、ＦＣを第３の状態へ高抵抗化することも可能である。
The above-described operation of increasing the resistance of a defective cell can be performed by causing the
図２１に示すような縦型のポリシリコントランジスタや酸化物トランジスタを選択素子として用いた積層相変化メモリアレイでも本実施例の方法は用いることが可能である。 The method of this embodiment can also be used in a stacked phase change memory array using vertical polysilicon transistors and oxide transistors as shown in FIG.
実施例３では、制御部１０１０による第３の抵抗状態にあるメモリセルのアドレスの管理領域１０１２への保存の実施形態を示す。制御部１０１０が、図２２のようにメモリセルを１個または複数個からなる群に分け、それぞれに対してメモリ管理領域を割り当て群に含まれるメモリセルを第３の状態に高抵抗化した場合、その情報を管理領域１０１２に記録する。実施例３の制御部によるシーケンスを図２３〜２５に示す。
In the third embodiment, an embodiment in which the address of the memory cell in the third resistance state is stored in the
選択素子としてダイオードを用いる場合、実施例１の図９の動作シーケンスに対応して、図２３のシーケンスを用いることができる。図９と同じシーケンスでＦＣの抵抗変化型素子を第３の抵抗状態に高抵抗化（Ｓ２３０１，Ｓ２３０２，Ｓ２３０３）した後、ＦＣを含む群のメモリ管理領域にＦＣのアドレスを記録する（Ｓ２３０４）。 When a diode is used as the selection element, the sequence of FIG. 23 can be used corresponding to the operation sequence of FIG. After increasing the resistance of the variable resistance element of FC to the third resistance state in the same sequence as in FIG. 9 (S2301, S2302, S2303), the FC address is recorded in the memory management area of the group including FC (S2304). .
また、実施例１の図１１の動作シーケンスに対応して、図２４のシーケンスを用いることができる。ダイオードの順方向電圧をメモリセルに印加するなどの方法で全てのメモリセルの抵抗変化型素子を低抵抗化（Ｓ２４０１）した後、図１１と同じシーケンスでＦＣの抵抗変化型素子を第３の抵抗状態に高抵抗化（Ｓ２４０２）した後、メモリセルに対して通常の読み出し動作を行い、高抵抗化していたメモリセルをＦＣと判別し（Ｓ２４０３）、ＦＣを含む群のメモリ管理領域にＦＣのアドレスを記録する（Ｓ２４０４）。Ｓ２４０１で全てのメモリセルの抵抗変化型素子を低抵抗化するのは、Ｓ２４０４で高抵抗状態になっているセルを不良メモリセルＦＣと判定するためである。 Further, the sequence of FIG. 24 can be used corresponding to the operation sequence of FIG. 11 of the first embodiment. After the resistance variable elements of all the memory cells are reduced in resistance by a method such as applying a forward voltage of the diode to the memory cells (S2401), the FC variable resistance elements are connected in the same sequence as in FIG. After the resistance state is increased (S2402), a normal read operation is performed on the memory cell, the memory cell whose resistance is increased is determined to be FC (S2403), and FC is included in the memory management area of the group including FC. Is recorded (S2404). The reason why the resistance variable elements of all the memory cells are reduced in resistance in S2401 is to determine the cell in the high resistance state in S2404 as a defective memory cell FC.
また、選択素子としてトランジスタを用いる場合、実施例２の図１８の動作シーケンスに対応して、図２５のシーケンスを用いることができる。図１８と同様に、全てのメモリセルの抵抗変化型素子を低抵抗化（Ｓ２５０１）した後、不良セルＦＣを選別（Ｓ２５０２）し、ＦＣの抵抗変化型素子を第３の抵抗状態に高抵抗化（Ｓ２５０３）した後、ＦＣを含む群のメモリ管理領域にＦＣのアドレスを記録する（Ｓ２５０４）。 When a transistor is used as the selection element, the sequence shown in FIG. 25 can be used corresponding to the operation sequence shown in FIG. Similarly to FIG. 18, after the resistance change type elements of all the memory cells are lowered in resistance (S2501), the defective cell FC is selected (S2502), and the resistance change type elements of FC are set to the third resistance state to have a high resistance. (S2503), the FC address is recorded in the memory management area of the group including the FC (S2504).
また、実施例２の図２０の動作シーケンスに対応して、図２６のシーケンスを用いることができる。全てのメモリセルの抵抗変化型素子を低抵抗化（Ｓ２６０１）した後、図２１と同じシーケンスでＦＣの抵抗変化型素子を第３の抵抗状態に高抵抗化（Ｓ２６０２）した後、メモリセルに対して通常の読み出し動作を行い、高抵抗化していたメモリセルをＦＣと判別し（Ｓ２６０３）、ＦＣを含む群のメモリ管理領域にＦＣのアドレスを記録する（Ｓ２６０４）。Ｓ２６０１で全てのメモリセルの抵抗変化型素子を低抵抗化するのは、Ｓ２６０４で高抵抗状態になっているセルを不良メモリセルＦＣと判定するためである。 Further, the sequence of FIG. 26 can be used in correspondence with the operation sequence of FIG. 20 of the second embodiment. After the resistance variable elements of all the memory cells are reduced in resistance (S2601), the resistance variable elements of FC are increased to the third resistance state (S2602) in the same sequence as in FIG. On the other hand, a normal read operation is performed, and the memory cell whose resistance has been increased is determined to be FC (S2603), and the FC address is recorded in the memory management area of the group including FC (S2604). The reason why the resistance change type elements of all the memory cells are lowered in S2601 is to determine that the cell in the high resistance state in S2604 is a defective memory cell FC.
これらのシーケンスでＦＣのアドレス情報を記録した後、通常の情報の書換えや読み出し時にはＦＣを使用しないようにすることで、正しくデータを記憶することができる。なお、メモリ管理領域のメモリセルには不良が無いメモリセルを用いるようにすることが重要である。 After the FC address information is recorded in these sequences, the data can be stored correctly by not using the FC during normal information rewriting or reading. Note that it is important to use a memory cell having no defect as a memory cell in the memory management area.
図２２の同じメモリセル群には、物理的に近い位置にあるメモリセル、例えば同じアレイ内のメモリセルが含まれるようにすることもできるが、チップ内に複数存在する別々のメモリセルアレイから個々のメモリセルを選んで同じメモリセル群に割り当てることもできる。 The same memory cell group in FIG. 22 may include memory cells that are physically close to each other, for example, memory cells in the same array. These memory cells can be selected and assigned to the same memory cell group.
実施例３では、通常のデータを記録するメモリセルと管理領域のメモリセルを区別して作らなかったが、本実施例４のように両者を物理的に異なるメモリセル構造にしたり、物理的に異なる場所に作られたメモリセルとすることもできる。たとえば、大きな容量が必要な通常のデータを記録するメモリセルは図１３、１４、２１のような構造で作製し、小容量で十分だが不良が無いようにする必要がある管理領域のメモリセルは図１５のようにシリコン基板上に形成されたトランジスタを選択素子として作製することもできる。 In the third embodiment, the memory cells for recording normal data and the memory cells in the management area are not distinguished from each other. However, as in the fourth embodiment, they are physically different from each other or physically different from each other. It can also be a memory cell made in place. For example, a memory cell for recording normal data that requires a large capacity is manufactured with the structure shown in FIGS. 13, 14, and 21. A transistor formed on a silicon substrate as shown in FIG. 15 can be manufactured as a selection element.
または、大きな容量が必要な通常のデータを記録するメモリセルは図１４、２１の上から２層目より下層で作製し、小容量で十分だが不良が無いようにする必要がある管理領域のメモリセルは製造プロセスでの熱負荷が小さい図１４、２１の最上層で作製することもできる。本実施例でも、正しくデータを記憶することができる。 Alternatively, a memory cell for recording normal data that requires a large capacity is manufactured in the lower layer than the second layer from the top of FIGS. 14 and 21, and a memory in a management area that needs a small capacity but is free from defects. The cell can also be fabricated with the top layer of FIGS. Also in this embodiment, data can be stored correctly.
実施例５では、実施例１に示した半導体記憶装置のＦＣの抵抗変化型素子を、半導体記憶装置の外部からの電圧印加により高抵抗化する、半導体記憶装置の製造方法を示す。 In the fifth embodiment, a semiconductor memory device manufacturing method in which the resistance change type element of the FC of the semiconductor memory device shown in the first embodiment is increased by voltage application from the outside of the semiconductor memory device will be described.
図２７にプロセスフローを示す。実施例１に示した半導体記憶装置に外部からビット線、ワード線に電極を接続し、メモリセルに対してダイオードの逆方向に第１の検査用電圧を印加して、ダイオードのリーク電流値を計測する（Ｓ２７０１）。なお、実施例１と同様、ダイオードの順方向電圧をメモリセルに印加して、抵抗変化型素子を低抵抗化しておくことで、リーク電流値を正しく判定できる。ダイオードのリーク電流値が第１の所定の電流値以上の場合に（Ｓ２７０２）、すなわちＦＣであった場合に、このダイオードを含むメモリセルに、セットパルスおよびリセットパルスよりも電圧値の高い第３電圧パルスを印加して、抵抗変化型素子を高抵抗化する（Ｓ２７０３）。第１の所定の電流値は、例えば、正常なダイオードのリーク電流値とすれば良い。または、前述のように、５０ｎｍ世代の製造プロセスで、実施例１の半導体記憶装置を製造する場合には、読み出し電流は１マイクロアンペア程度である。従って、この場合、第１の所定の電流値は１マイクロアンペアとすれば良い。 FIG. 27 shows a process flow. An electrode is connected to the bit line and the word line from the outside to the semiconductor memory device shown in the first embodiment, and a first inspection voltage is applied to the memory cell in the reverse direction of the diode, and the leakage current value of the diode is determined. Measure (S2701). As in the first embodiment, the leakage current value can be correctly determined by applying the forward voltage of the diode to the memory cell and reducing the resistance of the resistance variable element. When the leakage current value of the diode is greater than or equal to the first predetermined current value (S2702), that is, when it is FC, the memory cell including this diode has a third voltage value higher than the set pulse and the reset pulse. A voltage pulse is applied to increase the resistance of the resistance variable element (S2703). The first predetermined current value may be, for example, a normal diode leakage current value. Alternatively, as described above, when the semiconductor memory device of Example 1 is manufactured by a 50 nm generation manufacturing process, the read current is about 1 microampere. Therefore, in this case, the first predetermined current value may be 1 microampere.
より確実なプロセスとするには、第３電圧パルスが印加されたメモリセルに対して、ダイオードの順方向に第２の検査用電圧を印加した際に流れる電流の電流値を計測する（Ｓ２７０４）。第２の検査用電圧を印加した際に流れる電流の電流値が第２の所定の電流値以上の場合に（Ｓ２７０５）、第３電圧パルスが印加されたメモリセルに対して、第３電圧パルスよりも高い電圧値を有する第４電圧パルスを印加して、抵抗変化型素子をさらに高抵抗化する（Ｓ２７０６）。このとき、第２の検査用電圧の電圧値と第２の所定の電流値との比の値が、半導体記憶装置の記録に用いられる電圧のうちで最大の電圧の電圧値、すなわちここではリセット電圧の電圧値と第１の所定の電流値との比の値よりも大きくなる関係を満たすようにする。第４電圧パルスの印加によっても、当該関係を満たさないときは、さらに電圧の高い電圧パルスをメモリセルに印加して、抵抗変化型素子をさらに高抵抗化する。 In order to make the process more reliable, the current value of the current that flows when the second test voltage is applied in the forward direction of the diode to the memory cell to which the third voltage pulse is applied is measured (S2704). . When the current value of the current that flows when the second test voltage is applied is equal to or greater than the second predetermined current value (S2705), the third voltage pulse is applied to the memory cell to which the third voltage pulse is applied. A fourth voltage pulse having a higher voltage value is applied to further increase the resistance of the resistance variable element (S2706). At this time, the value of the ratio between the voltage value of the second inspection voltage and the second predetermined current value is the voltage value of the maximum voltage among the voltages used for recording in the semiconductor memory device, that is, reset here. The relationship of being larger than the value of the ratio between the voltage value of the voltage and the first predetermined current value is satisfied. If the relationship is not satisfied even by application of the fourth voltage pulse, a voltage pulse having a higher voltage is applied to the memory cell to further increase the resistance of the resistance variable element.
本実施例の製造方法により、半導体記憶装置の記録に用いられる電圧のうちで最大の電圧、すなわちここではリセット電圧を印加した際にも、ＦＣに流れる電流は第１の所定の電流値よりも小さくなる。すなわち、上述の関係を満たすことで、ＦＣの抵抗変化型素子を、リセット電圧をＦＣに印加しても第１の所定の電流値より小さい電流しか流れない、高抵抗状態にすることができる。 According to the manufacturing method of the present embodiment, even when a maximum voltage among the voltages used for recording of the semiconductor memory device, that is, here, a reset voltage is applied, the current flowing through the FC is higher than the first predetermined current value. Get smaller. That is, by satisfying the above relationship, the resistance variable element of FC can be in a high resistance state in which only a current smaller than the first predetermined current value flows even when a reset voltage is applied to FC.
例えば、第１の所定の電流値を、正常なダイオードのリーク電流値とすることで、ＦＣには、セット動作、リセット動作によって、正常なダイオードのリーク電流よりも小さい電流しか流れないようにできる。これにより、ＦＣの抵抗変化型素子の記録層６の相変化材料が、セット動作、リセット動作によって結晶化温度に達することはなく、抵抗変化型素子が低抵抗状態になることが防がれる。すなわち、ＦＣの抵抗変化型素子の抵抗値が実施例１に示した第３の抵抗状態の閾値以上となる条件を満たすように半導体記憶装置を製造できる。
For example, by setting the first predetermined current value as a normal diode leakage current value, only a smaller current than the normal diode leakage current can flow through the FC by the set operation and the reset operation. . As a result, the phase change material of the
また例えば、第１の所定の電流値を読み出し電流とした場合においても、ＦＣには、セット動作、リセット動作によって、読み出し電流未満の電流しか流れないようにできる。従って、ＦＣの抵抗変化型素子の記録層６の相変化材料が、セット動作、リセット動作によって結晶化温度に達することはなく、抵抗変化型素子が低抵抗状態になることが防がれる。すなわち、ＦＣの抵抗変化型素子の抵抗値が実施例１に示した第３の抵抗状態の閾値以上となる条件を満たすように半導体記憶装置を製造できる。
In addition, for example, even when the first predetermined current value is set as the read current, only a current less than the read current can flow through the FC by the set operation and the reset operation. Accordingly, the phase change material of the
以上のように、本実施例に示した製造方法によって、ＦＣの抵抗変化型素子が低抵抗状態になることによる装置の誤動作を防ぐことができるので、高い歩留まりで、高信頼の半導体記憶装置を製造することが可能となる。 As described above, the manufacturing method shown in this embodiment can prevent the malfunction of the device due to the low resistance state of the variable resistance element of the FC. Therefore, a highly reliable semiconductor memory device with high yield can be obtained. It can be manufactured.
本発明の不揮発性半導体記憶装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。 The nonvolatile semiconductor memory device of the present invention is suitable for use in a memory device for small portable information devices such as a portable personal computer and a digital still camera.
１ 半導体基板（シリコン基板）
２ ワード線
３ ビット線
４ ｐ型ポリシリコン、またはｐ型半導体酸化物などのｐ型半導体層
５ ｎ型ポリシリコン、またはｎ型半導体酸化物などのｎ型半導体層
６ 抵抗変化型素子の記録層
７ 抵抗変化型素子の上部電極
８ 抵抗変化型素子の下部電極
９ ｐ型半導体界面のバリアメタル、またはシリサイド
１０ ｎ型半導体界面のバリアメタル、またはシリサイド
２１、２２ ゲート絶縁膜
１００ プレート電極
１０１ ウェル
１１１ ソース線
１１２ 電極
１００１ Ｉ／Ｏインタフェース
１００２ メモリセルアレイ
１００３ 電源
１００４ 電源
１００５ 電源
１００６ 電源
１００７ 電源
１００８ 電圧セレクタ
１００９ 配線セレクタ
１０１０ 制御部
１０１１ 読み取り部
１０１２ 管理領域
Ｄｉｆ 拡散層
ＲＢＬ ビット線のセルピッチあたりの抵抗
ＲＷＬ ワード線のセルピッチあたりの抵抗
ＳＷＬ 選択ワード線
ＵＳＷＬ 非選択ワード線
ＳＢＬ 選択ビット線
ＵＳＢＬ 非選択ビット線
ＳＭＣ 選択メモリセル
ＣｅｌｌＡ 選択ワード線、選択ビット線メモリセル（選択メモリセル）
ＣｅｌｌＢ 非選択ワード線、選択ビット線メモリセル
ＣｅｌｌＣ 選択ワード線、非選択ビット線メモリセル
ＣｅｌｌＤ 非選択ワード線、非選択ビット線メモリセル
ＦＣ リーク電流が大きい選択素子をもつメモリセル
Ｓｅｎｓｅ Ａｍｐ． センスアンプ
Ｖｒｅａｄ 読み出し時のメモリセル印加電圧
Ｖｓｅｔ セット時のメモリセル印加電圧
Ｖｒｅｓｅｔ リセット時のメモリセル印加電圧
Ｉｃｅｌｌ 読み出し時選択セル電流
Ｉｒｅａｄ 読み出し時センスアンプ電流
Ｉｓｅｔ セット時選択セル電流
Ｉｒｅｓｅｔ リセット時選択セル電流
ＶＯＮ 選択素子トランジスタのチャネルをオン状態にするゲート電圧
ＶＯＦＦ 選択素子トランジスタのチャネルをオフ状態にするゲート電圧
ＶＦＣ ＦＣの抵抗変化型素子を高抵抗化するときのメモリセル印加電圧
ＶＦＣＵＳＷＬ ＦＣの抵抗変化型素子を高抵抗化するときのＵＳＷＬ印加電圧
ＶＦＣＵＳＢＬ ＦＣの抵抗変化型素子を高抵抗化するときのＵＳＢＬ印加電圧
1 Semiconductor substrate (silicon substrate)
2
CellB Unselected word line, selected bit line memory cell CellC Selected word line, unselected bit line memory cell CellD Unselected word line, unselected bit line memory cell FC Memory cell Sense Amp. Sense amplifier Vread Memory cell applied voltage Vset at the time of reading Memory cell applied voltage Vset at the time of setting Memory cell applied voltage Icell at the time of resetting Selected cell current Iread at the time of reading Sense amplifier current Iset at the time of reading Selected cell current at the time of setting Selected cell current at the time of resetting Gate voltage VOFF that turns on the channel of the VON selection element transistor VOFF Resistance change type of the memory cell applied voltage VFUSWL FC when the resistance change type element of the gate voltage VFC FC that turns off the channel of the selection element transistor is increased USWL applied voltage VFCUSBL FC for increasing resistance of element USBL applied voltage for increasing resistance of resistance variable element
Claims (13)
前記複数の第１配線と交差する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線の交点に配置されている複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、抵抗変化型素子と、ダイオードとが直列に接続されて構成され、
前記抵抗変化型素子は相変化材料を含む記録層を有し、前記抵抗変化型素子は、第１の抵抗状態と、前記第１の抵抗状態の抵抗値よりも高い抵抗値を有する第２の抵抗状態と、前記第２の抵抗状態の抵抗値よりも高い抵抗値を有する第３の抵抗状態とをとりうるものであって、
第１電圧パルスを前記メモリセルに印加することにより、前記第１の抵抗状態にある抵抗変化型素子の相変化材料をジュール熱によって融点以上に加熱し、前記相変化材料の非結晶相の割合を増加させることにより前記第２の抵抗状態に遷移させ、前記第１電圧パルスよりも低い第２電圧パルスを前記メモリセルに印加することにより、前記第２の抵抗状態にある抵抗変化型素子の相変化材料をジュール熱によって結晶化温度以上に加熱し、前記相変化材料の結晶相の割合を増加させることにより前記第１の抵抗状態に遷移させることにより、データの記憶を行い、
前記第３の抵抗状態の抵抗値は、前記第３の抵抗状態にある前記抵抗変化型素子を有する前記メモリセルに前記第１電圧パルスを印加しても前記相変化材料を結晶化温度にするジュール熱を発生するに至らない抵抗値であり、
前記複数のメモリセルのうちリーク電流値が所定の値以上の前記ダイオードを有するメモリセルの前記抵抗変化型素子が、前記第３の抵抗状態であることを特徴とする半導体記憶装置。A plurality of first wires;
A plurality of second wirings intersecting with the plurality of first wirings;
A plurality of memory cells arranged at intersections of the plurality of first wirings and the plurality of second wirings;
Each of the plurality of memory cells is configured by connecting a resistance variable element and a diode in series,
The variable resistance element has a recording layer containing a phase change material, and the variable resistance element has a first resistance state and a second resistance value higher than the resistance value of the first resistance state. A resistance state and a third resistance state having a resistance value higher than the resistance value of the second resistance state;
By applying a first voltage pulse to the memory cell, the phase change material of the resistance change element in the first resistance state is heated to the melting point or more by Joule heat, and the ratio of the amorphous phase of the phase change material Of the resistance variable element in the second resistance state by applying a second voltage pulse lower than the first voltage pulse to the memory cell. The phase change material is heated above the crystallization temperature by Joule heat, and the data is stored by transitioning to the first resistance state by increasing the proportion of the crystal phase of the phase change material,
The resistance value of the third resistance state is such that the phase change material is brought to a crystallization temperature even when the first voltage pulse is applied to the memory cell having the resistance variable element in the third resistance state. Resistance value that does not generate Joule heat,
2. The semiconductor memory device according to claim 1, wherein the resistance variable element of the memory cell having the diode having a leakage current value equal to or larger than a predetermined value among the plurality of memory cells is in the third resistance state.
前記相変化材料は、ゲルマニウムとアンチモンとテルルとを含むことを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1,
The semiconductor memory device, wherein the phase change material includes germanium, antimony, and tellurium.
前記抵抗変化型素子は金属酸化物を含む層と相変化材料を含む層との積層構造を有することを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1,
The resistance variable element has a stacked structure of a layer containing a metal oxide and a layer containing a phase change material.
前記所定のリーク電流値が１マイクロアンペアであることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1,
The semiconductor memory device according to claim 1, wherein the predetermined leakage current value is 1 microampere.
前記メモリセルアレイのメモリセルのそれぞれは、抵抗変化型素子と選択素子とが接続されて構成され、
前記抵抗変化型素子は相変化材料を含む記録層を有し、
前記抵抗変化型素子には、第１の抵抗状態と、前記第１の抵抗状態の抵抗値よりも高い抵抗値を有する第２の抵抗状態と、前記第２の抵抗状態の抵抗値よりも高い抵抗値を有する第３の抵抗状態とが少なくとも存在し、
前記メモリセルの内には、
リセットパルスを印加することにより前記抵抗変化型素子が前記第１の抵抗状態から前記第２の抵抗状態に遷移し、セットパルスを印加することにより前記抵抗変化型素子が前記第２の抵抗状態から前記第１の抵抗状態に遷移することでデータの記憶を行う第１メモリセルと、
前記リセットパルスを印加した前記メモリセルの前記抵抗変化型素子が前記第３の抵抗状態にあり、かつ、前記セットパルスを印加した前記メモリセルの前記抵抗変化型素子が前記第３の抵抗状態にある第２メモリセルとが存在することを特徴とする半導体記憶装置。Having a memory cell array,
Each of the memory cells of the memory cell array is configured by connecting a resistance variable element and a selection element,
The variable resistance element has a recording layer containing a phase change material,
The resistance variable element includes a first resistance state, a second resistance state having a resistance value higher than the resistance value of the first resistance state, and a resistance value higher than the resistance value of the second resistance state. And at least a third resistance state having a resistance value exists,
Among the memory cells,
The resistance variable element transitions from the first resistance state to the second resistance state by applying a reset pulse, and the resistance variable element from the second resistance state by applying a set pulse. A first memory cell that stores data by transitioning to the first resistance state;
The resistance variable element of the memory cell to which the reset pulse is applied is in the third resistance state, and the resistance variable element of the memory cell to which the set pulse is applied is in the third resistance state. A semiconductor memory device characterized in that a certain second memory cell exists.
前記メモリセルアレイ中に管理領域を有し、
前記管理領域には、前記第２メモリセルのアドレスが記憶されていることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 5.
A management area in the memory cell array;
The semiconductor memory device, wherein an address of the second memory cell is stored in the management area.
制御部を有し、
前記管理領域に記憶されている前記第２メモリセルのアドレス情報に基づいて、前記制御部がデータの記憶に用いる前記メモリセルを決定することを特徴とする半導体記憶装置。The semiconductor memory device according to claim 6.
Having a control unit,
The semiconductor memory device, wherein the control unit determines the memory cell used for storing data based on address information of the second memory cell stored in the management area.
前記相変化材料は、ゲルマニウムとアンチモンとテルルとを含むことを特徴とする半導体記憶装置。The semiconductor memory device according to claim 5.
The semiconductor memory device, wherein the phase change material includes germanium, antimony, and tellurium.
前記選択素子は、ダイオードであることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 5.
The semiconductor memory device, wherein the selection element is a diode.
前記選択素子は、トランジスタであることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 5.
The semiconductor memory device, wherein the selection element is a transistor.
前記メモリセルアレイのメモリセルのそれぞれは、抵抗変化型素子とダイオードとが直列に接続されて構成され、
前記抵抗変化型素子は相変化材料を含む記録層を有し、
前記メモリセルにセットパルスとリセットパルスを印加することによってデータを記憶する半導体記憶装置を準備する工程と、
前記メモリセルに対して前記ダイオードの逆方向に第１の検査用電圧を印加して前記ダイオードのリーク電流値を計測する工程と、
前記リーク電流値が第１の所定の電流値以上の前記ダイオードを含む前記メモリセルに、前記リセットパルスよりも電圧値の高い第３電圧パルスを印加する工程とを有することを特徴とする半導体記憶装置の製造方法。Having a memory cell array,
Each of the memory cells of the memory cell array is configured by connecting a resistance variable element and a diode in series,
The variable resistance element has a recording layer containing a phase change material,
Preparing a semiconductor memory device for storing data by applying a set pulse and a reset pulse to the memory cell;
Applying a first test voltage to the memory cell in the reverse direction of the diode to measure a leakage current value of the diode;
Applying a third voltage pulse having a voltage value higher than the reset pulse to the memory cell including the diode having a leakage current value equal to or higher than a first predetermined current value. Device manufacturing method.
前記第３電圧パルスが印加されたメモリセルに対して前記ダイオードの順方向に第２の検査用電圧を印加することによって流れる電流の電流値を計測する工程と、
前記第２の検査用電圧を印加することによって流れる電流の電流値が第２の所定の電流値以上の場合に、前記第３電圧パルスよりも電圧値の高い第４電圧パルスを、前記第３電圧パルスが印加されたメモリセルに印加する工程とを有し、
前記第２の検査用電圧の電圧値と前記第２の所定の電流値との比の値が、前記リセットパルスの電圧値と前記第１の所定の電流値との比の値よりも大きいことを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 11.
Measuring a current value of a flowing current by applying a second inspection voltage in a forward direction of the diode to the memory cell to which the third voltage pulse is applied;
When the current value of the current flowing by applying the second test voltage is equal to or greater than a second predetermined current value, the fourth voltage pulse having a voltage value higher than the third voltage pulse is set to the third voltage pulse. Applying to the memory cell to which the voltage pulse is applied,
The value of the ratio between the voltage value of the second inspection voltage and the second predetermined current value is greater than the value of the ratio between the voltage value of the reset pulse and the first predetermined current value. A method for manufacturing a semiconductor memory device.
前記第１の所定の電流値は１マイクロアンペアであることを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 11.
The method of manufacturing a semiconductor memory device, wherein the first predetermined current value is 1 microampere.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2009/062314 WO2011004448A1 (en) | 2009-07-06 | 2009-07-06 | Semiconductor storage device and method for manufacturing same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2011004448A1 JPWO2011004448A1 (en) | 2012-12-13 |
| JP5223005B2 true JP5223005B2 (en) | 2013-06-26 |
Family
ID=43428890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011521720A Expired - Fee Related JP5223005B2 (en) | 2009-07-06 | 2009-07-06 | Semiconductor memory device and manufacturing method thereof |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP5223005B2 (en) |
| TW (1) | TWI416708B (en) |
| WO (1) | WO2011004448A1 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5295991B2 (en) * | 2010-02-15 | 2013-09-18 | 株式会社東芝 | Nonvolatile semiconductor memory device and control method of nonvolatile semiconductor memory device |
| CN102473457B (en) | 2010-06-29 | 2014-07-23 | 松下电器产业株式会社 | Non-volatile memory device and drive method therefor |
| US8482955B2 (en) | 2011-02-25 | 2013-07-09 | Micron Technology, Inc. | Resistive memory sensing methods and devices |
| JP5178969B2 (en) * | 2011-04-25 | 2013-04-10 | パナソニック株式会社 | Resistance variable nonvolatile memory device and driving method thereof |
| US9082515B2 (en) | 2011-05-24 | 2015-07-14 | Panasonic Intellectual Property Management Co., Ltd. | Variable resistance nonvolatile memory device and driving method of variable resistance nonvolatile memory device |
| US8699261B2 (en) | 2011-08-02 | 2014-04-15 | Panasonic Corporation | Variable resistance nonvolatile memory device and driving method thereof |
| US9570164B2 (en) * | 2011-08-24 | 2017-02-14 | Rambus Inc. | System and method for performing memory operations on RRAM cells |
| US9001550B2 (en) * | 2012-04-27 | 2015-04-07 | Macronix International Co., Ltd. | Blocking current leakage in a memory array |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TWI277207B (en) * | 2004-10-08 | 2007-03-21 | Ind Tech Res Inst | Multilevel phase-change memory, operating method and manufacture method thereof |
| US7307268B2 (en) * | 2005-01-19 | 2007-12-11 | Sandisk Corporation | Structure and method for biasing phase change memory array for reliable writing |
| TWI310558B (en) * | 2006-06-02 | 2009-06-01 | Ind Tech Res Inst | Phase change memory cell |
| US7457146B2 (en) * | 2006-06-19 | 2008-11-25 | Qimonda North America Corp. | Memory cell programmed using a temperature controlled set pulse |
| WO2008035392A1 (en) * | 2006-09-19 | 2008-03-27 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP4869006B2 (en) * | 2006-09-27 | 2012-02-01 | 株式会社東芝 | Method for controlling semiconductor memory device |
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| JPWO2008142768A1 (en) * | 2007-05-21 | 2010-08-05 | 株式会社ルネサステクノロジ | Semiconductor device and manufacturing method thereof |
-
2009
- 2009-07-06 WO PCT/JP2009/062314 patent/WO2011004448A1/en active Application Filing
- 2009-07-06 JP JP2011521720A patent/JP5223005B2/en not_active Expired - Fee Related
-
2010
- 2010-05-20 TW TW099116130A patent/TWI416708B/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318635A (en) * | 2005-05-12 | 2006-11-24 | Samsung Electronics Co Ltd | Method for driving phase change memory device and phase change memory device |
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI416708B (en) | 2013-11-21 |
| WO2011004448A1 (en) | 2011-01-13 |
| JPWO2011004448A1 (en) | 2012-12-13 |
| TW201117357A (en) | 2011-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160315 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5223005 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
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