JP2020155165A

JP2020155165A - Resistance change type memory and drive method thereof

Info

Publication number: JP2020155165A
Application number: JP2019050619A
Authority: JP
Inventors: 須弥子堂前; Sumiko Domae; 高島　大三郎; Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2019-03-19
Filing date: 2019-03-19
Publication date: 2020-09-24

Abstract

To provide a resistance change type memory capable of improving a set operation.SOLUTION: A resistance change type memory 1 in an embodiment comprises: a memory cell MC capable of reversibly changing between a low resistance state and a high resistance state; and a drive part 3 for driving the memory cell MC. The drive part 3 applies a voltage Vset to the memory cell MC in order to change the memory cell MC into a first resistance state from a second resistance state. The voltage Vset: rises in a pulse shape from a voltage V1 to a voltage V2 higher than it at a time t1; drops in a pulse shape from a voltage V2 to an intermediate voltage Vm at a time t2; is the intermediate voltage Vm during a period from the time t2 to a time t3; and drops in a pulse shape from the intermediate voltage Vm to the voltage V1 at the time t3.SELECTED DRAWING: Figure 5

Description

本発明の実施形態は抵抗変化型メモリびその駆動方法に関する。 An embodiment of the present invention relates to a resistance change type memory and a method for driving the same.

抵抗変化型メモリの一つとして相変化メモリが知られている。相変化メモリでは、抵抗変化膜を含むメモリセルを用いる。抵抗変化膜は、高抵抗状態と低抵抗状態との間を可逆的に変化することができる。抵抗変化膜を高抵抗状態から低抵抗状態に変化させる動作はセット動作と呼ばれる。 A phase change memory is known as one of the resistance change type memories. In the phase change memory, a memory cell including a resistance change film is used. The resistance change film can reversibly change between a high resistance state and a low resistance state. The operation of changing the resistance change film from the high resistance state to the low resistance state is called a set operation.

K.-J. Lee et al., A 90 nm 1.8 V 512 Mb Diode-Switch PRAM With 266 MB/s Read Throughput, IEEE Journal of Solid-State Circuits, vol. 43, no. 1, pp. 150-162, 2008.K.-J. Lee et al., A 90 nm 1.8 V 512 Mb Diode-Switch PRAM With 266 MB / s Read Throughput, IEEE Journal of Solid-State Circuits, vol. 43, no. 1, pp. 150-162 , 2008.

本発明の目的は、セット動作に必要な回路の改良を図れる抵抗変化型メモリ及びその駆動方法を提供することにある。 An object of the present invention is to provide a resistance change type memory and a method for driving the same, which can improve the circuit necessary for the set operation.

実施形態の抵抗変化型メモリは、第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、前記メモリセルを駆動する駆動部とを含む。前記駆動部は、前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに電圧を印加する。前記駆動部が前記メモリセルに印加する前記電圧は、第１の時刻において、第１の電圧からそれよりも高い第２の電圧に変わる。前記駆動部が前記メモリセルに印加する前記電圧は、前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変わる。前記駆動部が前記メモリセルに印加する前記電圧は、前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変わる。前記駆動部が前記メモリセルに印加する前記電圧は、前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる。 The resistance-changing memory of the embodiment includes a memory cell capable of reversibly changing between a first resistance state and a second resistance state having a resistance higher than that of the first resistance state, and the memory cell. Includes a drive unit that drives. The drive unit applies a voltage to the memory cell in order to change the memory cell from the second resistance state to the first resistance state. The voltage applied by the drive unit to the memory cell changes from the first voltage to a higher second voltage at the first time. The voltage applied to the memory cell by the drive unit changes to an intermediate voltage lower than the second voltage and higher than the first voltage at the second time after the first time. .. The voltage applied by the drive unit to the memory cell changes from the intermediate voltage to the first voltage at the third time after the second time. The voltage applied by the drive unit to the memory cell drops in a pulsed manner from the second voltage to the intermediate voltage at the second time, and / or at the third time. It drops from the intermediate voltage to the first voltage in a pulsed manner.

図１は第１の実施形態に係る抵抗変化型メモリの構成を示す図である。FIG. 1 is a diagram showing a configuration of a resistance change type memory according to the first embodiment. 図２はメモリセルアレイの構成を示す図である。FIG. 2 is a diagram showing a configuration of a memory cell array. 図３はメモリセルの構成を示す図である。FIG. 3 is a diagram showing a configuration of memory cells. 図４は駆動部の構成を示すブロックである。FIG. 4 is a block showing the configuration of the drive unit. 図５は第１の実施形態のセット動作を説明するための波形図である。FIG. 5 is a waveform diagram for explaining the set operation of the first embodiment. 図６は比較例のセット動作を説明するための波形図である。FIG. 6 is a waveform diagram for explaining the set operation of the comparative example. 図７は抵抗変化記憶素子の抵抗−中間電圧特性を示す図である。FIG. 7 is a diagram showing resistance-intermediate voltage characteristics of the resistance change storage element. 図８は第１の実施形態に係る抵抗変化型メモリのＢＬ電圧発生回路を示す図である。FIG. 8 is a diagram showing a BL voltage generation circuit of the resistance change type memory according to the first embodiment. 図９は第１の実施形態のセット動作の変形例を説明するための図である。FIG. 9 is a diagram for explaining a modified example of the set operation of the first embodiment. 図１０は第１の実施形態のセット動作の他の変形例を説明するための図である。FIG. 10 is a diagram for explaining another modification of the set operation of the first embodiment. 図１１は第１の実施形態のセット動作の更に別の変形例を説明するための図である。FIG. 11 is a diagram for explaining still another modification of the set operation of the first embodiment. 図１２は第２の実施形態のメモリセルアレイを示す図である。FIG. 12 is a diagram showing a memory cell array of the second embodiment. 図１３は第２の実施形態のメモリセル及びＢＬ電圧発生回路を示す図である。FIG. 13 is a diagram showing a memory cell and a BL voltage generation circuit of the second embodiment. 図１４は第２実施形態のセット動作を説明するための波形図である。FIG. 14 is a waveform diagram for explaining the set operation of the second embodiment. 図１５は第２の実施形態のセット動作の変形例を説明するための図である。FIG. 15 is a diagram for explaining a modified example of the set operation of the second embodiment. 図１６は第２の実施形態のセット動作の他の変形例を説明するための図である。FIG. 16 is a diagram for explaining another modification of the set operation of the second embodiment. 図１７は第２の実施形態のセット動作の更に別の変形例を説明するための図である。FIG. 17 is a diagram for explaining still another modification of the set operation of the second embodiment. 図１８はカルコゲナイドに電流印加を行った際に観測される電流―電圧特性を示す図である。FIG. 18 is a diagram showing the current-voltage characteristics observed when a current is applied to the chalcogenide.

以下、図面を参照しながら実施形態を説明する。図面は、模式的または概念的なものであり、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。また、簡略化のために、同一又は相当部分があっても符号を付さない場合もある。 Hereinafter, embodiments will be described with reference to the drawings. The drawings are schematic or conceptual and may not always be the same as the real ones. Further, in the drawings, the same reference numerals are given the same or corresponding parts, and duplicate explanations will be given as necessary. Further, for simplification, even if there are the same or equivalent parts, they may not be labeled.

（第１の実施形態）
図１は、第１の実施形態に係る抵抗変化型メモリ１の構成を示す模式図である。
抵抗変化型メモリ１は、メモリセルアレイ２と駆動部３とを含む。
メモリセルアレイ２は、図２に示すように、第１の方向に延在する複数のワード線ＷＬ（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，・・・）と、第１の方向に交差する第２の方向に延在する複数のビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・）と、複数のメモリセルＭＣとを含む。複数のメモリセルＭＣの各々は、複数のワード線ＷＬと複数のビット線ＢＬとの各交点に対応するように配置される。 (First Embodiment)
FIG. 1 is a schematic view showing the configuration of the resistance change type memory 1 according to the first embodiment.
The resistance change type memory 1 includes a memory cell array 2 and a drive unit 3.
As shown in FIG. 2, the memory cell array 2 intersects a plurality of word lines WL (WL1, WL2, WL3, WL4, ...) Extending in the first direction in the first direction. A plurality of bit lines BL (BL1, BL2, BL3, BL4, ...) Extending in the direction and a plurality of memory cells MC are included. Each of the plurality of memory cells MC is arranged so as to correspond to each intersection of the plurality of word lines WL and the plurality of bit lines BL.

メモリセルＭＣは、低抵抗状態（第１の抵抗状態）と高抵抗状態（第２の抵抗状態）との間を可逆的に変化可能である。以下、電圧が印加されていないメモリセルＭＣの状態が低抵抗状態であることをセット状態、電圧が印加されていないメモリセルＭＣの状態が高抵抗状態であることをリセット状態ともいう。 The memory cell MC can reversibly change between a low resistance state (first resistance state) and a high resistance state (second resistance state). Hereinafter, the state of the memory cell MC to which no voltage is applied is referred to as a low resistance state, and the state of the memory cell MC to which no voltage is applied is also referred to as a reset state.

メモリセルＭＣは、例えば、図３に示すように、選択トランジスタ（選択素子）１１及び抵抗変化膜１２を含む抵抗変化記憶素子である。選択トランジスタ１１のゲートはワード線ＷＬに接続され、選択トランジスタ１１のドレインはビット線ＢＬに接続され、選択トランジスタ１１のソースは抵抗変化膜１２の一端に接続され、抵抗変化膜１２の他端はプレート線ＰＬに接続されている。 As shown in FIG. 3, the memory cell MC is, for example, a resistance change storage element including a selection transistor (selection element) 11 and a resistance change film 12. The gate of the selection transistor 11 is connected to the word line WL, the drain of the selection transistor 11 is connected to the bit line BL, the source of the selection transistor 11 is connected to one end of the resistance change film 12, and the other end of the resistance change film 12 is connected. It is connected to the plate wire PL.

抵抗変化膜１２は、例えば、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む。抵抗変化膜１２がＧｅＳｂＴｅを含む場合、抵抗変化型メモリ１はＰＣＭ（Phase Change Memory）である。抵抗変化膜１２がＧｅＴｅ及びＳｂＴｅを積層した超格子を含む場合、抵抗変化型メモリ１はｉＰＣＭ（interfacial Phase Change Memory）である。 The resistance change film 12 includes, for example, GeSbTe or a superlattice in which GeTe and SbTe are laminated. When the resistance change film 12 includes GeSbTe, the resistance change type memory 1 is a PCM (Phase Change Memory). When the resistance change film 12 includes a superlattice in which GeTe and SbTe are laminated, the resistance change type memory 1 is an iPCM (interfacial Phase Change Memory).

ＰＣＭは、同一物質の結晶状態とアモルファス状態とで生じる物理特性の差異を記憶情報として利用しており、情報の記憶にはカルコゲナイドと呼ばれるＴｅ合金が用いられている。カルコゲナイドに電流印加を行った際に観測される典型的な電流―電圧特性を図１８に示す。アモルファス状態にあるカルコゲナイドに印加する電流を上げていき、電圧が有る値に達すると、カルコゲナイド内部でインパクトイオン化が起こってキャリアが増倍して、急激に抵抗が低下する。この現象を起こす“しきい値電圧”以上の電圧を印加すれば大電流が流れてジュール熱が発生し、カルコゲナイドの温度が上昇する。印加する電圧を制御して、カルコゲナイドの温度を結晶化温度領域に保持すれば、多結晶状態遷移して抵抗が下がる。よって、セット動作により結晶化するためには、図１８のセット動作しきい値電圧より高い電圧を印加する必要がある。 PCM utilizes the difference in physical properties between the crystalline state and the amorphous state of the same substance as storage information, and a Te alloy called chalcogenide is used for storing the information. FIG. 18 shows typical current-voltage characteristics observed when a current is applied to chalcogenide. When the current applied to the chalcogenide in the amorphous state is increased and the voltage reaches a certain value, impact ionization occurs inside the chalcogenide, the carriers are multiplied, and the resistance drops sharply. If a voltage higher than the "threshold voltage" that causes this phenomenon is applied, a large current flows, Joule heat is generated, and the temperature of chalcogenide rises. If the applied voltage is controlled to keep the temperature of chalcogenide in the crystallization temperature region, the state transitions to the polycrystalline state and the resistance is lowered. Therefore, in order to crystallize by the set operation, it is necessary to apply a voltage higher than the set operation threshold voltage shown in FIG.

駆動部３はワード線、ビット線、プレート等の導電線に電圧を制御することにより、メモリセル（抵抗変化膜、選択トランジスタ）を駆動する。本実施形態では、駆動部３は、図４に示すように、選択回路２１、電圧発生印加回路２２を含む。
選択回路２１は、読み出し動作又は書き込み動作の対象となるメモリセルＭＣを選択するために必要なワード線、ビット線及びプレートを選択する。電圧発生印加回路２２は、読み出し動作又は書き込み動作に必要な、ワード線、ビット線及びプレート線に印加する電圧を発生し、これらの発生した電圧を選択回路２１が選択したワード線、ビット線及びプレート線に印加する。 The drive unit 3 drives a memory cell (resistance change film, selection transistor) by controlling a voltage on a conductive line such as a word line, a bit line, or a plate. In the present embodiment, the drive unit 3 includes a selection circuit 21 and a voltage generation application circuit 22 as shown in FIG.
The selection circuit 21 selects a word line, a bit line, and a plate necessary for selecting a memory cell MC to be read or written. The voltage generation application circuit 22 generates voltages to be applied to the word line, the bit line, and the plate line necessary for the read operation or the write operation, and the generated voltage is selected by the selection circuit 21 for the word line, the bit line, and the plate line. Apply to plate wire.

図５は、本実施形態のセット動作を説明するための波形図（タイミングチャート）であり、より詳細には、ワード線、ビット線、プレート線及びメモリセルに印加する電圧の波形を示している。横軸は時間であり、縦軸は電圧である。
セット動作は、選択対象のメモリセルＭＣ（以下、選択セルという）を高抵抗状態から低抵抗状態に変える書込み動作である。ＰＣＭの場合、抵抗変化膜をアモルファス状態（高抵抗状態）から結晶状態（低抵抗状態）に変える動作である。リセット動作は、選択セルを低抵抗状態から高抵抗状態に変える書込み動作である。 FIG. 5 is a waveform diagram (timing chart) for explaining the set operation of the present embodiment, and more specifically, shows a waveform of a voltage applied to a word line, a bit line, a plate line, and a memory cell. .. The horizontal axis is time and the vertical axis is voltage.
The set operation is a write operation that changes the memory cell MC to be selected (hereinafter referred to as a selected cell) from a high resistance state to a low resistance state. In the case of PCM, it is an operation of changing the resistance changing film from an amorphous state (high resistance state) to a crystalline state (low resistance state). The reset operation is a write operation that changes the selected cell from a low resistance state to a high resistance state.

駆動部３は、選択セルに繋がったワード線に電圧ＶＨ（例えば抵抗変化型メモリ１の電源電圧ＶＤＤ）を印加している状態で、選択セルに繋がったビット線にパルス状の電圧Ｖｂを印加する。以下、ビット線の電圧Ｖｂについて更に説明する。
ビット線の電圧Ｖｂは、時刻ｔ１において、電圧Ｖ１（例えば０Ｖ（グランド））からそれよりも高い電圧Ｖ２（例えば電源電圧ＶＤＤ）までにパルス的に立ち上がる。ビット線の電圧ＶｂがＶ２である期間は一定保持される。ここでは、当該期間はｔ２−ｔ１である。電圧Ｖ２と電圧Ｖ１との差（Ｖ２−Ｖ１）は、上述したセット動作しきい値電圧以上である。 The drive unit 3 applies a pulsed voltage Vb to the bit line connected to the selected cell while the voltage VH (for example, the power supply voltage VDD of the resistance change type memory 1) is applied to the word line connected to the selected cell. To do. Hereinafter, the bit line voltage Vb will be further described.
The voltage Vb of the bit line rises in a pulsed manner from the voltage V1 (for example, 0V (ground)) to the higher voltage V2 (for example, the power supply voltage VDD) at time t1. The period during which the voltage Vb of the bit line is V2 is kept constant. Here, the period is t2-t1. The difference (V2-V1) between the voltage V2 and the voltage V1 is equal to or greater than the set operation threshold voltage described above.

ビット線の電圧Ｖｂは、時刻ｔ１後の時刻ｔ２において、電圧Ｖ２から中間電圧Ｖｍにパルス的に立ち下がる。中間電圧Ｖｍは、電圧Ｖ１（第１の電圧）より高く、電圧Ｖ２（第２の電圧）よりも低い。具体的には、中間電圧Ｖｍは、電圧Ｖ１の１／２倍±１５％である。電圧Ｖ２と電圧Ｖｍとの差（Ｖ２−Ｖｍ）は、セット状態からリセット状態に変化し始め出す電圧よりも低い。中間電圧Ｖｍは、例えば、電圧Ｖ２の半分である。 The voltage Vb of the bit line drops from the voltage V2 to the intermediate voltage Vm in a pulsed manner at the time t2 after the time t1. The intermediate voltage Vm is higher than the voltage V1 (first voltage) and lower than the voltage V2 (second voltage). Specifically, the intermediate voltage Vm is 1/2 times ± 15% of the voltage V1. The difference between the voltage V2 and the voltage Vm (V2-Vm) is lower than the voltage that starts to change from the set state to the reset state. The intermediate voltage Vm is, for example, half of the voltage V2.

ビット線の電圧Ｖｂは、時刻ｔ２以降から時刻ｔ３までの期間は中間電圧Ｖｍである。
ビット線の電圧Ｖｂは、時刻ｔ３において、中間電圧Ｖｍから電圧Ｖ１までにパルス的に立ち下がる。
また、駆動部３は、セット動作中、プレート線には電圧Ｖ１を印加する。 The voltage Vb of the bit line is an intermediate voltage Vm during the period from time t2 to time t3.
The voltage Vb of the bit line drops from the intermediate voltage Vm to the voltage V1 in a pulsed manner at time t3.
Further, the drive unit 3 applies a voltage V1 to the plate wire during the set operation.

上記のようにワード線、ビット線及びプレート線に電圧を印加すると、図５に示すように、ビット線の電圧Ｖｂと同様の波形を有する電圧Ｖｓｅｔが選択セルに印加される。
図６は、比較例のセット動作を説明するための波形図（タイミングチャート）である。比較例は以下の点で本実施形態と異なっている。 When a voltage is applied to the word line, the bit line, and the plate line as described above, as shown in FIG. 5, a voltage Vset having a waveform similar to the voltage Vb of the bit line is applied to the selected cell.
FIG. 6 is a waveform diagram (timing chart) for explaining the set operation of the comparative example. The comparative example differs from the present embodiment in the following points.

まず、比較例では、ビット線の電圧Ｖｂは時刻２から時刻３の期間において減少している。本実施形態では中間電圧Ｖｍで一定である。また、比較例では、電圧Ｖｂは、時刻２及び時刻３においてパルス的に立ち下がっていない。また、時刻２から時刻３の期間に印加する電圧Ｖｂ（Ｖ２−Ｖ１）はセット動作しきい値電圧の大きさが必要である。 First, in the comparative example, the voltage Vb of the bit line decreases in the period from time 2 to time 3. In this embodiment, the intermediate voltage Vm is constant. Further, in the comparative example, the voltage Vb does not fall in a pulsed manner at time 2 and time 3. Further, the voltage Vb (V2-V1) applied during the period from time 2 to time 3 needs to have a magnitude of the set operation threshold voltage.

図７は、実施形態の抵抗変化記憶素子の抵抗−中間電圧の特性を示す図である。
図７において、Ｕ０はリセット状態からセット状態に変化し始め出す電圧、Ｕ１は実施形態の抵抗変化記憶素子をリセット状態からセット状態に変えるために電圧Ｖ２後に印加する中間電圧Ｖｍの最小電圧、Ｕ１’は比較例の抵抗変化記憶素子をリセット状態からセット状態に変えるために必要な最小電圧（最小セット電圧）、Ｕ２はセット結晶からリセット状態に変化し始め出す電圧、そして、Ｕ３はセット状態からリセット状態に変えるために必要な最小電圧を示している。 FIG. 7 is a diagram showing the characteristics of the resistance-intermediate voltage of the resistance change storage element of the embodiment.
In FIG. 7, U0 is the voltage that starts to change from the reset state to the set state, U1 is the minimum voltage of the intermediate voltage Vm applied after the voltage V2 to change the resistance change storage element of the embodiment from the reset state to the set state, U1. 'Is the minimum voltage (minimum set voltage) required to change the resistance change storage element of the comparative example from the reset state to the set state, U2 is the voltage that starts to change from the set crystal to the reset state, and U3 is from the set state. It shows the minimum voltage required to change to the reset state.

図８は、ビット線ＢＬに印加する電圧を発生するＢＬ電圧発生回路２２ａの一例を示す図である。
ＢＬ電圧発生回路２２ａは、電圧Ｖ２を発生する電源３１と、中間電圧Ｖｍを発生する電源３２とを含む。電源３１及び３２は、例えば、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを用いて構成される。ＢＬ電圧発生回路２２ａは二つの電圧Ｖ２，Ｖｍを発生できる回路を用いて構成できる。したがって、本実施形態によれば、ＢＬ電圧発生回路２２ａの回路面積を低減できるという、セット動作に必要な回路の改良を図れる。 FIG. 8 is a diagram showing an example of a BL voltage generation circuit 22a that generates a voltage applied to the bit line BL.
The BL voltage generation circuit 22a includes a power supply 31 that generates a voltage V2 and a power supply 32 that generates an intermediate voltage Vm. The power supplies 31 and 32 are configured by using, for example, a p-type MOS transistor and an n-type MOS transistor. The BL voltage generation circuit 22a can be configured by using a circuit capable of generating two voltages V2 and Vm. Therefore, according to the present embodiment, it is possible to improve the circuit necessary for the set operation, that is, the circuit area of the BL voltage generation circuit 22a can be reduced.

なお、ＢＬ電圧発生回路２２ａは、ビット線ＢＬを介して、選択トランジスタ１１（図３）のドレインに接続される。また、ＢＬ電圧発生回路２２ａは、電圧発生回路２２（図４）の一部である。
本実施形態では、図５に示した電圧Ｖｓｅｔを用いたが、図９〜図１１に示す電圧Ｖｓｅｔを用いても構わない。 The BL voltage generation circuit 22a is connected to the drain of the selection transistor 11 (FIG. 3) via the bit line BL. Further, the BL voltage generation circuit 22a is a part of the voltage generation circuit 22 (FIG. 4).
In the present embodiment, the voltage Vset shown in FIG. 5 is used, but the voltage Vset shown in FIGS. 9 to 11 may be used.

図９の電圧Ｖｓｅｔが図５の電圧Ｖｓｅｔと異なる点は、時刻ｔ２から時刻ｔ３までの期間において、中間電圧が第１の中間電圧Ｖｍ１から第２の中間電圧Ｖｍ２まで下がることにある。
図１０の電圧Ｖｓｅｔが図９の電圧Ｖｓｅｔと異なる点は、時刻ｔ２において電圧Ｖ２から中間電圧Ｖｍ２までにパルス的に立ち下がり、時刻ｔ２以降から時刻ｔ３までの期間において、中間電圧Ｖｍ２から電圧Ｖ１になるまで下がる（パルス的には立ち下がらない）ことにある。図１０の電圧Ｖｓｅｔは、図９の電圧Ｖｓｅｔに比べて、時刻ｔ２における電圧の降下が大きい。そのため、中間電圧Ｖｍ２は、電圧Ｖｓｅｔが電圧Ｖ２から中間電圧Ｖｍ２に立ち下がったときに、選択セルがセット状態からリセット状態に変化しない電圧に設定する。 The difference between the voltage Vset of FIG. 9 and the voltage Vset of FIG. 5 is that the intermediate voltage drops from the first intermediate voltage Vm1 to the second intermediate voltage Vm2 during the period from time t2 to time t3.
The difference between the voltage Vset of FIG. 10 and the voltage Vset of FIG. 9 is that the voltage drops from the voltage V2 to the intermediate voltage Vm2 in a pulsed manner at time t2, and the voltage Vm2 to the voltage V1 falls from the intermediate voltage Vm2 to the time t3 in the period from time t2 to time t3. It is to go down until it becomes (it does not go down in a pulsed manner). The voltage Vset of FIG. 10 has a larger voltage drop at time t2 than the voltage Vset of FIG. Therefore, the intermediate voltage Vm2 is set to a voltage at which the selected cell does not change from the set state to the reset state when the voltage Vset drops from the voltage V2 to the intermediate voltage Vm2.

図１１の電圧Ｖｓｅｔが図１０の電圧Ｖｓｅｔと異なる点は、時刻ｔ２から時刻ｔ３までの期間は電圧Ｖ２から徐々に電圧Ｖｍ２まで下がり（パルス的には立ち下がらない）、そして、時刻ｔ３において電圧Ｖｍ２から電圧Ｖ１まで降下することにある。中間電圧Ｖｍ２は、電圧Ｖｓｅｔが中間電圧Ｖｍ２から電圧Ｖ１に立ち下がったときに、選択セルがセット状態からリセット状態に変化しない電圧である。 The difference between the voltage Vset of FIG. 11 and the voltage Vset of FIG. 10 is that during the period from time t2 to time t3, the voltage gradually decreases from voltage V2 to voltage Vm2 (it does not fall in a pulsed manner), and the voltage at time t3. It is to drop from Vm2 to the voltage V1. The intermediate voltage Vm2 is a voltage at which the selected cell does not change from the set state to the reset state when the voltage Vset drops from the intermediate voltage Vm2 to the voltage V1.

（第２の実施形態）
本実施形態では、クロスポイント型のメモリセルアレイを用いた抵抗変化型メモリにおいて、図５に示した電圧Ｖｓｅｔを用いる場合について説明する。
図１２は本実施形態のメモリセルアレイ２を示す図である。図１３は本実施形態のメモリセルＭＣ及びＢＬ電圧発生回路２２ａを示す図である。 (Second Embodiment)
In this embodiment, a case where the voltage Vset shown in FIG. 5 is used in a resistance change type memory using a crosspoint type memory cell array will be described.
FIG. 12 is a diagram showing the memory cell array 2 of the present embodiment. FIG. 13 is a diagram showing the memory cell MC and the BL voltage generation circuit 22a of the present embodiment.

図１２では、簡略化のため、４つのメモリセルＭＣ１〜ＭＣ４しか示していない。各メモリセルＭＣ１〜ＭＣ４は、図１３に示すように、選択素子１１ａ及び抵抗変化膜１２を含む抵抗変化記憶素子である。本実施形態では、メモリセルＭＣ１に対してセット動作を行う場合について説明する。 In FIG. 12, only four memory cells MC1 to MC4 are shown for simplification. As shown in FIG. 13, each memory cell MC1 to MC4 is a resistance change storage element including a selection element 11a and a resistance change film 12. In this embodiment, a case where a set operation is performed on the memory cell MC1 will be described.

図１４は、本実施形態のセット動作を説明するための波形図（タイミングチャート）である。
駆動部３（図１）は、ワード線ＷＬ１（選択ワード線）に電圧Ｖｗ１を印加し、ビット線ＢＬ１（選択ビット線）に電圧Ｖｂ１を印加し、ワード線ＷＬ２（非選択ワード線）に電圧Ｖｂ２を印加し、そして、ビット線ＢＬ２（非選択ビット線）に電圧Ｖｂ２を印加する。 FIG. 14 is a waveform diagram (timing chart) for explaining the set operation of the present embodiment.
The drive unit 3 (FIG. 1) applies a voltage Vw1 to the word line WL1 (selected word line), applies a voltage Vb1 to the bit line BL1 (selected bit line), and applies a voltage to the word line WL2 (non-selected word line). Vb2 is applied, and the voltage Vb2 is applied to the bit line BL2 (non-selected bit line).

選択ワード線の電圧Ｖｗ１は、時刻ｔ０から時刻ｔ１までの期間は中間電圧Ｖｍであり、時刻ｔ１において中間電圧Ｖｍから電圧Ｖ２にパルス的に立ち上がり、そして、時刻ｔ２において電圧Ｖ２から中間電圧Ｖｍにパルス的に立ち下がる。
選択ビット線の電圧Ｖｂ１は、時刻ｔ０から時刻ｔ１までの期間は中間電圧Ｖｍであり、時刻ｔ１において中間電圧Ｖｍから電圧Ｖ１にパルス的に立ち下がり、時刻ｔ１以降から時刻ｔ３までの期間はＶ１で一定であり、そして、時刻ｔ３において電圧Ｖ１から中間電圧Ｖｍまでにパルス的に立ち上がる。 The voltage Vw1 of the selected word line has an intermediate voltage Vm during the period from time t0 to time t1, rises in a pulse from the intermediate voltage Vm to the voltage V2 at the time t1, and changes from the voltage V2 to the intermediate voltage Vm at the time t2. It falls in a pulsed manner.
The voltage Vb1 of the selected bit line has an intermediate voltage Vm during the period from time t0 to time t1, falls in a pulse from the intermediate voltage Vm to the voltage V1 at time t1, and is V1 during the period from time t1 to time t3. It is constant at, and rises in a pulsed manner from the voltage V1 to the intermediate voltage Vm at time t3.

セット動作の期間中において、非選択ワード線の電圧Ｖｗ２及び非選択ビット線の電圧Ｖｂ２は中間電圧Ｖｍである。
このような電圧をワード線ＷＬ１，ＷＬ２及びビット線ＢＬ１，ＢＬ２に印加すると、図１４の電圧Ｖｓｅｔの波形は図５の電圧Ｖseの波形と同様になる。したがって、本実施形態は第１の実施形態と同様の効果を得ることができる。 During the set operation, the voltage Vw2 of the non-selected word line and the voltage Vb2 of the non-selected bit line are intermediate voltages Vm.
When such a voltage is applied to the word lines WL1 and WL2 and the bit lines BL1 and BL2, the waveform of the voltage Vset in FIG. 14 becomes the same as the waveform of the voltage Vse in FIG. Therefore, the present embodiment can obtain the same effect as the first embodiment.

また、本実施形態のＢＬ電圧発生回路２２ａは、図１３に示したように、電圧Ｖ２又は中間電圧Ｖｍを発生する第１の回路２２ａ１と、中間電圧Ｖｍ及び電圧Ｖ１を発生する第２の回路２２ａ２とを含む。
第１の回路２２ａ１は、電圧Ｖ２又は中間電圧Ｖｍを発生する電源３３と、インバータ３４とを含む。第２の回路２２ａ２は、中間電圧Ｖｍ又は電圧０Ｖを発生する電源３５とインバータ３６とを含む。インバータ３４及び３６には制御信号が入力される。この制御信号は電圧印加回路２３（図４）から入力される。これにより、ＢＬ電圧発生回路２２ａは、図１４に示した電圧を発生することができる。 Further, as shown in FIG. 13, the BL voltage generation circuit 22a of the present embodiment includes a first circuit 22a1 that generates a voltage V2 or an intermediate voltage Vm, and a second circuit that generates an intermediate voltage Vm and a voltage V1. Includes 22a2 and.
The first circuit 22a1 includes a power supply 33 that generates a voltage V2 or an intermediate voltage Vm, and an inverter 34. The second circuit 22a2 includes a power supply 35 and an inverter 36 that generate an intermediate voltage Vm or a voltage 0V. Control signals are input to the inverters 34 and 36. This control signal is input from the voltage application circuit 23 (FIG. 4). As a result, the BL voltage generation circuit 22a can generate the voltage shown in FIG.

本実施形態では、図１４に示した波形を有する電圧Ｖｗ１，Ｖｂ１を用いたが、図１５や図１６に示す波形を有する電圧Ｖｗ１，Ｖｂ１を用いても構わない。
図１５の場合、選択ワード線の電圧Ｖｗ１は時刻ｔ１〜時刻ｔ３において電圧Ｖｍであり、選択ビット線の電圧Ｖｂ１は時刻ｔ１〜時刻ｔ２において電圧Ｖ１である。 In the present embodiment, the voltages Vw1 and Vb1 having the waveforms shown in FIG. 14 are used, but the voltages Vw1 and Vb1 having the waveforms shown in FIGS. 15 and 16 may be used.
In the case of FIG. 15, the voltage Vw1 of the selection word line is the voltage Vm at time t1 to time t3, and the voltage Vb1 of the selection bit line is the voltage V1 at time t1 to time t2.

図１６の場合、選択ワード線の電圧Ｖｗ１は時刻ｔ１〜時刻ｔ２において電圧Ｖ２である。選択ビット線の電圧Ｖｂ１は、時刻ｔ１〜時刻ｔ２において電圧Ｖ１であり、時刻ｔ２〜時刻ｔ３において電圧Ｖ１から中間電圧Ｖｍまで上がる。
また、本実施形態では、クロスポイント型のメモリセルアレイを用いた抵抗変化型メモリにおいて、図５に示した電圧Ｖｓｅｔを用いる場合について説明したが、図９に示した電圧Ｖｓｅｔを用いることもできる。 In the case of FIG. 16, the voltage Vw1 of the selected word line is the voltage V2 at time t1 to time t2. The voltage Vb1 of the selection bit line is the voltage V1 at time t1 to time t2, and rises from the voltage V1 to the intermediate voltage Vm at time t2 to time t3.
Further, in the present embodiment, the case where the voltage Vset shown in FIG. 5 is used in the resistance change type memory using the crosspoint type memory cell array has been described, but the voltage Vset shown in FIG. 9 can also be used.

図９に示した電圧Ｖｓｅｔを用いる場合、例えば、図１７に示す電圧Ｖｗ１，Ｖｂ１を用いる。図１７の波形図が図１６の波形図が異なる点は、選択ワード線ＷＬ１の電圧Ｖｗ１が時刻ｔ１〜時刻ｔ３において電圧Ｖ２であることにある。
上述した実施形態の上位概念、中位概念および下位概念の一部または全て、および、上述していないその他の実施形態は、例えば、以下の付記１−１６、および、付記１−１６
の任意の組合せ（明らかに矛盾する組合せは除く）で表現できる。
［付記１］
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、
前記メモリセルを駆動する駆動部とを具備し、
前記駆動部は、前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに電圧を印加し、
前記駆動部が前記メモリセルに印加する前記電圧は、
第１の時刻において、第１の電圧からそれよりも高い第２の電圧に変わり、
前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変わり、
前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変わり、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる抵抗変化型メモリ。
［付記２］
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間は前記中間電圧であり、
前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる請求項１に記載の抵抗変化型メモリ。
［付記３］
前記中間電圧は、第１の中間電圧及びそれよりも低い第２の中間電圧を含み、
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記第１の中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第１の中間電圧から前記第２の中間電圧まで下がり、
前記第３の時刻において、前記第２の中間電圧から前記第１の電圧まで降下する請求項１に記載の抵抗変化型メモリ。
［付記４］
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間において、前記中間電圧から前記第１の電圧まで下がる請求項１に記載の抵抗変化型メモリ。
［付記５］
前記中間電圧は、
前記メモリセルに印加した前記電圧が、前記第２の電圧から前記中間電圧までにパルス的に立ち下がったときに、前記メモリセルが前記第２の抵抗状態に変わらない電圧である請求項４に記載の抵抗変化型メモリ。
［付記６］
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第２の電圧から前記中間電圧まで下がり、
前記第３の時刻において、前記中間電圧から前記第１の電圧まで降下する請求項１に記載の抵抗変化型メモリ。
［付記７］
前記中間電圧は、
前記メモリセルに印加した前記電圧が、前記中間電圧から前記第１の電圧まで降下したときに、前記メモリセルが前記第２の抵抗状態に変わらない電圧である請求項６に記載の抵抗変化型メモリ。
［付記８］
前記メモリセルは、抵抗変化膜を含む請求項１乃至７のいずれかに記載の抵抗変化型メモリ。
［付記９］
前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む請求項８に記載の抵抗変化型メモリ。
［付記１０］
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルを含む抵抗変化型メモリの駆動方法であって、
前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに印加する電圧に関して、
第１の時刻において、前記電圧を第１の電圧からそれよりも大きい第２の電圧までにパルス的に立ち上げ、
前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変え、
前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変え、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下げることを具備する抵抗変化型メモリの駆動方法。
［付記１１］
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間は前記中間電圧とし、
前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下げる請求項１０に記載の抵抗変化型メモリの駆動方法。
［付記１２］
前記中間電圧は、第１の中間電圧及びそれよりも低い第２の中間電圧を含み、
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第１の中間電圧から前記第２の中間電圧まで下げ、
前記第３の時刻において、前記第２の中間電圧から前記第１の電圧まで降下する請求項１０に記載の抵抗変化型メモリの駆動方法。
［付記１３］
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間において、前記中間電圧から前記第１の電圧まで下げる請求項１０に記載の抵抗変化型メモリの駆動方法。
［付記１４］
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第２の電圧から前記中間電圧まで下げ、
前記第３の時刻において、前記中間電圧から前記第１の電圧まで降下する請求項１０に記載の抵抗変化型メモリの駆動方法。
［付記１５］
前記メモリセルは、抵抗変化膜を含む請求項１０乃至１４のいずれかに記載の抵抗変化型メモリの駆動方法。
［付記１６］
前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む請求項１５に記載の抵抗変化型メモリの駆動方法。 When the voltage Vset shown in FIG. 9 is used, for example, the voltages Vw1 and Vb1 shown in FIG. 17 are used. The difference between the waveform diagram of FIG. 17 and the waveform diagram of FIG. 16 is that the voltage Vw1 of the selected word line WL1 is the voltage V2 at time t1 to time t3.
Some or all of the superordinate concepts, intermediate concepts and subordinate concepts of the above-described embodiments, and other embodiments not described above are described in, for example, the following appendices 1-16 and 1-16.
Can be expressed by any combination of (excluding combinations that are clearly inconsistent).
[Appendix 1]
A memory cell capable of reversibly changing between a first resistance state and a second resistance state having a resistance higher than that of the first resistance state.
A drive unit for driving the memory cell is provided.
The drive unit applies a voltage to the memory cell in order to change the memory cell from the second resistance state to the first resistance state.
The voltage applied by the drive unit to the memory cell is
At the first time, the first voltage changes to a higher second voltage,
At the second time after the first time, the voltage changes to an intermediate voltage lower than the second voltage and higher than the first voltage.
At the third time after the second time, the intermediate voltage changes to the first voltage,
At the second time, it pulsed down from the second voltage to the intermediate voltage, and / or at the third time, it pulsed down from the intermediate voltage to the first voltage. Resistive random access memory that goes down.
[Appendix 2]
The voltage applied by the drive unit to the memory cell is
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
The period from the second time to the third time is the intermediate voltage.
The resistance change type memory according to claim 1, wherein at the third time, the voltage drops from the intermediate voltage to the first voltage in a pulsed manner.
[Appendix 3]
The intermediate voltage includes a first intermediate voltage and a second intermediate voltage lower than the first intermediate voltage.
The voltage applied by the drive unit to the memory cell is
At the second time, the voltage drops from the second voltage to the first intermediate voltage in a pulsed manner.
In the period from the second time to the third time, the voltage drops from the first intermediate voltage to the second intermediate voltage.
The resistance change type memory according to claim 1, wherein the voltage drops from the second intermediate voltage to the first voltage at the third time.
[Appendix 4]
The voltage applied by the drive unit to the memory cell is
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
The resistance change type memory according to claim 1, wherein the voltage drops from the intermediate voltage to the first voltage in the period from the second time to the third time.
[Appendix 5]
The intermediate voltage is
According to claim 4, the voltage applied to the memory cell is a voltage that does not change to the second resistance state when the voltage drops from the second voltage to the intermediate voltage in a pulsed manner. Described resistance change type memory.
[Appendix 6]
The voltage applied by the drive unit to the memory cell is
In the period from the second time to the third time, the voltage drops from the second voltage to the intermediate voltage.
The resistance change type memory according to claim 1, wherein the voltage drops from the intermediate voltage to the first voltage at the third time.
[Appendix 7]
The intermediate voltage is
The resistance change type according to claim 6, wherein the voltage applied to the memory cell does not change to the second resistance state when the voltage drops from the intermediate voltage to the first voltage. memory.
[Appendix 8]
The resistance change type memory according to any one of claims 1 to 7, wherein the memory cell includes a resistance change film.
[Appendix 9]
The resistance-changing memory according to claim 8, wherein the resistance-changing film includes GeSbTe or a superlattice in which GeTe and SbTe are laminated.
[Appendix 10]
A method for driving a resistance-changing memory including a memory cell that can reversibly change between a first resistance state and a second resistance state having a resistance higher than that of the first resistance state.
With respect to the voltage applied to the memory cell in order to change the memory cell from the second resistance state to the first resistance state.
At the first time, the voltage is pulsed up from the first voltage to a second voltage larger than that.
At the second time after the first time, the intermediate voltage is changed to an intermediate voltage lower than the second voltage and higher than the first voltage.
At the third time after the second time, the intermediate voltage is changed to the first voltage.
At the second time, it pulsed down from the second voltage to the intermediate voltage, and / or at the third time, it pulsed down from the intermediate voltage to the first voltage. A method of driving a resistance-changing memory that comprises lowering.
[Appendix 11]
With respect to the voltage applied to the memory cell
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
The period from the second time to the third time is the intermediate voltage.
The method for driving a resistance-changing memory according to claim 10, wherein the voltage drops from the intermediate voltage to the first voltage in a pulsed manner at the third time.
[Appendix 12]
The intermediate voltage includes a first intermediate voltage and a second intermediate voltage lower than the first intermediate voltage.
With respect to the voltage applied to the memory cell
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
In the period from the second time to the third time, the voltage is lowered from the first intermediate voltage to the second intermediate voltage.
The method for driving a resistance-changing memory according to claim 10, wherein the voltage drops from the second intermediate voltage to the first voltage at the third time.
[Appendix 13]
With respect to the voltage applied to the memory cell
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
The method for driving a resistance-changing memory according to claim 10, wherein the intermediate voltage is lowered to the first voltage in the period from the second time to the third time.
[Appendix 14]
With respect to the voltage applied to the memory cell
In the period from the second time to the third time, the voltage is lowered from the second voltage to the intermediate voltage.
The method for driving a resistance-changing memory according to claim 10, wherein the voltage drops from the intermediate voltage to the first voltage at the third time.
[Appendix 15]
The method for driving a resistance-changing memory according to any one of claims 10 to 14, wherein the memory cell includes a resistance-changing film.
[Appendix 16]
The method for driving a resistance-changing memory according to claim 15, wherein the resistance-changing film includes GeSbTe or a superlattice in which GeTe and SbTe are laminated.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof.

ＭＣ…メモリセル、Ｖｍ…中間電圧、１…抵抗変化型メモリ、２…メモリセルアレイ、３…駆動部、１１…選択トランジスタ（選択素子）、１２…抵抗変化膜、２１…選択回路、２２…電圧発生回路、２２ａ…ＢＬ電圧発生回路、２３…電圧印加回路、２４…コントローラ。 MC ... Memory cell, Vm ... Intermediate voltage, 1 ... Resistance change type memory, 2 ... Memory cell array, 3 ... Drive unit, 11 ... Selective transistor (selective element), 12 ... Resistance change film, 21 ... Selective circuit, 22 ... Voltage Generation circuit, 22a ... BL voltage generation circuit, 23 ... Voltage application circuit, 24 ... Controller.

Claims

第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、
前記メモリセルを駆動する駆動部とを具備し、
前記駆動部は、前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに電圧を印加し、
前記駆動部が前記メモリセルに印加する前記電圧は、
第１の時刻において、第１の電圧からそれよりも高い第２の電圧に変わり、
前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変わり、
前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変わり、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる抵抗変化型メモリ。 A memory cell capable of reversibly changing between a first resistance state and a second resistance state having a resistance higher than that of the first resistance state.
A drive unit for driving the memory cell is provided.
The drive unit applies a voltage to the memory cell in order to change the memory cell from the second resistance state to the first resistance state.
The voltage applied by the drive unit to the memory cell is
At the first time, the first voltage changes to a higher second voltage,
At the second time after the first time, the voltage changes to an intermediate voltage lower than the second voltage and higher than the first voltage.
At the third time after the second time, the intermediate voltage changes to the first voltage,
At the second time, it pulsed down from the second voltage to the intermediate voltage, and / or at the third time, it pulsed down from the intermediate voltage to the first voltage. Resistive random access memory that goes down.

前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間は前記中間電圧であり、
前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる請求項１に記載の抵抗変化型メモリ。 The voltage applied by the drive unit to the memory cell is
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
The period from the second time to the third time is the intermediate voltage.
The resistance change type memory according to claim 1, wherein at the third time, the voltage drops from the intermediate voltage to the first voltage in a pulsed manner.

前記中間電圧は、第１の中間電圧及びそれよりも低い第２の中間電圧を含み、
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記第１の中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第１の中間電圧から前記第２の中間電圧まで下がり、
前記第３の時刻において、前記第２の中間電圧から前記第１の電圧まで降下する請求項１に記載の抵抗変化型メモリ。 The intermediate voltage includes a first intermediate voltage and a second intermediate voltage lower than the first intermediate voltage.
The voltage applied by the drive unit to the memory cell is
At the second time, the voltage drops from the second voltage to the first intermediate voltage in a pulsed manner.
In the period from the second time to the third time, the voltage drops from the first intermediate voltage to the second intermediate voltage.
The resistance change type memory according to claim 1, wherein the voltage drops from the second intermediate voltage to the first voltage at the third time.

前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間において、前記中間電圧から前記第１の電圧まで下がる請求項１に記載の抵抗変化型メモリ。 The voltage applied by the drive unit to the memory cell is
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
The resistance change type memory according to claim 1, wherein the voltage drops from the intermediate voltage to the first voltage in the period from the second time to the third time.

前記中間電圧は、
前記メモリセルに印加した前記電圧が、前記第２の電圧から前記中間電圧までにパルス的に立ち下がったときに、前記メモリセルが前記第２の抵抗状態に変わらない電圧である請求項４に記載の抵抗変化型メモリ。 The intermediate voltage is
According to claim 4, the voltage applied to the memory cell is a voltage that does not change to the second resistance state when the voltage drops from the second voltage to the intermediate voltage in a pulsed manner. Described resistance change type memory.

前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第２の電圧から前記中間電圧まで下がり、
前記第３の時刻において、前記中間電圧から前記第１の電圧まで降下する請求項１に記載の抵抗変化型メモリ。 The voltage applied by the drive unit to the memory cell is
In the period from the second time to the third time, the voltage drops from the second voltage to the intermediate voltage.
The resistance change type memory according to claim 1, wherein the voltage drops from the intermediate voltage to the first voltage at the third time.

前記中間電圧は、
前記メモリセルに印加した前記電圧が、前記中間電圧から前記第１の電圧まで降下したときに、前記メモリセルが前記第２の抵抗状態に変わらない電圧である請求項６に記載の抵抗変化型メモリ。 The intermediate voltage is
The resistance change type according to claim 6, wherein the voltage applied to the memory cell does not change to the second resistance state when the voltage drops from the intermediate voltage to the first voltage. memory.

前記メモリセルは、抵抗変化膜を含む請求項１乃至７のいずれかに記載の抵抗変化型メモリ。 The resistance change type memory according to any one of claims 1 to 7, wherein the memory cell includes a resistance change film.

前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む請求項８に記載の抵抗変化型メモリ。 The resistance-changing memory according to claim 8, wherein the resistance-changing film includes GeSbTe or a superlattice in which GeTe and SbTe are laminated.

第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルを含む抵抗変化型メモリの駆動方法であって、
前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに印加する電圧に関して、
第１の時刻において、前記電圧を第１の電圧からそれよりも大きい第２の電圧までにパルス的に立ち上げ、
前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変え、
前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変え、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下げることを具備する抵抗変化型メモリの駆動方法。 A method for driving a resistance-changing memory including a memory cell that can reversibly change between a first resistance state and a second resistance state having a resistance higher than that of the first resistance state.
With respect to the voltage applied to the memory cell in order to change the memory cell from the second resistance state to the first resistance state.
At the first time, the voltage is pulsed up from the first voltage to a second voltage larger than that.
At the second time after the first time, the intermediate voltage is changed to an intermediate voltage lower than the second voltage and higher than the first voltage.
At the third time after the second time, the intermediate voltage is changed to the first voltage.
At the second time, it pulsed down from the second voltage to the intermediate voltage, and / or at the third time, it pulsed down from the intermediate voltage to the first voltage. A method of driving a resistance-changing memory that comprises lowering.

前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間は前記中間電圧とし、
前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下げる請求項１０に記載の抵抗変化型メモリの駆動方法。 With respect to the voltage applied to the memory cell
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
The period from the second time to the third time is the intermediate voltage.
The method for driving a resistance-changing memory according to claim 10, wherein the voltage drops from the intermediate voltage to the first voltage in a pulsed manner at the third time.

前記中間電圧は、第１の中間電圧及びそれよりも低い第２の中間電圧を含み、
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第１の中間電圧から前記第２の中間電圧まで下げ、
前記第３の時刻において、前記第２の中間電圧から前記第１の電圧まで降下する請求項１０に記載の抵抗変化型メモリの駆動方法。 The intermediate voltage includes a first intermediate voltage and a second intermediate voltage lower than the first intermediate voltage.
With respect to the voltage applied to the memory cell
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
In the period from the second time to the third time, the voltage is lowered from the first intermediate voltage to the second intermediate voltage.
The method for driving a resistance-changing memory according to claim 10, wherein the voltage drops from the second intermediate voltage to the first voltage at the third time.

前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間において、前記中間電圧から前記第１の電圧まで下げる請求項１０に記載の抵抗変化型メモリの駆動方法。 With respect to the voltage applied to the memory cell
At the second time, the voltage drops from the second voltage to the intermediate voltage in a pulsed manner.
The method for driving a resistance-changing memory according to claim 10, wherein the intermediate voltage is lowered to the first voltage in the period from the second time to the third time.

前記メモリセルに印加する前記電圧に関して、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第２の電圧から前記中間電圧まで下げ、
前記第３の時刻において、前記中間電圧から前記第１の電圧まで降下する請求項１０に記載の抵抗変化型メモリの駆動方法。 With respect to the voltage applied to the memory cell
In the period from the second time to the third time, the voltage is lowered from the second voltage to the intermediate voltage.
The method for driving a resistance-changing memory according to claim 10, wherein the voltage drops from the intermediate voltage to the first voltage at the third time.

前記メモリセルは、抵抗変化膜を含む請求項１０乃至１４のいずれかに記載の抵抗変化型メモリの駆動方法。 The method for driving a resistance-changing memory according to any one of claims 10 to 14, wherein the memory cell includes a resistance-changing film.

前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む請求項１５に記載の抵抗変化型メモリの駆動方法。 The method for driving a resistance-changing memory according to claim 15, wherein the resistance-changing film includes GeSbTe or a superlattice in which GeTe and SbTe are laminated.