JP5222663B2 - Wiring board and semiconductor package - Google Patents
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Description
本発明は、めっき層を有する配線基板及び配線基板上に半導体チップが実装された半導体パッケージに関する。 The present invention relates to a semiconductor package having a semiconductor chip mounted on the wiring board and the wiring board having a plated layer.
図1は、従来の配線基板を部分的に例示する断面図である。図1を参照するに、配線基板100は、第1絶縁層130aと、第2絶縁層130bと、第1配線層140aと、第2配線層140bとを有するビルドアップ配線層を備えた配線基板である。 FIG. 1 is a cross-sectional view partially illustrating a conventional wiring board. Referring to FIG. 1, a wiring board 100 includes a build-up wiring layer having a first insulating layer 130a, a second insulating layer 130b, a first wiring layer 140a, and a second wiring layer 140b. It is.
配線基板100において、最下層には、第1配線層140aが形成されている。第1配線層140aを覆うように第1絶縁層130aが形成され、第1絶縁層130a上には第2配線層140bが形成されている。更に、第2配線層140bを覆うように第2絶縁層130bが形成され、第2絶縁層130b上には、更に配線層(図示せず)及び絶縁層(図示せず)が交互に積層されている。第1配線層140aの一部は第1絶縁層130aから露出しており、半導体チップと接続される電極パッドとして機能する。 In the wiring substrate 100, a first wiring layer 140a is formed in the lowest layer. A first insulating layer 130a is formed so as to cover the first wiring layer 140a, and a second wiring layer 140b is formed on the first insulating layer 130a. Further, a second insulating layer 130b is formed so as to cover the second wiring layer 140b, and a wiring layer (not shown) and an insulating layer (not shown) are alternately stacked on the second insulating layer 130b. ing. A part of the first wiring layer 140a is exposed from the first insulating layer 130a and functions as an electrode pad connected to the semiconductor chip.
第1配線層140aと第2配線層140bとは、第1絶縁層130aに形成された第1ビアホール130xを介して電気的に接続されている。又、第2配線層140bとその上層の配線層(図示せず)とは、第2絶縁層130bに形成された第2ビアホール130yを介して電気的に接続されている。 The first wiring layer 140a and the second wiring layer 140b are electrically connected through a first via hole 130x formed in the first insulating layer 130a. The second wiring layer 140b is electrically connected to the upper wiring layer (not shown) via a second via hole 130y formed in the second insulating layer 130b.
第1配線層140aは、めっき層150a、めっき層150b及びめっき層150cが順次積層された構造を有する。めっき層150aは例えばAu等、めっき層150bは例えばNi等、めっき層150cは例えばCu等から構成することができる。 The first wiring layer 140a has a structure in which a plating layer 150a, a plating layer 150b, and a plating layer 150c are sequentially stacked. The plating layer 150a can be made of, for example, Au, the plating layer 150b can be made of, for example, Ni, and the plating layer 150c can be made of, for example, Cu.
第1配線層140aは例えば以下のようにして形成することができる。例えばCu等の導電体からなる支持体を用意し、支持体上に、第1配線層140aの形成位置に開口部を有するレジスト膜を形成する。そして、支持体をめっき給電層に利用する電解めっき法により、めっき層150aを構成する例えばAu等、めっき層150bを構成する例えばNi等、めっき層150cを構成する例えばCu等をこの順番で順次積層する。その後レジスト膜を除去し、第1絶縁層130a等を形成した後、支持体を除去する(例えば、特許文献1参照)。
ところで、Niは酸化し易いため、Niの表面の一部分に不導体膜である酸化膜が形成される場合がある。図2は、図1に示す第1配線層を拡大して例示する断面図である。図2において、図1と同一構成部分には同一符号を付し、その説明を省略する場合がある。図2(a)は、めっき層150bの表面に酸化膜170が形成されていない場合を、図2(b)は、めっき層150bの表面の一部に酸化膜170が形成されている場合を示している。 By the way, since Ni easily oxidizes, an oxide film that is a non-conductive film may be formed on a part of the surface of Ni. FIG. 2 is an enlarged cross-sectional view illustrating the first wiring layer shown in FIG. 2, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof may be omitted. 2A shows a case where the oxide film 170 is not formed on the surface of the plating layer 150b, and FIG. 2B shows a case where the oxide film 170 is formed on a part of the surface of the plating layer 150b. Show.
図2(b)に示すように、めっき層150bの表面の一部に酸化膜170が形成されている場合には、めっき層150b上に酸化膜170を介してめっき層150cが積層される。その結果、めっき層150bとめっき層150cとの密着性を確保することが困難となり、めっき層150cが剥離する虞が生じる。このような問題は、めっき層150bの材料としてNi、Cr、Fe又はこれらの積層体を用いた場合に発生する。 As shown in FIG. 2B, when the oxide film 170 is formed on a part of the surface of the plating layer 150b, the plating layer 150c is laminated on the plating layer 150b with the oxide film 170 interposed therebetween. As a result, it becomes difficult to ensure the adhesion between the plating layer 150b and the plating layer 150c, and the plating layer 150c may be peeled off. Such a problem occurs when Ni, Cr, Fe or a laminate thereof is used as the material of the plating layer 150b.
このような問題の発生を回避する為には、めっき層150bの表面の一部に酸化膜170が形成されている場合には、めっき層150cを積層する前にストライクめっきや電解洗浄等の特殊前処理を行い、酸化膜170を除去すればよい。その結果、図2(a)に示すように、めっき層150b上には酸化膜170を介さずにめっき層150cが積層されるため、めっき層150bとめっき層150cとの密着性を確保することができる。しかしながら、特殊前処理は配線基板及び半導体パッケージの製造工程を複雑化させるため、行わないことが好ましい。 In order to avoid the occurrence of such a problem, when the oxide film 170 is formed on a part of the surface of the plating layer 150b, special plating such as strike plating or electrolytic cleaning is performed before the plating layer 150c is stacked. Pretreatment may be performed to remove the oxide film 170. As a result, as shown in FIG. 2A, since the plating layer 150c is laminated on the plating layer 150b without the oxide film 170, the adhesion between the plating layer 150b and the plating layer 150c is ensured. Can do. However, it is preferable not to perform the special pretreatment because it complicates the manufacturing process of the wiring board and the semiconductor package.
このように、めっき層を構成する材料(Ni、Cr、Fe又はこれらの積層体)によっては、複数のめっき層を積層する際に、特殊前処理を行わないとめっき層同士の密着性を確保することができないという問題があった。 In this way, depending on the material (Ni, Cr, Fe, or a laminate thereof) constituting the plating layer, when a plurality of plating layers are laminated, adhesion between the plating layers is ensured unless special pretreatment is performed. There was a problem that could not be done.
本発明は、上記に鑑みてなされたもので、めっき層を構成する材料にかかわらず、複数のめっき層を積層する際に、特殊な処置を行わなくてもめっき層同士の密着性を確保することができる配線基板及び半導体パッケージを提供することを目的とする。 The present invention has been made in view of the above, and ensures the adhesion between the plating layers without any special treatment when laminating a plurality of plating layers, regardless of the material constituting the plating layers. and an object thereof is to provide a wiring board and a semiconductor package can be.
本配線基板は、絶縁層と、前記絶縁層内に設けられたパッドと、を有し、前記パッドの表面は配線基板表面となる前記絶縁層の表面から露出し、前記パッドの側面及び裏面は前記絶縁層に被覆され、前記パッドは、前記絶縁層の表面から露出する第1めっき層と、前記第1めっき層に積層された第2めっき層と、前記第2めっき層に積層された第3めっき層と、を含む複数のめっき層が積層されてなり、前記第2めっき層の前記第3めっき層が積層される面が粗化面であり、前記絶縁層には前記第3めっき層の裏面を露出するビアホールが設けられ、前記絶縁層の表面と反対側の面に、前記ビアホールを介して前記第3めっき層の裏面に接続する配線層が設けられ、前記粗化面は、前記粗化面上に積層される前記第3めっき層のみと接していることを要件とする。
The wiring board includes an insulating layer and a pad provided in the insulating layer, and the surface of the pad is exposed from the surface of the insulating layer to be the surface of the wiring board, and the side surface and the back surface of the pad are The pad is covered with the insulating layer, and the pad is exposed to the first plating layer exposed from the surface of the insulating layer, the second plating layer laminated on the first plating layer, and the second plating layer laminated on the second plating layer. A surface on which the third plating layer of the second plating layer is laminated is a roughened surface, and the insulating layer includes the third plating layer. A via hole exposing the back surface of the insulating layer, a wiring layer connected to the back surface of the third plating layer via the via hole is provided on the surface opposite to the surface of the insulating layer, and the roughened surface is not only against the third plating layer is laminated on the roughened surface It is a requirement.
開示の技術によれば、めっき層を構成する材料にかかわらず、複数のめっき層を積層する際に、特殊な処置を行わなくてもめっき層同士の密着性を確保することができる配線基板及び半導体パッケージを提供することができる。
According to the disclosed technology , regardless of the material constituting the plating layer, when laminating a plurality of plating layers, a wiring board capable of ensuring the adhesion between the plating layers without performing a special treatment, and it is possible to provide a semiconductor package.
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。 The best mode for carrying out the present invention will be described below with reference to the drawings.
〈第1の実施の形態〉
[本発明の第1の実施の形態に係る配線基板の構造]
始めに、本発明の第1の実施の形態に係る配線基板の構造について説明する。図3は、本発明の第1の実施の形態に係るビルドアップ配線層を有する配線基板を例示する断面図である。図3を参照するに、本発明の第1の実施の形態に係る配線基板10は、第1絶縁層13aと、第2絶縁層13bと、第3絶縁層13cと、第1配線層14aと、第2配線層14bと、第3配線層14cと、第4配線層14dと、ソルダーレジスト層16とを有するビルドアップ配線層を備えた配線基板である。
<First Embodiment>
[Structure of Wiring Board According to First Embodiment of the Present Invention]
First, the structure of the wiring board according to the first embodiment of the present invention will be described. FIG. 3 is a cross-sectional view illustrating a wiring board having a build-up wiring layer according to the first embodiment of the invention. Referring to FIG. 3, the wiring substrate 10 according to the first embodiment of the present invention includes a first insulating layer 13a, a second insulating layer 13b, a third insulating layer 13c, and a first wiring layer 14a. The wiring board includes a build-up wiring layer having a second wiring layer 14b, a third wiring layer 14c, a fourth wiring layer 14d, and a solder resist layer 16.
配線基板10において、最下層には第1配線層14aが形成されている。第1配線層14aを覆うように第1絶縁層13aが形成され、第1絶縁層13a上には第2配線層14bが形成されている。更に、第2配線層14bを覆うように第2絶縁層13bが形成され、第2絶縁層13b上には第3配線層14cが形成されている。更に、第3配線層14cを覆うように第3絶縁層13cが形成され、第3絶縁層13c上には第4配線層14d形成されている。第1配線層14aの一部は第1絶縁層13aから露出しており、半導体チップ等と接続される電極パッドとして機能する。 In the wiring substrate 10, a first wiring layer 14a is formed in the lowest layer. A first insulating layer 13a is formed so as to cover the first wiring layer 14a, and a second wiring layer 14b is formed on the first insulating layer 13a. Further, a second insulating layer 13b is formed so as to cover the second wiring layer 14b, and a third wiring layer 14c is formed on the second insulating layer 13b. Further, a third insulating layer 13c is formed so as to cover the third wiring layer 14c, and a fourth wiring layer 14d is formed on the third insulating layer 13c. A part of the first wiring layer 14a is exposed from the first insulating layer 13a and functions as an electrode pad connected to a semiconductor chip or the like.
第1配線層14aと第2配線層14bとは、第1絶縁層13aに形成された第1ビアホール13xを介して電気的に接続されている。又、第2配線層14bと第3配線層14cとは、第2絶縁層13bに形成された第2ビアホール13yを介して電気的に接続されている。又、第3配線層14cと第4配線層14dとは、第3絶縁層13cに形成された第3ビアホール13zを介して電気的に接続されている。 The first wiring layer 14a and the second wiring layer 14b are electrically connected through a first via hole 13x formed in the first insulating layer 13a. The second wiring layer 14b and the third wiring layer 14c are electrically connected through a second via hole 13y formed in the second insulating layer 13b. The third wiring layer 14c and the fourth wiring layer 14d are electrically connected through a third via hole 13z formed in the third insulating layer 13c.
第4配線層14dを覆うように、開口部16xを有するソルダーレジスト層16が形成されている。ソルダーレジスト層16の開口部16x内に露出した第4配線層14dは、マザーボード等と接続される電極パッドとして機能する。 A solder resist layer 16 having an opening 16x is formed so as to cover the fourth wiring layer 14d. The fourth wiring layer 14d exposed in the opening 16x of the solder resist layer 16 functions as an electrode pad connected to a mother board or the like.
図4は、図3に示す第1配線層を拡大して例示する断面図である。図4において、図3と同一構成部分には同一符号を付し、その説明を省略する場合がある。図4を参照するに、第1配線層14aは、めっき層15a、めっき層15b及びめっき層15cが順次積層された構造を有する。ただし、めっき層15bの上面15b1の一部には不導体膜である酸化膜17が形成されており、めっき層15bとめっき層15cとは酸化膜17を介して積層されている。酸化膜17は、めっき層15bを形成してからめっき層15cを形成するまでの間に、例えば加熱処理等を行うことによって形成される。 4 is an enlarged cross-sectional view illustrating the first wiring layer shown in FIG. 4, the same components as those in FIG. 3 are denoted by the same reference numerals, and the description thereof may be omitted. Referring to FIG. 4, the first wiring layer 14a has a structure in which a plating layer 15a, a plating layer 15b, and a plating layer 15c are sequentially stacked. However, a part of the plating layer 15b of the upper surface 15b 1 is formed an oxide film 17 is nonconductive film, the plating layer 15b and the plating layer 15c are laminated via the oxide film 17. The oxide film 17 is formed by performing, for example, heat treatment between the formation of the plating layer 15b and the formation of the plating layer 15c.
めっき層15aは、例えばAu、Ag、Cu、Pd、Sn、又はその合金のうちの何れか一つ、又はこれらのうち二つ以上からなる積層体から構成することができる。めっき層15bは、例えばNi、Cr、Fe、又はその合金のうちの何れか一つ、又はこれらのうち二つ以上からなる積層体から構成することができる。めっき層15cは、例えばCu等から構成することができる。 The plating layer 15a can be composed of, for example, any one of Au, Ag, Cu, Pd, Sn, or an alloy thereof, or a laminate including two or more of these. The plating layer 15b can be composed of, for example, any one of Ni, Cr, Fe, or an alloy thereof, or a laminate including two or more of these. The plating layer 15c can be made of, for example, Cu.
めっき層15bの上面15b1は粗面化されており、微細な凹凸形状が形成されている。めっき層15bの上面15b1の表面粗さRaは、めっき層15bを電解めっき法にて形成する際に使用するめっき液の組成や電流密度を適切に調整することにより、Ra>100nmとされている。なお、酸化膜17は、例えば数nm〜数百nm程度の極めて薄い膜であるため、めっき層15bの上面15b1の微細な凹凸形状に影響を及ぼすことはない。 Upper surface 15b 1 of the plating layer 15b is roughened, fine irregularities are formed. Surface roughness Ra of the upper surface 15b 1 of the plating layer 15b, by appropriately adjusting the composition and current density of the plating solution used for forming the plating layer 15b by the electrolytic plating method, is the Ra> 100 nm Yes. Incidentally, the oxide film 17 is therefore, it does not affect the fine irregularities of the upper surface 15b 1 of the plating layer 15b is a very thin film of about several nm~ several hundred nm, for example.
このように、Ni等の酸化しやすく、表面に不導体膜(酸化膜17等)を形成しやすい材料から構成されているめっき層15bの上面15b1を粗面化し、微細な凹凸形状を形成することにより、めっき層15bと、酸化膜17を介して積層されるめっき層15cとの間には、所謂アンカー効果が発生する。その結果、めっき層15bが酸化膜17を形成しやすい材料から構成されている場合にも、特殊な処置により酸化膜17を除去することなく、めっき層15bとめっき層15cとの密着性を確保することが可能となり、めっき層15cの剥離を防止することができる。従って、めっき層15bを形成してからめっき層15cを形成するまでの間に、例えば加熱処理等を行うことによって、めっき層15bの上面15b1に酸化膜17が形成されたとしても、めっき層15cの剥離は発生しない。 Thus, easily oxidized such as Ni, the upper surface 15b 1 of the plating layer 15b which is composed of formed material that easily nonconductive film (such as an oxide film 17) on the surface is roughened, forming fine irregularities As a result, a so-called anchor effect is generated between the plating layer 15 b and the plating layer 15 c laminated via the oxide film 17. As a result, even when the plating layer 15b is made of a material that easily forms the oxide film 17, the adhesion between the plating layer 15b and the plating layer 15c is ensured without removing the oxide film 17 by a special treatment. It is possible to prevent the plating layer 15c from peeling off. Therefore, until forming a plating layer 15c after forming the plating layer 15b, for example, by performing heat treatment or the like, even if the oxide film 17 formed on the upper surface 15b 1 of the plating layer 15b, a plating layer No peeling of 15c occurs.
[本発明の第1の実施の形態に係る配線基板の製造方法]
続いて、本発明の第1の実施の形態に係る配線基板の製造方法について説明する。図5〜図17は、本発明の第1の実施の形態に係る配線基板の製造工程を例示する図である。図5〜図17において、図3に示す配線基板10と同一構成部分には同一符号を付し、その説明を省略する場合がある。図5〜図17を参照しながら、本発明の第1の実施の形態に係る配線基板10の製造方法について説明する。
[Method of Manufacturing a Wiring Board According to the First Embodiment of the Present Invention]
Next, a method for manufacturing a wiring board according to the first embodiment of the present invention will be described. 5 to 17 are diagrams illustrating the manufacturing process of the wiring board according to the first embodiment of the invention. 5 to 17, the same components as those of the wiring board 10 shown in FIG. 3 are denoted by the same reference numerals, and the description thereof may be omitted. A method for manufacturing the wiring board 10 according to the first embodiment of the present invention will be described with reference to FIGS.
始めに、図5に示す工程では、支持体11を用意する。本実施形態では支持体11として銅箔を用いる。銅箔の厚さは、例えば、35〜100μmとすることができる。なお、図5において、11aは支持体11の上面を示している。次いで、図6に示す工程では、支持体11の上面11aに、レジスト膜12を形成する。レジスト膜12としては、例えばドライフィルム等を用いることができる。 First, in the step shown in FIG. 5, the support 11 is prepared. In this embodiment, a copper foil is used as the support 11. The thickness of copper foil can be 35-100 micrometers, for example. In FIG. 5, 11 a indicates the upper surface of the support 11. Next, in the step shown in FIG. 6, a resist film 12 is formed on the upper surface 11 a of the support 11. As the resist film 12, for example, a dry film can be used.
次いで、図7に示す工程では、レジスト膜12に対してパターニング処理を行い、第1配線層14aの形成位置に対応する部分に開口部12xを形成する。なお、ドライフィルム状のレジスト膜12に対して予め開口部12xを形成しておき、開口部12xが形成されたレジスト膜12を支持体11の上面11aに配設してもよい。 Next, in a process shown in FIG. 7, a patterning process is performed on the resist film 12 to form an opening 12x in a portion corresponding to the formation position of the first wiring layer 14a. Alternatively, the opening 12x may be formed in advance on the dry film resist film 12, and the resist film 12 having the opening 12x formed thereon may be disposed on the upper surface 11a of the support 11.
次いで、図8に示す工程では、支持体11をめっき給電層に利用する電解めっき法により、支持体11の上面11aの開口部12x内に、めっき層15a、めっき層15b及びめっき層15cから構成される第1配線層14aを形成する。 Next, in the process shown in FIG. 8, the plating layer 15a, the plating layer 15b, and the plating layer 15c are formed in the opening 12x of the upper surface 11a of the support 11 by an electrolytic plating method using the support 11 as a plating power feeding layer. The first wiring layer 14a to be formed is formed.
第1配線層14aを形成するには、始めに、図8(a)に示すように、支持体11の上面11aの開口部12x内にめっき層15aを形成する。めっき層15aは、例えばAu、Ag、Cu、Pd、Sn、又はその合金のうちの何れか一つ、又はこれらのうち二つ以上からなる積層体から構成することができる。めっき層15aを、例えばAuとPdをこの順番で積層した積層体から構成した場合には、Auの厚さは、例えば0.005〜0.5μm、Pdの厚さは、例えば0.005〜0.1μmとすることができる。 In order to form the first wiring layer 14a, first, as shown in FIG. 8A, the plating layer 15a is formed in the opening 12x of the upper surface 11a of the support 11. The plating layer 15a can be composed of, for example, any one of Au, Ag, Cu, Pd, Sn, or an alloy thereof, or a laminate including two or more of these. In the case where the plating layer 15a is composed of, for example, a laminate in which Au and Pd are laminated in this order, the thickness of Au is, for example, 0.005 to 0.5 μm, and the thickness of Pd is, for example, 0.005. It can be 0.1 μm.
続いて、図8(b)に示すように、めっき層15a上にめっき層15bを形成する。めっき層15bは、例えばNi、Cr、Fe、又はその合金のうちの何れか一つ、又はこれらのうち二つ以上からなる積層体から構成することができる。めっき層15bの厚さは、例えば1〜10μmとすることができる。めっき層15bを形成する際には、めっき層15bの上面15b1の表面粗さRaが、Ra>100nmになるように、予め使用するめっき液の組成や電流密度を適切に調整する必要がある。ただし、めっき層15bの上面15b1の表面粗さの上限は、Ra≦1μmとする。上限を設けたのは、めっき層15bの厚さを、例えば1〜10μmとした場合に、形成できる粗化面の表面粗さの上限がこの程度の値であること、及び、これ以上の表面粗さの粗化面を形成しても、密着性向上に対する更なる効果は期待できないことによる。 Subsequently, as shown in FIG. 8B, a plating layer 15b is formed on the plating layer 15a. The plating layer 15b can be composed of, for example, any one of Ni, Cr, Fe, or an alloy thereof, or a laminate including two or more of these. The thickness of the plating layer 15b can be 1-10 micrometers, for example. In forming the plated layer 15b, the surface roughness Ra of the upper surface 15b 1 of the plating layer 15b is, so that the Ra> 100 nm, it is necessary to appropriately adjust the composition and current density of the plating solution in advance using . However, the upper limit of the surface roughness of the upper surface 15b 1 of the plating layer 15b is directed to Ra ≦ 1 [mu] m. The upper limit is set when the thickness of the plating layer 15b is, for example, 1 to 10 μm, and the upper limit of the surface roughness of the roughened surface that can be formed is such a value, and more than this. This is because even if the roughened surface is formed, a further effect for improving the adhesion cannot be expected.
例えばめっき層15bをNiから構成する場合には、めっき液の組成は、例えば硫酸ニッケル264g/l、ホウ酸30g/l、塩化ニッケル50g/lとすることができる。又、電流密度は、例えば0.3〜0.4A/dm2とすることができる。このように、予め使用するめっき液の組成や電流密度を適切に調整することにより、めっき層15bの上面15b1は粗面化され、微細な凹凸形状が形成される。 For example, when the plating layer 15b is made of Ni, the composition of the plating solution can be, for example, 264 g / l nickel sulfate, 30 g / l boric acid, and 50 g / l nickel chloride. The current density can be, for example 0.3~0.4A / dm 2. Thus, by appropriately adjusting the composition and current density of the plating solution in advance using the upper surface 15b 1 of the plating layer 15b is roughened, fine irregularities are formed.
めっき層15bは、酸化しやすく、表面に不導体膜を形成しやすい材料から構成されているため、めっき層15bが形成された後、めっき層15bは酸化され、図8(c)に示すように、めっき層15bの上面15b1の一部に不導体膜である酸化膜17が形成される場合がある。酸化膜17は、例えば数nm〜数百nm程度の極めて薄い膜であるため、めっき層15bの上面15b1の微細な凹凸形状に影響を及ぼすことはない。 Since the plating layer 15b is made of a material that easily oxidizes and easily forms a nonconductor film on the surface, the plating layer 15b is oxidized after the plating layer 15b is formed, as shown in FIG. 8C. in some cases the oxide film 17 is formed is a non-conductive film on a part of the plating layer 15b of the upper surface 15b 1. Oxide film 17, since for example a very thin film of about several nm~ several hundred nm, does not affect the fine irregularities of the upper surface 15b 1 of the plating layer 15b.
続いて、図8(d)に示すように、めっき層15b上に酸化膜17を介してめっき層15cを形成する。めっき層15cは、例えばCu等から構成することができる。めっき層15cの厚さは、例えば5〜20μmとすることができる。 Subsequently, as illustrated in FIG. 8D, a plating layer 15 c is formed on the plating layer 15 b via the oxide film 17. The plating layer 15c can be made of, for example, Cu. The thickness of the plating layer 15c can be 5-20 micrometers, for example.
このように、Ni等の酸化しやすく、表面に不導体膜(酸化膜17等)を形成しやすい材料から構成されているめっき層15bの上面15b1を粗面化し、微細な凹凸形状を形成することにより、めっき層15bと、酸化膜17を介して積層されるめっき層15cとの間には、所謂アンカー効果が発生する。その結果、めっき層15bが酸化膜17を形成しやすい材料から構成されている場合にも、特殊な処置により酸化膜17を除去することなく、めっき層15bとめっき層15cとの密着性を確保することが可能となり、めっき層15cの剥離を防止することができる。従って、めっき層15bを形成してからめっき層15cを形成するまでの間に、例えば加熱処理等を行うことによって、めっき層15bの上面15b1に酸化膜17が形成されたとしても、めっき層15cの剥離は発生しない。 Thus, easily oxidized such as Ni, the upper surface 15b 1 of the plating layer 15b which is composed of formed material that easily nonconductive film (such as an oxide film 17) on the surface is roughened, forming fine irregularities As a result, a so-called anchor effect is generated between the plating layer 15 b and the plating layer 15 c laminated via the oxide film 17. As a result, even when the plating layer 15b is made of a material that easily forms the oxide film 17, the adhesion between the plating layer 15b and the plating layer 15c is ensured without removing the oxide film 17 by a special treatment. It is possible to prevent the plating layer 15c from peeling off. Therefore, until forming a plating layer 15c after forming the plating layer 15b, for example, by performing heat treatment or the like, even if the oxide film 17 formed on the upper surface 15b 1 of the plating layer 15b, a plating layer No peeling of 15c occurs.
次いで、図9に示す工程では、図8に示すレジスト膜12を除去する。次いで、図10に示す工程では、支持体11の上面11aに第1配線層14aを被覆する第1絶縁層13aを形成する。第1絶縁層13aの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第1絶縁層13aは、例えば支持体11に樹脂フィルムをラミネートした後に、樹脂フィルムをプレス(押圧)し、その後、190℃程度の温度で熱処理して硬化させることにより形成することができる。 Next, in the step shown in FIG. 9, the resist film 12 shown in FIG. 8 is removed. Next, in a step shown in FIG. 10, a first insulating layer 13 a that covers the first wiring layer 14 a is formed on the upper surface 11 a of the support 11. As a material of the first insulating layer 13a, a resin material such as an epoxy resin or a polyimide resin can be used. The first insulating layer 13a can be formed, for example, by laminating a resin film on the support 11 and then pressing (pressing) the resin film, followed by heat treatment at a temperature of about 190 ° C. and curing.
次いで、図11に示す工程では、支持体11に形成された第1絶縁層13aに、第1配線層14aが露出するようにレーザ加工法等を用いて第1ビアホール13xを形成する。次いで、図12に示す工程では、第1絶縁層13a上に無電解めっき法等によりシード層(不図示)を形成後、レジストを塗布し、レジストを露光、現像することで、第2配線層14bに対応する開口部18xを有するレジスト膜18を形成する。レジスト膜18としては、例えば感光性のアクリル系樹脂等を用いることができる。 Next, in a step shown in FIG. 11, the first via hole 13x is formed in the first insulating layer 13a formed on the support 11 by using a laser processing method or the like so that the first wiring layer 14a is exposed. Next, in the step shown in FIG. 12, a seed layer (not shown) is formed on the first insulating layer 13a by an electroless plating method or the like, a resist is applied, the resist is exposed and developed, and thereby the second wiring layer A resist film 18 having an opening 18x corresponding to 14b is formed. As the resist film 18, for example, a photosensitive acrylic resin or the like can be used.
次いで、図13に示す工程では、シード層(不図示)からの給電による電解めっき法により、開口部18xに第1配線層14aに第1ビアホール13xを介して接続される第2配線層14bを形成する。第2配線層14bとしては、例えば、Cu等を用いることができる。次いで図14に示す工程では、図13に示すレジスト膜18及びシード層(不図示)を除去することで、第2配線層14bが形成される。 Next, in the process shown in FIG. 13, the second wiring layer 14b connected to the first wiring layer 14a via the first via hole 13x is connected to the opening 18x by an electrolytic plating method by feeding from a seed layer (not shown). Form. For example, Cu or the like can be used as the second wiring layer 14b. Next, in the step shown in FIG. 14, the second wiring layer 14b is formed by removing the resist film 18 and the seed layer (not shown) shown in FIG.
次いで、図15に示す工程では、上記と同様な工程を繰り返すことにより、第1配線層14a〜第4配線層14d、及び、第1絶縁層13a〜第3絶縁層13cを積層する。すなわち、第2配線層14bを被覆する第2絶縁層13bを形成した後に、第2配線層14b上の第2絶縁層13bの部分に第2ビアホール13yを形成する。 Next, in the process shown in FIG. 15, the first wiring layer 14a to the fourth wiring layer 14d and the first insulating layer 13a to the third insulating layer 13c are stacked by repeating the same process as described above. That is, after forming the second insulating layer 13b covering the second wiring layer 14b, the second via hole 13y is formed in the portion of the second insulating layer 13b on the second wiring layer 14b.
更に、第2絶縁層13b上に、第2ビアホール13yを介して第2配線層14bに接続される第3配線層14cを形成する。第3配線層14cとしては、例えば、Cu等を用いることができる。 Further, a third wiring layer 14c connected to the second wiring layer 14b through the second via hole 13y is formed on the second insulating layer 13b. For example, Cu or the like can be used as the third wiring layer 14c.
更に、第3配線層14cを被覆する第3絶縁層13cを形成した後に、第3配線層14c上の第3絶縁層13cの部分に第3ビアホール13zを形成する。更に、第3絶縁層13c上に、第3ビアホール13zを介して第3配線層14cに接続される第4配線層14dを形成する。第4配線層14dとしては、例えば、Cu等を用いることができる。 Further, after forming the third insulating layer 13c covering the third wiring layer 14c, the third via hole 13z is formed in the portion of the third insulating layer 13c on the third wiring layer 14c. Further, a fourth wiring layer 14d connected to the third wiring layer 14c through the third via hole 13z is formed on the third insulating layer 13c. For example, Cu or the like can be used as the fourth wiring layer 14d.
このようにして、支持体11の上面11aに所定のビルドアップ配線層が形成される。本実施の形態では、4層のビルドアップ配線層(第1配線層14a〜第4配線層14d)を形成したが、n層(nは1以上の整数)のビルドアップ配線層を形成してもよい。 In this way, a predetermined build-up wiring layer is formed on the upper surface 11a of the support 11. In the present embodiment, four build-up wiring layers (first wiring layer 14a to fourth wiring layer 14d) are formed. However, an n-layer (n is an integer of 1 or more) build-up wiring layers are formed. Also good.
次いで、図16に示す工程では、第4配線層14dを被覆するように第3絶縁層13c上に、ソルダーレジスト層16を形成する。ソルダーレジスト層16としては、例えば、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。次いで、図17に示す工程では、ソルダーレジスト層16を露光、現像することで開口部16xを形成する。これにより、第4配線層14dは、ソルダーレジスト層16の開口部16x内に露出する。ソルダーレジスト層16の開口部16x内に露出した第4配線層14d上に、例えばNiめっき層とAuめっき層をこの順に積層したNi/Auめっき層等を設けても構わない。ソルダーレジスト層16の開口部16x内に露出した第4配線層14dは、マザーボード等と接続される電極パッドとして機能する。 Next, in a step shown in FIG. 16, a solder resist layer 16 is formed on the third insulating layer 13c so as to cover the fourth wiring layer 14d. As the solder resist layer 16, for example, a photosensitive resin composition containing an epoxy resin, an imide resin, or the like can be used. Next, in the step shown in FIG. 17, the opening 16x is formed by exposing and developing the solder resist layer 16. As a result, the fourth wiring layer 14 d is exposed in the opening 16 x of the solder resist layer 16. On the fourth wiring layer 14d exposed in the opening 16x of the solder resist layer 16, for example, a Ni / Au plating layer in which a Ni plating layer and an Au plating layer are stacked in this order may be provided. The fourth wiring layer 14d exposed in the opening 16x of the solder resist layer 16 functions as an electrode pad connected to a mother board or the like.
次いで、図17に示す支持体11を除去することで、図3に示す本発明の第1の実施の形態に係る配線基板10が製造される。支持体11の除去は、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウエットエッチングにより行うことができる。この際、第1配線層14aは、最表面にめっき層15aが形成されているため、第1配線層14aに対し、支持体11を選択的にエッチングして除去することができる。これにより、第1配線層14aの一部は第1絶縁層13aから露出され、半導体チップ等と接続される電極パッドとして機能する。 Next, by removing the support 11 shown in FIG. 17, the wiring board 10 according to the first embodiment of the present invention shown in FIG. 3 is manufactured. The support 11 can be removed by wet etching using a ferric chloride aqueous solution, a cupric chloride aqueous solution, an ammonium persulfate aqueous solution, or the like. At this time, since the plating layer 15a is formed on the outermost surface of the first wiring layer 14a, the support 11 can be selectively etched and removed with respect to the first wiring layer 14a. Thereby, a part of the first wiring layer 14a is exposed from the first insulating layer 13a and functions as an electrode pad connected to a semiconductor chip or the like.
[めっき層の密着性評価]
続いて、本発明の第1の実施の形態に係る製造方法により製造されためっき層の密着性について評価を行った結果について説明する。始めに評価用のサンプルを作製した。サンプルは、Cu板上にAuめっき層、Pdめっき層、Niめっき層、Cuめっき層を、この順に積層形成することにより作製した。サンプル作製に際し、加熱(180℃×1時間)により、Niめっき層の表面に酸化膜を形成してから、この酸化膜上に、硫酸銅めっき法によりCuめっき層を形成した。すなわち、各サンプルにおいて、Cuめっき層は酸化膜を介してNiめっき層上に積層されている。
[Evaluation of plating layer adhesion]
Then, the result of having evaluated about the adhesiveness of the plating layer manufactured by the manufacturing method which concerns on the 1st Embodiment of this invention is demonstrated. First, a sample for evaluation was prepared. The sample was produced by laminating an Au plating layer, a Pd plating layer, a Ni plating layer, and a Cu plating layer in this order on a Cu plate. In preparing the sample, an oxide film was formed on the surface of the Ni plating layer by heating (180 ° C. × 1 hour), and then a Cu plating layer was formed on the oxide film by a copper sulfate plating method. That is, in each sample, the Cu plating layer is laminated on the Ni plating layer via the oxide film.
サンプルは1〜4の4種類作製し、サンプル1及び2は従来の製造方法により作製し、サンプル3及び4は本発明の第1の実施の形態に係る配線基板の製造方法により作製した。又、サンプル1〜4の各サンプルは3個ずつ作製した(A、B、Cとする)。 Four types of samples 1 to 4 were produced, samples 1 and 2 were produced by a conventional manufacturing method, and samples 3 and 4 were produced by the method for manufacturing a wiring board according to the first embodiment of the present invention. Three samples 1 to 4 were prepared (referred to as A, B, and C).
サンプル1及び2を構成するCu板は、前述の「背景技術」におけるCu等の導電体からなる支持体に対応する。サンプル1及び2を構成するAuめっき層及びPdめっき層(AuとPdの積層体)は、めっき層150aに対応する。サンプル1及び2を構成するNiめっき層は、めっき層150bに対応する。サンプル1及び2を構成するCuめっき層は、めっき層150cに対応する。 The Cu plates constituting the samples 1 and 2 correspond to the support made of a conductor such as Cu in the above-mentioned “background art”. The Au plating layer and the Pd plating layer (a laminate of Au and Pd) constituting the samples 1 and 2 correspond to the plating layer 150a. The Ni plating layer constituting Samples 1 and 2 corresponds to the plating layer 150b. The Cu plating layer constituting Samples 1 and 2 corresponds to the plating layer 150c.
サンプル3及び4を構成するCu板は、前述の「本発明の第1の実施の形態に係る配線基板の構造」における支持体11に対応する。サンプル3及び4を構成するAuめっき層及びPdめっき層(AuとPdの積層体)は、めっき層15aに対応する。サンプル3及び4を構成するNiめっき層は、めっき層15bに対応する。サンプル3及び4を構成するCuめっき層は、めっき層15cに対応する。 The Cu plates constituting the samples 3 and 4 correspond to the support 11 in the “structure of the wiring board according to the first embodiment of the present invention” described above. The Au plating layer and the Pd plating layer (a laminate of Au and Pd) constituting the samples 3 and 4 correspond to the plating layer 15a. The Ni plating layers constituting Samples 3 and 4 correspond to the plating layer 15b. The Cu plating layer constituting Samples 3 and 4 corresponds to the plating layer 15c.
各サンプルにおける各めっき層の厚さは表1に示すとおりとした。又、各サンプルにおけるNiめっき液の組成及び電流密度は表2に示すとおりとした。 The thickness of each plating layer in each sample was as shown in Table 1. The composition and current density of the Ni plating solution in each sample were as shown in Table 2.
本実験結果では、Niめっき層の表面粗さRa>100[nm]とすることにより、Niめっき層とNiめっき層上に酸化膜を介して積層されているCuめっき層との間に良好な密着性が得られた。これは、Niめっき層の表面に形成された微細な凹凸形状がある程度大きくなると、Niめっき層上に酸化膜を介して積層されているCuめっき層との間に所謂アンカー効果が発生するためと考えられる。 In this experimental result, by setting the surface roughness Ra> 100 [nm] of the Ni plating layer, it is good between the Ni plating layer and the Cu plating layer laminated on the Ni plating layer via the oxide film. Adhesion was obtained. This is because when the fine unevenness formed on the surface of the Ni plating layer is increased to some extent, a so-called anchor effect occurs between the Ni plating layer and the Cu plating layer laminated via an oxide film. Conceivable.
本発明の第1の実施の形態に係る配線基板によれば、Ni等の酸化しやすく、表面に不導体膜(酸化膜17等)を形成しやすい材料から構成されているめっき層15bの上面15b1を粗面化し、微細な凹凸形状を形成することにより、酸化膜17の表面も粗面化され微細な凹凸形状が形成される。これにより、めっき層15bと、酸化膜17を介して積層されるめっき層15cとの間には、所謂アンカー効果が発生する。その結果、めっき層15bが酸化膜17を形成しやすい材料から構成されている場合にも、めっき層15bと、酸化膜17を介して積層されるめっき層15cとの密着性を確保することが可能となり、めっき層15cの剥離を防止することができる。 According to the wiring board according to the first embodiment of the present invention, the upper surface of the plating layer 15b made of a material that easily oxidizes Ni or the like and easily forms a nonconductive film (such as the oxide film 17) on the surface. the 15b 1 roughened by forming fine irregularities, the surface of the oxide film 17 is also fine irregularities is roughened is formed. As a result, a so-called anchor effect occurs between the plating layer 15 b and the plating layer 15 c laminated via the oxide film 17. As a result, even when the plating layer 15 b is made of a material that can easily form the oxide film 17, it is possible to ensure adhesion between the plating layer 15 b and the plating layer 15 c laminated via the oxide film 17. It becomes possible, and peeling of the plating layer 15c can be prevented.
〈第2の実施の形態〉
[本発明の第2の実施の形態に係る半導体パッケージの構造]
第2の実施の形態では、本発明をビルドアップ配線層を有する配線基板を備えた半導体パッケージに適用する例を示す。図20は、本発明の第2の実施の形態に係る半導体パッケージを例示する断面図である。図20において、図3と同一部品については、同一符号を付し、その説明は省略する場合がある。図20を参照するに、半導体パッケージ20は、図3に示す配線基板10と、半導体チップ21と、アンダーフィル樹脂22とを有する。配線基板10の第1配線層14aを構成するめっき層15a上には、はんだペースト塗布等によりプレソルダ23が形成されている。めっき層15aとプレソルダ23とは、電気的に接続されている。
<Second Embodiment>
[Structure of Semiconductor Package According to Second Embodiment of the Present Invention]
In the second embodiment, an example in which the present invention is applied to a semiconductor package provided with a wiring board having a build-up wiring layer will be described. FIG. 20 is a cross-sectional view illustrating a semiconductor package according to the second embodiment of the invention. 20, parts that are the same as the parts shown in FIG. 3 are given the same reference numerals, and explanation thereof is omitted. Referring to FIG. 20, the semiconductor package 20 includes the wiring substrate 10 shown in FIG. 3, a semiconductor chip 21, and an underfill resin 22. A pre-solder 23 is formed on the plating layer 15a constituting the first wiring layer 14a of the wiring board 10 by solder paste application or the like. The plating layer 15a and the pre-solder 23 are electrically connected.
半導体チップ21は、シリコン等からなる薄板化された半導体基板(図示せず)上に半導体集積回路(図示せず)や電極パッド(図示せず)が形成され、電極パッド(図示せず)上に接続端子21aが形成されたものである。半導体チップ21の接続端子21aは、プレソルダ23と電気的に接続されている。接続端子21aとしては、はんだボール、Auバンプ、導電性ペースト等を用いることができる。接続端子21aとして、はんだボールを用いた場合には、接続端子21aの材料として、例えば、Pbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。 The semiconductor chip 21 includes a semiconductor integrated circuit (not shown) and an electrode pad (not shown) formed on a thinned semiconductor substrate (not shown) made of silicon or the like, and an electrode pad (not shown). The connection terminal 21a is formed in the above. The connection terminal 21 a of the semiconductor chip 21 is electrically connected to the pre-solder 23. As the connection terminal 21a, a solder ball, Au bump, conductive paste, or the like can be used. When a solder ball is used as the connection terminal 21a, for example, an alloy containing Pb, an alloy of Sn and Cu, an alloy of Sn and Ag, an alloy of Sn, Ag, and Cu, or the like is used as the material of the connection terminal 21a. be able to.
半導体チップ21と第1絶縁層13aとの間にはアンダーフィル樹脂22が充填されている。なお、半導体チップ21の接続端子21aが、はんだから構成されている場合には、半導体チップ21の実装時に、接続端子21a及びプレソルダ23は溶融し合金となり、一つのバンプが形成される。 An underfill resin 22 is filled between the semiconductor chip 21 and the first insulating layer 13a. If the connection terminal 21a of the semiconductor chip 21 is made of solder, the connection terminal 21a and the pre-solder 23 are melted and become an alloy when the semiconductor chip 21 is mounted, and one bump is formed.
[本発明の第2の実施の形態に係る半導体パッケージの製造方法]
続いて、本発明の第2の実施の形態に係る半導体パッケージの製造方法について説明する。図21〜図22は、本発明の第2の実施の形態に係る半導体パッケージの製造工程を例示する図である。図21〜図22において、図20に示す半導体パッケージ20と同一構成部分には同一符号を付し、その説明を省略する場合がある。図21〜図22を参照しながら、本発明の第2の実施の形態に係る半導体パッケージ20の製造方法について説明する。
[Method for Manufacturing Semiconductor Package According to Second Embodiment of the Present Invention]
Then, the manufacturing method of the semiconductor package concerning the 2nd Embodiment of this invention is demonstrated. 21 to 22 are diagrams illustrating the manufacturing process of the semiconductor package according to the second embodiment of the invention. 21 to 22, the same components as those of the semiconductor package 20 shown in FIG. 20 are denoted by the same reference numerals, and the description thereof may be omitted. A method for manufacturing the semiconductor package 20 according to the second embodiment of the present invention will be described with reference to FIGS.
始めに、図21に示す工程では、図3に示す配線基板10を用意し、第1配線層14aを構成するめっき層15a上に、プレソルダ23を形成する。プレソルダ23は、めっき層15aに、はんだペーストを塗布しリフロー処理することにより得られる。又、めっき層15aに、はんだボールを実装しても構わない。次いで、図22に示す工程では、半導体チップ21の接続端子21aと配線基板10のめっき層15a上に形成されたプレソルダ23とを電気的に接続する。 First, in the step shown in FIG. 21, the wiring board 10 shown in FIG. 3 is prepared, and the pre-solder 23 is formed on the plating layer 15a constituting the first wiring layer 14a. The pre-solder 23 is obtained by applying a solder paste to the plating layer 15a and performing a reflow process. Further, solder balls may be mounted on the plating layer 15a. Next, in the step shown in FIG. 22, the connection terminals 21 a of the semiconductor chip 21 and the pre-solder 23 formed on the plating layer 15 a of the wiring substrate 10 are electrically connected.
半導体チップ21の接続端子21aと配線基板10のめっき層15a上に形成されたプレソルダ23との電気的な接続は、例えば、230℃に加熱し、はんだを融解させることにより行う。なお、半導体チップ21の接続端子21aが、はんだから構成されている場合には、接続端子21a及びプレソルダ23は溶融し合金となり、一つのバンプが形成される。次いで、半導体チップ21と第1絶縁層13aとの間にアンダーフィル樹脂22を充填することにより、図20に示す半導体パッケージ20が完成する。 The electrical connection between the connection terminal 21a of the semiconductor chip 21 and the pre-solder 23 formed on the plating layer 15a of the wiring substrate 10 is performed, for example, by heating to 230 ° C. and melting the solder. In addition, when the connection terminal 21a of the semiconductor chip 21 is made of solder, the connection terminal 21a and the pre-solder 23 are melted to become an alloy, and one bump is formed. Next, an underfill resin 22 is filled between the semiconductor chip 21 and the first insulating layer 13a, thereby completing the semiconductor package 20 shown in FIG.
本発明の第2の実施の形態に係る半導体パッケージ20によれば、本発明の第1の実施の形態に係る配線基板10を用いて半導体パッケージを構成するため、本発明の第1の実施の形態と同様の効果を奏する。 According to the semiconductor package 20 according to the second embodiment of the present invention, since the semiconductor package is configured using the wiring substrate 10 according to the first embodiment of the present invention, the first embodiment of the present invention. There is an effect similar to the form.
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。 The preferred embodiment of the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiment, and various modifications can be made to the above-described embodiment without departing from the scope of the present invention. And substitutions can be added.
例えば、第2の実施の形態では、半導体チップ21を、めっき層15aが露出されている面に実装する例を示したが、半導体チップ21は、ソルダーレジスト層16が形成されている面の第4配線層14dに実装しても構わない。その場合には、第1配線層14aを構成するめっき層15aは、マザーボード等と電気的に接続される。 For example, in the second embodiment, the semiconductor chip 21 is mounted on the surface where the plating layer 15a is exposed. However, the semiconductor chip 21 has a first surface on which the solder resist layer 16 is formed. It may be mounted on the four wiring layers 14d. In that case, the plating layer 15a constituting the first wiring layer 14a is electrically connected to a mother board or the like.
10 配線基板
11 支持体
11a 支持体11の上面
12 レジスト膜
12x,16x 開口部
13a 第1絶縁層
13b 第2絶縁層
13c 第3絶縁層
13x 第1ビアホール
13y 第2ビアホール
13z 第3ビアホール
14a 第1配線層
14b 第2配線層
14c 第3配線層
14d 第4配線層
15a,15b,15c めっき層
15b1 めっき層15bの上面
16 ソルダーレジスト層
17 酸化膜
20 半導体パッケージ
21 半導体チップ
21a 接続端子
22 アンダーフィル樹脂
23 プレソルダ
DESCRIPTION OF SYMBOLS 10 Wiring board 11 Support body 11a Upper surface of support body 11 Resist film 12x, 16x Opening part 13a 1st insulating layer 13b 2nd insulating layer 13c 3rd insulating layer 13x 1st via hole 13y 2nd via hole 13z 3rd via hole 14a 1st Wiring layer 14b Second wiring layer 14c Third wiring layer 14d Fourth wiring layer 15a, 15b, 15c Plating layer 15b Upper surface of one plating layer 15b 16 Solder resist layer 17 Oxide film 20 Semiconductor package 21 Semiconductor chip 21a Connection terminal 22 Underfill Resin 23 Presolder
Claims (10)
前記絶縁層内に設けられたパッドと、を有し、
前記パッドの表面は配線基板表面となる前記絶縁層の表面から露出し、前記パッドの側面及び裏面は前記絶縁層に被覆され、
前記パッドは、前記絶縁層の表面から露出する第1めっき層と、前記第1めっき層に積層された第2めっき層と、前記第2めっき層に積層された第3めっき層と、を含む複数のめっき層が積層されてなり、
前記第2めっき層の前記第3めっき層が積層される面が粗化面であり、
前記絶縁層には前記第3めっき層の裏面を露出するビアホールが設けられ、
前記絶縁層の表面と反対側の面に、前記ビアホールを介して前記第3めっき層の裏面に接続する配線層が設けられ、
前記粗化面は、前記粗化面上に積層される前記第3めっき層のみと接していることを特徴とする配線基板。 An insulating layer;
A pad provided in the insulating layer,
The surface of the pad is exposed from the surface of the insulating layer to be a wiring board surface, and the side and back surfaces of the pad are covered with the insulating layer
The pad includes a first plating layer exposed from the surface of the insulating layer, a second plating layer stacked on the first plating layer, and a third plating layer stacked on the second plating layer. A plurality of plating layers are laminated,
The surface of the second plating layer on which the third plating layer is laminated is a roughened surface,
The insulating layer is provided with a via hole exposing the back surface of the third plating layer ,
A wiring layer connected to the back surface of the third plating layer via the via hole is provided on the surface opposite to the surface of the insulating layer,
The roughened surface is in contact with only the third plating layer laminated on the roughened surface.
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