JP5222487B2

JP5222487B2 - Method for manufacturing semiconductor device

Info

Publication number: JP5222487B2
Application number: JP2007107696A
Authority: JP
Inventors: 純矢丸山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-04-17
Filing date: 2007-04-17
Publication date: 2013-06-26
Anticipated expiration: 2027-04-17
Also published as: JP2008270306A

Description

本発明は、半導体装置及びその作製方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

集積回路のトランジスタの加工技術の微細化が進み、微細化を達成することで集積回路の高集積化、高性能化がなされている。微細化されたトランジスタには、サイドウォールと呼ばれるゲート電極側壁に形成される絶縁材料が、層間絶縁材料とは別に形成されている場合がある。 With the progress of miniaturization of processing technology for transistors of integrated circuits, the achievement of miniaturization has led to higher integration and higher performance of integrated circuits. In a miniaturized transistor, an insulating material formed on a side wall of a gate electrode called a sidewall may be formed separately from an interlayer insulating material.

このサイドウォールが形成されるため、トランジスタにソース領域及びドレイン領域中にシリサイド形成した後のリーク電流の抑制が可能となる。またサイドウォールをマスクとして、トランジスタにソース領域及びドレイン領域とは別の低濃度不純物領域（ＬＤＤ領域）を形成することが可能となる（特許文献１参照）。 Since this sidewall is formed, leakage current after silicide is formed in the source region and the drain region of the transistor can be suppressed. Further, a low concentration impurity region (LDD region) different from the source region and the drain region can be formed in the transistor using the sidewall as a mask (see Patent Document 1).

これにより、トランジスタの高性能化、高耐性化、短チャネル効果対策などが可能となっている。
特開２００７−５９０４４号公報 This makes it possible to improve the performance and durability of the transistor and to take measures against the short channel effect.
JP 2007-59044 A

サイドウォールを形成するには、ゲート電極形成後にサイドウォールの材料となる絶縁膜を形成し、その後絶縁膜をエッチングする工程が必要となる。 In order to form the sidewall, a process of forming an insulating film as a material of the sidewall after forming the gate electrode and then etching the insulating film is necessary.

サイドウォール作製工程が必要であると、作製にかかる時間も増え、作製コストも増大してしまう。従って、このサイドウォール作製工程を省略することができれば、半導体装置の作製工程短縮が可能となる。 If the side wall manufacturing process is necessary, the time required for manufacturing increases and the manufacturing cost also increases. Therefore, if this sidewall manufacturing process can be omitted, the manufacturing process of the semiconductor device can be shortened.

本発明では、サイドウォールを形成しなくても、低濃度不純物領域（ＬＤＤ領域）を形成することができ、またリーク電流の抑制が可能となる。 In the present invention, a low concentration impurity region (LDD region) can be formed without forming a sidewall, and leakage current can be suppressed.

本発明は、以下の半導体装置の作製方法に関するものである。 The present invention relates to the following method for manufacturing a semiconductor device.

絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って導電膜、前記導電膜の一部の上にマスクを形成し、前記マスクを用いて、前記導電膜をエッチングして第１のゲート電極を形成し、前記第１のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第１のゲート電極と同じ幅のゲート絶縁膜を形成し、前記第１のゲート電極をマスクとして、前記島状半導体膜に一導電性を付与する不純物元素を第１の濃度で添加し、前記島状半導体膜、前記ゲート絶縁膜、前記第１のゲート電極、前記マスクを覆って、金属膜を形成し、加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、前記金属膜の未反応領域を除去後、前記マスク用いて、前記第１のゲート電極をエッチングし、前記第１のゲート電極より幅の小さい第２のゲート電極を形成し、前記マスクを除去後、前記ゲート絶縁膜及び前記第２のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、前記島状半導体膜中の前記ゲート絶縁膜と重なる領域に第１の低濃度不純物領域及び第２の低濃度不純物領域、前記第１及び第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法に関するものである。 On the insulating surface, an island-shaped semiconductor film, an insulating film covering the island-shaped semiconductor film, a conductive film covering the insulating film, a mask formed on a part of the conductive film, and using the mask, The conductive film is etched to form a first gate electrode, and the insulating film is etched using the first gate electrode as a mask to form a gate insulating film having the same width as the first gate electrode. Then, using the first gate electrode as a mask, an impurity element imparting one conductivity to the island-shaped semiconductor film is added at a first concentration, and the island-shaped semiconductor film, the gate insulating film, and the first gate are added. A metal film is formed to cover the electrode and the mask, and the metal film is reacted with a region of the island-shaped semiconductor film that is not covered with the gate insulating film by heat treatment. A silicide region is formed, and the metal film is not bent After removing the region, the first gate electrode is etched using the mask to form a second gate electrode having a smaller width than the first gate electrode. After removing the mask, the gate insulating film and Using the second gate electrode as a mask, an impurity element imparting the one conductivity is added to the island-shaped semiconductor at a second concentration lower than the first concentration, and the island-shaped semiconductor film has the second conductivity. A semiconductor device comprising: a first low-concentration impurity region, a second low-concentration impurity region, and a channel formation region formed between the first and second low-concentration impurity regions in a region overlapping with the gate insulating film It is related with the preparation method of this.

絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って第１の導電膜、前記第１の導電膜を覆って第２の導電膜、前記第２の導電膜の一部の上に第１のマスクを形成し、前記第１のマスクを用いて、前記第２の導電膜をエッチングして第１のゲート電極を形成し、前記第１のゲート電極をマスクとして、前記第１の導電膜をエッチングして第２のゲート電極を形成し、前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記島状半導体膜に、一導電性を付与する不純物元素を第１の濃度で添加し、前記第１のマスク及び前記第１のゲート電極をエッチングして、前記第１のマスクより幅の小さい第２のマスク、及び、前記第１のゲート電極より幅の小さい第３のゲート電極を形成し、前記第２のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第２のゲート電極と同じ幅のゲート絶縁膜を形成し、前記第２のマスクを除去して、前記第２のゲート電極を露出させ、前記島状半導体膜、前記ゲート絶縁膜、前記第２のゲート電極、前記第３のゲート電極を覆って、金属膜を形成し、加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、前記金属膜の未反応領域を除去後、前記第３のゲート電極をマスクとして、前記第２のゲート電極をエッチングして、前記第３のゲート電極と同じ幅を有する第４のゲート電極を形成し、前記ゲート絶縁膜、前記第３のゲート電極、及び、前記第４のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、前記島状半導体膜中の前記ゲート絶縁膜と重なる領域に第１の低濃度不純物領域及び第２の低濃度不純物領域、前記第１及び第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法に関するものである。 On an insulating surface, an island-shaped semiconductor film, an insulating film covering the island-shaped semiconductor film, a first conductive film covering the insulating film, a second conductive film covering the first conductive film, the first A first mask is formed over part of the second conductive film, and the first conductive film is etched using the first mask to form a first gate electrode, and the first gate electrode is formed. Using the gate electrode as a mask, the first conductive film is etched to form a second gate electrode, and the first gate electrode and the second gate electrode are used as a mask on the island-shaped semiconductor film. An impurity element imparting conductivity is added at a first concentration, the first mask and the first gate electrode are etched, a second mask having a smaller width than the first mask, and Forming a third gate electrode having a width smaller than that of the first gate electrode; Using the gate electrode as a mask, the insulating film is etched to form a gate insulating film having the same width as the second gate electrode, and the second mask is removed to expose the second gate electrode. A metal film is formed so as to cover the island-shaped semiconductor film, the gate insulating film, the second gate electrode, and the third gate electrode, and the gate insulation of the island-shaped semiconductor film is formed by heat treatment. A region not covered with the film is reacted with the metal film, a silicide region is formed in the island-like semiconductor film, an unreacted region of the metal film is removed, and then the third gate electrode is used as a mask. The second gate electrode is etched to form a fourth gate electrode having the same width as the third gate electrode, and the gate insulating film, the third gate electrode, and the fourth gate electrode The island as a mask An impurity element imparting one conductivity is added to the semiconductor at a second concentration lower than the first concentration, and a first low-concentration impurity is added to a region overlapping the gate insulating film in the island-shaped semiconductor film. The present invention relates to a method for manufacturing a semiconductor device, wherein a channel formation region is formed between a region, a second low concentration impurity region, and the first and second low concentration impurity regions.

本発明において、前記島状半導体膜中の前記シリサイド領域の下の領域に、高濃度不純物領域を形成する。 In the present invention, a high concentration impurity region is formed in a region under the silicide region in the island-like semiconductor film.

本発明において、前記金属膜は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、もしくはこれら元素のうち少なくとも２種類を含む合金でなる材料を有する。 In the present invention, the metal film has a material made of nickel (Ni), titanium (Ti), cobalt (Co), platinum (Pt), or an alloy containing at least two of these elements.

本発明により、サイドウォールを形成せず、ゲート絶縁膜をサイドウォールの代わりに用いることで、半導体装置の作製工程を少なくすることができ、作製コスト及び作製にかかる時間を抑制することができる。 According to the present invention, by using a gate insulating film instead of a sidewall without forming a sidewall, the number of manufacturing steps of a semiconductor device can be reduced, and manufacturing cost and time required for manufacturing can be suppressed.

［実施の形態１］
本実施の形態を、図３（Ａ）〜図３（Ｈ）、図４（Ａ）〜図４（Ｄ）を用いて以下に説明する。 [Embodiment 1]
This embodiment mode will be described below with reference to FIGS. 3A to 3H and FIGS. 4A to 4D.

まず、基板１０１上に下地絶縁膜１０２を１００〜３００ｎｍ形成する。基板１０１としてはガラス基板、石英基板、プラスティック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。 First, the base insulating film 102 is formed with a thickness of 100 to 300 nm on the substrate 101. As the substrate 101, a glass substrate, a quartz substrate, a plastic substrate, an insulating substrate such as a ceramic substrate, a metal substrate, a semiconductor substrate, or the like can be used.

下地絶縁膜１０２は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造を用いることができる。特に、基板からの汚染が懸念される場合には、下地絶縁膜１０２を形成するのが好ましい。なお、基板１０１からの汚染が懸念されない場合や、下地絶縁膜１０２を形成する必要がない場合は、下地絶縁膜１０２を形成しなくてもよく、基板１０１の絶縁表面上に後述する半導体膜を形成する。 The base insulating film 102 is formed using oxygen or nitrogen such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxide containing nitrogen (SiOxNy) (x> y), silicon nitride containing oxygen (SiNxOy) (x> y), or the like. A single-layer structure of an insulating film having a structure or a stacked structure thereof can be used. In particular, when there is a concern about contamination from the substrate, the base insulating film 102 is preferably formed. Note that when there is no concern about contamination from the substrate 101 or when the base insulating film 102 does not need to be formed, the base insulating film 102 is not necessarily formed, and a semiconductor film described later is formed on the insulating surface of the substrate 101. Form.

続いて、半導体膜を１０〜１００ｎｍ形成する。半導体膜の材料は薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ（ＴＦＴ））に求められる特性に応じて選択することができ、珪素（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化珪素（ＳｉＣ）のいずれでも良い。半導体膜としては、非晶質半導体膜または微結晶半導体膜を形成し、エキシマレーザ等を用いたレーザ結晶化法により結晶化した結晶性半導体膜を用いるのが好ましい。微結晶半導体膜は、ＳｉＨ_４等の珪化物をグロー放電分解することにより得ることができる。珪化物を水素又はフッ素の希ガス元素とで希釈して用いることにより、微結晶半導体膜の形成を容易なものとすることができる。 Subsequently, a semiconductor film is formed to 10 to 100 nm. The material of the semiconductor film can be selected in accordance with characteristics required for a thin film transistor (TFT), and may be any of silicon (Si), silicon germanium (SiGe), and silicon carbide (SiC). As the semiconductor film, an amorphous semiconductor film or a microcrystalline semiconductor film is preferably used, and a crystalline semiconductor film crystallized by a laser crystallization method using an excimer laser or the like is preferably used. The microcrystalline semiconductor film can be obtained by glow discharge decomposition of a silicide such as SiH ₄ . By using the silicide diluted with a rare gas element such as hydrogen or fluorine, the microcrystalline semiconductor film can be easily formed.

また、結晶化技術としてはハロゲンランプを用いたラピッドサーマルアニール法（ＲＴＡ法）や、加熱炉を使用して結晶化する技術を適用することも可能である。さらに、非晶質半導体膜にニッケル等の金属元素を添加し、添加された金属を結晶核として固相成長させる方法を用いても良い。 Further, as a crystallization technique, a rapid thermal annealing method (RTA method) using a halogen lamp or a technique for crystallization using a heating furnace can be applied. Further, a method may be used in which a metal element such as nickel is added to the amorphous semiconductor film and solid phase growth is performed using the added metal as a crystal nucleus.

次に半導体膜をフォトリソ技術を用いてエッチングにより加工し、島状半導体膜１０３を形成する。島状半導体膜１０３を覆うように、ゲート絶縁膜の材料となる絶縁膜１０４を１〜２００ｎｍ、好ましくは５〜５０ｎｍ形成する。 Next, the semiconductor film is processed by etching using a photolithography technique to form an island-shaped semiconductor film 103. An insulating film 104 serving as a material for the gate insulating film is formed to have a thickness of 1 to 200 nm, preferably 5 to 50 nm so as to cover the island-shaped semiconductor film 103.

絶縁膜１０４としてはＣＶＤ法やスパッタ法により、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜などのいずれか１つの単層構造、あるいはこれらの膜を適宜組み合わせて積層構造としてもよい。本実施形態では、絶縁膜１０４は、酸素を含む窒化珪素膜及び窒素を含む酸化珪素膜の積層構造とする。 As the insulating film 104, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxide containing nitrogen (SiOxNy) (x> y) film, a silicon nitride containing oxygen (SiNxOy) (SiNxOy) (by a CVD method or a sputtering method) x> y) Any one single layer structure such as a film, or a combination of these films may be used as a laminated structure. In this embodiment, the insulating film 104 has a stacked structure of a silicon nitride film containing oxygen and a silicon oxide film containing nitrogen.

続いて、絶縁膜１０４上にゲート電極の材料膜となる導電膜１０６を形成する。導電膜１０６としては、例えば、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等を用いることができる。 Subsequently, a conductive film 106 serving as a material film for the gate electrode is formed over the insulating film 104. As the conductive film 106, for example, chromium (Cr), tantalum (Ta), tungsten (W), titanium (Ti), aluminum (Al), or the like can be used.

続いて、導電膜１０６上に絶縁膜、例えば無機絶縁膜、より具体的には酸化珪素膜を形成し、エッチングしてマスク１０７を形成する（図３（Ａ）参照）。 Subsequently, an insulating film such as an inorganic insulating film, more specifically a silicon oxide film, is formed over the conductive film 106 and etched to form a mask 107 (see FIG. 3A).

続いて、マスク１０７をマスクとしてエッチングを行い、ゲート電極１０８を形成する（図３（Ｂ）参照）。 Subsequently, etching is performed using the mask 107 as a mask to form the gate electrode 108 (see FIG. 3B).

ゲート電極１０８を形成するエッチングは、ドライエッチングで行うことができ、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。 The etching for forming the gate electrode 108 can be performed by dry etching, and can be performed by using an ICP (Inductively Coupled Plasma) etching method.

続いて、ゲート電極１０８をマスクとして、絶縁膜１０４をエッチングしてゲート絶縁膜１０５を形成する。絶縁膜１０４のエッチング条件では、塩素ガス系もしくはフッ素ガス系の単一ガスもしくは混合ガス系にてエッチングを行えば良い。絶縁膜１０４のエッチングでは、ゲート電極１０８をマスクとして絶縁膜１０４をエッチングすることで、ゲート絶縁膜１０５を形成する。そのためゲート絶縁膜１０５とゲート電極１０８の幅は同じとなる。このとき島状半導体膜１０３のうち、ゲート絶縁膜１０５に覆われていない領域は露出される。 Subsequently, the insulating film 104 is etched using the gate electrode 108 as a mask to form the gate insulating film 105. The insulating film 104 may be etched using a chlorine gas or fluorine gas single gas or a mixed gas system. In the etching of the insulating film 104, the gate insulating film 105 is formed by etching the insulating film 104 using the gate electrode 108 as a mask. Therefore, the widths of the gate insulating film 105 and the gate electrode 108 are the same. At this time, a region of the island-like semiconductor film 103 that is not covered with the gate insulating film 105 is exposed.

また、マスク１０７及びゲート電極１０８をマスクとして、島状半導体膜１０３に一導電性を付与する不純物元素１５６を第１の濃度で添加して、島状半導体膜１０３中に不純物領域１５３（１５３ａ及び１５３ｂ）を形成する（図３（Ｃ）参照）。なお不純物元素１５６の添加は、ゲート電極１０８を形成後で絶縁膜１０４をエッチングする前（図３（Ｂ）の工程）に行ってもよい。さらに、島状半導体膜１０３に不純物元素１５６を第１の濃度で添加する工程は、図３（Ｅ）及び図３（Ｇ）に示す金属膜１４１を成膜した後、加熱処理によってシリサイド領域１４２を形成した後、図３（Ｆ）及び図３（Ｈ）に示すゲート電極１０８をエッチングしてゲート電極１４３を形成した後に行ってもよい。 Further, using the mask 107 and the gate electrode 108 as masks, an impurity element 156 that imparts one conductivity to the island-shaped semiconductor film 103 is added at a first concentration, so that the impurity regions 153 (153a and 153a and 153a and 153b) (see FIG. 3C). Note that the impurity element 156 may be added after the gate electrode 108 is formed and before the insulating film 104 is etched (step in FIG. 3B). Further, in the step of adding the impurity element 156 to the island-shaped semiconductor film 103 at the first concentration, after the metal film 141 illustrated in FIGS. 3E and 3G is formed, the silicide region 142 is subjected to heat treatment. May be performed after the gate electrode shown in FIGS. 3F and 3H is etched to form the gate electrode 143.

次に、島状半導体膜１０３の露出した領域の表面に形成された自然酸化膜を除去し、その後金属膜１４１を成膜する（図３（Ｄ）参照）。金属膜１４１は島状半導体膜１０３と反応してシリサイドを形成する材料でなる。金属膜１４１としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、もしくはこれら元素のうち少なくとも２種類を含む合金を有する材料を用いればよい。 Next, the natural oxide film formed on the surface of the exposed region of the island-shaped semiconductor film 103 is removed, and then a metal film 141 is formed (see FIG. 3D). The metal film 141 is made of a material that reacts with the island-shaped semiconductor film 103 to form silicide. As the metal film 141, for example, a material having nickel (Ni), titanium (Ti), cobalt (Co), platinum (Pt), or an alloy containing at least two of these elements may be used.

金属膜１４１を成膜した後、加熱処理によってシリサイド領域１４２（１４２ａ及び１４２ｂ）を形成する。加熱処理はＲＴＡやファーネスアニール等を用いることができる。このとき、金属膜１４１の膜厚、加熱温度、加熱時間を制御することにより、図３（Ｅ）または図３（Ｇ）のどちらかの構成となる。図３（Ｅ）は、シリサイド領域１４２ａ及び１４２ｂが、島状半導体膜１０３の露出した領域の表層に形成されているが、図３（Ｇ）では、シリサイド領域１４２ａ及び１４２ｂが、島状半導体膜１０３の深さ方向において、島状半導体膜１０３の露出した領域の、底面にまで形成されている。例えば、金属膜１４１が島状半導体膜１０３の膜厚の半分以上の膜厚となるように成膜するとか、加熱温度をより高温にするとか、加熱時間をより長くするという手法により、図３（Ｇ）の構成を得ることができる。 After the metal film 141 is formed, silicide regions 142 (142a and 142b) are formed by heat treatment. As the heat treatment, RTA, furnace annealing, or the like can be used. At this time, by controlling the film thickness, the heating temperature, and the heating time of the metal film 141, the structure shown in FIG. 3E, the silicide regions 142a and 142b are formed in the surface layer of the exposed region of the island-shaped semiconductor film 103. In FIG. 3G, the silicide regions 142a and 142b are formed of the island-shaped semiconductor film. In the depth direction of 103, it is formed up to the bottom of the exposed region of the island-like semiconductor film 103. For example, the metal film 141 is formed so as to have a film thickness that is more than half the film thickness of the island-shaped semiconductor film 103, the heating temperature is set higher, or the heating time is lengthened. The configuration (G) can be obtained.

次に未反応の金属膜１４１を除去する（図３（Ｅ）及び図３（Ｇ）参照）。除去するに用いるエッチャントは溶液を用いれば良い。 Next, the unreacted metal film 141 is removed (see FIGS. 3E and 3G). An etchant used for removal may be a solution.

次いで、マスク１０７をマスクとして、ゲート電極１０８をエッチングする。この時、ゲート電極１０８はゲート電極１４３に形成される（図３（Ｆ）または図３（Ｈ）参照）。ゲート電極１４３の幅は、ゲート絶縁膜１０５の幅よりも短くなるように形成する。これによりゲート絶縁膜１０５の一部の領域が露出される。 Next, the gate electrode 108 is etched using the mask 107 as a mask. At this time, the gate electrode 108 is formed over the gate electrode 143 (see FIG. 3F or FIG. 3H). The width of the gate electrode 143 is formed so as to be shorter than the width of the gate insulating film 105. As a result, a partial region of the gate insulating film 105 is exposed.

ゲート電極１４３形成後、マスク１０７は除去される。 After the gate electrode 143 is formed, the mask 107 is removed.

次に、島状半導体膜１０３に一導電性を付与する不純物元素１４８を第１の濃度より小さい第２の濃度で添加する（図４（Ａ）または図４（Ｃ））。不純物元素１４８は、不純物元素１５６と同じ導電型を付与する不純物元素であるが、不純物元素１４８と不純物元素１５６は同じ元素であっても違う元素であってもよい。ゲート電極１４３をマスクとして、ゲート絶縁膜１０５を通過させて島状半導体膜１０３に不純物元素１４８を添加し、島状半導体膜１０３中のゲート絶縁膜１０５と重なる領域に、低濃度不純物領域（ＬＤＤ領域ともいう）１４９（１４９ａ及び１４９ｂ）を形成する。
また島状半導体膜１０３のゲート絶縁膜１０５と重なっていない領域に、ソース領域及びドレイン領域である高濃度不純物領域１５０（１５０ａ及び１５０ｂ）が形成される。 Next, an impurity element 148 imparting one conductivity is added to the island-shaped semiconductor film 103 at a second concentration lower than the first concentration (FIG. 4A or FIG. 4C). The impurity element 148 is an impurity element imparting the same conductivity type as the impurity element 156, but the impurity element 148 and the impurity element 156 may be the same element or different elements. Using the gate electrode 143 as a mask, an impurity element 148 is added to the island-shaped semiconductor film 103 through the gate insulating film 105, and a low-concentration impurity region (LDD) is formed in a region overlapping the gate insulating film 105 in the island-shaped semiconductor film 103. 149 (149a and 149b) are formed.
Further, high-concentration impurity regions 150 (150a and 150b) which are a source region and a drain region are formed in a region of the island-shaped semiconductor film 103 which does not overlap with the gate insulating film 105.

また低濃度不純物領域１４９ａ及び１４９ｂの間に、チャネル形成領域１５５も形成される。低濃度不純物領域１４９ａ及び１４９ｂの元素濃度は１×１０^１６〜１×１０^２０ａｔｏｍｓ／ｃｍ^３（好ましくは１×１０^１６〜５×１０^１８ａｔｏｍｓ／ｃｍ^３）とする。不純物元素１４８の添加法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。 A channel formation region 155 is also formed between the low concentration impurity regions 149a and 149b. The element concentration of the low-concentration impurity regions 149a and 149b is 1 × 10 ¹⁶ to 1 × 10 ²⁰ atoms / cm ³ (preferably 1 × 10 ^{16 to} 5 × 10 ¹⁸ atoms / cm ³ ). As an addition method of the impurity element 148, an ion doping method or an ion implantation method can be used. For example, boron (B), gallium (Ga), or the like is used as an impurity element when a P-type semiconductor is manufactured, and phosphorus (P), arsenic (As), or the like is used when an N-type semiconductor is manufactured. .

また図示されていないが、図４（Ｃ）のシリサイド領域１４２ａ及び１４２ｂにも、高濃度不純物領域１５０ａ及び１５０ｂと同じ量の不純物元素１４８が含まれており、シリサイド領域１４２ａ及び１４２ｂが、ソース領域及びドレイン領域となる。 Although not illustrated, the silicide regions 142a and 142b in FIG. 4C also include the same amount of the impurity element 148 as the high concentration impurity regions 150a and 150b, and the silicide regions 142a and 142b are formed in the source region. And a drain region.

その後、層間絶縁膜１５１を形成する（図４（Ｂ）及び図４（Ｄ）参照）。層間絶縁膜１５１は有機材料もしくは無機材料を用いて形成する。層間絶縁膜１５１は単層構造でも良いし、積層構造でも良い。層間絶縁膜１５１に、シリサイド領域１４２ａ及び１４２ｂを露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電膜を形成し、エッチングして配線１５２（１５２ａ及び１５２ｂ）を形成する。 After that, an interlayer insulating film 151 is formed (see FIGS. 4B and 4D). The interlayer insulating film 151 is formed using an organic material or an inorganic material. The interlayer insulating film 151 may have a single layer structure or a stacked structure. Contact holes for exposing the silicide regions 142a and 142b are formed in the interlayer insulating film 151 by etching. Next, a conductive film is formed so as to fill the contact hole, and etching is performed to form wirings 152 (152a and 152b).

配線１５２ａは、シリサイド領域１４２ａと電気的に接続されており、配線１５２ｂは、シリサイド領域１４２ｂと電気的に接続されている。 The wiring 152a is electrically connected to the silicide region 142a, and the wiring 152b is electrically connected to the silicide region 142b.

なお、層間絶縁膜１５１を形成する前、または層間絶縁膜１５１が積層なら１層目もしくは２層目の層を形成した後に、低濃度不純物領域１４９ａ及び１４９ｂ、並びに、高濃度不純物領域１５０ａ及び１５０ｂの熱活性化を行っても良い。活性化はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。 Note that the low-concentration impurity regions 149a and 149b and the high-concentration impurity regions 150a and 150b are formed before the interlayer insulating film 151 is formed or after the first or second layer is formed if the interlayer insulating film 151 is a stacked layer. Thermal activation may be performed. Activation may be performed by a method such as laser light irradiation, RTA, or heat treatment using a furnace.

また層間絶縁膜１５１の下に、窒化珪素を用いてパッシベーション膜を形成してもよい。 Further, a passivation film may be formed under the interlayer insulating film 151 using silicon nitride.

また、本実施の形態のＴＦＴは、シリサイド領域１４２により配線１５２と電気的に接続しているため、上記不純物領域の活性化の工程は省くこともできる。 In addition, since the TFT of this embodiment is electrically connected to the wiring 152 through the silicide region 142, the step of activating the impurity region can be omitted.

以上より、本実施形態で作製したＴＦＴを含む半導体装置は、サイドウォールを形成しなくても、ゲート絶縁膜１０５を利用することで、非常にＬＤＤ長の短いＬＤＤ領域（低濃度不純物領域１４９）を有することができ、微細化された半導体装置においても、高信頼性で劣化の少ない半導体装置を実現できる。また、配線１５２に接続される領域がシリサイド領域１４２のため、微細化されたＴＦＴにおいても所望のオン電流を確保できる半導体装置を実現できる。 As described above, the semiconductor device including the TFT manufactured in this embodiment uses the gate insulating film 105 without forming a sidewall, so that an LDD region (low-concentration impurity region 149) with a very short LDD length is used. Even in a miniaturized semiconductor device, a highly reliable semiconductor device with little deterioration can be realized. In addition, since the region connected to the wiring 152 is the silicide region 142, a semiconductor device that can secure a desired on-state current even in a miniaturized TFT can be realized.

［実施の形態２］
本実施の形態を、図１（Ａ）〜図１（Ｅ）、図２（Ａ）〜図２（Ｉ）を用いて以下に説明する。 [Embodiment 2]
This embodiment mode is described below with reference to FIGS. 1A to 1E and FIGS. 2A to 2I.

まず、基板１１１上に下地絶縁膜１１２を１００〜３００ｎｍ形成する。基板１１１としては、実施の形態１の基板１０１と同様のものを用いればよい。また下地絶縁膜１１２は、実施の形態１の下地絶縁膜１０２と同様のものを用いればよい。 First, the base insulating film 112 is formed to a thickness of 100 to 300 nm on the substrate 111. As the substrate 111, a substrate similar to the substrate 101 in Embodiment 1 may be used. The base insulating film 112 may be the same as the base insulating film 102 in Embodiment 1.

続いて、実施の形態１と同様の工程を用いて、島状半導体膜１１３を形成する。島状半導体膜１１３を覆うように、ゲート絶縁膜の材料となる絶縁膜１１４を１〜２００ｎｍ、好ましくは５〜５０ｎｍ形成する。絶縁膜１１４は、絶縁膜１０４と同様の材料及び同様の作製工程により形成すればよい。 Subsequently, an island-shaped semiconductor film 113 is formed using a process similar to that in Embodiment 1. An insulating film 114 serving as a material for the gate insulating film is formed to have a thickness of 1 to 200 nm, preferably 5 to 50 nm so as to cover the island-shaped semiconductor film 113. The insulating film 114 may be formed using a material and a manufacturing process similar to those of the insulating film 104.

続いて、絶縁膜１１４上に第１の導電膜１１５及び第２の導電膜１１６を形成する。まず、第１の導電膜１１５を５〜５０ｎｍ形成する。第１の導電膜１１５の材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、アルミニウム又は銅を主成分とする層、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を用いることができる。 Subsequently, a first conductive film 115 and a second conductive film 116 are formed over the insulating film 114. First, the first conductive film 115 is formed to 5 to 50 nm. As a material of the first conductive film 115, aluminum (Al), copper (Cu), a layer containing aluminum or copper as a main component, chromium (Cr), tantalum (Ta), tantalum nitride (TaN), titanium (Ti ), Tungsten (W), molybdenum (Mo), or the like.

第１の導電膜１１５上に第２の導電膜１１６を１５０〜５００ｎｍ形成する。第２の導電膜１１６としては、例えば、クロム（Ｃｒ）層、タンタル（Ｔａ）層、タングステン（Ｗ）層、チタン（Ｔｉ）層、アルミニウム（Ａｌ）層等を用いることができる。ただし、第１の導電膜１１５と第２の導電膜１１６は互いのエッチングにおいて選択比の取れる組み合わせにしなければならない。選択比の取れる第１の導電膜１１５と第２の導電膜１１６の組み合わせとして例えば、ＡｌとＴａ、ＡｌとＴｉ、ＴａＮとＷを用いることができる。 A second conductive film 116 is formed with a thickness of 150 to 500 nm over the first conductive film 115. As the second conductive film 116, for example, a chromium (Cr) layer, a tantalum (Ta) layer, a tungsten (W) layer, a titanium (Ti) layer, an aluminum (Al) layer, or the like can be used. However, the first conductive film 115 and the second conductive film 116 must be combined so that a selection ratio can be obtained in the mutual etching. For example, Al and Ta, Al and Ti, and TaN and W can be used as a combination of the first conductive film 115 and the second conductive film 116 that can be selected.

続いて、第２の導電膜１１６上にフォトマスクを用い、フォトリソグラフィ技術を使用して第１のレジスト１１７を形成する（図１（Ａ）参照）。第１のレジスト１１７は側面にテーパー角を有する形状で形成しても良い。第１のレジスト１１７がテーパー角を有することで、次の第１のエッチングにおいてテーパー角θを有するゲート電極１１８を形成することができる。また、第１のレジスト１１７側面にテーパー角を持たせることで、第１のエッチングにおける反応生成物が第１のレジスト１１７の側面に付着し、成長するのを抑えることができる。さらに第１のレジスト１１７を熱処理することで、断面形状が左右対称で、レジストの両側面において同一のテーパー角を有する第１のレジスト１１７を形成しても良い。 Next, a first resist 117 is formed using a photolithography technique over the second conductive film 116 using a photomask (see FIG. 1A). The first resist 117 may be formed in a shape having a taper angle on the side surface. Since the first resist 117 has a taper angle, the gate electrode 118 having the taper angle θ can be formed in the next first etching. Further, by providing a taper angle on the side surface of the first resist 117, it is possible to suppress the reaction product in the first etching from adhering to the side surface of the first resist 117 and growing. Further, the first resist 117 may be formed by heat-treating the first resist 117 so that the cross-sectional shape is symmetrical and has the same taper angle on both side surfaces of the resist.

続いて、第１のレジスト１１７をマスクとして第１のエッチングを行う（図１（Ｂ）参照）。第１のエッチングでは第２の導電膜１１６をエッチングし、ゲート電極１１８を形成する。このとき、第１の導電膜１１５をエッチングしないように、第１の導電膜１１５に対し選択比の高いエッチング条件でエッチングすることが好ましい。なお、第１のレジスト１１７もエッチングされ第２のレジスト１１９になる。但し、図面上では第１のレジスト１１７から第２のレジスト１１９への後退幅を図示していない。このときゲート電極１１８の側面が有するテーパー角θは８０°≦θ≦９０°であり、ほぼ垂直なテーパー角を有する。 Subsequently, first etching is performed using the first resist 117 as a mask (see FIG. 1B). In the first etching, the second conductive film 116 is etched to form the gate electrode 118. At this time, it is preferable that etching be performed with an etching condition having a high selectivity with respect to the first conductive film 115 so that the first conductive film 115 is not etched. Note that the first resist 117 is also etched to become the second resist 119. However, the receding width from the first resist 117 to the second resist 119 is not shown in the drawing. At this time, the taper angle θ of the side surface of the gate electrode 118 is 80 ° ≦ θ ≦ 90 °, and has a substantially vertical taper angle.

本実施の形態では、第１のエッチングにおいて、エッチングガスとしてＣｌ_２、ＳＦ_６、Ｏ_２の混合ガスを用いる。 In this embodiment mode, in the first etching, a mixed gas of Cl ₂ , SF ₆ , and O ₂ is used as an etching gas.

続いてゲート電極１１８をマスクにして、第１の導電膜１１５に第２のエッチングをする。第２のエッチングにより、第１の導電膜１１５からゲート電極１２０を形成する。このとき、絶縁膜１１４をエッチングしないように、絶縁膜１１４に対し選択比の高いエッチング条件でエッチングすることが好ましい。エッチングガスはＣｌ_２である。なお、第２のレジスト１１９もエッチングされ後退し、第３のレジスト１２１になるが、その後退している様子は図示していない。 Subsequently, second etching is performed on the first conductive film 115 using the gate electrode 118 as a mask. The gate electrode 120 is formed from the first conductive film 115 by the second etching. At this time, it is preferable to perform etching under an etching condition having a high selectivity with respect to the insulating film 114 so that the insulating film 114 is not etched. Etching gas is Cl _2. The second resist 119 is also etched and receded to become the third resist 121, but the receding state is not shown.

またゲート電極１１８とゲート電極１２０をマスクとして、島状半導体膜１１３に一導電性を付与する不純物元素１２８を第１の濃度で添加して、島状半導体膜１１３中に、不純物領域１３６（１３６ａ及び１３６ｂ）を形成する（図１（Ｃ）参照）。 Further, with the gate electrode 118 and the gate electrode 120 as a mask, an impurity element 128 imparting one conductivity to the island-shaped semiconductor film 113 is added at a first concentration, and the impurity region 136 (136a) is added to the island-shaped semiconductor film 113. And 136b) (see FIG. 1C).

次に、第３のレジスト１２１を後退させる第３のエッチングを行う。エッチングガスはＣｌ_２、ＳＦ_６、Ｏ_２の混合ガスとする。これと同時に後退する第３のレジスト１２１をマスクとして、ゲート電極１１８のチャネル長方向の長さを短くし、ゲート電極１２２を形成する。なお、後退した第３のレジスト１２１は第４のレジスト１２３となる（図１（Ｄ）参照）。その後、第４のレジスト１２３を除去してゲート電極１２２を露出させる。 Next, a third etching for retreating the third resist 121 is performed. The etching gas is a mixed gas of Cl ₂ , SF ₆ , and O ₂ . At the same time, using the third resist 121 receding as a mask, the length of the gate electrode 118 in the channel length direction is shortened to form the gate electrode 122. Note that the retracted third resist 121 becomes the fourth resist 123 (see FIG. 1D). Thereafter, the fourth resist 123 is removed to expose the gate electrode 122.

第３のエッチングにおいて、エッチングガスはＣｌ_２、ＳＦ_６、Ｏ_２の混合ガスとしても良い。ゲート電極１１８がタングステン（Ｗ）であった場合、この条件で行うと、ゲート電極１１８であるタングステンの、絶縁膜１１４に対するエッチング選択比が高くなり、第３のエッチング時において、絶縁膜１１４がエッチングされるのを抑えることができる。 In the third etching, the etching gas may be a mixed gas of Cl ₂ , SF ₆ , and O ₂ . When the gate electrode 118 is tungsten (W), the etching selection ratio of tungsten, which is the gate electrode 118, to the insulating film 114 is increased under this condition, and the insulating film 114 is etched in the third etching. Can be suppressed.

上記第３のエッチングでは、ゲート電極１２２の側面がエッチングされやすい。ゲート電極１２２側面がエッチングされると、上面や底面のゲート長（チャネル長方向の長さ）よりも中腹部のゲート長が短くなり、ゲート電極１２２の断面は中腹部でくびれた形状になる。そうなると、ゲート電極１２２上に成膜する層のカバレッジが悪くなり、断線が生じやすくなる。また、ＬＤＤ領域を形成するときのドーピングマスクとしてゲート電極１２２が使われるため、ＬＤＤ長の制御が難しくなる。このサイドエッチングは、レジストのエッチングレートに対してゲート電極１２２のエッチングレートが速いため起こる現象である。そのため、本実施形態では、試料ステージ温度を−１０℃以下の低温にして、ゲート電極１２２のエッチングレートを下げることで、サイドエッチングを抑えることができた。 In the third etching, the side surface of the gate electrode 122 is easily etched. When the side surface of the gate electrode 122 is etched, the gate length of the middle part becomes shorter than the gate length (length in the channel length direction) of the top surface and the bottom surface, and the cross section of the gate electrode 122 becomes constricted at the middle part. Then, the coverage of the layer formed over the gate electrode 122 is deteriorated, and disconnection is likely to occur. In addition, since the gate electrode 122 is used as a doping mask when forming the LDD region, it becomes difficult to control the LDD length. This side etching is a phenomenon that occurs because the etching rate of the gate electrode 122 is faster than the etching rate of the resist. Therefore, in this embodiment, side etching can be suppressed by setting the sample stage temperature to a low temperature of −10 ° C. or lower and lowering the etching rate of the gate electrode 122.

以上の工程により、幅が異なる二層のゲート電極層からなるゲート電極を得る。本発明のゲート電極構造は、エッチング時のレジスト後退幅を利用して形成される。具体的には、第３のエッチング時における第３のレジスト１２１から第４のレジスト１２３への後退幅が、ゲート電極１１８のゲート長とゲート電極１２２のゲート長との差になっている。または第２及び第３のエッチング時におけるレジスト後退幅を合わせたもの、つまり第２のレジスト１１９から第４のレジスト１２３への後退幅が、ゲート電極１２０のゲート長とゲート電極１２２のゲート長との差になっている。 Through the above steps, a gate electrode composed of two gate electrode layers having different widths is obtained. The gate electrode structure of the present invention is formed by utilizing the resist receding width during etching. Specifically, the receding width from the third resist 121 to the fourth resist 123 during the third etching is the difference between the gate length of the gate electrode 118 and the gate length of the gate electrode 122. Alternatively, the sum of the resist receding widths in the second and third etchings, that is, the receding width from the second resist 119 to the fourth resist 123 is the gate length of the gate electrode 120 and the gate length of the gate electrode 122. It is a difference.

本発明のゲート電極の作製方法では、ゲート電極１２０のゲート長とゲート電極１２２のゲート長の差（Ｌｏｖ長）を、２０〜２００ｎｍにすることができ、非常に微細なゲート電極構造を形成することが可能である。 In the method for manufacturing a gate electrode of the present invention, the difference between the gate length of the gate electrode 120 and the gate length of the gate electrode 122 (Lov length) can be 20 to 200 nm, and a very fine gate electrode structure is formed. It is possible.

本実施の形態の第１〜第３エッチングは、ドライエッチングで行うことができ、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。 The first to third etchings in this embodiment can be performed by dry etching, and can be performed by using an ICP (Inductively Coupled Plasma) etching method.

続いて、第４のエッチングを行う。（図１（Ｅ）参照）。第４のエッチング条件では、塩素ガス系もしくはフッ素ガス系の単一ガスもしくは混合ガス系にてエッチングを行えば良い。この第４のエッチングでは、ゲート電極１２０をマスクとして絶縁膜１１４をエッチングすることでゲート絶縁膜１２４を形成する。このとき島状半導体膜１０３のうち、ゲート絶縁膜１２４に覆われていない領域は露出される。その後第４のレジストを除去する。 Subsequently, a fourth etching is performed. (See FIG. 1E). Under the fourth etching condition, etching may be performed with a chlorine gas or fluorine gas single gas or mixed gas system. In the fourth etching, the gate insulating film 124 is formed by etching the insulating film 114 using the gate electrode 120 as a mask. At this time, a region of the island-like semiconductor film 103 that is not covered with the gate insulating film 124 is exposed. Thereafter, the fourth resist is removed.

次に、島状半導体膜１１３の露出した領域の表面に形成された自然酸化膜を除去し、その後金属膜１２５を成膜する（図２（Ａ）参照）。金属膜１２５は、島状半導体膜１１３と反応してシリサイドを形成する材料でなる。金属膜１２５の材料としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、もしくはこれら元素のうち少なくとも２種類を含む合金を有する材料等がある。 Next, the natural oxide film formed on the surface of the exposed region of the island-shaped semiconductor film 113 is removed, and then a metal film 125 is formed (see FIG. 2A). The metal film 125 is made of a material that forms silicide by reacting with the island-shaped semiconductor film 113. Examples of the material of the metal film 125 include nickel (Ni), titanium (Ti), cobalt (Co), platinum (Pt), or a material having an alloy containing at least two of these elements.

金属膜１２５を成膜した後、加熱処理によって、島状半導体膜１１３中にシリサイド領域１２６（１２６ａ及び１２６ｂ）を形成する。加熱処理はＲＴＡやファーネスアニール等を用いることができる。図２（Ｂ）は、シリサイド領域１２６ａ及び１２６ｂが、島状半導体膜１１３の露出した領域の表層に形成されているが、図２（Ｆ）では、シリサイド領域１２６ａ及び１２６ｂが、島状半導体膜１１３の深さ方向において、島状半導体膜１１３の露出した領域の、底面にまで形成されている。このとき、金属膜１２５の膜厚、加熱温度、加熱時間を制御することにより、図２（Ｂ）または図２（Ｆ）のどちらかの構成となる。例えば、金属膜１２５が島状半導体膜１１３の膜厚の半分以上の膜厚となるように成膜するとか、加熱温度をより高温にするとか、加熱時間をより長くするという手法により、図２（Ｆ）の構成を得ることができる。 After the metal film 125 is formed, silicide regions 126 (126a and 126b) are formed in the island-shaped semiconductor film 113 by heat treatment. As the heat treatment, RTA, furnace annealing, or the like can be used. 2B, the silicide regions 126a and 126b are formed on the surface layer of the exposed region of the island-shaped semiconductor film 113. In FIG. 2F, the silicide regions 126a and 126b are formed of the island-shaped semiconductor film. In the depth direction of 113, the exposed region of the island-like semiconductor film 113 is formed up to the bottom surface. At this time, by controlling the film thickness, the heating temperature, and the heating time of the metal film 125, the structure shown in FIG. For example, the metal film 125 is formed so as to have a film thickness that is more than half the film thickness of the island-shaped semiconductor film 113, the heating temperature is set higher, or the heating time is made longer. The configuration (F) can be obtained.

次に未反応の金属膜１２５を除去する（図２（Ｂ）及び図２（Ｆ）参照）。除去するに用いるエッチャントは溶液を用いれば良い。 Next, the unreacted metal film 125 is removed (see FIGS. 2B and 2F). An etchant used for removal may be a solution.

続いてゲート電極１２２をマスクとして、ゲート電極１２０をエッチングする。エッチングガスは、Ｃｌ_２の単体ガス、またはＣｌ_２、ＣＦ_４の混合ガス、またはＮＦ_３、ＳｉＣｌ_４の混合ガスを用いれば良い。この時、ゲート電極１２０は、ゲート電極１２２と同じ幅を有するゲート電極１２７に形成される（図１（Ｃ）または図１（Ｇ）参照）。 Subsequently, the gate electrode 120 is etched using the gate electrode 122 as a mask. Etching gas, simple gases Cl _2, or _Cl 2, a mixed gas of CF _4, or _NF 3, may be used a mixed gas of SiCl _4. At this time, the gate electrode 120 is formed on the gate electrode 127 having the same width as the gate electrode 122 (see FIG. 1C or FIG. 1G).

次に、島状半導体膜１１３に一導電性を付与する不純物元素１３３を第１の濃度より小さい第２の濃度で添加する（図２（Ｄ）または図２（Ｈ）参照）。不純物元素１３３及び不純物元素１２８は、同じ導電性を付与する不純物元素であるが、不純物元素１３３及び不純物元素１２８は、同じ元素であっても違う元素であってもよい。ゲート電極１２２およびゲート電極１２７をマスクとして、ゲート絶縁膜１２４を通過させて島状半導体膜１１３に不純物元素１２８を添加しし、島状半導体膜１１３中のゲート絶縁膜１２４と重なる領域に、低濃度不純物領域１２９（１２９ａ及び１２９ｂ）を形成する。 Next, an impurity element 133 imparting one conductivity is added to the island-shaped semiconductor film 113 at a second concentration lower than the first concentration (see FIG. 2D or FIG. 2H). The impurity element 133 and the impurity element 128 are impurity elements imparting the same conductivity, but the impurity element 133 and the impurity element 128 may be the same element or different elements. Using the gate electrode 122 and the gate electrode 127 as a mask, an impurity element 128 is added to the island-shaped semiconductor film 113 through the gate insulating film 124, and the region overlapping the gate insulating film 124 in the island-shaped semiconductor film 113 is low. Concentration impurity regions 129 (129a and 129b) are formed.

また島状半導体膜１１３中のゲート絶縁膜１２４と重ならない領域に、ソース領域及びドレイン領域である高濃度不純物領域１３０（１３０ａ及び１３０ｂ）が形成される。また低濃度不純物領域１２９ａ及び１２９ｂとの間に、チャネル形成領域１３５も形成される。 Further, high-concentration impurity regions 130 (130a and 130b) that are a source region and a drain region are formed in a region of the island-shaped semiconductor film 113 that does not overlap with the gate insulating film 124. A channel formation region 135 is also formed between the low concentration impurity regions 129a and 129b.

また図示されていないが、図２（Ｈ）のシリサイド領域１２６ａ及び１２６ｂにも、高濃度不純物領域１３０ａ及び１３０ｂと同じ量の不純物元素１２８が含まれており、シリサイド領域１２６ａ及び１２６ｂが、ソース領域及びドレイン領域となる。 Although not illustrated, the silicide regions 126a and 126b in FIG. 2H also include the same amount of the impurity element 128 as the high-concentration impurity regions 130a and 130b, and the silicide regions 126a and 126b serve as source regions. And a drain region.

低濃度不純物領域１２９ａ及び１２９ｂの元素濃度は１×１０^１６〜１×１０^２０ａｔｏｍｓ／ｃｍ^３（好ましくは１×１０^１６〜５×１０^１８ａｔｏｍｓ／ｃｍ^３）とする。不純物元素１２８の添加方としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。 The element concentration of the low-concentration impurity regions 129a and 129b is 1 × 10 ¹⁶ to 1 × 10 ²⁰ atoms / cm ³ (preferably 1 × 10 ^{16 to} 5 × 10 ¹⁸ atoms / cm ³ ). As the method for adding the impurity element 128, an ion doping method or an ion implantation method can be used. For example, boron (B), gallium (Ga), or the like is used as an impurity element when a P-type semiconductor is manufactured, and phosphorus (P), arsenic (As), or the like is used when an N-type semiconductor is manufactured. .

その後、層間絶縁膜１３１を形成する。層間絶縁膜１３１は有機材料もしくは無機材料を用いて形成する。層間絶縁膜１３１は単層構造でも良いし、積層構造でも良い。層間絶縁膜１３１に、シリサイド領域１２６を露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電膜を形成し、エッチングして配線１３２（１３２ａ及び１３２ｂ）を形成する。 Thereafter, an interlayer insulating film 131 is formed. The interlayer insulating film 131 is formed using an organic material or an inorganic material. The interlayer insulating film 131 may have a single layer structure or a stacked structure. A contact hole for exposing the silicide region 126 is formed in the interlayer insulating film 131 by etching. Next, a conductive film is formed so as to fill the contact holes, and etching is performed to form wirings 132 (132a and 132b).

配線１３２ａは、シリサイド領域１２６ａに電気的に接続され、配線１３２ｂは、シリサイド領域１２６ｂに電気的に接続されている（図２（Ｅ）及び図２（Ｉ）参照）。 The wiring 132a is electrically connected to the silicide region 126a, and the wiring 132b is electrically connected to the silicide region 126b (see FIGS. 2E and 2I).

なお、層間絶縁膜１３１を形成する前、または層間絶縁膜１３１が積層なら１層目もしくは２層目の層を形成した後に、低濃度不純物領域１２９ａ及び１２９ｂ、並びに、高濃度不純物領域１３０ａ及び１３０ｂの熱活性化を行っても良い。活性化はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。 Note that the low-concentration impurity regions 129a and 129b and the high-concentration impurity regions 130a and 130b are formed before the interlayer insulating film 131 is formed or after the first or second layer is formed if the interlayer insulating film 131 is a stacked layer. Thermal activation may be performed. Activation may be performed by a method such as laser light irradiation, RTA, or heat treatment using a furnace.

また、本実施の形態のＴＦＴは、シリサイド領域１２６により配線１３２と電気的に接続しているため、上記不純物領域の活性化の工程は省くこともできる。 In addition, since the TFT of this embodiment is electrically connected to the wiring 132 through the silicide region 126, the step of activating the impurity region can be omitted.

また層間絶縁膜１３１の下に、窒化珪素を用いてパッシベーション膜を形成してもよい。 Further, a passivation film may be formed under the interlayer insulating film 131 using silicon nitride.

以上より、本実施の形態で作製したＴＦＴを含む半導体装置は、サイドウォールを形成せずに、非常にＬＤＤ長の短いＬＤＤ領域を有することができ、微細化された半導体装置においても、高信頼性で劣化の少ない半導体装置を実現できる。また、シリサイド領域１２６を形成することにより、微細化されたＴＦＴにおいても所望のオン電流を確保できる半導体装置を実現できる。 As described above, the semiconductor device including a TFT manufactured in this embodiment can have an LDD region with a very short LDD length without forming a sidewall, and a highly reliable semiconductor device can also have high reliability. It is possible to realize a semiconductor device that is less susceptible to deterioration. Further, by forming the silicide region 126, it is possible to realize a semiconductor device that can secure a desired on-state current even in a miniaturized TFT.

［実施の形態３］
本実施の形態を、図５（Ａ）〜図５（Ｈ）を用いて以下に説明する。 [Embodiment 3]
This embodiment will be described below with reference to FIGS.

まず実施の形態１に基づいて、図３（Ｅ）及び図３（Ｇ）までの作製工程を行う。 First, based on Embodiment Mode 1, the manufacturing steps up to FIGS. 3E and 3G are performed.

次いで島状半導体膜１０３に一導電性を付与する不純物元素１６９を第１の濃度で添加する（図５（Ａ）及び図５（Ｅ）参照）。これにより島状半導体膜１０３中に、不純物領域１６８（１６８ａ及び１６８ｂ）が形成される。 Next, an impurity element 169 imparting one conductivity is added to the island-shaped semiconductor film 103 at a first concentration (see FIGS. 5A and 5E). Thus, impurity regions 168 (168a and 168b) are formed in the island-shaped semiconductor film 103.

その後、ゲート電極１０８を等方性エッチングによりエッチングし、ゲート電極１６１を得る（図５（Ｂ）及び図５（Ｆ）参照）。ゲート電極１６１の幅は、ゲート絶縁膜１０５の幅より小さいものとなる。 After that, the gate electrode 108 is etched by isotropic etching to obtain the gate electrode 161 (see FIGS. 5B and 5F). The width of the gate electrode 161 is smaller than the width of the gate insulating film 105.

次いで、島状半導体膜１０３に、一導電性を付与する不純物元素１６２を第１の濃度より小さい第２の濃度で添加する。不純物元素１６２は、不純物元素１２８や１４８と同様のものを用いればよい。不純物元素１６９及び不純物元素１６２は同じ導電型を付与する不純物元素であるが、不純物元素１６９及び不純物元素１６２は同じ元素であっても違う元素であってもよい。 Next, an impurity element 162 imparting one conductivity is added to the island-shaped semiconductor film 103 at a second concentration lower than the first concentration. The impurity element 162 may be similar to the impurity elements 128 and 148. Although the impurity element 169 and the impurity element 162 are impurity elements imparting the same conductivity type, the impurity element 169 and the impurity element 162 may be the same element or different elements.

図５（Ｃ）においては、島状半導体膜１０３中のゲート電極１６１と重なる領域には、チャネル形成領域１６３が形成される。また島状半導体膜１０３中の、ゲート電極１６１と重ならずゲート絶縁膜１０５の下の領域には、ゲート絶縁膜１０５を通って不純物元素１６２が添加され、低濃度不純物領域１６４（１６４ａ及び１６４ｂ）が形成される。チャネル形成領域１６３は、低濃度不純物領域１６４ａ及び１６４ｂの間に設けられる。 In FIG. 5C, a channel formation region 163 is formed in a region overlapping with the gate electrode 161 in the island-shaped semiconductor film 103. Further, an impurity element 162 is added through the gate insulating film 105 to a region under the gate insulating film 105 that does not overlap with the gate electrode 161 in the island-shaped semiconductor film 103, so that the low concentration impurity regions 164 (164 a and 164 b). ) Is formed. The channel formation region 163 is provided between the low-concentration impurity regions 164a and 164b.

また、島状半導体膜１０３中の、ゲート電極１６１及びゲート絶縁膜１０５に重ならない領域には、ソース領域及びドレイン領域である高濃度不純物領域１６５（１６５ａ及び１６５ｂ）が形成される。 Further, high-concentration impurity regions 165 (165a and 165b) which are a source region and a drain region are formed in a region of the island-shaped semiconductor film 103 which does not overlap with the gate electrode 161 and the gate insulating film 105.

図５（Ｇ）においては、シリサイド領域１４２ａ及び１４２ｂにも、高濃度不純物領域１６５ａ及び１６５ｂと同じ量の不純物元素１６２が含まれており、シリサイド領域１２６ａ及び１２６ｂが、ソース領域及びドレイン領域となる。 In FIG. 5G, the silicide regions 142a and 142b also contain the same amount of the impurity element 162 as the high concentration impurity regions 165a and 165b, and the silicide regions 126a and 126b become the source region and the drain region. .

次いで、実施の形態１及び実施の形態２と同様に、層間絶縁膜１６７を形成し、配線１６６（１６６ａ及び１６６ｂ）を形成する。層間絶縁膜１６７は、層間絶縁膜１３１や１５１と同様の材料を用いて形成すればよい。また配線１６６は、配線１３２や１５２と同様に形成すればよい。また不純物元素領域の活性化も、実施の形態１及び実施の形態２と同様に行えばよい。また不純物領域の活性化は省略してもよい。 Next, as in Embodiments 1 and 2, an interlayer insulating film 167 is formed, and wirings 166 (166a and 166b) are formed. The interlayer insulating film 167 may be formed using a material similar to that of the interlayer insulating films 131 and 151. The wiring 166 may be formed in the same manner as the wirings 132 and 152. The activation of the impurity element region may be performed in the same manner as in the first and second embodiments. The activation of the impurity region may be omitted.

また層間絶縁膜１６７の下に、窒化珪素を用いてパッシベーション膜を形成してもよい。 Further, a passivation film may be formed under the interlayer insulating film 167 using silicon nitride.

配線１６６ａは、シリサイド領域１４２ａに電気的に接続され、配線１６６ｂは、シリサイド領域１４２ｂに電気的に接続されている（図５（Ｄ）及び図５（Ｈ）参照）。 The wiring 166a is electrically connected to the silicide region 142a, and the wiring 166b is electrically connected to the silicide region 142b (see FIGS. 5D and 5H).

以上より、本実施の形態で作製したＴＦＴを含む半導体装置は、サイドウォールを形成せずに、非常にＬＤＤ長の短いＬＤＤ領域を有することができ、微細化された半導体装置においても、高信頼性で劣化の少ない半導体装置を実現できる。また、シリサイド領域１４２を形成することにより、微細化されたＴＦＴにおいても所望のオン電流を確保できる半導体装置を実現できる。 As described above, the semiconductor device including a TFT manufactured in this embodiment can have an LDD region with a very short LDD length without forming a sidewall, and a highly reliable semiconductor device can also have high reliability. It is possible to realize a semiconductor device that is less susceptible to deterioration. Further, by forming the silicide region 142, a semiconductor device that can secure a desired on-state current even in a miniaturized TFT can be realized.

［実施の形態４］
本実施の形態では、無線交信可能な半導体装置において、実施の形態１〜実施の形態２を用いた場合について、図６、図７（Ａ）〜図７（Ｂ）を用いて説明する。 [Embodiment 4]
In this embodiment, the case where Embodiments 1 to 2 are used in a semiconductor device capable of wireless communication will be described with reference to FIGS. 6 and 7A to 7B.

図６に示すように、本実施の形態の無線交信可能な半導体装置２００は、演算処理回路２０１、記憶回路２０２、アンテナ２０３、電源回路２０４、復調回路２０５、変調回路２０６を有する。無線交信可能な半導体装置２００は、アンテナ２０３と電源回路２０４を必須の構成要素としており、他の要素は、無線交信可能な半導体装置２００の用途に従って、適宜設けられる。 As illustrated in FIG. 6, the semiconductor device 200 capable of wireless communication according to this embodiment includes an arithmetic processing circuit 201, a storage circuit 202, an antenna 203, a power supply circuit 204, a demodulation circuit 205, and a modulation circuit 206. The semiconductor device 200 capable of wireless communication includes the antenna 203 and the power supply circuit 204 as essential components, and other elements are appropriately provided according to the use of the semiconductor device 200 capable of wireless communication.

本発明のＴＦＴは、演算処理回路２０１、記憶回路２０２、電源回路２０４、復調回路２０５、変調回路２０６に適用可能である。 The TFT of the present invention can be applied to the arithmetic processing circuit 201, the memory circuit 202, the power supply circuit 204, the demodulation circuit 205, and the modulation circuit 206.

演算処理回路２０１は、復調回路２０５から入力される信号に基づき、命令の解析、記憶回路２０２の制御、外部に送信するデータの変調回路２０６への出力などを行う。 Based on the signal input from the demodulation circuit 205, the arithmetic processing circuit 201 performs analysis of instructions, control of the storage circuit 202, output of data to be transmitted to the modulation circuit 206, and the like.

記憶回路２０２は、記憶素子を含む回路と、データの書き込みやデータの読み出しを行う制御回路を有する。記憶回路２０２には、少なくとも、半導体装置自体の個体識別番号が記憶されている。個体識別番号は、他の半導体装置と区別するために用いられる。また、記憶回路２０２は、実施の形態１または実施の形態２で述べた記憶素子を用いて形成すればよい。 The memory circuit 202 includes a circuit including a memory element and a control circuit that performs data writing and data reading. The memory circuit 202 stores at least an individual identification number of the semiconductor device itself. The individual identification number is used to distinguish from other semiconductor devices. The memory circuit 202 may be formed using the memory element described in Embodiment 1 or 2.

アンテナ２０３は、リーダ／ライタ２０７から供給された搬送波を、交流の電気信号に変換する。また、変調回路２０６により、負荷変調が加えられる。電源回路２０４は、アンテナ２０３が変換した交流の電気信号を用いて電源電圧を生成し、各回路に電源電圧を供給する。 The antenna 203 converts the carrier wave supplied from the reader / writer 207 into an AC electrical signal. Further, load modulation is applied by the modulation circuit 206. The power supply circuit 204 generates a power supply voltage using the AC electrical signal converted by the antenna 203 and supplies the power supply voltage to each circuit.

復調回路２０５は、アンテナ２０３が変換した交流の電気信号を復調し、復調した信号を、演算処理回路２０１に供給する。変調回路２０６は、演算処理回路２０１から供給される信号に基づき、アンテナ２０３に負荷変調を加える。 The demodulation circuit 205 demodulates the AC electrical signal converted by the antenna 203 and supplies the demodulated signal to the arithmetic processing circuit 201. The modulation circuit 206 applies load modulation to the antenna 203 based on the signal supplied from the arithmetic processing circuit 201.

リーダ／ライタ２０７は、アンテナ２０３に加えられた負荷変調を、搬送波として受信する。また、リーダ／ライタ２０７は、搬送波を無線交信可能な半導体装置２００に送信する。なお、搬送波とは、リーダ／ライタ２０７が送受信する電磁波であり、リーダ／ライタ２０７は変調回路２０６により変調された搬送波を受信する。 The reader / writer 207 receives the load modulation applied to the antenna 203 as a carrier wave. The reader / writer 207 transmits the carrier wave to the semiconductor device 200 capable of wireless communication. Note that the carrier wave is an electromagnetic wave transmitted and received by the reader / writer 207, and the reader / writer 207 receives the carrier wave modulated by the modulation circuit 206.

図７（Ａ）に示すのは記憶素子をマトリクス状に配置した記憶回路２０２の構成の一例である。記憶回路２０２上にメモリセル１０２１がマトリクス状に設けられたメモリセルアレイ１０２３、カラムデコーダ１０２５と読み出し回路１０２６とセレクタ１０２７を有するビット線駆動回路１０２４、ロウデコーダ１０３０とレベルシフタ１０３１を有するワード線駆動回路１０２９、書き込み回路等を有し外部とのやりとりを行うインターフェース１０２８を有している。なお、ここで示す記憶回路２０２の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。 FIG. 7A illustrates an example of a structure of the memory circuit 202 in which memory elements are arranged in a matrix. A memory cell array 1023 in which memory cells 1021 are provided in a matrix on the memory circuit 202, a bit line driver circuit 1024 having a column decoder 1025, a read circuit 1026, and a selector 1027, and a word line driver circuit 1029 having a row decoder 1030 and a level shifter 1031 And an interface 1028 having a writing circuit and the like for performing exchange with the outside. Note that the structure of the memory circuit 202 shown here is just an example, and other circuits such as a sense amplifier, an output circuit, and a buffer may be included, and a write circuit may be provided in the bit line driver circuit.

メモリセル１０２１は、ワード線Ｗ_ｙ（１≦ｙ≦ｎ）を構成する第１の配線と、ビット線Ｂ_ｘ（１≦ｘ≦ｍ）を構成する第２の配線と、ＴＦＴ１０３２と、記憶素子１０３３とを有する。 The memory cell 1021 includes a first wiring configuring a word line W _y (1 ≦ y ≦ n), a second wiring configuring a bit line B _x (1 ≦ x ≦ m), a TFT 1032, and a memory element 1033.

次に、本発明のメモリセルへの書き込み及び読み込み動作について、図７（Ｂ）を参照しながら説明する。なお、ここではメモリセルに「０」が書き込まれた状態を第２の状態、「１」が書き込まれた状態を第１の状態とする。 Next, writing and reading operations to the memory cell of the present invention will be described with reference to FIG. Here, the state in which “0” is written in the memory cell is the second state, and the state in which “1” is written is the first state.

まず、メモリセル１０２１に「０」を書き込むための回路動作の一例を述べる。書き込み処理は、メモリセル１０２１のワード線Ｗ_０を選択し、ビット線Ｂ_０に電流を流すことで行われる。つまり、書き込みを行いたいメモリセルをワード線Ｗ_０により選択し、記憶素子１０３３が第１の状態から第２の状態へ移行し、絶縁させることが可能な電圧をかければよい。例えば、この電圧を１０Ｖとする。このとき、他のメモリセル内の記憶素子５０６、記憶素子５０７及び記憶素子５０８に書き込みが行われることを防止するためにＴＦＴ５０２、ＴＦＴ５０３及びＴＦＴ５０４をオフにする。例えばワード線Ｗ_１及びビット線Ｂ_１は０Ｖとしておくとよい。ワード線Ｗ_０のみが選択された状態で、ビット線Ｂ０に、記憶素子１０３３を第１の状態から第２の状態へと移行するのに十分な電圧をかけることで、記憶素子１０３３に「０」が書き込まれた状態にすることができる。 First, an example of a circuit operation for writing “0” to the memory cell 1021 will be described. The writing process is performed by selecting the word line W ₀ of the memory cell 1021 and passing a current through the bit line B ₀ . In other words, a memory cell to be written is selected by the word line W ₀ , and the storage element 1033 may be switched from the first state to the second state and applied with a voltage that can be insulated. For example, this voltage is 10V. At this time, the TFT 502, the TFT 503, and the TFT 504 are turned off in order to prevent writing to the memory element 506, the memory element 507, and the memory element 508 in other memory cells. For example, the word line W ₁ and the bit line B ₁ are preferably set to 0V. In a state where only the word line W ₀ is selected, a voltage sufficient to shift the storage element 1033 from the first state to the second state is applied to the bit line B 0, so that “0” is applied to the storage element 1033. "Can be written.

次に、メモリセル１０２１の読み出し操作の例を示す。読み出し操作は、メモリセル１０２１の記憶素子１０３３に「１」が書き込まれた第１の状態であるか、「０」が書き込まれた第２の状態であるかを判別すればよい。例えば、メモリセル１０２１に「０」が書き込まれている状態であるか、「１」が書き込まれている状態であるかを読み出す場合について説明する。記憶素子１０３３は「０」が書き込まれた状態、つまり、絶縁状態である。ワード線Ｗ_０を選択してＴＦＴ１０３２をオンにする。ここで、ＴＦＴ１０３２がオンの状態でビット線Ｂ_０に所定の電圧以上の電圧をかける。ここでは、所定の電圧を５Ｖとする。このとき、記憶素子１０３３が第１の状態、つまり、絶縁されていない状態であれば、電流はメモリセル１０２１内の接地している配線へと流れてしまい、ビット線Ｂ_０の電圧は０Ｖになる。逆に、記憶素子１０３３が第２の状態、つまり、絶縁状態であれば、電流はメモリセル１０２１内の接地している配線に流れてしまうことなく、ビット線Ｂ_０の電圧は５Ｖで維持される。このように、ビット線の電圧により「０」が書き込まれているか、「１」が書き込まれているかを判別することができる。 Next, an example of a read operation of the memory cell 1021 is described. The reading operation may be performed by determining whether the first state in which “1” is written in the memory element 1033 of the memory cell 1021 or the second state in which “0” is written. For example, a case will be described in which whether “0” is written in the memory cell 1021 or whether “1” is written is read. The memory element 1033 is in a state where “0” is written, that is, in an insulated state. Select the word lines _{W 0} to turn on the TFT1032. Here, applying a predetermined voltage or higher to the bit line _{B 0} in TFT1032 is turned on. Here, the predetermined voltage is 5V. At this time, the storage device 1033 is a first state, that is, if the state of not being insulated, current will flow to the wiring in contact with the ground in the memory cell 1021, the voltage of the bit line B ₀ to 0V Become. Conversely, the storage element 1033 is the second state, i.e., if the insulating state, current without may flow into the wiring in contact with the ground in the memory cell 1021, the voltage of the bit line B ₀ is maintained at 5V The In this way, it is possible to determine whether “0” is written or “1” is written based on the voltage of the bit line.

例えば、図７（Ｂ）に示される、ＴＦＴ１０３２、ＴＦＴ５０３、ＴＦＴ５０２、ＴＦＴ５０４を、それぞれ、実施の形態１の図４（Ｂ）あるいは図４（Ｄ）に示すＴＦＴ、実施の形態２の図２（Ｅ）あるいは図２（Ｉ）に示すＴＦＴ、実施の形態３の図５（Ｄ）あるいは図５（Ｈ）に示すＴＦＴのいずれかを用いることが可能である。 For example, the TFT 1032, TFT 503, TFT 502, and TFT 504 shown in FIG. 7B are the TFTs shown in FIG. 4B or FIG. 4D of Embodiment 1 and FIG. E) or the TFT shown in FIG. 2 (I), or the TFT shown in FIG. 5 (D) or FIG. 5 (H) of Embodiment 3 can be used.

以上のようにして、本発明のＴＦＴは無線交信可能な半導体装置に適用することが可能である。 As described above, the TFT of the present invention can be applied to a semiconductor device capable of wireless communication.

［実施の形態５］
実施の形態４に基づいて作製された、無線交信可能な半導体装置２００は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵（図８（Ａ）参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図８（Ｂ）参照）、書籍類、容器類（シャーレ等、図８（Ｃ）参照）、包装用容器類（包装紙やボトル等、図８（Ｅ）及び図８（Ｆ）参照）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、装身具（鞄や眼鏡等、図８（Ｄ）参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。 [Embodiment 5]
The semiconductor device 200 capable of wireless communication manufactured based on Embodiment 4 can be used for various articles and systems by utilizing the function of transmitting and receiving electromagnetic waves. Articles include, for example, keys (see FIG. 8A), banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc., see FIG. 8B), books, Containers (such as petri dishes, see FIG. 8C), packaging containers (such as wrapping paper and bottles, see FIGS. 8E and 8F), recording media (discs, video tapes, etc.), vehicles Types (bicycles, etc.), accessories (such as bags and glasses, see FIG. 8D), foods, clothing, daily necessities, electronic devices (liquid crystal display devices, EL display devices, television devices, portable terminals, etc.), etc. It is.

本発明を適用して作製された、無線交信可能な半導体装置２００は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定される。また、システムとは、物品管理システム、認証機能システム、流通システム等であり、本発明の半導体装置を用いることにより、システムの高機能化、多機能化、高付加価値化を図ることができる。 The semiconductor device 200 capable of wireless communication manufactured by applying the present invention is fixed by being attached or embedded on the surface of an article having various shapes as described above. The system is an article management system, an authentication function system, a distribution system, or the like. By using the semiconductor device of the present invention, the system can be enhanced in function, multifunctional, and added value.

本発明の半導体装置の作製工程を示す断面図。9 is a cross-sectional view illustrating a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の作製工程を示す断面図。9 is a cross-sectional view illustrating a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の作製工程を示す断面図。9 is a cross-sectional view illustrating a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の作製工程を示す断面図。9 is a cross-sectional view illustrating a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の作製工程を示す断面図。9 is a cross-sectional view illustrating a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置を利用した一形態を示す図。FIG. 11 is a diagram showing one embodiment using a semiconductor device of the present invention. 本発明のＴＦＴを搭載した半導体装置を示す回路図。1 is a circuit diagram showing a semiconductor device equipped with a TFT of the present invention. 本発明の半導体装置の搭載例を示す図。FIG. 10 shows an example of mounting a semiconductor device of the present invention.

符号の説明Explanation of symbols

１０１基板
１０２下地絶縁膜
１０３島状半導体膜
１０４絶縁膜
１０５ゲート絶縁膜
１０６導電膜
１０７マスク
１０８ゲート電極
１１１基板
１１２下地絶縁膜
１１３島状半導体膜
１１４絶縁膜
１１５導電膜
１１６導電膜
１１７レジスト
１１８ゲート電極
１１９レジスト
１２０ゲート電極
１２１レジスト
１２２ゲート電極
１２３レジスト
１２４ゲート絶縁膜
１２５金属膜
１２６シリサイド領域
１２６ａシリサイド領域
１２６ｂシリサイド領域
１２７ゲート電極
１２８不純物元素
１２９低濃度不純物領域
１２９ａ低濃度不純物領域
１２９ｂ低濃度不純物領域
１３０高濃度不純物領域
１３０ａ高濃度不純物領域
１３０ｂ高濃度不純物領域
１３１層間絶縁膜
１３２配線
１３２ａ配線
１３２ｂ配線
１３３不純物元素
１３５チャネル形成領域
１３６不純物領域
１３６ａ不純物領域
１３６ｂ不純物領域
１４１金属膜
１４２シリサイド領域
１４２ａシリサイド領域
１４２ｂシリサイド領域
１４３ゲート電極
１４８不純物元素
１４９低濃度不純物領域
１４９ａ低濃度不純物領域
１４９ｂ低濃度不純物領域
１５０高濃度不純物領域
１５０ａ高濃度不純物領域
１５０ｂ高濃度不純物領域
１５１層間絶縁膜
１５２配線
１５２ａ配線
１５２ｂ配線
１５３不純物領域
１５３ａ不純物領域
１５３ｂ不純物領域
１５５チャネル形成領域
１５６不純物元素
１６１ゲート電極
１６２不純物元素
１６３チャネル形成領域
１６４低濃度不純物領域
１６４ａ低濃度不純物領域
１６４ｂ低濃度不純物領域
１６５高濃度不純物領域
１６５ａ高濃度不純物領域
１６５ｂ高濃度不純物領域
１６６配線
１６６ａ配線
１６６ｂ配線
１６７層間絶縁膜
１６８不純物領域
１６８ａ不純物領域
１６８ｂ不純物領域
１６９不純物元素
２００半導体装置
２０１演算処理回路
２０２記憶回路
２０３アンテナ
２０４電源回路
２０５復調回路
２０６変調回路
２０７リーダ／ライタ
５０２ＴＦＴ
５０３ＴＦＴ
５０４ＴＦＴ
５０６記憶素子
５０７記憶素子
５０８記憶素子
１０２１メモリセル
１０２３メモリセルアレイ
１０２４ビット線駆動回路
１０２５カラムデコーダ
１０２６回路
１０２７セレクタ
１０２８インターフェース
１０２９ワード線駆動回路
１０３０ロウデコーダ
１０３１レベルシフタ
１０３２ＴＦＴ
１０３３記憶素子 DESCRIPTION OF SYMBOLS 101 Substrate 102 Base insulating film 103 Island-like semiconductor film 104 Insulating film 105 Gate insulating film 106 Conductive film 107 Mask 108 Gate electrode 111 Substrate 112 Base insulating film 113 Island-like semiconductor film 114 Insulating film 115 Conductive film 116 Conductive film 117 Resist 118 Gate Electrode 119 Resist 120 Gate electrode 121 Resist 122 Gate electrode 123 Resist 124 Gate insulating film 125 Metal film 126 Silicide region 126a Silicide region 126b Silicide region 127 Gate electrode 128 Impurity element 129 Low concentration impurity region 129a Low concentration impurity region 129b Low concentration impurity region 130 High-concentration impurity region 130a High-concentration impurity region 130b High-concentration impurity region 131 Interlayer insulating film 132 Wiring 132a Wiring 132b Wiring 133 Impurity element 135 Nell forming region 136 Impurity region 136a Impurity region 136b Impurity region 141 Metal film 142 Silicide region 142a Silicide region 142b Silicide region 143 Gate electrode 148 Impurity element 149 Low concentration impurity region 149a Low concentration impurity region 149b Low concentration impurity region 150 High concentration impurity region 150a High-concentration impurity region 150b High-concentration impurity region 151 Interlayer insulating film 152 Wiring 152a Wiring 152b Wiring 153 Impurity region 153a Impurity region 153b Impurity region 155 Channel formation region 156 Impurity element 161 Gate electrode 162 Impurity element 163 Channel formation region 164 Low concentration impurity Region 164a Low concentration impurity region 164b Low concentration impurity region 165 High concentration impurity region 165a High concentration impurity region 165b High concentration impurity region 166 wiring 166a wiring 166b wiring 167 interlayer insulating film 168 impurity regions 168a impurity regions 168b impurity regions 169 impurity element 200 semiconductor device 201 processing circuit 202 memory circuit 203 the antenna 204 power circuit 205 demodulation circuit 206 modulation circuit 207 reader / writer 502 TFT
503 TFT
504 TFT
506 Memory element 507 Memory element 508 Memory element 1021 Memory cell 1023 Memory cell array 1024 Bit line driver circuit 1025 Column decoder 1026 Circuit 1027 Selector 1028 Interface 1029 Word line driver circuit 1030 Row decoder 1031 Level shifter 1032 TFT
1033 Memory element

Claims

絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って第１の導電膜、前記第１の導電膜を覆って第２の導電膜、前記第２の導電膜の一部の上に第１のマスクを形成し、
前記第１のマスクを用いて、前記第２の導電膜をエッチングして第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記第１の導電膜をエッチングして第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記島状半導体膜に、一導電性を付与する不純物元素を第１の濃度で添加し、
前記第１のマスク及び前記第１のゲート電極をエッチングして、前記第１のマスクより幅の小さい第２のマスク、及び、前記第１のゲート電極より幅の小さい第３のゲート電極を形成し、
前記第２のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第２のゲート電極と同じ幅のゲート絶縁膜を形成し、
前記第２のマスクを除去して、前記第２のゲート電極を露出させ、
前記島状半導体膜、前記ゲート絶縁膜、前記第２のゲート電極、前記第３のゲート電極を覆って、金属膜を形成し、
加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、
前記金属膜の未反応領域を除去後、前記第３のゲート電極をマスクとして、前記第２のゲート電極をエッチングして、前記第３のゲート電極と同じ幅を有する第４のゲート電極を形成し、
前記第３のゲート電極、及び、前記第４のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、
前記島状半導体膜中の前記ゲート絶縁膜と重なり且つ前記第３及び第４のゲート電極と重ならない領域に第１の低濃度不純物領域及び第２の低濃度不純物領域を形成し、前記第１及び前記第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。 On an insulating surface, an island-shaped semiconductor film, an insulating film covering the island-shaped semiconductor film, a first conductive film covering the insulating film, a second conductive film covering the first conductive film, the first A first mask is formed on a part of the conductive film 2;
Etching the second conductive film using the first mask to form a first gate electrode;
Etching the first conductive film using the first gate electrode as a mask to form a second gate electrode;
Using the first gate electrode and the second gate electrode as a mask, an impurity element imparting one conductivity is added to the island-shaped semiconductor film at a first concentration,
Etching the first mask and the first gate electrode to form a second mask having a smaller width than the first mask and a third gate electrode having a smaller width than the first gate electrode And
Etching the insulating film using the second gate electrode as a mask to form a gate insulating film having the same width as the second gate electrode;
Removing the second mask to expose the second gate electrode;
A metal film is formed to cover the island-shaped semiconductor film, the gate insulating film, the second gate electrode, and the third gate electrode,
By heat treatment, the region of the island-shaped semiconductor film that is not covered with the gate insulating film reacts with the metal film, and a silicide region is formed in the island-shaped semiconductor film,
After removing the unreacted region of the metal film, the second gate electrode is etched using the third gate electrode as a mask to form a fourth gate electrode having the same width as the third gate electrode. and,
Before Symbol third gate electrode, and, as a mask the fourth gate electrode of, by adding an impurity element imparting the one conductivity in the island-shaped semiconductor in the first concentration is less than the second concentration And
The first low concentration impurity region and a second lightly doped region formed in a region above which does not overlap with the gate insulating film and weight Do Ri and the third and fourth gate electrodes in the island-shaped semiconductor film, wherein the method for manufacturing a semiconductor device, characterized in that a channel formation region between the first and the second low-concentration impurity regions.

請求項１において、前記第１のマスクは、側面にテーパー角を有する形状であることを特徴とする半導体装置の作製方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the first mask has a shape having a taper angle on a side surface.

請求項１または請求項２において、前記第１のゲート電極をエッチングして前記第３のゲート電極を形成する際に、試料ステージ温度を−１０℃以下にすることを特徴とする半導体装置の作製方法。3. The semiconductor device according to claim 1, wherein when the first gate electrode is etched to form the third gate electrode, a sample stage temperature is set to −10 ° C. or lower. Method.

絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って導電膜、前記導電膜の一部の上にマスクを形成し、On the insulating surface, an island-shaped semiconductor film, an insulating film covering the island-shaped semiconductor film, a conductive film covering the insulating film, a mask formed on a part of the conductive film,
前記マスクを用いて、前記導電膜をエッチングして第１のゲート電極を形成し、Using the mask, the conductive film is etched to form a first gate electrode,
前記第１のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第１のゲート電極と同じ幅のゲート絶縁膜を形成し、Etching the insulating film using the first gate electrode as a mask to form a gate insulating film having the same width as the first gate electrode;
前記島状半導体膜、前記ゲート絶縁膜、前記第１のゲート電極、前記マスクを覆って、金属膜を形成し、Covering the island-shaped semiconductor film, the gate insulating film, the first gate electrode, the mask, and forming a metal film;
加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、By heat treatment, the region of the island-shaped semiconductor film that is not covered with the gate insulating film reacts with the metal film, and a silicide region is formed in the island-shaped semiconductor film,
前記金属膜の未反応領域を除去後、前記第１のゲート電極をエッチングし、前記第１のゲート電極より幅の小さい第２のゲート電極を形成し、After removing the unreacted region of the metal film, the first gate electrode is etched to form a second gate electrode having a smaller width than the first gate electrode,
前記島状半導体膜に一導電性を付与する不純物元素を第１の濃度で添加し、An impurity element imparting one conductivity to the island-like semiconductor film is added at a first concentration,
前記第２のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、Using the second gate electrode as a mask, an impurity element imparting the one conductivity is added to the island-shaped semiconductor at a second concentration lower than the first concentration,
前記島状半導体膜中の前記ゲート絶縁膜と重なり且つ前記第２のゲート電極と重ならない領域に第１の低濃度不純物領域及び第２の低濃度不純物領域を形成し、前記第１及び前記第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。Forming a first low-concentration impurity region and a second low-concentration impurity region in a region of the island-shaped semiconductor film that overlaps with the gate insulating film and does not overlap with the second gate electrode; A method for manufacturing a semiconductor device, wherein a channel formation region is formed between two low-concentration impurity regions.

絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って導電膜、前記導電膜の一部の上にマスクを形成し、
前記マスクを用いて、前記導電膜をエッチングして第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第１のゲート電極と同じ幅のゲート絶縁膜を形成し、
前記第１のゲート電極をマスクとして、前記島状半導体膜に一導電性を付与する不純物元素を第１の濃度で添加し、
前記島状半導体膜、前記ゲート絶縁膜、前記第１のゲート電極、前記マスクを覆って、金属膜を形成し、
加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、
前記金属膜の未反応領域を除去後、前記第１のゲート電極をエッチングし、前記第１のゲート電極より幅の小さい第２のゲート電極を形成し、
前記第２のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、
前記島状半導体膜中の前記ゲート絶縁膜と重なり且つ前記第２のゲート電極と重ならない領域に第１の低濃度不純物領域及び第２の低濃度不純物領域を形成し、前記第１及び前記第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。 On the insulating surface, an island-shaped semiconductor film, an insulating film covering the island-shaped semiconductor film, a conductive film covering the insulating film, a mask formed on a part of the conductive film,
Using the mask, the conductive film is etched to form a first gate electrode,
Etching the insulating film using the first gate electrode as a mask to form a gate insulating film having the same width as the first gate electrode;
Using the first gate electrode as a mask, an impurity element imparting one conductivity to the island-like semiconductor film is added at a first concentration,
Covering the island-shaped semiconductor film, the gate insulating film, the first gate electrode, the mask, and forming a metal film;
By heat treatment, the region of the island-shaped semiconductor film that is not covered with the gate insulating film reacts with the metal film, and a silicide region is formed in the island-shaped semiconductor film,
After removing the unreacted areas of the metal film, etching the previous SL first gate electrode, forming a first second gate electrode smaller width than the gate electrode of
Previous SL second gate electrode as a mask, by adding an impurity element imparting the one conductivity in the island-shaped semiconductor in the first concentration is less than the second concentration,
The first low concentration impurity region and a second lightly doped region formed in a region above which does not overlap with the gate insulating film and weight Do Ri and the second gate electrode in the island-shaped semiconductor film, the first and A method for manufacturing a semiconductor device, wherein a channel formation region is formed between the second low-concentration impurity regions.

請求項４または請求項５において、前記マスクを用いて前記第１のゲート電極をエッチングし、前記第１のゲート電極より幅の小さい前記第２のゲート電極を形成することを特徴とする半導体装置の作製方法。6. The semiconductor device according to claim 4, wherein the first gate electrode is etched using the mask to form the second gate electrode having a width smaller than that of the first gate electrode. Manufacturing method.

請求項４または請求項５において、前記第１のゲート電極を等方性エッチングによりエッチングし、前記第１のゲート電極より幅の小さい前記第２のゲート電極を形成することを特徴とする半導体装置の作製方法。6. The semiconductor device according to claim 4, wherein the first gate electrode is etched by isotropic etching to form the second gate electrode having a smaller width than the first gate electrode. Manufacturing method.

請求項１乃至請求項７のいずれか一項において、前記シリサイド領域が高濃度不純物領域であることを特徴とする半導体装置の作製方法。8. The method for manufacturing a semiconductor device according to claim 1, wherein the silicide region is a high-concentration impurity region.

請求項１乃至請求項７のいずれか一項において、前記島状半導体膜中の前記シリサイド領域の下の領域に、高濃度不純物領域が形成されることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 7, in the region beneath the silicide region in the island-shaped semiconductor film, the method for manufacturing a semiconductor device according to claim Rukoto high concentration impurity region is formed.