JP5121145B2 - Method for manufacturing semiconductor device - Google Patents
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本発明は半導体装置及びその作製方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
従来の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと言う）は非晶質半導体膜で構成されていたため、１０ｃｍ２／Ｖ・ｓｅｃ以上の電界効果移動度を持つＴＦＴを得ることはほとんど不可能であった。しかし、結晶性半導体膜で構成されたＴＦＴが登場し、高い電界効果移動度を持つＴＦＴを実現することが可能となった。 Since a conventional thin film transistor (hereinafter referred to as TFT) is composed of an amorphous semiconductor film, it is almost impossible to obtain a TFT having a field effect mobility of 10 cm 2 / V · sec or more. It was. However, TFTs composed of crystalline semiconductor films have appeared, and it has become possible to realize TFTs with high field effect mobility.
結晶性半導体膜のＴＦＴは高い電界効果移動度を持つため、ＴＦＴを使って各種機能回路を同一基板上に同時に作製することが可能である。例えば、表示装置において、以前は表示部にドライバＩＣなどを実装して駆動回路としていたのに対し、結晶性半導体膜のＴＦＴを用いることで、同一基板上に表示部とシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などで構成される駆動回路を配置することが可能となった。駆動回路はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとからなるＣＭＯＳ回路を基本として形成されている。 Since a TFT of a crystalline semiconductor film has high field effect mobility, various functional circuits can be manufactured over the same substrate using the TFT. For example, in a display device, a driver IC or the like was previously mounted on a display portion as a drive circuit, but a display portion, a shift register circuit, and a level shifter circuit are formed on the same substrate by using a TFT of a crystalline semiconductor film. In addition, it is possible to arrange a drive circuit including a buffer circuit, a sampling circuit, and the like. The drive circuit is formed based on a CMOS circuit composed of an N-channel TFT and a P-channel TFT.
同一基板上に各種回路を形成するには、各回路に対応したＴＦＴを形成する必要がある。なぜならば、表示装置で考えると画素部のＴＦＴと駆動回路のＴＦＴとでは動作条件が必ずしも同一ではなく、ＴＦＴに要求される特性も異なるからである。Ｎチャネル型ＴＦＴで構成される画素部のＴＦＴは、スイッチング素子として液晶に電圧を印加して駆動させている。画素部のＴＦＴは、１フレーム期間の間、液晶層に蓄積した電荷を保持するために、オフ電流値を十分低くすることが要求されている。一方、駆動回路のバッファ回路などには高い駆動電圧が印加されるため、駆動回路内の素子に高電圧が印加されても壊れないように耐圧を高めておく必要がある。また、オン電流駆動能力を高めるためにオン電流値を十分確保する必要がある。 In order to form various circuits on the same substrate, it is necessary to form TFTs corresponding to each circuit. This is because the operating conditions are not necessarily the same between the TFT of the pixel portion and the TFT of the driver circuit in terms of a display device, and the characteristics required for the TFT are also different. The TFT in the pixel portion formed by an N-channel TFT is driven by applying a voltage to the liquid crystal as a switching element. The TFT in the pixel portion is required to have a sufficiently low off-state current value in order to hold the charge accumulated in the liquid crystal layer during one frame period. On the other hand, since a high drive voltage is applied to the buffer circuit of the drive circuit, etc., it is necessary to increase the breakdown voltage so as not to break even if a high voltage is applied to the elements in the drive circuit. Further, it is necessary to secure a sufficient on-current value in order to increase the on-current driving capability.
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン領域（以下、ＬＤＤ領域ともいう）を設けた構造がある。この構造はチャネル形成領域と、高濃度に不純物元素が添加されたソース又はドレイン領域との間に低濃度に不純物元素を添加した領域が設けられている。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配置させたいわゆるＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造がある。このような構造とすることで、ドレイン近傍の高電界が緩和されて、ホットキャリアによるオン電流値の劣化を低減することができる。なお、ＬＤＤ領域の中でも、ゲート絶縁膜を介してゲート電極と重なって配置していない領域をＬｏｆｆ領域、重なって配置している領域をＬｏｖ領域という。 As a structure of a TFT for reducing the off-current value, there is a structure in which a low concentration drain region (hereinafter also referred to as an LDD region) is provided. In this structure, a region to which an impurity element is added at a low concentration is provided between a channel formation region and a source or drain region to which an impurity element is added at a high concentration. As a means for preventing the deterioration of the on-current value due to hot carriers, there is a so-called GOLD (Gate Overlapped LDD) structure in which an LDD region is disposed so as to overlap with a gate electrode through a gate insulating film. With such a structure, a high electric field in the vicinity of the drain is relieved, and deterioration of the on-current value due to hot carriers can be reduced. Note that, in the LDD region, a region not overlapping with the gate electrode via the gate insulating film is referred to as a Loff region, and a region overlapping with the gate electrode is referred to as a Lov region.
ここで、Ｌｏｆｆ領域はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリアによるオン電流値の劣化を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を緩和し、オン電流値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よって、種々の回路毎に、求められる特性に応じた構造のＴＦＴを作製する必要がある。 Here, the Loff region has a high effect of suppressing the off-current value, but has a low effect of relaxing the electric field in the vicinity of the drain and preventing the deterioration of the on-current value due to hot carriers. On the other hand, the Lov region relaxes the electric field near the drain and is effective in preventing deterioration of the on-current value, but has a low effect of suppressing the off-current value. Therefore, it is necessary to manufacture a TFT having a structure corresponding to a required characteristic for each of various circuits.
同一基板上に様々な構造のＴＦＴを同時に作製する方法の１つとしては、下層のゲート長が上層のゲート長よりも長い形状である所謂ハットシェイプ型の２層構造のゲート電極を使い、同一基板上にＬＤＤ領域を有するＴＦＴを同時に複数作製するものがある（例えば、特許文献１参照）。図３３にその作製方法を示す。 One method for simultaneously manufacturing TFTs with various structures on the same substrate is to use a so-called hat-shaped two-layer gate electrode in which the lower gate length is longer than the upper gate length. Some manufacture a plurality of TFTs having LDD regions on a substrate at the same time (see, for example, Patent Document 1). FIG. 33 shows a manufacturing method thereof.
まず、基板１上に、下地絶縁膜２、半導体膜３、ゲート絶縁膜４、ゲート電極となる第１の導電膜５、ゲート電極となる第２の導電膜６を順次積層させ、第２の導電膜上にレジストからなるマスク７を形成する（図３３（Ａ））。次に、ドライエッチングにより、第１の導電膜及び第２の導電膜をエッチングして側壁に傾斜（テーパー）のある形状にし、ゲート電極８、９を形成する（図３３（Ｂ））。続いて、異方性エッチングによりゲート電極９を加工する。これにより、断面形状が帽子のような形をしたハットシェイプ型のゲート電極が形成される（図３３（Ｃ））。その後、２回ほど不純物元素をドーピングし、ゲート電極８の下に位置するＬＤＤ領域１０ａと、ＬＤＤ領域に接して半導体膜の両端に位置する高濃度不純物領域１０ｂと、チャネル形成領域１０ｃが形成される（図３３（Ｄ））。
一方、オン電流に関して、ＴＦＴの寄生抵抗であるコンタクト抵抗を下げて、オン電流を高くする方法もある。具体的には、ソース領域、ドレイン領域にニッケルシリサイドを設けて、配線とのコンタクト抵抗を小さくするものである（例えば特許文献２参照）。
現在、サブミクロンＴＦＴの研究が盛んに行われている。しかし、特許文献１の方法を用いて各種回路に適した微細なＴＦＴを形成することは困難であった。なぜなら、ＬＤＤ領域のゲート長方向の長さ（以下、ＬＤＤ長と言う）を所望の値まで短くすることが困難であったからである。図３３に示すように、特許文献１は、ゲート電極９側面のテーパーであったところをエッチングして、ハットシェイプ型のゲート電極を形成し、ドーピングすることにより、ＬＤＤ領域１０ａを形成する方法である。従って、図３３（Ｂ）に示すゲート電極９側面のテーパー角（θ）を９０°に近づければＬＤＤ長は短くなる。しかし、テーパー角の調整は難しく、逆にθ＝９０°にしてしまうとＬＤＤ領域自体が形成できなくなるため、ある一定値以下のＬＤＤ長を形成することは困難であった。
Currently, research on submicron TFTs is actively conducted. However, it has been difficult to form fine TFTs suitable for various circuits using the method of
また、ＬＤＤ領域はホットキャリアを抑えたり、短チャネル効果を抑える反面、オン電流に対する抵抗としても機能する。従って、各ＴＦＴには、ホットキャリア等を抑えるとともに、所望のオン電流が得られるような最適なＬＤＤ長が存在する。しかしながら、従来の方法では、ゲート長、半導体膜の長さはエッチングによりサブミクロンサイズのものを形成できたものの、それらのサイズにあったＬＤＤ長を持つＬＤＤ領域を設けることはできなかった。よって、特性の良いサブミクロンＴＦＴを得ることはできなかった。 In addition, the LDD region suppresses hot carriers and suppresses the short channel effect, but also functions as a resistance against on-current. Accordingly, each TFT has an optimum LDD length that suppresses hot carriers and the like and obtains a desired on-current. However, in the conventional method, although the gate length and the length of the semiconductor film could be formed by submicron size by etching, it was not possible to provide an LDD region having an LDD length corresponding to those sizes. Therefore, a submicron TFT with good characteristics could not be obtained.
また、ＴＦＴを微細化するとＬＤＤ領域による寄生抵抗の影響が大きくなるという問題もあった。 In addition, when the TFT is miniaturized, there is a problem that the influence of parasitic resistance due to the LDD region increases.
以上より、本発明は、微細化されたＴＦＴにおいてもＬＤＤ領域による寄生抵抗の影響を少なくすることを課題とする。微細化されたＴＦＴであっても、ＴＦＴの構造を各種回路の機能に応じて適切なものとし、半導体装置の動作特性および信頼性を向上させることを課題とする。また、工程数を削減して製造コストの低減および歩留まりの向上を図ることを課題とする。 Accordingly, an object of the present invention is to reduce the influence of parasitic resistance due to the LDD region even in a miniaturized TFT. Even if the TFT is miniaturized, it is an object to improve the operating characteristics and reliability of a semiconductor device by making the structure of the TFT suitable for the functions of various circuits. It is another object of the present invention to reduce the number of processes to reduce manufacturing costs and improve yield.
本発明の特徴の一つは、基板上に形成され、チャネル形成領域、第１の低濃度不純物領域、第２の低濃度不純物領域及び高濃度不純物領域を有する半導体膜と、チャネル形成領域、第１の低濃度不純物領域及び第２の低濃度不純物領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１の導電膜及び前記第１の導電膜上の第２の導電膜でなるゲート電極と、ゲート電極の側面に接して形成されたサイドウォールと、高濃度不純物領域の表面に形成されたシリサイド層と、前記シリサイド層と接続する配線を有する。第１の導電膜と第２の導電膜はハットシェイプ型のゲート電極を構成する。そして、ゲート絶縁膜のチャネル長方向の端部は前記サイドウォールの端部と一致する。第１の低濃度不純物領域は第１の導電膜と前記ゲート絶縁膜を介して重なるＬｏｖ領域であって、第２の低濃度不純物領域は第１の導電膜の側面に接するサイドウォールとゲート絶縁膜を介して重なるＬｏｆｆ領域であることを特徴とする。 One of the characteristics of the present invention is that a channel formation region, a semiconductor film having a first low-concentration impurity region, a second low-concentration impurity region, and a high-concentration impurity region, a channel formation region, A gate insulating film formed on the first low-concentration impurity region and the second low-concentration impurity region; a first conductive film formed on the gate insulating film; and a second conductive on the first conductive film. A gate electrode formed of a film; a sidewall formed in contact with a side surface of the gate electrode; a silicide layer formed on a surface of the high-concentration impurity region; and a wiring connected to the silicide layer. The first conductive film and the second conductive film form a hat-shaped gate electrode. The end portion of the gate insulating film in the channel length direction coincides with the end portion of the sidewall. The first low-concentration impurity region is a Lov region that overlaps the first conductive film with the gate insulating film interposed therebetween, and the second low-concentration impurity region is a gate insulating film between the sidewall that is in contact with the side surface of the first conductive film. It is a Loff region that overlaps with the film.
本発明の特徴の一つは、基板上の半導体膜上にゲート絶縁膜、第１の導電膜、第２の導電膜を順次形成し、第２の導電膜上にレジストを形成し、レジストをマスクとして第２の導電膜に第１のエッチングをすることにより、エッチングされた第２の導電膜を形成して、第１の導電膜に第２のエッチングをすることにより第１のゲート電極を形成し、エッチングされた第２の導電膜に第３のエッチングをすることにより、レジストを後退させると共に、後退するレジストをマスクとしてエッチングされた第２の導電膜をエッチングして、チャネル長方向の長さが第１のゲート電極よりも短い第２のゲート電極を形成し、前記第１のゲート電極及び前記第２のゲート電極の側面に接するようにサイドウォールを形成し、前記サイドウォールをマスクとして前記ゲート絶縁膜をエッチングして前記半導体膜の一部を露出させ、前記ゲート絶縁膜から露出した前記半導体膜の一部にシリサイド層を形成し、前記シリサイド層と接続する配線を形成することを特徴とする。 One feature of the present invention is that a gate insulating film, a first conductive film, and a second conductive film are sequentially formed over a semiconductor film over a substrate, a resist is formed over the second conductive film, and the resist is formed. The first conductive film is etched to form a second etched conductive film, and the first conductive film is etched to form the first gate electrode. The third etching is performed on the formed and etched second conductive film, thereby causing the resist to recede, and etching the second conductive film using the receding resist as a mask to etch in the channel length direction. A second gate electrode having a length shorter than that of the first gate electrode is formed, sidewalls are formed so as to contact the side surfaces of the first gate electrode and the second gate electrode, and the sidewalls are masked. Etching the gate insulating film to expose a part of the semiconductor film, forming a silicide layer on a part of the semiconductor film exposed from the gate insulating film, and forming a wiring connected to the silicide layer It is characterized by.
本発明の特徴の一つは、上記第２のエッチングのときに、レジストを後退させることを特徴とする。 One of the characteristics of the present invention is that the resist is retreated in the second etching.
本発明の特徴の一つは、上記第２のゲート電極を形成後、第２のゲート電極をマスクとして不純物元素をドーピングして、半導体膜にチャネル形成領域とチャネル形成領域に接する低濃度不純物領域を形成し、サイドウォールを形成し、サイドウォール及び第２のゲート電極をマスクとして不純物元素をドーピングして、低濃度不純物領域に選択的に高濃度不純物領域を形成し、高濃度不純物領域を形成後にシリサイド層を形成することである。 One of the features of the present invention is that after the second gate electrode is formed, an impurity element is doped using the second gate electrode as a mask, so that the semiconductor film has a channel concentration region and a low concentration impurity region in contact with the channel formation region Forming a sidewall, doping an impurity element using the sidewall and the second gate electrode as a mask, selectively forming a high concentration impurity region in the low concentration impurity region, and forming a high concentration impurity region A silicide layer is formed later.
本発明の特徴の一つは、サイドウォール及び第２のゲート電極をマスクとしたドーピングをすることにより、低濃度不純物領域は、サイドウォールの下にゲート絶縁膜を介して位置するとともに、第１のゲート電極と重なり、第２のゲート電極と重ならない部分の下に、ゲート絶縁膜を介して位置するように形成されることである。 One of the features of the present invention is that doping is performed using the sidewall and the second gate electrode as a mask so that the low-concentration impurity region is located below the sidewall via the gate insulating film, and the first It is formed so as to be located via a gate insulating film under a portion that overlaps with the second gate electrode and does not overlap with the second gate electrode.
本発明の特徴の一つは、上記第２のゲート電極を形成した後、第２のゲート電極をマスクとして不純物元素をドーピングして、半導体膜にチャネル形成領域と前記チャネル形成領域に接する低濃度不純物領域を形成し、第１のゲート電極をマスクとして不純物元素をドーピングして、低濃度不純物領域に選択的に高濃度不純物領域を形成した後に、サイドウォールを形成することを特徴とする。 One feature of the present invention is that after the second gate electrode is formed, an impurity element is doped using the second gate electrode as a mask, so that the semiconductor film has a low concentration in contact with the channel formation region and the channel formation region. An impurity region is formed, an impurity element is doped using the first gate electrode as a mask, a high concentration impurity region is selectively formed in the low concentration impurity region, and then a sidewall is formed.
本発明の特徴の一つは上記第２のゲート電極を形成した後、第２のゲート電極をマスクとして不純物元素をドーピングして、半導体膜にチャネル形成領域とチャネル形成領域に接する低濃度不純物領域を形成し、第１のゲート電極をマスクとして不純物元素をドーピングして、低濃度不純物領域に選択的に高濃度不純物領域を形成し、第２のゲート電極をマスクとして第１のゲート電極をエッチングし、チャネル長方向の長さが第２のゲート電極と等しい第３のゲート電極を形成した後に、サイドウォールを形成することである。 One of the features of the present invention is that after the second gate electrode is formed, an impurity element is doped using the second gate electrode as a mask, so that the semiconductor film has a channel concentration region and a low concentration impurity region in contact with the channel formation region. And doping the impurity element using the first gate electrode as a mask, selectively forming a high concentration impurity region in the low concentration impurity region, and etching the first gate electrode using the second gate electrode as a mask. Then, after forming a third gate electrode having a length in the channel length direction equal to that of the second gate electrode, a sidewall is formed.
本発明の特徴の一つは、エッチングされた第２の導電膜は、その側面のテーパー角θが８０°≦θ≦９０°になるように形成されることである。つまり、エッチングされた第２の導電膜はほぼ垂直なテーパー角を有するように形成される。 One of the features of the present invention is that the etched second conductive film is formed so that the taper angle θ of the side surface is 80 ° ≦ θ ≦ 90 °. That is, the etched second conductive film is formed to have a substantially vertical taper angle.
本発明の特徴の一つは、第１の導電膜はＴａＮ膜であることである。本発明の特徴の一つは第２の導電膜はＷ膜であることである。また、第１乃至前記第３のエッチングはドライエッチング法により行うことである。 One of the features of the present invention is that the first conductive film is a TaN film. One of the features of the present invention is that the second conductive film is a W film. The first to third etchings are performed by a dry etching method.
本発明のハットシェイプ型ゲート電極の形成方法は、図３３のゲート電極９のテーパー部を利用した形成方法とは異なる。本発明は、エッチング時のレジスト後退幅を利用して、第２のゲート電極のゲート長を第１のゲート電極のゲート長よりも小さくなるよう形成し、ハットシェイプ型ゲート電極を形成する。本発明のエッチング時のレジスト後退幅とは、エッチングされた第２の導電膜をエッチングする第３のエッチングの際のレジスト後退幅のことである。もしくは第１のゲート電極を形成する第２のエッチングの際、レジストが同時にエッチングされる場合もあるため、第２及び第３のエッチング時のレジスト後退幅を合算したレジスト後退幅のことである。 The formation method of the hat-shaped gate electrode of the present invention is different from the formation method using the tapered portion of the gate electrode 9 of FIG. In the present invention, the gate length of the second gate electrode is formed to be smaller than the gate length of the first gate electrode by using the resist receding width at the time of etching, thereby forming a hat-shaped gate electrode. The resist receding width at the time of etching of the present invention is the resist receding width at the time of the third etching for etching the etched second conductive film. Alternatively, since the resist may be etched at the same time during the second etching for forming the first gate electrode, the resist receding width is the sum of resist receding widths during the second and third etchings.
さらに、上記のような本発明で形成したハットシェイプ型のゲート電極をマスクとして、半導体膜に不純物元素をドーピングすることで、Ｌｏｖ領域またはＬｏｆｆ領域を有する各種半導体装置を同一基板上に作製することを特徴とする。 Further, various semiconductor devices having a Lov region or a Loff region can be formed over the same substrate by doping the semiconductor film with an impurity element using the above-described hat-shaped gate electrode formed in the present invention as a mask. It is characterized by.
また、ハットシェイプ型ゲート電極を形成した後、第１及び第２ゲート電極の側面に共通のサイドウォールを、両ゲート電極の側面を覆うように形成する。サイドウォール及び第２のゲート電極をマスクとして不純物元素をドーピングすることで、Ｌｏｖ領域およびＬｏｆｆ領域の両方を有する半導体装置を作製することを特徴とする。 In addition, after the hat-shaped gate electrode is formed, a side wall common to the side surfaces of the first and second gate electrodes is formed so as to cover the side surfaces of both gate electrodes. A semiconductor device having both a Lov region and a Loff region is manufactured by doping an impurity element using the sidewall and the second gate electrode as a mask.
本発明の第１のエッチング時に形成されるエッチングされた第２の導電膜側面のテーパー角は、８０°〜９０°であることを特徴とする。 The taper angle of the side surface of the etched second conductive film formed during the first etching according to the present invention is 80 ° to 90 °.
本発明のＬＤＤ領域のＬＤＤ長は、１０ｎｍ以上３００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下であることを特徴とする。Ｌｏｖ領域のチャネル長方向の長さ（以下、Ｌｏｖ長）を２０ｎｍ以上２００ｎｍ以下、Ｌｏｆｆ領域のチャネル長方向の長さ（以下、Ｌｏｆｆ長）を３０ｎｍ以上５００ｎｍ以下であることを特徴とする。また、本発明のチャネル形成領域のチャネル長は０．１μｍ以上１．０μｍ以下の範囲内であることを特徴とする。 The LDD length of the LDD region of the present invention is 10 nm to 300 nm, preferably 50 nm to 200 nm. The length of the Lov region in the channel length direction (hereinafter referred to as Lov length) is from 20 nm to 200 nm, and the length of the Loff region in the channel length direction (hereinafter referred to as Loff length) is from 30 nm to 500 nm. In addition, the channel length of the channel formation region of the present invention is in the range of 0.1 μm to 1.0 μm.
なお、本明細書において、ハットシェイプ型ゲート電極とは少なくとも２層でなる積層構造のゲート電極である。そして、下層のゲート電極のゲート長（チャネル長方向の長さ）が上層のゲート電極のゲート長（チャネル長方向の長さ）よりも長く、また上層のゲート電極の厚さが下層のゲート電極の厚さよりも厚い形状のゲート電極を指す。下層のゲート電極はその断面が末広がりになっていても良いし、矩形であっても良い。 Note that in this specification, a hat-shaped gate electrode is a gate electrode having a stacked structure including at least two layers. The gate length of the lower gate electrode (length in the channel length direction) is longer than the gate length of the upper gate electrode (length in the channel length direction), and the thickness of the upper gate electrode is lower than that of the lower gate electrode. The gate electrode has a shape thicker than the thickness of the gate electrode. The lower gate electrode may have a wider cross section or a rectangular shape.
また、本明細書において、半導体装置とは半導体を利用することで機能する素子及び装置全般を指し、薄膜トランジスタ、無線チップ、表示装置、電子機器をその範疇とする。 In this specification, a semiconductor device refers to all elements and devices that function by using a semiconductor, and includes thin film transistors, wireless chips, display devices, and electronic devices.
本発明は、微細なハットシェイプ型ゲート電極を形成でき、このゲート電極をマスクとして不純物元素をドーピングすることで、従来では達成できなかったＬＤＤ長を持つＬＤＤ領域を形成できる。そのため、微細化されてもなお、動作特性が良く、高信頼性の半導体装置を実現でき、各種回路に適した半導体装置を作り分けることができる。また、工程数が少ないプロセスで半導体装置を様々な構成で作り分けできるため、製造コストの低減および歩留まりの向上を図ることができる。 In the present invention, a fine hat-shaped gate electrode can be formed, and an LDD region having an LDD length that cannot be achieved conventionally can be formed by doping an impurity element using the gate electrode as a mask. Therefore, even when miniaturized, a semiconductor device with good operation characteristics and high reliability can be realized, and a semiconductor device suitable for various circuits can be created. In addition, since a semiconductor device can be separately manufactured with various structures by a process with a small number of steps, manufacturing cost can be reduced and yield can be improved.
また、半導体膜の一部にシリサイドを形成し、そのシリサイドを介して配線と半導体膜が接続するため、コンタクト抵抗を下げることができる。従って、オン電流を高くすることができ、ＬＤＤ領域を有する微細ＴＦＴでも所望のオン電流を得ることができる。 Further, since silicide is formed in part of the semiconductor film and the wiring and the semiconductor film are connected through the silicide, the contact resistance can be reduced. Accordingly, the on-current can be increased, and a desired on-current can be obtained even with a fine TFT having an LDD region.
さらに、サイズに下限なく所望の大きさのサブミクロンＴＦＴを形成でき、半導体装置自体を非常にコンパクトで且つ軽量にできる。また、各ＴＦＴに適したＬＤＤ長を設計でき、短チャネル効果を抑えたり耐圧を高くするとともに、所望のオン電流を確保できる半導体装置を得ることができる。 Further, a submicron TFT having a desired size can be formed without any lower limit, and the semiconductor device itself can be made very compact and lightweight. In addition, an LDD length suitable for each TFT can be designed, and a semiconductor device that can suppress a short channel effect, increase a breakdown voltage, and secure a desired on-current can be obtained.
また、ハットシェイプ型ゲート電極にサイドウォールを形成し、不純物元素のドーピングをすることで、Ｌｏｆｆ領域とＬｏｖ領域を両方有し、高信頼性で且つ短チャネル効果が抑えられた半導体装置を実現できる。 Further, by forming a sidewall on the hat-shaped gate electrode and doping with an impurity element, a semiconductor device having both a Loff region and a Lov region and having high reliability and a short channel effect can be realized. .
本発明のハットシェイプ型ゲート電極をマスクとして不純物元素をドーピングすることで、１０〜３００ｎｍ、好ましくは５０〜２００ｎｍといった非常に短いＬＤＤ長を持ったＬＤＤ領域を形成することができる。特に、Ｌｏｖ長を２０〜２００ｎｍ、Ｌｏｆｆ領域のチャネル長方向の長さ（Ｌｏｆｆ長）を３０〜５００ｎｍにすることができる。また、チャネル長が０．１〜１．０μｍといった微細なＴＦＴにおいて、そのＴＦＴサイズに適したＬＤＤ領域を有するＴＦＴを形成することができる。 By doping an impurity element using the hat-shaped gate electrode of the present invention as a mask, an LDD region having a very short LDD length of 10 to 300 nm, preferably 50 to 200 nm can be formed. In particular, the Lov length can be 20 to 200 nm, and the length of the Loff region in the channel length direction (Loff length) can be 30 to 500 nm. Further, in a fine TFT having a channel length of 0.1 to 1.0 μm, a TFT having an LDD region suitable for the TFT size can be formed.
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention should not be construed as being limited to the description of the embodiment modes.
また、以下に示す実施の形態１〜１３は実施可能な範囲で自由に組み合わせることが可能である。
Further,
（実施の形態１）
以下に、実施の形態１による半導体装置の作製方法を図１〜図４に示す。本実施の形態の半導体装置に用いられるＴＦＴはＬＤＤ領域としてＬｏｖ領域及びＬｏｆｆ領域を有する。
(Embodiment 1)
A method for manufacturing the semiconductor device according to the first embodiment will be described below with reference to FIGS. The TFT used in the semiconductor device of this embodiment has a Lov region and a Loff region as LDD regions.
まず、基板１１上に下地絶縁膜１２を１００〜３００ｎｍ形成する。基板１１としてはガラス基板、石英基板、プラスティック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。
First, the
下地絶縁膜１２は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）（酸化窒化珪素とも言う）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（窒化酸化珪素とも言う）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造を用いることができる。特に、基板からの汚染が懸念される場合には、下地絶縁膜を形成するのが好ましい。
The
また、下地絶縁膜１２が積層構造の場合、半導体膜に接する下地絶縁膜部分は、膜厚１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの窒化珪素膜、あるいは窒化酸化珪素膜とすると好ましい。後の結晶化工程で、半導体膜に金属元素を添加して結晶化する方法を用いた場合、金属元素をゲッタリングする必要がある。このときに、下地絶縁膜が酸化珪素膜であると、酸化珪素膜と半導体膜の珪素膜との界面において、珪素膜中の金属元素と酸化珪素膜中の酸素が反応して酸化金属物になり、金属元素がゲッタリングされにくくなる場合がある。よって、半導体膜に接する下地絶縁膜部分は酸化珪素膜ではない層にすることが好ましい。
In the case where the
続いて、半導体膜を１０〜１００ｎｍ形成する。半導体膜の材料はＴＦＴに求められる特性に応じて選択することができ、シリコン膜、シリコンゲルマニウム膜、炭化シリコン膜のいずれでも良い。半導体膜としては、非晶質半導体膜または微結晶半導体膜を成膜し、エキシマレーザー等を用いたレーザー結晶化法により結晶化した結晶性半導体膜を用いるのが好ましい。微結晶半導体膜は、ＳｉＨ４等の珪化物をグロー放電分解することにより得ることができる。珪化物を水素又はフッ素の希ガス元素とで希釈して用いることにより、微結晶半導体膜の形成を容易なものとすることができる。 Subsequently, a semiconductor film is formed to 10 to 100 nm. The material of the semiconductor film can be selected according to the characteristics required for the TFT, and may be any of a silicon film, a silicon germanium film, and a silicon carbide film. As the semiconductor film, an amorphous semiconductor film or a microcrystalline semiconductor film is preferably used, and a crystalline semiconductor film crystallized by a laser crystallization method using an excimer laser or the like is preferably used. The microcrystalline semiconductor film can be obtained by glow discharge decomposition of a silicide such as SiH 4 . By using the silicide diluted with a rare gas element such as hydrogen or fluorine, the microcrystalline semiconductor film can be easily formed.
また、結晶化技術としてはハロゲンランプを用いたラピッドサーマルアニール法（ＲＴＡ法）や、加熱炉を使用して結晶化する技術を適用することも可能である。さらに、非晶質半導体膜にニッケル等の金属元素を添加し、添加された金属を結晶核として固相成長させる方法を用いても良い。 Further, as a crystallization technique, a rapid thermal annealing method (RTA method) using a halogen lamp or a technique for crystallization using a heating furnace can be applied. Further, a method may be used in which a metal element such as nickel is added to the amorphous semiconductor film and solid phase growth is performed using the added metal as a crystal nucleus.
次に半導体膜をフォトリソ技術を用いてエッチングにより加工し、島状の半導体膜１３を形成する。島状の半導体膜１３を覆うように、ゲート絶縁膜１４を１〜２００ｎｍ、好ましくは５〜５０ｎｍ形成する。
Next, the semiconductor film is processed by etching using a photolithography technique to form an island-shaped
ゲート絶縁膜１４としてはＣＶＤ法やスパッタ法により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などのいずれかを適宜組み合わせて積層構造としてもよい。本実施形態では、ゲート絶縁膜１４は、ＳｉＮｘＯｙ膜及びＳｉＯｘＮｙ膜の積層構造とする。
As the
続いて、ゲート絶縁膜１４上にゲート電極となる第１の導電膜１５及び第２の導電膜１６を形成する。まず、第１の導電膜１５を５〜５０ｎｍ形成する。第１の導電膜１５としては、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を用いることができる。その上に第２の導電膜１６を１５０〜５００ｎｍ形成する。第２の導電膜１６としては、例えば、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、タンタルを主成分とする膜、タングステン（Ｗ）膜、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜等を用いることができる。ただし、第１の導電膜１５と第２の導電膜１６は互いのエッチングにおいて選択比の取れる組み合わせにしなければならない。選択比の取れる第１の導電膜と第２の導電膜の組み合わせとして例えば、ＡｌとＴａ、ＡｌとＴｉ、ＴａＮとＷを用いることができる。本実施の形態では第１の導電膜１５をＴａＮ、第２の導電膜１６をＷとする。
Subsequently, a first
続いて、第２の導電膜上にフォトマスクを用い、フォトリソグラフィー技術を使用して第１のレジスト１７を形成する（図１（Ａ））。第１のレジスト１７は側面にテーパー角を有する形状で形成しても良い。第１のレジスト１７がテーパー角を有することで、次の第１のエッチングにおいてテーパー角θを有するエッチングされた第２の導電膜１８を形成することができる。また、第１のレジスト１７側面にテーパー角を持たせることで、第１のエッチングにおける反応生成物が第１のレジスト１７の側面に付着し、成長するのを抑えることができる。さらに第１のレジスト１７を熱処理することで、断面形状が左右対称で、レジストの両側面において同一のテーパー角を有する第１のレジスト１７を形成しても良い。
Subsequently, a first resist 17 is formed using a photomask on the second conductive film and using a photolithography technique (FIG. 1A). The first resist 17 may be formed in a shape having a taper angle on the side surface. Since the first resist 17 has the taper angle, the etched second
続いて、第１のレジスト１７をマスクとして第１のエッチングを行う（図１（Ｂ））。第１のエッチングでは第２の導電膜１６をエッチングし、エッチングされた第２の導電膜１８を形成する。このとき、第１の導電膜１５をエッチングしないように、第１の導電膜１５に対し選択比の高いエッチング条件でエッチングすることが好ましい。なお、第１のレジスト１７もエッチングされ第２のレジスト１９になる。但し、図面上では第１のレジスト１７から第２のレジスト１９への後退幅を図示していない。このときエッチングされた第２の導電膜１８の側面が有するテーパー角θは８０°≦θ≦９０°であり、ほぼ垂直なテーパー角を有する。
Subsequently, first etching is performed using the first resist 17 as a mask (FIG. 1B). In the first etching, the second
第１のエッチングでは、エッチングガスとしてＣｌ２、ＳＦ６、Ｏ２の混合ガスを用い、流量比はＣｌ２／ＳＦ６／Ｏ２＝３３／３３／１０（ｓｃｃｍ）である。０．６７Ｐａの圧力に調節し、コイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。 In the first etching, a mixed gas of Cl 2 , SF 6 , and O 2 is used as an etching gas, and the flow rate ratio is Cl 2 / SF 6 / O 2 = 33/33/10 (sccm). The pressure is adjusted to 0.67 Pa, and 2000 W of electric power is supplied to the coil-type electrode to generate plasma. A power of 50 W is applied to the substrate side (sample stage).
続いてエッチングされた第２の導電膜１８をマスクにして第１の導電膜に第２のエッチングをする（図１（Ｃ））。第２のエッチングにより、第１の導電膜から第１のゲート電極２０を形成する。このとき、ゲート絶縁膜１４をエッチングしないように、ゲート絶縁膜１４に対し選択比の高いエッチング条件でエッチングすることが好ましい。第２のエッチングの条件は、０．６７Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。エッチングガスはＣｌ２である。なお、第２のレジスト１９もエッチングされ後退し、第３のレジスト２１になるが、その後退している様子は図示していない。
Subsequently, second etching is performed on the first conductive film using the etched second
次に、第３のエッチングを行う（図１（Ｄ））。第３のエッチング条件は、１．３３Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には電力は投入しない。エッチングガスはＣｌ２、ＳＦ６、Ｏ２の混合ガスとし、流量比はＣｌ２／ＳＦ６／Ｏ２＝２２／２２／３０ｓｃｃｍである。第３のエッチングでは、第３のレジスト２１を後退させる。これと同時に後退する第３のレジスト２１をマスクとしてエッチングされた第２の導電膜１８のチャネル長方向の長さを短くし、第２のゲート電極２２を形成する。なお、後退した第３のレジスト２１は第４のレジスト２３となる。その後、第４のレジスト２３を除去する。
Next, third etching is performed (FIG. 1D). The third etching condition is that plasma is generated by supplying power of 2000 W to the coil-type electrode at a pressure of 1.33 Pa. No power is supplied to the substrate side (sample stage). The etching gas is a mixed gas of Cl 2 , SF 6 , and O 2 , and the flow rate ratio is Cl 2 / SF 6 / O 2 = 22/22/30 sccm. In the third etching, the third resist 21 is retracted. At the same time, the second
別の第３のエッチング条件として、ＩＣＰ／Ｂｉａｓ＝７５０Ｗ／０Ｗ、圧力０．６７Ｐａ、エッチングガスはＣｌ２、ＳＦ６、Ｏ２の混合ガスとし、流量比はＣｌ２／ＳＦ６／Ｏ２＝２０／１００／３０（ｓｃｃｍ）としても良い。この条件で行うと第２のゲート電極材料であるＷのゲート絶縁膜１４に対するエッチング選択比が高くなり、第３のエッチング時においてゲート絶縁膜１４がエッチングされるのを抑えることができる。
As another third etching condition, ICP / Bias = 750 W / 0 W, pressure 0.67 Pa, etching gas is a mixed gas of Cl 2 , SF 6 and O 2 , and the flow rate ratio is Cl 2 / SF 6 / O 2 = It may be 20/100/30 (sccm). Under this condition, the etching selectivity of W, which is the second gate electrode material, with respect to the
上記第３のエッチングでは、第２のゲート電極２２の側面がエッチングされやすかった。第２のゲート電極２２側面がエッチングされると、上面や底面のゲート長（チャネル長方向の長さ）よりも中腹部のゲート長が短くなり、第２のゲート電極断面は中腹部でくびれた形状になる。そうなると、第２のゲート電極２２上に成膜する膜のカバレッジが悪くなり、断線が生じやすくなる。また、ＬＤＤ領域を形成するときのドーピングマスクとして第２のゲート電極が使われるため、ＬＤＤ長の制御が難しくなる。このサイドエッチングは、レジストのエッチングレートに対して第２のゲート電極のエッチングレートが速いため起こる現象である。そのため、本実施形態では、試料ステージ温度を−１０℃以下の低温にして、第２のゲート電極のエッチングレートを下げることで、サイドエッチングを抑えることができた。
In the third etching, the side surface of the
以上の工程により、ハットシェイプ型のゲート電極形状を得る。本発明のハットシェイプ型構造は、エッチング時のレジスト後退幅を利用して形成される。具体的には、第３のエッチング時における第３のレジスト２１から第４のレジスト２３への後退幅が、第１のゲート電極のゲート長と第２のゲート電極のゲート長との差になっている。または第２及び第３のエッチング時におけるレジスト後退幅を合わせたもの、つまり第２のレジスト１９から第４のレジスト２３への後退幅が、第１のゲート電極のゲート長と第２のゲート電極のゲート長との差になっている。 Through the above steps, a hat-shaped gate electrode shape is obtained. The hat shape structure of the present invention is formed by utilizing the resist recession width during etching. Specifically, the receding width from the third resist 21 to the fourth resist 23 during the third etching is the difference between the gate length of the first gate electrode and the gate length of the second gate electrode. ing. Alternatively, the sum of the resist receding widths in the second and third etchings, that is, the receding width from the second resist 19 to the fourth resist 23 is the gate length of the first gate electrode and the second gate electrode. It is a difference with the gate length.
本発明のハットシェイプ型ゲート電極の作製方法では、第１のゲート電極のゲート長と第２のゲート電極のゲート長の差（Ｌｏｖ長）を、２０〜２００ｎｍにすることができ、非常に微細なゲート電極構造を形成することが可能である。 In the method for manufacturing a hat-shaped gate electrode according to the present invention, the difference between the gate length of the first gate electrode and the gate length of the second gate electrode (Lov length) can be 20 to 200 nm, which is very fine. It is possible to form a simple gate electrode structure.
本実施の形態の第１〜第３エッチングは、ドライエッチングで行うことができ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。 The first to third etchings in this embodiment can be performed by dry etching, and can be performed by using an ICP (Inductively Coupled Plasma) etching method.
次に、島状の半導体膜１３に不純物イオン２７のドーピングを行う（図２（Ａ））。第２のゲート電極をマスクとして、第１のゲート電極とゲート絶縁膜を通過させて島状の半導体膜１３に不純物元素をドーピングし、第１のゲート電極と重なる島状の半導体膜部分に低濃度不純物領域２４ａ、２４ｂを形成する。また、同時にゲート絶縁膜のみを通過させ島状半導体膜の両端部分にも不純物元素をドーピングし、低濃度不純物領域２５ａ、２５ｂを形成する。またチャネル形成領域２６も形成される。低濃度不純物領域２４ａ、２４ｂ、２５ａ、２５ｂの元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３）とする。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
Next, the
低濃度不純物領域２４ａ、２４ｂへのドーピングは、ゲート絶縁膜だけでなく第１のゲート電極２０も介して行われる。そのため、低濃度不純物領域２４ａ、２４ｂの不純物元素の濃度は低濃度不純物領域２５ａ、２５ｂよりも低い。
The doping to the low
次にゲート絶縁膜１４、第１のゲート電極及び第２のゲート電極を覆うように、絶縁層を形成する。絶縁層は、プラズマＣＶＤ法により窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を１００ｎｍ、その後熱ＣＶＤ法により酸化珪素膜（ＳｉＯ２膜）を２００ｎｍ成膜して形成する。
Next, an insulating layer is formed so as to cover the
次に絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、第１のゲート電極２０及び第２のゲート電極２２の側面に接する絶縁層（以下サイドウォールとよぶ）２８を形成する（図２（Ｂ））。サイドウォール２８は、後にシリサイドを形成する際のマスクとして用いる。またこのエッチングによってゲート絶縁膜も一部除去してゲート絶縁膜２９を形成し、半導体膜の一部を露出させる。この露出した半導体膜部分が後にソース領域及びドレイン領域となる。絶縁膜と半導体膜のエッチングの選択比が低い場合は、露出している半導体膜は多少エッチングされ膜厚が薄くなる。
Next, the insulating layer is selectively etched by anisotropic etching mainly in the vertical direction so that the insulating layers are in contact with the side surfaces of the
次に露出した半導体膜部分の表面に形成された自然酸化膜除去後、金属膜３０を成膜する（図２（Ｃ））。金属膜３０は半導体膜と反応してシリサイドを形成する材料でなる。金属膜としては、例えばニッケル膜、チタン膜、コバルト膜、白金膜、もしくはこれら元素のうち少なくとも２種類を含む合金でなる膜等がある。本形態では金属膜３０としてニッケル膜を用い、室温の下、成膜電力５００Ｗ〜１ｋＷでニッケル膜をスパッタにより成膜する。ニッケル膜の膜厚は例えば１０ｎｍで形成する。
Next, after removing the natural oxide film formed on the surface of the exposed semiconductor film portion, a
ニッケル膜を成膜した後、加熱処理によってシリサイド層３１を形成する。シリサイド層３１はここではニッケルシリサイドとなる。加熱処理はＲＴＡやファーネスアニール等を用いることができる。このとき、金属膜３０の膜厚、加熱温度、加熱時間を制御することにより、図２（Ｄ）または図２（Ｇ）のどちらかの構成となる。例えば、金属膜が半導体膜の膜厚の半分以上の膜厚となるように成膜するとか、加熱温度をより高温にするとか、加熱時間をより長くするという手法により、図２（Ｇ）の構成を得ることができる。
After the nickel film is formed, the
次に未反応のニッケルを除去する。ここではＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１からなるエッチング溶液を用いて未反応のニッケルを除去する。 Next, unreacted nickel is removed. Here, unreacted nickel is removed using an etching solution of HCl: HNO 3 : H 2 O = 3: 2: 1.
図２（Ｄ）のようにシリサイド層３１を半導体膜の膜厚以下の膜厚になるよう形成した後、サイドウォール２８及び第２のゲート電極２２をマスクとして不純物イオン３２のドーピングを行う。このドーピングにより、ソース領域及びドレイン領域として機能する高濃度不純物領域３３ａ、３３ｂが形成される。高濃度不純物領域３３ａ、３３ｂには不純物元素が１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３になるようにドーピングする。同時に、低濃度不純物領域３４ａ、３４ｂが形成される。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。Ｐ型の半導体を作製する際には不純物元素としてボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、ヒ素（Ａｓ）等を用いる。
As shown in FIG. 2D, after the
その後、層間絶縁膜３５を形成する（図２（Ｆ））。層間絶縁膜３５は有機材料もしくは無機材料を用いて形成する。層間絶縁膜３５は単層構造でも良いし、積層構造でも良い。層間絶縁膜３５にシリサイド層３１を露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、エッチングして配線３６を形成する。
After that, an
一方、図２（Ｇ）のように半導体膜の膜厚全体がシリサイドとなった後は、図２（Ｆ）と同様に、層間絶縁膜３５を形成し、配線３６を形成して図２（Ｈ）の構成となる。図２（Ｈ）においてはシリサイド層３１でなるソース領域、ドレイン領域を形成することができる。
On the other hand, after the entire thickness of the semiconductor film becomes silicide as shown in FIG. 2G, an
なお、層間絶縁膜を形成する前、または層間絶縁膜が積層なら１層目もしくは２層目の膜を形成した後に、不純物領域の熱活性化を行っても良い。熱活性化はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。熱活性化はまた、本構成はシリサイドにより配線とコンタクトしているため、不純物領域の熱活性化の工程は省くこともできる。 Note that the impurity region may be thermally activated before the interlayer insulating film is formed or after the first or second film is formed if the interlayer insulating film is a stacked layer. For the thermal activation, methods such as laser light irradiation, RTA, and heat treatment using a furnace can be used. In the thermal activation, since the structure is in contact with the wiring by silicide, the step of thermally activating the impurity region can be omitted.
本実施の形態の構成は、図２（Ｆ）では、高濃度不純物領域３３ａ、３３ｂが後にソース領域及びドレイン領域となる。また第１のゲート電極２０の側面に形成されているサイドウォールの底面とゲート絶縁膜２９を介して重なる半導体膜の部分である低濃度不純物領域３４ａ、３４ｂがＬｏｆｆ領域となる。また、第１のゲート電極２０とゲート絶縁膜２９を介して重なる低濃度不純物領域２４ａ、２４ｂがＬｏｖ領域となる。
In the structure of this embodiment mode, in FIG. 2F, the high-
図２（Ｈ）では、シリサイド層３１がソース領域及びドレイン領域となる。また図２（Ｆ）と同様に、低濃度不純物領域３４ａ、３４ｂがＬｏｆｆ領域となり、また低濃度不純物領域２４ａ、２４ｂがＬｏｖ領域となる。
In FIG. 2H, the
図２（Ｆ）の構成は、図２（Ｈ）の構成と比較すると、シリサイド層３１がシリサイド化されていない半導体膜部分と接触している面積が大きい。そのためシリサイド層３１とシリサイド層３１以外の半導体膜部分との接触抵抗が低くなり、寄生抵抗が図２（Ｈ）よりも小さくなる。
The structure of FIG. 2F has a larger area where the
一方で図２（Ｈ）の構成は、図２（Ｆ）の構成と比べて、ソース領域及びドレイン領域の抵抗が小さくなる。また、高濃度不純物領域形成のための不純物イオン３２をドープする工程をしなくても良いため、工程を一つ少なくすることができる。
On the other hand, the structure in FIG. 2H has lower resistance in the source region and the drain region than the structure in FIG. Further, since the step of doping the
本実施の形態はＧＯＬＤ構造であり、オン電流値の劣化を防止し高い信頼性を実現することができるとともに、シリサイド化によりオン電流が高くなった構成を形成できる。また、Ｌｏｖ長が２０〜２００ｎｍ、Ｌｏｆｆ長が３０〜５００ｎｍ、チャネル長が０．１〜１．０μｍである微細なＴＦＴを形成できる。したがって、非常に微細なＴＦＴであっても、そのサイズに適したＬＤＤ領域を形成でき、所定のオン電流を得ることができる。 This embodiment has a GOLD structure, can prevent deterioration in on-current value and achieve high reliability, and can have a structure in which on-current is increased by silicidation. Further, a fine TFT having a Lov length of 20 to 200 nm, a Loff length of 30 to 500 nm, and a channel length of 0.1 to 1.0 μm can be formed. Therefore, even for a very fine TFT, an LDD region suitable for the size can be formed, and a predetermined on-current can be obtained.
なお、図２（Ｃ）〜（Ｆ）では、シリサイドを形成してから高濃度不純物領域形成のための不純物イオン３２をドーピングしたが、不純物イオン３２をドーピングした後に金属膜３０を形成してシリサイド化しても良い。また、図２（Ｈ）の構成とするのに、サイドウォール２８及び第２のゲート電極２２をマスクとして不純物イオン３２をドーピングした後に、シリサイド層３１を形成しても良い。
In FIGS. 2C to 2F,
また、サイドウォールを形成してから金属膜３０を形成したが、この方法に限定されるものではない。サイドウォールの代わりにマスクを用いても良い。その方法を図３を用いて説明する。図２（Ａ）の不純物イオンのドーピング後、Ｌｏｆｆ領域となる部分にマスク３７を形成する（図３（Ａ））。マスク３７は酸化珪素膜等の絶縁膜やレジストマスク等を用いることができる。その後、エッチングを行ってゲート絶縁膜の一部を除去して半導体膜の一部を露出させ、ゲート絶縁膜２９を形成する。この露出した半導体膜の部分が後にソース領域及びドレイン領域となる。
Further, although the
次に、金属膜３０を形成し、熱処理により、露出している半導体膜部分のシリサイド化を行う。その後は図２で説明したようにシリサイド化し、図３（Ｃ）もしくは図３（Ｄ）の構成となる。マスク３７をそのまま残す構成を図示したが、シリサイドを形成した後にマスク３７を除去しても良い。
Next, a
サイドウォールの代わりにマスクを用いる方法は、本形態に限らず、後述する実施の形態２〜４にも適用できる。 The method using a mask instead of the sidewall is not limited to this embodiment, and can be applied to Embodiments 2 to 4 described later.
また、Ｌｏｖ領域である低濃度不純物領域３４ａ、３４ｂとチャネル形成領域２６の間に低濃度の不純物領域４２を形成することも可能である。この構成をポケット構造と呼ぶ。図４に示すように、サイドウォール２８またはマスク３７を形成する前に、第１のゲート電極２０をマスクとして不純物イオン４１を斜めドープする。サイドウォール２８またはマスク３７形成前ならば、斜めドープするのは低濃度の不純物イオン２７のドーピングの前であっても後であっても良い。図４は低濃度の不純物イオン２７をドーピング後に斜めドープする例である。ドープする不純物イオンの導電型はＮチャネル型ＴＦＴであればＰ型の不純物イオンをドープし、Ｐチャネル型ＴＦＴであればＮ型の不純物イオンをドープする。不純物イオン４１を斜めドープすることで、低濃度の不純物領域４２を形成する。
It is also possible to form a low-
不純物領域４２を形成後は図２に示した工程を経て図４（Ｂ）または図４（Ｃ）の構成となる。他に、図３に示した工程を経てサイドウォールの代わりにマスク３７を用いても良い。ポケット構造を採用すると、より短チャネル効果を抑えることができる。
After forming the
図２９及び図３０に本発明で形成したハットシェイプ型ゲート電極の断面形状のＳＥＭ写真を示す。 29 and 30 show SEM photographs of the cross-sectional shape of the hat-shaped gate electrode formed according to the present invention.
図２９（Ａ）は、第１のエッチングによってＷ膜をエッチングした状態であり、レジストとＷ膜が写っている。図２９（Ｂ）は、第３のエッチングが行われ、レジストが除去されたハットシェイプ型のゲート電極が写っている。 FIG. 29A shows a state in which the W film is etched by the first etching, and the resist and the W film are shown. FIG. 29B shows a hat-shaped gate electrode in which the third etching is performed and the resist is removed.
図２９（Ｂ）においてゲート長は約０．９μｍであり、図２９（Ｂ）においてＬｏｖ長は約７０ｎｍである。本発明は、図２９（Ａ）に示すとおりＷ膜のテーパー部はほとんどなく、テーパー部を利用せずにレジスト後退幅を用いてＬｏｖ長を形成しているため、非常に短いＬｏｖ長を形成できる。 In FIG. 29B, the gate length is about 0.9 μm, and in FIG. 29B, the Lov length is about 70 nm. In the present invention, as shown in FIG. 29A, there is almost no taper portion of the W film, and the Lov length is formed by using the resist receding width without using the taper portion, so a very short Lov length is formed. it can.
図２９（Ｂ）のＷ膜の側面は垂直であり全くサイドエッチングされていない。これは、本発明において、第３のエッチング時の試料ステージ基板温度を−１０℃以下と低くしたことによるものである。 The side surface of the W film in FIG. 29B is vertical and is not etched at all. This is because, in the present invention, the sample stage substrate temperature during the third etching was lowered to −10 ° C. or lower.
図３０は図２９（Ｂ）の構成にサイドウォールを形成した状態である。サイドウォール幅は約３００ｎｍである。従って、Ｌｏｆｆ長は２３０ｎｍ（（サイドウォール幅：３００ｎｍ）−（Ｌｏｖ長：７０ｎｍ））となる。ここで、サイドウォール幅とは、ゲート電極の両側面に形成された２つのサイドウォールのうち、１つのサイドウォールのチャネル長方向の長さを指している。例えマルチゲート構造であって、サイドウォールが２つ以上あっても、サイドウォール幅はそれらのうち、１つのサイドウォールのチャネル長方向の長さを指す。 FIG. 30 shows a state in which sidewalls are formed in the structure of FIG. The sidewall width is about 300 nm. Therefore, the Loff length is 230 nm ((side wall width: 300 nm) − (Lov length: 70 nm)). Here, the side wall width refers to the length in the channel length direction of one of the two side walls formed on both side surfaces of the gate electrode. For example, in the multi-gate structure, even if there are two or more sidewalls, the sidewall width indicates the length of one sidewall in the channel length direction.
以上より、本実施形態で作製したＴＦＴを含む半導体装置は非常にＬＤＤ長の短いＬＤＤ領域を有することができ、微細化された半導体装置においても、高信頼性で劣化の少ない半導体装置を実現できる。また、配線コンタクトのシリサイド化により、微細化されたＴＦＴにおいても所望のオン電流を確保できる半導体装置を実現できる。 As described above, the semiconductor device including the TFT manufactured in this embodiment can have an LDD region with a very short LDD length, and a highly reliable semiconductor device with little deterioration can be realized even in a miniaturized semiconductor device. . Further, by silicidation of the wiring contact, a semiconductor device that can secure a desired on-current even in a miniaturized TFT can be realized.
（実施の形態２）
本実施の形態では、Ｌｏｖ領域のみを有する半導体装置の作製方法を図５に示す。また、本形態において、実施の形態１と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 2)
In this embodiment mode, a method for manufacturing a semiconductor device having only the Lov region is shown in FIGS. In this embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
本実施の形態は、図２（Ａ）まで実施の形態１と同様な工程でＴＦＴを形成する。次に、第１のゲート電極２０をマスクとして不純物イオン３２をドーピングし、高濃度不純物領域５２ａ、５２ｂを形成する（図５（Ａ））。なお、高濃度不純物領域形成のための不純物イオン３２と低濃度不純物領域形成のための不純物イオン２７のドーピングの順序を逆にして、不純物イオン３２をドーピングした後に不純物イオン２７をドーピングして、図５（Ａ）の状態を得ても良い。もしくは、不純物イオン２７を省略して不純物イオン３２のみドーピングしても良い。不純物イオン３２をドーピングし高濃度不純物領域５２ａ、５２ｂを形成するときに、第１のゲート電極２０と重なる低濃度不純物領域２４ａ、２４ｂにも多少不純物イオンがドーピングされる。この現象を利用して、不純物イオン２７をドーピングせずに、不純物イオン３２のドーピングのみで低濃度不純物領域２４ａ、２４ｂを形成することもできる。
In this embodiment mode, a TFT is formed through the same steps as in
次に、サイドウォール２８を形成し、また、ゲート絶縁膜をエッチングして新たにゲート絶縁膜２９を形成する（図５（Ｂ））。このときに、ゲート絶縁膜の半導体膜に対するエッチングの選択比が小さい場合は、ゲート絶縁膜２９の形成と同時にサイドウォールで覆われていない半導体膜は多少エッチングされ、その膜厚が薄くなる。
Next, the
そして、図５（Ｃ）または図５（Ｅ）のようにシリサイド層３１を形成した後、層間絶縁膜３５、配線３６を形成して図５（Ｄ）または図５（Ｆ）の構成を得る。
Then, after forming the
図示しないが、実施の形態１と同様にサイドウォールを形成せずにマスク３７を形成して本形態のＴＦＴの構成を形成しても良い。
Although not shown in the drawing, the structure of the TFT of this embodiment may be formed by forming the
以上の工程より、Ｌｏｖ領域として低濃度不純物領域２４ａ、２４ｂを有するＴＦＴが完成する。本形態で形成したＴＦＴはＬｏｆｆ領域を有さないため、実施の形態１のＴＦＴに比べて寄生抵抗が低く、高いオン電流を実現することができる。
Through the above steps, a TFT having low-
なお、ポケット構造にする場合は実施の形態１と同様の方法で形成することが可能である。 Note that the pocket structure can be formed by the same method as in the first embodiment.
本形態の構成は実施の形態１の構成に比べＬｏｆｆ領域を有していない。従って、本形態の構成は実施の形態１の構成よりも、Ｌｏｆｆ領域がない分だけ寄生抵抗が小さくなりオン電流が高くなる。 The configuration of this embodiment does not have a Loff region as compared with the configuration of the first embodiment. Therefore, the configuration of this embodiment has a smaller parasitic resistance and a higher on-current than the configuration of the first embodiment because there is no Loff region.
実際に、本形態で示した図５（Ｄ）の構成のＴＦＴと、図５（Ｄ）の構成にシリサイド層がないだけのＴＦＴとの特性を比較した。その結果を図３５に示す。なお、ＴＦＴのチャネル形成領域のサイズは、いずれもチャネル長１μｍ、チャネル幅８μｍである。 Actually, the characteristics of the TFT having the structure of FIG. 5D shown in this embodiment mode and the TFT having only the silicide layer in the structure of FIG. 5D were compared. The result is shown in FIG. Note that the channel formation regions of the TFTs all have a channel length of 1 μm and a channel width of 8 μm.
図３５（Ａ）はＮチャネル型ＴＦＴにおいて、シリサイド層がある場合とない場合のオン電流を比較した。オン電流値としてドレイン電圧３Ｖ、ゲート電圧５Ｖのときの値を用いた。図３５（Ｂ）はＰチャネル型ＴＦＴのシリサイド層の有無で比較しており、縦軸はドレイン電圧−３Ｖ、ゲート電圧−５Ｖのときのオン電流値である。図３５（Ａ）、（Ｂ）より、シリサイド層がある場合の方がオン電流が高い。これはシリサイド層がＴＦＴの寄生抵抗を低くしたと考えられる。 FIG. 35A compares the on-state current with and without a silicide layer in an N-channel TFT. As the on-current value, values at a drain voltage of 3V and a gate voltage of 5V were used. FIG. 35B compares the presence or absence of a silicide layer of a P-channel TFT, and the vertical axis represents the on-current value when the drain voltage is −3 V and the gate voltage is −5 V. 35A and 35B, the on-current is higher when the silicide layer is present. This is considered that the silicide layer lowered the parasitic resistance of the TFT.
図３５（Ｃ）、（Ｄ）は縦軸を電界効果移動度μＦＥにして、シリサイド層の有無で比較したものである。Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴともに、電界効果移動度μＦＥもシリサイド層がある方がないよりも高い値を示しており、シリサイド層が電界効果移動度μＦＥに寄与していることが分かる。 FIGS. 35C and 35D are graphs in which the vertical axis is the field effect mobility μFE , and comparison is made with or without a silicide layer. N-channel type TFT and P-channel type TFT both, the field effect mobility mu FE is also shown a value higher than is no Write silicide layer, that the silicide layer contributes to the field effect mobility mu FE I understand.
（実施の形態３）
本実施の形態では、Ｌｏｆｆ領域のみを有する半導体装置の作製方法を図６に示す。また、本形態において、実施の形態１〜２と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 3)
In this embodiment mode, a method for manufacturing a semiconductor device having only a Loff region is shown in FIGS. In the present embodiment, the same reference numerals are used for the same components as in the first and second embodiments, and detailed description thereof is omitted.
実施の形態２の図５（Ａ）まで同様の工程を行い、島状の半導体膜１３に低濃度不純物領域２４ａ、２４ｂ、高濃度不純物領域５２ａ、５２ｂ、チャネル形成領域２６を形成する。そして、第２のゲート電極２２をマスクとして、ドライエッチングにより、第１のゲート電極及びゲート絶縁膜１４を第２のゲート電極のゲート長と同じ幅になるようエッチングする。このエッチングにより、第３のゲート電極６２、ゲート絶縁膜６１が形成され、島状の半導体膜１３の一部が露呈される（図６（Ａ））。
The same steps up to FIG. 5A of Embodiment Mode 2 are performed to form the low
次に、第２のゲート電極２２上に絶縁膜を堆積し、ドライエッチングをして、サイドウォール２８を形成する（図６（Ｂ））。サイドウォール２８は第２のゲート電極２２、第３のゲート電極６２、ゲート絶縁膜６１の側面を覆うように形成される。このときに、堆積された絶縁膜の半導体膜に対するエッチングの選択比が小さいと、サイドウォールの形成と同時に半導体膜もエッチングされ、露呈している半導体膜の膜厚が薄くなる。
Next, an insulating film is deposited over the
第２のゲート電極２２及び露呈した島状の半導体膜を覆うように、半導体膜と反応してシリサイドを形成する材料でなる金属膜を形成し、加熱処理をして、シリサイド層３１を形成する（図６（Ｃ）、図６（Ｅ））。その後シリサイド化しなかった金属膜を除去する。その後、層間絶縁膜及び配線を形成して、ＴＦＴを完成させる（図６（Ｄ）、図６（Ｆ））。
A metal film made of a material that forms silicide by reacting with the semiconductor film is formed so as to cover the
以上の工程により、Ｌｏｆｆ領域として低濃度不純物領域２４ａ、２４ｂを有するＴＦＴが完成する。本形態で形成したＴＦＴは実施の形態１の構成に比べＬｏｖ領域を有さないため、実施の形態１のＴＦＴに比べて寄生抵抗が低く、高いオン電流を実現することができる。また、Ｌｏｆｆ領域を有するためオフ電流の低減を実現することができる。
Through the above steps, a TFT having low-
もし、島状の半導体膜のチャネル形成領域２６と低濃度不純物領域２４ａ、２４ｂとの間にポケット構造を形成する場合は、実施の形態１と同様の方法で形成することができる。
If a pocket structure is formed between the
（実施の形態４）
実施の形態１とは異なる構成でＬｏｖ領域及びＬｏｆｆ領域を有する構成を図７を用いて説明する。また、本形態において、実施の形態１〜３と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 4)
A configuration having a Lov region and a Loff region which are different from those in
実施の形態１の図２（Ａ）まで同様の工程を行い、次に第１のゲート電極２０をマスクとしてゲート絶縁膜１４をエッチングしてゲート絶縁膜７１を形成する。また、ゲート絶縁膜７１から露呈した半導体膜も、第１のゲート電極２０及びゲート絶縁膜７１をマスクとしてエッチングされ、その膜厚は薄くなる。これは、後のシリサイド化の工程で、シリサイド層３１がゲート電極と導通するのを防ぐためである。従って、シリサイド層３１がゲート電極と導通する心配がない場合は半導体膜をエッチングしなくとも良い。また、半導体膜に対するゲート絶縁膜のエッチング選択比が小さいときは、ゲート絶縁膜のエッチングと同時に半導体膜もエッチングされる（図７（Ａ））。
The same steps up to FIG. 2A of
第１及び第２のゲート電極、露呈した半導体膜に接するように、半導体膜と反応してシリサイドを形成する材料でなる金属膜を形成する。加熱処理してシリサイド層３１を形成する。半導体膜の膜厚と金属膜の膜厚の関係により、図７（Ｂ）もしくは図７（Ｅ）の構成をとる。
A metal film made of a material that forms silicide by reacting with the semiconductor film is formed in contact with the first and second gate electrodes and the exposed semiconductor film. A
図７（Ｂ）の構成をとった後に、サイドウォール２８を形成する。サイドウォール２８をマスクとして、不純物イオン３２をドーピングし、ソース領域及びドレイン領域となる高濃度不純物領域７３ａ、７３ｂを形成する。また、低濃度不純物領域７２ａ、７２ｂも形成される（図７（Ｃ））。
After taking the configuration of FIG. 7B, the
そして、層間絶縁膜３５及び配線３６を形成する。図７（Ｄ）の構成は、Ｌｏｖ領域が低濃度不純物領域２４ａ、２４ｂとなり、Ｌｏｆｆ領域が低濃度不純物領域７２ａ、７２ｂとなる。実施の形態１の構成と比較すると、シリサイド層３１がＬｏｆｆ領域である低濃度不純物領域７２ａ、７２ｂの上部にも存在している。
Then, an
図７（Ｆ）は図７（Ｅ）にさらにサイドウォール２８を形成し、層間絶縁膜３５及び配線３６を形成している。図７（Ｆ）はＬｏｖ領域として低濃度不純物領域２４ａ、２４ｂを有し、Ｌｏｆｆ領域を有さない構成となる。シリサイド層３１がソース領域及びドレイン領域として機能する。実施の形態１〜３の図２（Ｈ）、図５（Ｆ）、図６（Ｆ）と比較すると、半導体膜中でシリサイド層３１が占める割合が最も大きい。
In FIG. 7F, a
本形態では、不純物イオン２７のドーピング後にゲート絶縁膜７１を形成した。しかし、工程の順序を逆にし、不純物イオン２７のドーピング前にゲート絶縁膜７１を形成しても良い。
In this embodiment, the
（実施の形態５）
本形態を図８を用いて、サイドウォールを形成せずにＬｏｖ領域のみを有する構成を形成する方法を説明する。また、本形態において、実施の形態１〜４と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 5)
A method for forming a structure having only a Lov region without forming a sidewall will be described with reference to FIGS. In the present embodiment, the same reference numerals are used for the same components as in the first to fourth embodiments, and detailed description thereof is omitted.
実施の形態４の図７（Ａ）までは同じ工程を経て、島状の半導体膜１３に低濃度不純物領域２４ａ、２４ｂ、２５ａ、２５ｂ、チャネル形成領域２６を形成するとともに、島状の半導体膜１３上にゲート絶縁膜７１も形成する。
Through the same steps up to FIG. 7A of the fourth embodiment, low
次に、第１のゲート電極２０及びゲート絶縁膜７１をマスクとして不純物イオン３２をドーピングし、高濃度不純物領域８１ａ、８１ｂを形成する（図８（Ａ））。なお、図８（Ａ）の状態を得るのに不純物イオン２７のドーピング前に不純物イオン３２をドーピングしても良い。もしくは、不純物イオン３２のドーピングのみを行って図８（Ａ）の状態にし、不純物イオン２７のドーピングを省略しても良い。
Next,
次に、第１及び第２のゲート電極、露呈した半導体膜上に接して、半導体膜と反応してシリサイドを形成する材料でなる金属膜を形成する。その後、加熱処理して、露呈した島状の半導体膜と金属膜が接している部分にシリサイド層３１を形成する。このときの金属膜の膜厚と半導体膜の膜厚の関係で、図８（Ｂ）または図８（Ｄ）のシリサイド層３１を形成する。シリサイド層３１を形成後、エッチングによりシリサイド化しなかった金属膜を除去する。
Next, a metal film made of a material that forms silicide by reacting with the semiconductor film is formed in contact with the first and second gate electrodes and the exposed semiconductor film. Thereafter, heat treatment is performed to form a
その後、実施の形態１と同様に、層間絶縁膜３５を形成後、ソース電極及びドレイン電極となる配線３６を形成し、ＴＦＴを完成させる（図８（Ｃ）、図８（Ｅ））。図８（Ｅ）ではシリサイド層３１がソース領域及びドレイン領域となる。
After that, after forming the
本形態で作製されたＴＦＴは、Ｌｏｖ領域は有するがＬｏｆｆ領域を有さない。従って、実施の形態１の構成と比較して、本形態の構成はＬｏｆｆ領域がない分、オン電流値がより高くなる特徴を持つ。本形態はサイドウォールを有さないため、実施の形態２と比較するとサイドウォールを形成する工程が必要ない。 A TFT manufactured in this mode has a Lov region but does not have a Loff region. Therefore, compared with the configuration of the first embodiment, the configuration of this embodiment has a feature that the on-current value is higher because there is no Loff region. Since this embodiment does not have a sidewall, a step of forming a sidewall is not necessary as compared with the second embodiment.
本形態では、不純物イオン２７のドーピングと不純物イオン３２のドーピングとの間でゲート絶縁膜７１を形成した。しかし、不純物イオン２７のドーピング前にゲート絶縁膜７１を形成しても良いし、もしくは不純物イオン３２のドーピング後にゲート絶縁膜７１を形成しても良い。後者の場合は、第１のゲート電極２０をマスクとして不純物イオン３２をドーピングすれば良い。また、シリサイド化は不純物イオン３２のドーピング後に行ったが、ゲート絶縁膜７１を形成した後なら、不純物イオン３２のドーピング前にシリサイド化を行っても構わない。
In this embodiment, the
本形態においてポケット構造を形成するなら、実施の形態１で示した方法で形成すれば良い。
If a pocket structure is formed in this embodiment mode, it may be formed by the method shown in
（実施の形態６）
本形態を図９を用いて説明する。本形態は実施の形態３で説明した構成においてサイドウォールを形成しない方法である。また、本形態において、実施の形態１〜５と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 6)
This embodiment will be described with reference to FIG. This embodiment is a method in which a sidewall is not formed in the structure described in Embodiment 3. In the present embodiment, the same reference numerals are used for the same components as in the first to fifth embodiments, and detailed description thereof is omitted.
実施の形態３の図６（Ａ）まで同様の工程を行い、島状の半導体膜１３に低濃度不純物領域２４ａ、２４ｂ、高濃度不純物領域５２ａ、５２ｂ、チャネル形成領域２６を形成するとともに、島状の半導体膜１３上に第３のゲート電極６２、ゲート絶縁膜６１を形成する。また、ゲート絶縁膜６１を形成した後に、第２のゲート電極をマスクにして、露呈する島状の半導体膜１３をエッチングしてその膜厚を薄くする。これは後で行われるシリサイド化により、シリサイドとゲート電極が導通しないようにするためである。従って、シリサイドとゲート電極が導通しなければ露呈した島状の半導体膜の膜厚を薄くする必要はない。なお、ゲート絶縁膜１４の半導体膜に対するエッチングの選択比が小さいと、ゲート絶縁膜１４のエッチングと同時に半導体膜もエッチングされやすい（図９（Ａ））。
The same steps up to FIG. 6A of Embodiment 3 are performed to form the low
第２のゲート電極２２及び露呈した島状の半導体膜を覆うように、半導体膜と反応してシリサイドを形成する材料でなる金属膜を形成し、加熱処理をして、シリサイド層３１を形成する（図９（Ｂ）、図９（Ｄ））。その後シリサイド化しなかった金属膜は除去する。その後、層間絶縁膜３５を形成し、配線３６を形成して、ＴＦＴを完成させる（図９（Ｃ）、図９（Ｅ））。
A metal film made of a material that forms silicide by reacting with the semiconductor film is formed so as to cover the
図９（Ｃ）は、実施の形態３の図６（Ｄ）とは異なり、Ｌｏｆｆ領域である低濃度不純物領域２４ａ、２４ｂの上部にまでシリサイド層３１が形成される。また、図９（Ｅ）はＬＤＤ領域を有さずソース領域及びドレイン領域としてシリサイド層３１が機能する構成となる。
In FIG. 9C, unlike FIG. 6D of the third embodiment, the
もし、島状の半導体膜のチャネル形成領域２６と低濃度不純物領域２４ａ、２４ｂとの間にポケット構造を形成する場合は、実施の形態１と同様の方法で形成することができる。
If a pocket structure is formed between the
以上、実施の形態１〜６で示したように、微細なハットシェイプ型ゲート電極を利用することで、様々な構成の微細ＴＦＴを形成できる。従って、構成の異なる複数のＴＦＴを一つの基板上に工程を増やすことなく形成することができるとともに、非常にコンパクトな半導体装置を提供できる。また、配線と半導体膜とのコンタクト部分がシリサイド化されているため、コンタクト抵抗を低減することができる。従って、微細化ＴＦＴにおいて、ＬＤＤ領域を設けたことで寄生抵抗が大きくなったとしても、一方でコンタクト抵抗の低減により寄生抵抗が小さくなるため、所望のオン電流を確保できる。 As described above, as shown in the first to sixth embodiments, a fine TFT having various structures can be formed by using a fine hat-shaped gate electrode. Therefore, a plurality of TFTs having different configurations can be formed on one substrate without increasing the number of processes, and a very compact semiconductor device can be provided. Further, since the contact portion between the wiring and the semiconductor film is silicided, the contact resistance can be reduced. Therefore, even if the parasitic resistance is increased by providing the LDD region in the miniaturized TFT, the parasitic resistance is reduced by reducing the contact resistance, so that a desired on-current can be secured.
（実施の形態７）
本発明の半導体装置を構成するＴＦＴを微細化するときは、図１（Ａ）で示す第１のレジスト１７の線幅を細くすることが重要になってくる。なぜなら第１のレジスト１７を細く形成すれば、それに伴いチャネル長並びにＬＤＤ領域のＬｏｖ長及びＬｏｆｆ長が短くなるからである。本形態では、実施の形態１〜６で述べたＴＦＴの作製において、ゲート電極を形成するための第１のレジスト１７を微細に形成する方法について、図１０を用いて説明する。本形態において実施の形態１〜６と同じものについては同じ符号を付し詳細な説明を省略する。
(Embodiment 7)
When miniaturizing the TFT constituting the semiconductor device of the present invention, it is important to reduce the line width of the first resist 17 shown in FIG. This is because if the first resist 17 is formed thin, the channel length and the Lov length and Loff length of the LDD region are reduced accordingly. In this embodiment mode, a method for forming the first resist 17 for forming a gate electrode finely in manufacturing the TFT described in
まず、第２の導電膜１６を形成した後、第２の導電膜１６上にレジスト膜１７０１が形成される（図１０（Ａ））。そしてレジスト膜１７０１を露光してパターン１７０２を形成する（図１０（Ｂ））。当該露光は、例えば、ホログラムマスクを用いたホログラム露光、ステッパ、ＭＰＡにより用いて行う。特に、ホログラム露光はサブミクロンサイズの露光を可能にするため、微細な半導体素子を形成するのに適している。パターン１７０２は１．０〜１．５μｍ前後の線幅を持つほどの微細なパターンのため、その形状は三角形になりやすい。
First, after the second
本形態ではより微細化されたＴＦＴを形成するために、さらにパターン１７０２をドライエッチング装置によりスリミング処理する。このスリミング処理によりパターン１７０２の線幅が細くなるとともに、その膜厚も減り、レジスト１７０３が形成される（図１０（Ｃ））。
In this embodiment mode, the
具体的には、ＭＰＡでパターン１７０２を形成すると、１．０〜１．５μｍ前後の線幅を持つパターン１７０２が形成される。上記範囲の線幅のように線幅が細くなってくると、パターン１７０２の断面形状は三角形になる。
Specifically, when the
その後パターン１７０２を、酸素１００ｓｃｃｍ、下部電極温度が−１０度の条件で、等方的にドライエッチングする。プラズマは３．０Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給して生成され、基板側（試料ステージ）には電力を投入しない。当該ドライエッチングにより、パターン１７０２は後退し、０．３〜１．０μｍの線幅のレジスト１７０３が形成される。レジスト１７０３の断面はパターン１７０２よりもより鋭角な頂点を持つ三角形になる。
Thereafter, the
以上により線幅の細いレジスト１７０３が形成できるとともに、このレジスト１７０３を用いてハットシェイプ型のゲート電極を形成することでチャネル長、Ｌｏｖ長、Ｌｏｆｆ長が短い微細化されたＴＦＴが形成される。前述したように、本発明は微細化されたＴＦＴにおいてより効果的にその利点が発揮されるため、スリミング処理により０．３〜１．０μｍの線幅のレジスト１７０３を形成し、微細化されたＴＦＴを構成するのは非常に有効である。 Thus, a resist 1703 having a narrow line width can be formed, and a hat-shaped gate electrode is formed using the resist 1703, whereby a miniaturized TFT having a short channel length, Lov length, and Loff length is formed. As described above, since the advantages of the present invention are more effectively exhibited in a miniaturized TFT, a resist 1703 having a line width of 0.3 to 1.0 μm is formed by slimming treatment, and the microfabrication is performed. It is very effective to construct a TFT.
（実施の形態８）
本形態では、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴを同一基板上に形成する方法について図１１を用いて説明する。なお、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴは実施の形態１の図２（Ｆ）で説明した構成を用いて説明する。しかし、この構成に限定されず、用途に応じて実施の形態１〜６のそれぞれのＴＦＴの構成を、Ｎチャネル型ＴＦＴまたはＰチャネル型ＴＦＴに自由に適用することができる。また、本形態において、実施の形態１〜７と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 8)
In this embodiment mode, a method for forming a P-channel TFT and an N-channel TFT over the same substrate will be described with reference to FIGS. Note that the N-channel TFT and the P-channel TFT are described using the structure described in FIG. 2F of
基板１１上に非晶質半導体膜を形成し、非晶質半導体膜にチャネルドープをした後、実施の形態１の方法で結晶化して結晶性半導体膜を形成する。そしてフォトリソ技術を用いてエッチングして、島状の半導体膜１３ａ、１３ｂを形成する。ここで結晶性半導体膜は結晶性珪素膜である。また、基板１１上に接する下地膜として、酸素を含む窒化珪素膜８２５（ＳｉＮｘＯｙ）（ｘ＞ｙ）及び窒素を含む酸化珪素膜８２６（ＳｉＯｘＮｙ）（ｘ＞ｙ）の積層を用いる。
After forming an amorphous semiconductor film over the
次に、島状の半導体膜１３ａ、１３ｂを覆うようにゲート絶縁膜１４を形成する。ゲート絶縁膜１４として、窒素を含む酸化珪素膜（ＳｉＯｘＮｙ）（ｘ＞ｙ）をプラズマＣＶＤ法により形成する。そして、実施の形態１の方法で、島状の半導体膜１３ａ、１３ｂのそれぞれの上にハットシェイプ型のゲート電極を形成する。２０ａ、２０ｂは第１のゲート電極、２２ａ、２２ｂは第２のゲート電極である。実施の形態７で説明したスリミング処理されたレジストを用いてハットシェイプ型ゲート電極を形成しても良い。
Next, the
ハットシェイプ型のゲート電極をマスクとして、島状の半導体膜１３ａ、１３ｂにＮ型不純物元素であるリンを低濃度でイオンドープする。これにより、島状の半導体膜１３ａには、第１のゲート電極２０ａとゲート絶縁膜を介して重なるＮ型の低濃度不純物領域８２１ａ、８２１ｂ、第１のゲート電極２０ａと重ならないＮ型の低濃度不純物領域８２２ａ、８２２ｂ、チャネル形成領域が形成される。同様に、島状の半導体膜１３ｂには、第１のゲート電極２０ｂとゲート絶縁膜を介して重なるＮ型の低濃度不純物領域８２３ａ、８２３ｂ、第１のゲート電極２０ｂと重ならないＮ型の低濃度不純物領域８２４ａ、８２４ｂ、チャネル形成領域が形成される。これら低濃度不純物領域には、１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度でリンを含むように、リンがドーピングされる（図１１（Ａ））。
Using the hat-shaped gate electrode as a mask, the island-shaped
次に、島状の半導体膜１３ａ、第１のゲート電極２０ａ、第２のゲート電極２２ａを覆うようにレジストマスク８２７を形成する。この状態で、ハットシェイプ型の第１のゲート電極２０ｂ、第２のゲート電極２２ｂをマスクとして、島状の半導体膜１３ｂにＰ型不純物元素であるボロンを低濃度でイオンドープする。これにより、島状の半導体膜１３ｂには、第１のゲート電極２０ｂとゲート絶縁膜を介して重なるＰ型の低濃度不純物領域８２８ａ、８２８ｂ、第１のゲート電極２０ｂと重ならないＰ型の低濃度不純物領域８２８ｃ、８２８ｄが形成される。これらＰ型の低濃度不純物領域には、１×１０１８〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度でボロンを含むように、ボロンがドーピングされる。これらＰ型の低濃度不純物領域には既にリンが低濃度で注入されているが、ボロンがリンよりも高濃度でドーピングされるため、Ｎ型はＰ型に打ち消される（図１１（Ｂ））。
Next, a resist
次にサイドウォールを形成する。島状の半導体膜１３ａ、１３ｂ、ハットシェイプ型のゲート電極を覆うように絶縁膜として酸化珪素膜を形成し、異方的にドライエッチングをして、サイドウォール８２９を形成する。そして、サイドウォール８２９をマスクとしてゲート絶縁膜１４をエッチングし、ゲート絶縁膜８３０ａ、８３０ｂを形成する。結果、島状の半導体膜１３ａ、１３ｂの両端部が露呈される。露呈された島状の半導体膜部分に対するゲート絶縁膜のエッチング選択比が小さいときは、ゲート絶縁膜８３０ａ、８３０ｂの形成と一緒にエッチングされ、図のようにその膜厚が薄くなる（図１１（Ｃ））。
Next, a sidewall is formed. A silicon oxide film is formed as an insulating film so as to cover the island-shaped
次に、サイドウォール８２９及び第２のゲート電極２２ａ、２２ｂをマスクとして、Ｎ型の低濃度不純物領域８２２ａ、８２２ｂに、Ｎ型不純物元素であるリンを自己整合的に高濃度でドーピングする。これにより、Ｎ型の高濃度不純物領域８３２ａ、８３２ｂを形成する。Ｎ型の高濃度不純物領域８３２ａ、８３２ｂには、リンを１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で含むようにリンがドーピングされる。また、同時にＮ型の低濃度不純物領域８３１ａ、８３１ｂが形成される。Ｐ型の低濃度不純物領域８２８ｃ、８２８ｄの一部にもリンが高濃度で注入されるため、露呈している島状の半導体膜部分がＮ型の高濃度不純物領域となる。またこのドーピングにより、島状の半導体膜１３ｂにＰ型の低濃度不純物領域８３３ａ、８３３ｂが形成される。
Next, phosphorus, which is an N-type impurity element, is doped in a high concentration in a self-aligned manner into the N-type low-
次に、島状の半導体膜１３ａ、第１のゲート電極２０ａ、第２のゲート電極２２ａ、サイドウォールを覆うようにレジストマスク８３５を形成する。この状態で、第２のゲート電極２２ｂ及びサイドウォール８２９をマスクとして、露呈している島状の半導体膜１３ｂに、Ｐ型の不純物元素であるボロンを自己整合的に高濃度でドーピングする。結果、Ｐ型の高濃度不純物領域８３４ａ、８３４ｂが形成される。Ｐ型の高濃度不純物領域は、既に高濃度のリンが注入されておりＮ型であるが、当該ボロンのドーピングにより打ち返されＰ型となる。Ｐ型の高濃度不純物領域８３４ａ、８３４ｂには、２×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３の濃度でボロンを含むようにイオンドープされる。その後、レジストマスク８３５を除去する（図１１（Ｄ））。
Next, a resist
次に、露呈している半導体膜部分を覆うように全面に金属膜を形成し、金属膜と半導体膜が反応する温度で加熱処理をして、シリサイド層３１を形成する。シリサイド層３１はＰ型及びＮ型の高濃度不純物領域の表面に形成される。本形態では金属膜としてニッケル膜を形成し、シリサイド層３１としてニッケルシリサイドを形成する。その後、金属膜は除去する（図１１（Ｅ））。
Next, a metal film is formed on the entire surface so as to cover the exposed semiconductor film portion, and heat treatment is performed at a temperature at which the metal film and the semiconductor film react to form the
そして、層間絶縁膜の１層目として、窒素を含む酸化珪素膜８３６を５０ｎｍの膜厚で成膜する。
Then, a
その後、熱処理を行って形成された不純物領域の活性化を行う。熱処理はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。ただし本発明ではシリサイドの形成によりソース及びドレイン領域は十分に低抵抗化できているので、活性化工程は省略しても構わない。 Thereafter, the impurity region formed by heat treatment is activated. For the heat treatment, methods such as laser light irradiation, RTA, and heat treatment using a furnace can be used. However, since the resistance of the source and drain regions can be sufficiently lowered by the formation of silicide in the present invention, the activation step may be omitted.
層間絶縁膜の２層目である窒化珪素膜８３７を１００ｎｍ成膜、３層目である酸化珪素膜８３８を６００ｎｍと順に成膜し、積層する。層間絶縁膜にシリサイド層３１に達するコンタクトホールを形成する。続いて、コンタクトホールを充填するように、チタン膜６０ｎｍ、窒化チタン膜４０ｎｍ、アルミニウム膜５００ｎｍ、チタン膜６０ｎｍ、窒化チタン膜４０ｎｍを順に積層した後、フォトリソ技術を用いてエッチングして、ソース電極及びドレイン電極となる配線８３９を形成する（図１１（Ｆ））。
A
以上で、Ｌｏｖ領域及びＬｏｆｆ領域の両方を有するＬＤＤ構造のＮチャネル型ＴＦＴ８４０、Ｐチャネル型ＴＦＴ８４１が形成される。本構成により、微細なＴＦＴであっても、短チャネル効果及びホットキャリアが抑えられ、所望のオン電流を確保できる半導体装置を実現できる。
Through the above steps, the N-
なお、本形態では、Ｎ型不純物元素をＰチャネル型ＴＦＴの半導体膜にもドーピングするいわゆるカウンタードープを行ったが、この方法に限定されない。リンをドーピングするときにＰチャネル型ＴＦＴをレジストマスク等で覆うなど、リンが半導体膜１３ｂにドーピングされぬようにしても良い。
In this embodiment, so-called counter-doping is performed in which an N-type impurity element is also doped into a semiconductor film of a P-channel TFT. However, the present invention is not limited to this method. For example, phosphorus may not be doped into the
（実施の形態９）
本形態では、本発明を用いてＣＰＵ（中央演算装置：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を作製した例を示す。ここでは実施の形態８で作製したＴＦＴを用いてＣＰＵを作製する。なお、また、本形態において、実施の形態１〜８と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 9)
In this embodiment mode, an example in which a CPU (Central Processing Unit) is manufactured using the present invention is shown. Here, a CPU is manufactured using the TFT manufactured in
まず、図１２に示すように、実施の形態８で形成した配線８３９を覆うように、絶縁層９０１を形成する。絶縁層９０１は、無機材料又は有機材料により、単層又は積層で形成する。絶縁層９０１は、薄膜トランジスタによる凸凹を緩和し、平坦化することを目的に形成する薄膜である。そのため、有機材料により形成することが好ましい。
First, as shown in FIG. 12, an insulating
次に、フォトリソグラフィ法により絶縁層９０１をエッチングして、ソース電極及びドレイン電極として機能する配線８３９を露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をフォトリソ技術を用いてエッチングして、配線等として機能する導電層９０２、９０３を形成する。導電層９０２、９０３は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。例えば、バリア層とアルミニウム層、バリア層とアルミニウム層とバリア層等の積層構造を採用するとよい。バリア層とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物などに相当する。
Next, the insulating
複数のＮチャネル型ＴＦＴ８４０、複数のＰチャネル型ＴＦＴ８４１でなる素子群と、配線等として機能する複数の導電層９０２、９０３を合わせて薄膜集積回路９０４とよぶ。なお、本工程では示さないが、薄膜集積回路９０４を覆うように、公知の手段により、保護層を形成してもよい。保護層は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層等に相当する。
An element group including a plurality of N-
以上のように形成された薄膜集積回路９０４を同一基板上に複数形成することでＣＰＵを作製することができる。本形態では、Ｎチャネル型ＴＦＴ８４０及びＰチャネル型ＴＦＴ８４１ともに実施の形態１で説明した構成である。
A CPU can be manufactured by forming a plurality of thin film integrated
しかし、この構成に限定されず、用途に応じて実施の形態１〜６の構成を、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴのそれぞれに適用することができる。つまり、本発明の微細なハットシェイプ型ゲート電極を用いて、図１２以外の構成の薄膜集積回路を形成することができ、ＣＰＵを構成する各回路の特性に応じた薄膜集積回路をそれぞれ形成することができる。
However, the present invention is not limited to this configuration, and the configurations of
完成したＣＰＵに可撓性を持たせたり、さらに軽量にしたい場合は、基板１１を公知の方法で剥離して、新たに軽量で可撓性を有する基板に貼り合わせると良い。
In order to make the completed CPU flexible or lighter, the
その方法として一つには基板１１自体を物理的に削って除去する方法がある。まず、図１３（Ａ）に示すように、薄膜集積回路９０４上に固定材９０５を介して基板９０６を貼り合わせ、薄膜集積回路９０４を基板９０６に固定する。その後、機械的研磨等により基板１１を削り取る（図１３（Ｂ））。そして新たに可撓性を持つ基板９０７を薄膜集積回路９０４に接着剤等により貼り合わせる（図１３（Ｃ））。その後、固定材９０５及び基板９０６を除去する（図１３（Ｄ））。以上の方法で、軽量で可撓性のあるＣＰＵを作製することができる。
As one of the methods, there is a method of physically removing the
また、基板１１と半導体膜との間に剥離層をあらかじめ設けておき、剥離層を除去または軟化させることで、基板１１を剥離する方法がある。後の実施の形態１０で示すように剥離層をエッチングすることで基板１１と薄膜集積回路９０４を分離する方法がある。他にも剥離層に物理的衝撃を与えて基板１１を剥離したり、レーザ光を剥離層に吸収させることで基板１１を剥離したりして、基板１１を剥離する方法がある。このような方法で基板１１を剥離した後に、図１３（Ｄ）に示すように軽量で可撓性のある基板９０７を新たに薄膜集積回路９０４に貼り合わせる。これらの方法でも、可撓性を有し、軽量なＣＰＵを形成できる。
Further, there is a method of peeling the
更に本実施例のＣＰＵの具体的構成についてブロック図を用いて説明する。 Further, a specific configuration of the CPU of this embodiment will be described with reference to a block diagram.
図１４に示すＣＰＵは、基板３６００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）３６２０とを主に有している。またＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵを構成する様々な回路は、薄膜集積回路９０４が複数集まって構成される。
The CPU illustrated in FIG. 14 includes an arithmetic circuit (ALU) 3601, an arithmetic circuit control circuit unit (ALU Controller) 3602, an
勿論、図１４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。 Needless to say, the CPU illustrated in FIG. 14 is just an example in which the configuration is simplified, and an actual CPU may have various configurations depending on the application.
バスインターフェース３６０８を介してＣＰＵに入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
An instruction input to the CPU via the
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
The arithmetic circuit
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
In addition, the
図１５には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
FIG. 15 shows a display device in which a pixel portion, a CPU, and other circuits are formed over the same substrate, a so-called system-on-panel. Over the
その他の回路として、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を基板上に設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを画素部と同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。
As other circuits, a video signal processing circuit, a power supply circuit, a gradation power supply circuit, a video RAM, a memory (DRAM, SRAM, PROM), and the like can be provided over the substrate. These circuits may be formed by an IC chip and mounted on a substrate. Further, the scan
図１６にはパッケージングされたＣＰＵの形態を示す。図１６における基板３８００は図１２で示す基板１１または図１３で示す可撓性を有する基板９０７に相当し、薄膜トランジスタアレイ３８０１には薄膜集積回路９０４が複数設けられている。
FIG. 16 shows the form of a packaged CPU. A
図１６（Ａ）では、基板３８００上に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ３８０１、及びＣＰＵ表面に設けられた電極（ソース電極やドレイン電極、又はそれらの上に絶縁膜を介して形成された電極等）３８０２が下側となるフェイスダウン状態でＣＰＵがパッケージングされている。また銅やその合金で形成される配線３８０３が設けられた配線基板、例えばプリント基板３８０７を用意する。プリント基板３８０７には、接続端子（ピン）３８０４が設けられている。そして電極３８０２と、配線３８０３とを異方性導電膜３８０８等を介して接続する。その後、エポキシ樹脂等の樹脂３８０５でＣＰＵを基板３８００上方から覆い、パッケージングされたＣＰＵとして完成する。また、ＣＰＵを樹脂で覆わずに中空に保った状態で外周をプラスチックなどで囲んでもよい。
In FIG. 16A, a thin
図１６（Ｂ）では、図１６（Ａ）と異なり、ＣＰＵ表面に設けられた電極３８０２が上側となるフェイスアップ状態でＣＰＵがパッケージングされている。そしてプリント基板３８０７上に基板３８００を固定し、電極３８０２と、配線３８０３とをワイヤ３８１８により接続する。このようにワイヤにより接続することをワイヤボンディングという。そして電極３８０２と、配線３８０３に接続されるバンプ３８１４とが電気的に接続する。その後、ＣＰＵの周りを中空に保った状態で、ＣＰＵをプラスチック３８１５等で囲み、パッケージングされたＣＰＵとして完成する。
In FIG. 16B, unlike FIG. 16A, the CPU is packaged in a face-up state in which the
図１６（Ｃ）には、可撓性を有する基板、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）３８１７上に、ＣＰＵの機能を有する薄膜トランジスタアレイ３８０１を固定する例を示す。基板３８００に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ３８０１を、ＣＰＵ表面に設けられた電極３８０２が下側となるフェイスダウン状態で、ＣＰＵをパッケージングする。可撓性を有するＦＰＣ３８１７に薄膜トランジスタアレイ３８０１を固定するため、基板３８００として可撓性の高いプラスチックを用いると、ＣＰＵ自体の強度が強くなり好ましい。また、可撓性を有するＦＰＣ３８１７には銅やその合金で形成される配線３８０３を設ける。そして、電極３８０２と、配線３８０３とを異方性導電膜３８０８を介して接続する。その後、エポキシ樹脂等の樹脂３８０５を基板３８００を覆うように形成し、パッケージングされたＣＰＵとして完成する。
FIG. 16C illustrates an example in which a thin
このようにパッケージングされたＣＰＵは、外部から保護され、さらに携帯しやすくなる。そして所望箇所に、ＣＰＵを実装することができ、特に図１６（Ｃ）のようにパッケージングされたＣＰＵが可撓性を有すると、実装する位置の自由度が高まるとともに、ＣＰＵ自体の強度も強くなる。またパッケージングすることによりＣＰＵの機能を補助することもできる。 The CPU packaged in this way is protected from the outside and becomes easier to carry. A CPU can be mounted at a desired location. In particular, if the CPU packaged as shown in FIG. 16C has flexibility, the degree of freedom of the mounting position is increased and the strength of the CPU itself is also increased. Become stronger. Further, the function of the CPU can be assisted by packaging.
以上のように、本発明のＴＦＴを用いて、ＣＰＵ等の半導体装置を作製することができる。本発明で形成する薄膜トランジスタにより形成されるＣＰＵは軽量で且つコンパクトであるため、携帯や実装するときの負担を軽減することができる。また、高速での演算が可能で寿命が長いＣＰＵを作製することができる。 As described above, a semiconductor device such as a CPU can be manufactured using the TFT of the present invention. Since the CPU formed by the thin film transistor formed according to the present invention is lightweight and compact, it can reduce a burden when being carried or mounted. In addition, a CPU that can perform calculations at high speed and has a long lifetime can be manufactured.
本実施の形態は実施可能な範囲で自由に実施の形態１〜８と組み合わせることが可能である。
This embodiment can be freely combined with
（実施の形態１０）
本形態では、無線チップを作製する方法について説明する。また、本形態において、実施の形態１〜９と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 10)
In this embodiment mode, a method for manufacturing a wireless chip is described. In the present embodiment, the same components as those in the first to ninth embodiments are denoted by the same reference numerals, and detailed description thereof is omitted.
まず、図１２に示す薄膜集積回路９０４を形成する。なお、Ｎチャネル型ＴＦＴ８４０及びＰチャネル型ＴＦＴ８４１は実施の形態１で説明した構成であるが、この構成に限定されず、実施者は用途に応じて実施の形態１〜６の構成を、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴのそれぞれに適用することができる。
First, a thin film integrated
本形態では薄膜集積回路９０４において、後の工程で基板１１を剥離するため、基板１１の一表面に剥離層１４０１を形成しておく（図１７（Ａ））。本形態では、剥離層１４０１を基板１１の一表面全面に形成しているが、基板１１の一表面に剥離層を形成した後、フォトリソグラフィ法によりして、剥離層を選択的に設けてもよい。剥離層を選択的に設けると、後の工程で剥離層をエッチングにより除去するときに、短時間で済むという利点がある。
In this embodiment mode, in the thin film integrated
剥離層１４０１は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
The
剥離層１４０１が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。また、タングステンの酸化物は、酸化タングステンと表記することがある。
In the case where the
剥離層１４０１が積層構造の場合、好ましくは、基板１１上に１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。２層目として、タングステン、モリブデンもしくはタングステンとモリブデンの混合物の酸化物、混合物の窒化物、混合物の酸化窒化物又は混合物の窒化酸化物を含む層を形成する。
In the case where the
なお、剥離層１４０１として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、２層目としてタングステンの窒化物、タングステンの酸化窒化物又はタングステンの窒化酸化物を含む層を形成する場合も同様であり、１層目のタングステンを含む膜を形成後、その上にそれぞれ窒化珪素膜、窒素を含む酸化珪素膜、または酸素を含む窒化珪素膜を形成すれば良い。
Note that in the case where a stacked structure of a layer containing tungsten and a layer containing an oxide of tungsten is formed as the
また、タングステンの酸化物は、ＷＯｘで表され、ｘは２〜３である。ｘが２の場合（ＷＯ２）、ｘが２．５の場合（Ｗ２Ｏ５）、ｘが２．７５の場合（Ｗ４Ｏ１１）、ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、そのエッチングレートなどを基に決めるとよい。但し、エッチングレートの最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層（ＷＯｘ、０＜Ｘ＜３）である。従って、作製時間の短縮のために、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。 Moreover, the oxide of tungsten is represented by WOx, and x is 2 to 3. When x is 2 (WO 2 ), when x is 2.5 (W 2 O 5 ), when x is 2.75 (W 4 O 11 ), when x is 3 (WO 3 ), etc. . In forming the tungsten oxide, the value of X mentioned above is not particularly limited, and may be determined based on the etching rate. However, the layer having the best etching rate is a layer containing tungsten oxide (WOx, 0 <X <3) formed by a sputtering method in an oxygen atmosphere. Therefore, in order to shorten the manufacturing time, a layer containing a tungsten oxide is preferably formed as the separation layer by a sputtering method in an oxygen atmosphere.
なお、剥離層１４０１は基板１１に接するように形成しても良いし、基板１１に接するように下地となる絶縁層を形成し、該絶縁層に接するように剥離層１４０１を形成してもよい。
Note that the
剥離層１４０１形成後は、実施の形態８及び９で説明した工程により、図１７（Ａ）に示す薄膜集積回路９０４を形成する。導電層９０２、９０３は無線チップのアンテナとして機能することになる。
After the
次にここでは示さないが、薄膜集積回路９０４を覆うように、公知の手段により、保護層を形成してもよい。保護層は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層等に相当する。
Next, although not shown here, a protective layer may be formed by a known means so as to cover the thin film integrated
次に、剥離層１４０１が露出するように、フォトリソグラフィ法により下地膜及び層間絶縁膜等をエッチングして、開口部１４０２、１４０３を形成する（図１７（Ｂ））。
Next, the base film, the interlayer insulating film, and the like are etched by photolithography so that the
次に、薄膜集積回路９０４を覆うように絶縁層１４０４を形成する（図１７（Ｃ））。絶縁層１４０４は、有機材料により形成し、好ましくはエポキシ樹脂により形成する。絶縁層１４０４は、薄膜集積回路９０４が飛散しないように形成するものである。つまり、薄膜集積回路９０４は小さく薄く軽いのに加え、剥離層を除去した後は、基板に密着していないために飛散しやすい。しかしながら、薄膜集積回路９０４の周囲に絶縁層１４０４を形成することで、薄膜集積回路９０４に重みが付き、基板１１からの飛散を防止することができる。また、薄膜集積回路９０４単体では薄くて軽いが、絶縁層１４０４を形成することで、巻かれた形状になることがなく、ある程度の強度を確保することができる。なお、図示する構成では、薄膜集積回路９０４の上面と側面に絶縁層１４０４を形成しているが、本発明はこの構成に制約されず、薄膜集積回路９０４の上面のみに絶縁層１４０４を形成してもよい。また、上記の記載によると、下地膜及び層間絶縁膜等をエッチングして、開口部１４０２、１４０３を形成した後、絶縁層１４０４を形成する工程を行っているが、本発明はこの順番に制約されない。絶縁層９０１上に絶縁層１４０４を形成する工程の後に、複数の絶縁層をエッチングして、開口部を形成する工程を行ってもよい。この順番の場合だと、薄膜集積回路９０４の上面のみに絶縁層１４０４が形成される。
Next, an insulating
次に、開口部１４０２、１４０３にエッチング剤を導入して、剥離層１４０１を除去する（図１７（Ｄ））。エッチング剤は、フッ化ハロゲン又はハロゲン化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、薄膜集積回路９０４は、基板１１から剥離された状態となる。
Next, an etchant is introduced into the
次に、薄膜集積回路９０４の一方の面を、第１の基体１５０１に接着させる（図１８（Ａ））。もしくは剥離層１４０１を除去する前に薄膜集積回路９０４の一方の面を第１の基体１５０１に接着させておいても良い。そして、薄膜集積回路９０４が基板１１から剥離した後、薄膜集積回路９０４の他方の面を第２の基体１５０２に接着させる。なお、薄膜集積回路９０４の第１の基体１５０１及び第２の基体１５０２への接着は、接着材等の接着機能を有する材料を介して行っても良い。または、磁石や真空で吸引するような装置を用いて行っても良い。
Next, one surface of the thin film integrated
次に、第１の基体１５０１と第２の基体１５０２を互いに貼り合わせて、薄膜集積回路９０４を、第１の基体１５０１と第２の基体１５０２により封止する（図１８（Ｂ））。以上により、薄膜集積回路９０４が第１の基体１５０１と第２の基体１５０２により封止された無線チップが完成する。
Next, the
第１の基体１５０１と第２の基体１５０２としては樹脂材料からなるフィルムを用いる。特に第１の基体１５０１または第２の基体１５０２として、熱圧着したときに溶融する層（熱可撓性樹脂とも言う）を備えたフィルムであると良い。そうすれば、第１の基体１５０１または第２の基体１５０２のいずれか一方を加熱処理によって溶かし、加圧により、他方の第１の基体１５０１または第２の基体１５０２と接着し、薄膜集積回路を封止できる。
As the
第１または第２の基体に用いる熱可撓性樹脂は、軟化点の低いものが好ましい。例えば、ポリエチレン、ポリプロピレン、ポリメチルペンテン等のポリオレフィン系樹脂、塩化ビニル、酢酸ビニル、塩化ビニル−酢酸ビニル共重合体、エチレン−酢酸ビニル共重合体、塩化ビニリデン、ポリビニルブチラール、ポリビニルアルコール等のビニル系共重合体、アクリル系樹脂、ポリエステル系樹脂、ウレタン系樹脂、セルロース、セルロースアセテート、セルロースアセテートブチレート、セルロースアセテートプロピオネート、エチルセルロース等のセルロース系樹脂、ポリスチレン、アクリロニトリル−スチレン共重合体等のスチレン系樹脂等が挙げられる。第１の基体１５０１または第２の基体１５０２は、熱可撓性樹脂を単層または複数層備えたフィルムを用いる。なお、熱可撓性樹脂を複数層備えるフィルムとしては、例えば、第１の熱可塑性樹脂からなる基体上に、第１の熱可塑性樹脂よりも軟化点が低い第２の熱可塑性樹脂からなる接着層を有する構造などが挙げられる。なお、２層以上からなる積層構造でもよい。また、生分解性の熱可塑性樹脂を用いてもよい。
The heat flexible resin used for the first or second substrate is preferably one having a low softening point. For example, polyolefin resins such as polyethylene, polypropylene and polymethylpentene, vinyl resins such as vinyl chloride, vinyl acetate, vinyl chloride-vinyl acetate copolymer, ethylene-vinyl acetate copolymer, vinylidene chloride, polyvinyl butyral, polyvinyl alcohol, etc. Copolymer, acrylic resin, polyester resin, urethane resin, cellulose, cellulose acetate, cellulose acetate butyrate, cellulose acetate propionate, cellulose resin such as ethyl cellulose, styrene such as polystyrene, acrylonitrile-styrene copolymer Based resins and the like. As the
本形態の図１７及び図１８では、一つの無線チップを作製する方法を述べたが、実際は、一枚の基板から複数の無線チップが作製される。その様子を図１９で説明する。 In FIGS. 17 and 18 of this embodiment mode, a method for manufacturing one wireless chip is described, but actually, a plurality of wireless chips are manufactured from one substrate. This will be described with reference to FIG.
図１９（Ａ）では基板１１上に複数の薄膜集積回路９０４がマトリクス状に形成されている。図１９（Ａ）は図１７（Ａ）の上面図に相当する。そして、例えばマトリクス状に並んだ薄膜集積回路９０４同士の間の破線に沿って開口部１４０２、１４０３を形成し、剥離層をエッチングして、薄膜集積回路９０４と基板１１を剥離する。
In FIG. 19A, a plurality of thin film integrated
次に、剥離した複数の薄膜集積回路９０４を図１８（Ａ）で示したように、第１の基体１５０１に接着させる（図１９（Ｂ））。なお、先に第１の基体１５０１と薄膜集積回路９０４を接着しておいてから、薄膜集積回路９０４と基板１１を剥離しても良い。
Next, the plurality of thin film integrated
引き続いて、図１８（Ｂ）に示したように薄膜集積回路９０４を第２の基体１５０２と接着させる（図１９（Ｃ））。次に第１の基体と第２の基体とを熱圧着により貼り合わせて、複数の薄膜集積回路９０４をそれぞれ封止する。これにより、図１８（Ｂ）の構成を持つ複数の無線チップ１６００が完成する（図１９（Ｄ））。そして無線チップを互いに切り離す。なお、ここでは第１及び第２の基体とを熱圧着して封止した後に無線チップ同士を切り離す例を説明したが、熱圧着と同時に無線チップ同士を切り離しても良い。
Subsequently, as shown in FIG. 18B, the thin film integrated
以上の工程により可撓性を有する無線チップが完成する。本形態で作製された無線チップは非常に微細であり且つ可撓性があるため、無線チップが設置される場所に制限がなく、様々なものに利用できる。また無線チップを構成するＴＦＴの信頼性が高く、オン電流も高いため、高性能で寿命が長い無線チップを実現できる。 Through the above steps, a flexible wireless chip is completed. The wireless chip manufactured in this embodiment mode is very fine and flexible, so that the place where the wireless chip is installed is not limited and can be used for various purposes. In addition, since the TFTs constituting the wireless chip have high reliability and high on-current, a high-performance and long-life wireless chip can be realized.
なお、剥離方法としてタングステンを含む剥離層をエッチングする方法を採用したが、この剥離方法以外の方法を採用しても良い。本形態にはその他の公知の剥離方法を適用できる。例えば剥離層に物理的衝撃を与えて基板１１を剥離したり、レーザ光を剥離層に吸収させて基板１１を剥離したりする方法がある。また、実施の形態９に示すように剥離層を設けず基板１１自体を削って基板１１を除去する方法がある。
In addition, although the method of etching the peeling layer containing tungsten was employ | adopted as a peeling method, you may employ | adopt methods other than this peeling method. Other known peeling methods can be applied to this embodiment. For example, there is a method in which a physical impact is applied to the peeling layer to peel off the
本発明により作製される無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｂ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２０（Ｃ）参照）、乗物類（自転車等、図２０（Ｄ）参照）、身の回り品（鞄や眼鏡等、図２０（Ｅ）参照）、食品類、衣類、生活用品類、電子機器等に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。図中の２１０は本形態で作製された無線チップである。
The wireless chip manufactured in accordance with the present invention has a wide range of uses. For example, banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc., see FIG. 20A), packaging Containers (wrapping paper, bottles, etc., see FIG. 20 (B)), recording media (DVD software, videotapes, etc., see FIG. 20 (C)), vehicles (bicycles, etc., see FIG. 20 (D)), personal belongings Products (such as bags and glasses, see FIG. 20E), foods, clothing, daily necessities, electronic devices, and the like can be used. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (also simply referred to as televisions, television receivers, television receivers), mobile phones, and the like.
なお、無線チップは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に無線チップを設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に無線チップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類に無線チップを設けることにより、偽造や盗難を防止することができる。 Note that the wireless chip is fixed to the article by being attached to the surface of the article or embedded in the article. For example, a book may be embedded in paper, and a package made of an organic resin may be embedded in the organic resin. Forgery can be prevented by providing wireless chips on banknotes, coins, securities, bearer bonds, certificates, etc. In addition, by providing wireless chips in packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., it is possible to improve the efficiency of inspection systems and rental store systems. Forgery and theft can be prevented by providing a wireless chip in vehicles.
また、無線チップを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、図２１（Ａ）に示すように、表示部２９４を含む携帯端末の側面にリーダライタ２９５を設けて、物品２９７の側面に無線チップ２９６を設ける場合が挙げられる。この場合、リーダライタ２９５に無線チップ２９６をかざすと、表示部２９４に物品２９７の原材料や原産地、流通過程の履歴等の情報が表示されるシステムになっている。また、別の例として、ベルトコンベアの脇にリーダライタ２９５を設けて、無線チップ２９６を貼り付けた物品２９７をベルト上で流す場合が挙げられる（図２１（Ｂ））。この場合、物品２９７の検品を簡単に行うことができる。
Further, by applying the wireless chip to an object management or distribution system, it is possible to improve the system functionality. For example, as illustrated in FIG. 21A, a reader /
（実施の形態１１）
本実施の形態では、実施形態１〜６で説明した様々な構成のＴＦＴを用いて表示装置を作製する方法について図２２〜２５を用いて説明する。本実施の形態で説明する表示装置の作製方法は画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法である。なお、実施の形態１〜１０と同一のものについては同じ符号を付し、詳細な説明を省略する。
(Embodiment 11)
In this embodiment, a method for manufacturing a display device using the TFTs having various structures described in
まず、実施の形態１の方法で、第１のゲート電極のゲート長と第２のゲート電極のゲート長の差が２０〜２００ｎｍである本発明の微細なハットシェイプ型ゲート電極を複数形成する（図２２（Ａ））。つまり第１のゲート電極５１３ａ〜５１３ｅ、第２のゲート電極５１４ａ〜５１４ｅを形成する。５１５ａ〜５１５ｅはレジスト、１３ａ〜１３ｅは島状の半導体膜である。このときに実施の形態７で説明したスリミング処理されたレジストを用いてハットシェイプ型ゲート電極を形成しても良い。
First, a plurality of fine hat-shaped gate electrodes of the present invention in which the difference between the gate length of the first gate electrode and the gate length of the second gate electrode is 20 to 200 nm is formed by the method of Embodiment 1 ( FIG. 22 (A)). That is,
次に、レジスト５１５ａ〜５１５ｅ及び第２のゲート電極５１４ａ〜５１４ｅをマスクとして自己整合的に、Ｎ型不純物元素（本実施の形態ではリン）を添加する。ゲート絶縁膜を介して第１のゲート電極と重なる低濃度不純物領域６０１ａ〜６０１ｅ、および第１のゲート電極と重ならない低濃度不純物領域６０２ａ〜６０２ｅには１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３（典型的には３×１０１７〜３×１０１８ａｔｏｍｓ／ｃｍ３）の濃度でリンが添加されるようにすることが好ましい。但し、低濃度不純物領域６０１ａ〜６０１ｅは第１のゲート電極を介してドーピングされる分、低濃度不純物領域６０２ａ〜６０２ｅよりは含まれる不純物元素の濃度は低い（図２２（Ｂ））。
Next, an N-type impurity element (phosphorus in this embodiment) is added in a self-aligning manner using the resists 515a to 515e and the
次に、図２２（Ｃ）に示すように高濃度のドーピングを行う。その前に、低濃度不純物領域６０１ｃ及び６０２ｃに不純物元素がドーピングされないようにレジスト６０４を形成する。第２のドーピングは、レジスト６０４、レジスト５１５ａ、５１５ｂ、５１５ｄ、５１５ｅ、第２のゲート電極５１４ａ、５１４ｂ、５１４ｄ、５１４ｅ、第１のゲート電極５１３ａ、５１３ｂ、５１３ｄ、５１３ｅをマスクとして自己整合的に行い、低濃度不純物領域に選択的にＮ型不純物元素（本実施の形態ではリン）を添加する。こうして形成される高濃度不純物領域６０３ａ〜６０３ｄには１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度でリンを含むようにリンが添加されることが好ましい。
Next, high concentration doping is performed as shown in FIG. Before that, a resist 604 is formed so that the impurity elements are not doped in the low-
次に、レジスト６０４、レジスト５１５ａ〜５１５ｅを除去し、図２３（Ａ）に示すようにレジスト６０６を形成する。そして、第２のゲート電極５１４ａ、５１４ｄ、５１４ｅをマスクとして第１のゲート電極５１３ａ、５１３ｄ、５１３ｅの一部がエッチングされ、第２のゲート電極と同じゲート長の第３のゲート電極６０５ａ、６０５ｂ、６０５ｃを得る。その後、レジスト６０６を除去する。
Next, the resist 604 and the resists 515a to 515e are removed, and a resist 606 is formed as shown in FIG. Then, a part of the
なお、レジスト５１５ａ〜５１５ｅを除去せずにレジスト６０６を形成し、第３のゲート電極６０５ａ、６０５ｂ、６０５ｃを形成する場合には、エッチングガスとしてＣｌ２を用い、排気系によりチャンバー内の圧力は０．６７Ｐａとし、コイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。
Note that in the case where the resist 606 is formed without removing the resists 515a to 515e and the
続いてレジスト７０１を形成する（図２３（Ｂ））。そしてＮ型不純物領域となっていた高濃度不純物領域６０３ａ、６０３ｄ、低濃度不純物領域６０１ａ、６０１ｅに対して、Ｐ型不純物元素（本実施の形態ではボロン）を添加する。具体的にはジボラン（Ｂ２Ｈ６）を用いたイオンドーピング法によりＰ型不純物元素を３×１０２０〜３×１０２１ａｔｏｍｓ／ｃｍ３の濃度で含むように添加する。そして高濃度にボロンを含む不純物領域７０２、７０３を形成する。こうして不純物領域７０２、７０３はＰチャネル型ＴＦＴのソース領域およびドレイン領域として機能する。
Subsequently, a resist 701 is formed (FIG. 23B). Then, a P-type impurity element (boron in this embodiment) is added to the high-
次に、図２３（Ｃ）に示すように、レジスト７０１を除去する。その後第３のゲート電極６０５ａ〜６０５ｃ、第１のゲート電極５１３ｂ、５１３ｃおよび第２のゲート電極５１４ａ〜５１４ｅの両サイドにサイドウォール７０４ａ〜７０４ｅを形成する。サイドウォール７０４ａ〜７０４ｅは実施の形態１で示した絶縁膜で形成し、エッチバックを行って形成する。
Next, as shown in FIG. 23C, the resist 701 is removed. After that, sidewalls 704a to 704e are formed on both sides of the
次に、サイドウォール７０４ａ〜７０４ｅをマスクとしてドライエッチングにより、ゲート絶縁膜１４をエッチングする（図２４（Ａ））。当該エッチングによりゲート絶縁膜７００ａ〜７００ｅが形成される。
Next, the
次にレジスト７０５を形成しドーピングを行う。ドーピングはレジスト７０５、サイドウォール７０４ｃ、第２のゲート電極５１４ｃをマスクとして、Ｎ型の低濃度不純物領域６０２ｃの一部に不純物元素を添加する。不純物元素としてはリン（ＰＨ３）を用い、イオンドーピング法により高濃度のＮ型不純物元素（本実施の形態ではリン）を１×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３（代表的には２×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３）の濃度で添加し、高濃度にリンを含む不純物領域７０６を形成する。同時にＬｏｆｆ領域となる低濃度不純物領域７０７を形成する。低濃度不純物領域６０１ｃはＬｏｖ領域となる（図２４（Ｂ））。
Next, a resist 705 is formed and doping is performed. Doping is performed by adding an impurity element to part of the N-type low-
次に、図２４（Ｃ）に示すようにシリサイド層７０８ａ〜７０８ｅを形成する。レジスト７０５を除去した後に、ニッケル膜を露出している半導体膜に接するように成膜する。そして、シリサイドが形成される温度で加熱処理をし、シリサイドを形成する。
Next,
続いて、保護膜として、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さでパッシベーション膜８０１を形成する。これは酸化珪素膜、窒化珪素膜、窒化酸化珪素膜又はこれらの積層で代用しても良い。パッシベーション膜８０１を設けることにより、酸素や空気中の水分をはじめ、各種イオン性の不純物の侵入を阻止するブロッキング作用を得ることができる（図２５（Ａ））。
Subsequently, a
次にパッシベーション膜８０１上に膜厚が１．６μｍの層間絶縁膜８０２を形成する。ここでは、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法またはスピンコート法によって塗布されたポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル、シロキサンなどの有機樹脂膜、無機層間絶縁膜（窒化珪素、酸化珪素などの珪素を含む絶縁膜）、ｌｏｗ−ｋ（低誘電率）材料などを用いることができる。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。層間絶縁膜８０２は、ガラス基板上に形成されたＴＦＴによるリッジを緩和し、平坦化する意味合いが強いため、平坦性に優れた膜が好ましい。その後さらに層間絶縁膜上にパッシベーション膜を形成しても良い。
Next, an
次に、パッシベーション膜８０１及び層間絶縁膜８０２に対して、フォトリソ技術を用いたエッチングによりコンタクトホールを形成し、ソース及びドレイン配線８０３ａ〜８０３ｉを形成する。なお、本実施の形態ではソース及びドレイン配線を、チタン膜、第１アルミニウム膜、炭素と金属元素を含む第２アルミニウム膜の３層構造、もしくはモリブデン膜、第１アルミニウム膜、炭素と金属元素を含む第２アルミニウム膜の３層構造とする。第１のアルミニウム膜は他の金属元素が混合されたアルミニウム膜でも良い。第２のアルミニウム膜が含む金属元素としては、チタン、モリブデン、ニッケルがある。なお、ソース及びドレイン配線に上記以外の金属を用いてもよいことは勿論である。
Next, contact holes are formed in the
続いてドレイン配線８０３ｈに接するように画素電極８０４を形成する（図２５（Ｂ））。画素電極８０４は透明導電膜をフォトリソ技術を用いてエッチングして形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズ、又は酸化インジウムを用いることができる。
Subsequently, a
画素電極８０４を透明導電膜とするとドレイン配線がアルミニウム膜でなる場合、その界面において酸化アルミニウムが形成される。酸化物は抵抗が高いため、画素電極とドレイン配線との間で大きな抵抗が生じてしまう。しかし、本形態では画素電極は第２のアルミニウム膜と接続しているため酸化物は形成されない。なぜなら、第２のアルミニウム膜に含まれる金属元素が酸化物の形成を抑えるからである。これにより、ドレイン配線と画素電極界面における抵抗を低く保つことができる。
When the
画素電極を形成後、樹脂材料でなる隔壁８０５を形成する。隔壁８０５は１〜２μｍ厚のアクリル膜又はポリイミド膜をフォトリソ技術を用いてエッチングして画素電極８０４の一部を露出させるように形成する。なお、隔壁８０５の下層に遮蔽膜（図示しない）となる黒色からなる膜を適宜形成してもよい。
After the pixel electrode is formed, a
次にＥＬ層８０６を形成する。ＥＬ層８０６の発光材料が有機化合物であるときは有機ＥＬ素子、発光材料が無機化合物であるときは無機ＥＬ素子となる。
Next, an
無機ＥＬ素子は、素子構成により分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものである。薄膜型無機ＥＬ素子は、蛍光材料の薄膜からなる発光層を有している。その発光メカニズムは、両者とも、高電界で加速された電子による母体材料又は発光中心の衝突励起により発光が得られる。無機ＥＬ素子を形成する場合は、画素電極８０４及び電極８０７の間に、ＥＬ層として、発光材料を分散させた絶縁層を設けるか、絶縁層で挟持された発光層を設けるとよい。発光材料としては、例えば硫化亜鉛（ＺｎＳ）、硫化ストロンチウム（ＳｒＳ）を用いることができる。無機ＥＬ素子のＥＬ層はスクリーン印刷または蒸着等で形成することができる。
Inorganic EL elements are classified into dispersion-type inorganic EL elements and thin-film inorganic EL elements depending on the element structure. A dispersion-type inorganic EL element has a light emitting layer in which particles of a light emitting material are dispersed in a binder. The thin film type inorganic EL element has a light emitting layer made of a thin film of a fluorescent material. In both of the light emission mechanisms, light emission can be obtained by collision excitation of a base material or a light emission center by electrons accelerated by a high electric field. In the case of forming an inorganic EL element, an insulating layer in which a light-emitting material is dispersed is provided as an EL layer between the
以下に、有機ＥＬ素子を用いる場合の例を説明する。 Below, the example in the case of using an organic EL element is demonstrated.
ＥＬ層８０６及び電極（ＭｇＡｇ電極）８０７を、真空蒸着法を用いて大気解放しないで連続形成する。ＥＬ層８０６の膜厚は１００ｎｍ〜１μｍ、電極８０７の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。ＥＬ層は他に、インクジェット、スクリーン印刷法などによって成膜されても良い。
The
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次ＥＬ層及び陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層及び陰極を形成するのが好ましい。各色の少なくとも１つの発色はトリプレット化合物で行う。シングレット化合物に比べるとトリプレット化合物は輝度が明るいため、暗く見える赤色に対応する画素をトリプレット化合物で形成し、その他の画素をシングレット化合物で形成すると良い。 In this step, an EL layer and a cathode are sequentially formed for a pixel corresponding to red, a pixel corresponding to green, and a pixel corresponding to blue. However, since the EL layer has poor resistance to the solution, it has to be formed individually for each color without using a photolithography technique. Therefore, it is preferable to hide other than the desired pixels using a metal mask, and selectively form the EL layer and the cathode only at necessary portions. At least one color development of each color is performed with a triplet compound. Since the triplet compound is brighter than the singlet compound, it is preferable to form pixels corresponding to red that appear dark with the triplet compound and other pixels with the singlet compound.
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層及び電極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び電極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層及び電極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層及び電極を形成するまで真空を破らずに処理することが好ましい。 That is, first, a mask that hides all pixels other than those corresponding to red is set, and the EL layer and electrodes that emit red light are selectively formed using the mask. Next, a mask that hides all but the pixels corresponding to green is set, and a green light emitting EL layer and electrodes are selectively formed using the mask. Next, similarly, a mask for hiding all but the pixels corresponding to blue is set, and the EL layer and the electrode emitting blue light are selectively formed using the mask. Note that although all the different masks are described here, the same mask may be used. Further, it is preferable to perform processing without breaking the vacuum until the EL layer and the electrode are formed on all the pixels.
なお、ＥＬ層８０６としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる４層構造をＥＬ層とすれば良い。モリブデン酸化物及びα−ＮＰＤを混合した膜（ＯＭＯｘ）をＥＬ層としても良い。有機材料と無機材料とを組み合わせたハイブリット層をＥＬ層としても良い。有機材料をＥＬ層に用いる場合は、低分子材料、中分子材料、高分子材料のそれぞれを使うことができる。また、本実施の形態ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
Note that a known material can be used for the
電極８０７まで形成された時点で発光素子８０８が完成する。その後、発光素子８０８を完全に覆うようにして保護膜８０９を設ける。保護膜８０９としては、炭素膜、窒化珪素膜、もしくは窒化酸化珪素膜を含む絶縁膜を用いることができ、これらの絶縁膜を単層又は積層させて用いることができる。
When the
さらに保護膜８０９を覆って封止材８１０を設け、カバー材８１１を貼り合わせる。封止材８１０としては紫外線硬化樹脂であり、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を用いることが好ましい。また、本実施の形態においてカバー材８１１にはガラス基板、石英基板やプラスティック基板を用いることができる。図示はしないが、封止材８１０とカバー材８１１との間に偏光板を設けても良い。偏光板を設けることでコントラストの高い表示を提供できる。
Further, a sealing
こうして図２５（Ｂ）に示すようなＰチャネル型ＴＦＴ８１２、Ｎチャネル型ＴＦＴ８１３、サンプリング回路用ＴＦＴ８１４、スイッチング用ＴＦＴ８１５及び電流制御用ＴＦＴ８１６を有する構造のアクティブマトリクス型ＥＬ表示装置が完成する。本形態では、ＬＤＤ領域を有さないＰチャネル型ＴＦＴ８１２、電流制御用ＴＦＴ８１６、Ｌｏｖ領域を有するＮチャネル型ＴＦＴ８１３、Ｌｏｆｆ領域を有するスイッチング用ＴＦＴ８１５、Ｌｏｆｆ領域とＬｏｖ領域の両方を有するサンプリング回路用ＴＦＴ８１４を同一基板上に同時に形成できる。なお、Ｐチャネル型ＴＦＴである８１２、８１６は、ホットキャリアの影響が少なく、短チャネル効果が少ないため、本形態ではＬＤＤ領域を設けなかった。しかし、その他のＮチャネル型ＴＦＴのようにゲート電極やサイドウォールをマスクとしてＰ型の不純物元素をドーピングすることで、適宜Ｐチャネル型ＴＦＴにＬＤＤ領域を設けることができる。その方法として、本形態のＮチャネル型ＴＦＴを形成する方法を参考にし、ドーピング元素をＰ型の不純物元素にすれば、各構造のＰチャネル型ＴＦＴを形成できる。
Thus, an active matrix EL display device having a structure having a P-
本形態では、画素電極を透明導電膜とし、もう一方の電極をＭｇＡｇ電極として、下方射出のＥＬ表示装置について説明した。しかしこの構造に限定されず、画素電極を遮光性のある材料で形成し、もう一方の電極を透明導電膜で形成し、上方射出のＥＬ表示装置としても良い。また両方の電極を透明導電膜で形成し上下射出のＥＬ表示装置としても良い。 In this embodiment mode, the EL display device that emits light downward has been described in which the pixel electrode is a transparent conductive film and the other electrode is an MgAg electrode. However, the present invention is not limited to this structure, and the pixel electrode may be formed using a light-shielding material and the other electrode may be formed using a transparent conductive film to form an upward emission EL display device. Alternatively, both electrodes may be formed of a transparent conductive film to form a vertical emission EL display device.
図２６に表示装置の模式図を示す。基板１１００上にゲート信号線駆動回路１１０１、ソース信号線駆動回路１１０２、複数の画素１１０３を有する画素部１１０４が形成されている。ゲート信号線駆動回路１１０１及びソース信号線駆動回路１１０２はＦＰＣ（フレキシブルプリントサーキット）１１０５と接続されている。図２５（Ｂ）のＰチャネル型ＴＦＴ８１２、Ｎチャネル型ＴＦＴ８１３はソース信号線駆動回路や、ゲート信号線駆動回路に用いることができる。
FIG. 26 shows a schematic diagram of a display device. A gate signal
ソース信号線駆動回路１１０２はシフトレジスタ回路、レベルシフタ回路、サンプリング回路を有している。クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）がシフトレジスタ回路に入力され、シフトレジスタ回路からビデオ信号をサンプリングするためのサンプリング信号が出力される。そしてシフトレジスタから出力されたサンプリング信号はレベルシフタ回路に入力され、信号の電位の振幅を大きくする。そして電位幅が増大されたサンプリング信号はサンプリング回路に入力される。サンプリング回路は外部から入力されるビデオ信号をサンプリング信号によってサンプリングし画素部に入力する。
The source signal
これらの駆動回路は高速動作が要求されるため、ＧＯＬＤ構造を有するＴＦＴを用いるのが好ましい。なぜなら、Ｌｏｖ領域はドレイン近傍で発生する高電界を緩和する作用があり、ホットキャリアによる劣化を防ぐことができるからである。また、サンプリング回路についてはホットキャリア対策と低オフ電流対策が求められることからＬｏｖおよびＬｏｆｆ領域を有する構造とすることが好ましい。一方、画素のスイッチング用ＴＦＴや、電流制御用ＴＦＴのゲート電圧を保持する保持用ＴＦＴはオフ電流を低減させることができるＬｏｆｆ領域を有する構造のＴＦＴを用いることが好ましい。 Since these drive circuits are required to operate at high speed, it is preferable to use TFTs having a GOLD structure. This is because the Lov region has a function of relaxing a high electric field generated near the drain and can prevent deterioration due to hot carriers. The sampling circuit preferably has a structure having Lov and Loff regions since measures against hot carriers and measures against low off-state current are required. On the other hand, it is preferable to use a TFT having a Loff region that can reduce off-state current for the pixel switching TFT and the holding TFT that holds the gate voltage of the current control TFT.
以上の点から本実施の形態を鑑みると、駆動回路部のＮチャネル型ＴＦＴはＬｏｖ領域を有し、サンプリング回路用のＴＦＴはＬｏｆｆ領域及びＬｏｖ領域を有し、画素部のスイッチング用ＴＦＴはＬｏｆｆ領域を有する。本形態により各種回路に適した構造のＴＦＴを精度良く作製することができる。従って、本形態で作製された半導体装置は、高速動作可能でリーク電流の少ない表示装置となる。また、本形態の半導体装置はコンパクト化が可能なため、小さく持ち運びしやすい表示装置を実現できる。 In view of this embodiment from the above points, the N-channel TFT in the driver circuit portion has a Lov region, the TFT for the sampling circuit has a Loff region and a Lov region, and the switching TFT in the pixel portion has a Loff region. Has a region. With this embodiment, a TFT having a structure suitable for various circuits can be manufactured with high accuracy. Therefore, the semiconductor device manufactured in this embodiment is a display device that can operate at high speed and has little leakage current. In addition, since the semiconductor device of this embodiment can be downsized, a display device that is small and easy to carry can be realized.
もちろんこのような構造の表示装置に限らず様々な表示装置の作製においても本発明は適用することができる。 Needless to say, the present invention is not limited to a display device having such a structure, but can be applied to the manufacture of various display devices.
（実施の形態１２）
本形態では、本発明の液晶表示装置の例について説明する。実施の形態１〜１１と同じものについては同じ符号を用い、詳細な説明を省略する。
(Embodiment 12)
In this embodiment mode, an example of a liquid crystal display device of the present invention will be described. The same reference numerals are used for the same components as in the first to eleventh embodiments, and detailed description thereof is omitted.
図２２〜図２５で示した実施の形態１１と同様の工程により、基板１１上に、Ｌｏｖ領域及びＬｏｆｆ領域を有するＮチャネル型ＴＦＴ１８０１、１８０３、ＬＤＤ構造でないＰチャネル型ＴＦＴ１８０２を形成する（図２７（Ａ））。ただし、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴそれぞれの構成はこの構成に限定されず、実施の形態１〜６で示したいずれの構成も適用できる。例えばＮチャネル型ＴＦＴ１８０３を実施の形態２または３で説明した構成にしても良い。層間絶縁膜１８００は無機材料または有機材料を含み、単層または積層からなる。
22 to 25, N-
次に層間絶縁膜１８００及び配線１７００上にさらに層間絶縁膜１８０４を形成する。次いで、フォトマスクを用いてレジストマスクを形成し、層間絶縁膜１８０４の一部をドライエッチングにより除去して開孔（コンタクトホールを形成）する。このコンタクトホール形成においては、エッチングガスとして四フッ化炭素（ＣＦ４）、酸素（Ｏ２）、ヘリウム（Ｈｅ）を、ＣＦ４、Ｏ２、Ｈｅをそれぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、３０ｓｃｃｍの流量で用いた。なお、コンタクトホールの底部はＮチャネル型ＴＦＴ１８０３に接続する配線１７００に達している。
Next, an
次いで、レジストマスクを除去した後、全面に導電膜を成膜し、フォトリソ技術を用いてエッチングを行い、Ｎチャネル型ＴＦＴ１８０３に電気的に接続される画素電極１８０５を形成する（図２７（Ｂ））。本形態では、反射型の液晶表示パネルを作製するので、画素電極１８０５をスパッタ法によりＡｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の光反射性を有する金属材料を用いて形成すればよい。
Next, after removing the resist mask, a conductive film is formed over the entire surface, and etching is performed using a photolithography technique, so that a
また、透過型の液晶表示パネルを作製する場合は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）などの透明導電膜を用い、画素電極１８０５を形成する。
When a transmissive liquid crystal display panel is manufactured, a transparent conductive film such as indium tin oxide (ITO), indium tin oxide containing silicon oxide, zinc oxide (ZnO), or tin oxide (SnO 2 ) is used. A
以上の工程により、基板１１上に画素部のＴＦＴであるＮチャネル型ＴＦＴ１８０３、Ｎチャネル型ＴＦＴ１８０１及びＰチャネル型ＴＦＴ１８０２からなるＣＭＯＳ回路１８０６および画素電極１８０５が形成された液晶表示装置のＴＦＴ基板が完成する。
Through the above steps, a TFT substrate of a liquid crystal display device in which the
次いで、図２８に示すように、画素電極１８０５を覆う配向膜１８０７ａを形成する。なお、配向膜１８０７ａは、液滴吐出法やスクリーン印刷法やオフセット印刷法を用いればよい。その後、配向膜１８０７ａの表面にラビング処理を行う。
Next, as shown in FIG. 28, an
そして、対向基板１８０８には、着色層１８０９ａ、遮光層（ブラックマトリクス）１８０９ｂ、及びオーバーコート層１８１０からなるカラーフィルタを設け、さらに透明電極もしくは反射電極からなる対向電極１８１１と、その上に配向膜１８０７ｂを形成する。そして、図示しないがシール材を液滴吐出法により画素ＴＦＴであるＮチャネル型ＴＦＴ１８０３を含む画素部と重なる領域を囲むように形成する。
The
次いで、気泡が入らないように減圧下で液晶組成物１８１２の滴下を行い、両方の基板１１及び１８０８を貼り合わせる。液晶組成物１８１２の配向モードとしては、液晶分子の配列が光の入射から射出に向かって９０°ツイスト配向したＴＮモードを用いる。そして基板のラビング方向が直交するように貼り合わせる。
Next, the
なお、一対の基板間隔は、球状のスペーサを散布したり、樹脂からなる柱状のスペーサを形成したり、シール材にフィラーを含ませることによって維持すればよい。上記柱状のスペーサは、アクリル、ポリイミド、ポリイミドアミド、エポキシの少なくとも１つを主成分とする有機樹脂材料、もしくは酸化珪素、窒化珪素、窒素を含む酸化珪素のいずれか一種の材料、或いはこれらの積層膜からなる無機材料であることを特徴としている。 Note that the distance between the pair of substrates may be maintained by spraying spherical spacers, forming columnar spacers made of resin, or including a filler in the sealing material. The columnar spacer is an organic resin material mainly containing at least one of acrylic, polyimide, polyimide amide, and epoxy, or any one material of silicon oxide, silicon nitride, and silicon oxide containing nitrogen, or a laminate thereof. It is an inorganic material made of a film.
以上示したように、本形態では、寿命が長く、コンパクトな液晶表示装置を形成することができる。本形態で作製される液晶表示装置は各種電子機器の表示部として用いることができる。 As described above, in this embodiment, a compact liquid crystal display device having a long lifetime can be formed. The liquid crystal display device manufactured in this embodiment can be used as a display portion of various electronic devices.
なお、本形態では、シングルゲート構造のＴＦＴで説明したが、特にシングルゲート構造に限定されず、複数のチャネル形成領域を有するマルチゲート型ＴＦＴ、例えばダブルゲート型ＴＦＴとしてもよい。 Note that although a single gate structure TFT is described in this embodiment mode, the present invention is not particularly limited to a single gate structure, and a multi-gate TFT having a plurality of channel formation regions, for example, a double gate TFT may be used.
（実施の形態１３）
実施の形態１乃至実施の形態１２に示した半導体装置は、様々な電子機器を作製する際に用いることができる。そのような電子機器の例として、テレビジョン装置、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図３４に示す。
(Embodiment 13)
The semiconductor device described in any of
図３４（Ａ）はテレビジョン装置であり、筐体１３００１、支持台１３００２、表示部１３００３、スピーカー部１３００４、ビデオ入力端子１３００５等を含む。実施の形態１１、１２で示した表示装置を表示部１３００３に用いることができ、テレビジョン装置を完成することができる。表示部１３００３は、ＥＬディスプレイや、液晶ディスプレイなどを用いることができる。なお、テレビジョン装置は、コンピュータ用、テレビ放送受信用、広告表示用などの全てのテレビジョン装置が含まれる。以上の構成により、駆動回路部がコンパクトであり、低コストで信頼性の高いテレビジョン装置を提供できる。
FIG. 34A illustrates a television device, which includes a
図３４（Ｂ）はデジタルカメラであり、本体１３１０１、表示部１３１０２、受像部１３１０３、操作キー１３１０４、外部接続ポート１３１０５、シャッター１３１０６等を含む。実施の形態１１、１２を表示部１３１０２に用いることができ、デジタルカメラを完成することができる。以上の構成により、表示部１３１０２をコンパクトにすることができるとともに、低コストでコンパクトであり、信頼性の高いデジタルカメラを提供できる。
FIG. 34B shows a digital camera, which includes a
図３４（Ｃ）はコンピュータであり、本体１３２０１、筐体１３２０２、表示部１３２０３、キーボード１３２０４、外部接続ポート１３２０５、ポインティングマウス１３２０６等を含む。実施の形態１１、１２で示した表示装置は表示部１３２０３に用いることができ、コンピュータを完成することができる。以上の構成により、表示部１３２０３をコンパクトにすることができるとともに、低コストでコンパクトであり、信頼性の高いコンピュータを提供できる。
FIG. 34C illustrates a computer, which includes a
図３４（Ｄ）はモバイルコンピュータであり、本体１３３０１、表示部１３３０２、スイッチ１３３０３、操作キー１３３０４、赤外線ポート１３３０５等を含む。実施の形態１１、１２で示した表示装置は表示部１３３０２に用いることができ、モバイルコンピュータを完成することができる。以上の構成により、表示部１３３０２をコンパクトにすることができるとともに、低コストでコンパクトであり、信頼性の高いモバイルコンピュータを提供できる。
FIG. 34D illustrates a mobile computer, which includes a
図３４（Ｅ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１３４０１、筐体１３４０２、表示部Ａ１３４０３、表示部Ｂ１３４０４、記録媒体（ＤＶＤ等）読込部１３４０５、操作キー１３４０６、スピーカー部１３４０７等を含む。表示部Ａ１３４０３は主として画像情報を表示し、表示部Ｂ１３４０４は主として文字情報を表示するが、実施の形態１１、１２で示した表示装置は表示部Ａ１３４０３、表示部Ｂ１３４０４に用いることができ、画像再生装置を完成することができる。なお、記録媒体を備えた画像再生装置にはゲーム機器なども含まれる。以上の構成により、表示部をコンパクトにすることができるとともに、低コストでコンパクトであり、信頼性の高い画像再生装置を提供できる。
FIG. 34E shows an image reproduction device (specifically, a DVD reproduction device) provided with a recording medium, which includes a
図３４（Ｆ）はビデオカメラであり、本体１３６０１、表示部１３６０２、筐体１３６０３、外部接続ポート１３６０４、リモコン受信部１３６０５、受像部１３６０６、バッテリー１３６０７、音声入力部１３６０８、操作キー１３６０９、接眼部１３６１０等を含む。実施の形態１１、１２で示した表示装置は表示部１３６０２に用いることができ、ビデオカメラを完成することができる。以上の構成により、表示部１３６０２をコンパクトにすることができるとともに、低コストでコンパクトであり、信頼性の高いビデオカメラを提供できる。
FIG. 34F illustrates a video camera, which includes a main body 13601, a
図３４（Ｇ）は携帯電話であり、本体１３７０１、筐体１３７０２、表示部１３７０３、音声入力部１３７０４、音声出力部１３７０５、操作キー１３７０６、外部接続ポート１３７０７、アンテナ１３７０８等を含む。実施の形態１１、１２で示した表示装置は表示部１３７０３に用いることができ、携帯電話を完成することができる。なお、表示部１３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。以上の構成により、表示部１３７０３をコンパクトにすることができるとともに、低コストでコンパクトであり、信頼性の高い携帯電話を提供できる。
FIG. 34G illustrates a mobile phone, which includes a
特にこれらの電子機器の表示部に用いられる表示装置には画素の駆動のために薄膜トランジスタを有しており、用いられている回路により所望のＴＦＴの構造が異なる。本発明を適用することにより各種回路に適した構造のＴＦＴを精度良く作製することができ、高品質の電子機器を歩留まり良く生産することができる。 In particular, a display device used for a display portion of these electronic devices has a thin film transistor for driving a pixel, and a desired TFT structure varies depending on a circuit used. By applying the present invention, a TFT having a structure suitable for various circuits can be manufactured with high accuracy, and high-quality electronic devices can be manufactured with high yield.
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。 As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields.
同一基板上にＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを形成する具体的な方法について、図３１及び図３２を用いて述べる。 A specific method for forming an N-channel TFT and a P-channel TFT on the same substrate will be described with reference to FIGS.
基板２３０としてガラス基板を用いる（図３１（Ａ））。ガラス基板上に、ＣＶＤ法により窒素を含む酸化珪素膜（ＳｉＯＮ膜）及び酸素を含む窒化珪素膜（ＳｉＮＯ膜）を積層させて下地膜２３１を形成する。ＳｉＮＯ膜は５０ｎｍの膜厚で、ＳｉＯＮ膜は１００ｎｍの膜厚になるよう形成する。
A glass substrate is used as the substrate 230 (FIG. 31A). A
そして、下地膜上に半導体膜としてアモルファスシリコン膜をＣＶＤ法で６０〜７０ｎｍ形成する。アモルファスシリコン膜を５００〜５５０度で加熱して膜中より水素を放出させる。そして、アモルファスシリコン膜に連続発振のＣＷレーザを照射し結晶化を行う。その後、結晶化したシリコン膜の全面にＢ２Ｈ６を微量にドーピングして、チャネルドープをする。 Then, an amorphous silicon film is formed as a semiconductor film on the base film by a CVD method with a thickness of 60 to 70 nm. The amorphous silicon film is heated at 500 to 550 degrees to release hydrogen from the film. Then, crystallization is performed by irradiating the amorphous silicon film with a continuous wave CW laser. Thereafter, the entire surface of the crystallized silicon film is doped with a small amount of B 2 H 6 to perform channel doping.
次に、結晶化シリコン膜をフォトリソ技術を用いてエッチングして島状の半導体膜２３２ａ、２３２ｂを形成する。島状の半導体膜上にはゲート絶縁膜２３４としてＣＶＤ法によりＳｉＯＮ膜を４０ｎｍ形成する。ゲート絶縁膜２３４上には、第１の導電膜２３５としてスパッタ法により窒化タンタル層を３０ｎｍ、第２の導電膜２３６としてスパッタ法によりタングステン膜を３７０ｎｍ成膜する。そして、タングステン膜上にステッパを用いてレジスト２３７ａ、２３７ｂを形成する。
Next, the crystallized silicon film is etched using a photolithographic technique to form island-shaped
続いて、図示しないが、レジスト２３７ａ、２３７ｂをマスクとしてタングステン膜をエッチングし、タングステン膜からゲート電極を形成する。エッチングガスとしてＣｌ２、ＳＦ６、Ｏ２の混合ガスを用い、流量比はＣｌ２／ＳＦ６／Ｏ２＝３３／３３／１０（ｓｃｃｍ）である。０．６７Ｐａの圧力に調整し、コイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。 Subsequently, although not shown, the tungsten film is etched using the resists 237a and 237b as masks to form gate electrodes from the tungsten film. A mixed gas of Cl 2 , SF 6 , and O 2 is used as an etching gas, and a flow rate ratio is Cl 2 / SF 6 / O 2 = 33/33/10 (sccm). The pressure is adjusted to 0.67 Pa, and 2000 W of power is supplied to the coil-type electrode to generate plasma. A power of 50 W is applied to the substrate side (sample stage).
続いて、上記エッチングにより形成したタングステン膜からなるゲート電極をマスクにして窒化タンタル膜をエッチングし、窒化タンタル膜でなる第１のゲート電極２３９ａ、２３９ｂを形成する。エッチングガスはＣｌ２である。０．６７Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。
Subsequently, the tantalum nitride film is etched using the gate electrode made of the tungsten film formed by the above etching as a mask to form
次に、レジストをエッチングにより後退させ、後退しているレジストをマスクとしてタングステンからなるゲート電極をエッチングする。１．３３Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には電力を投入しない。エッチングガスはＣｌ２、ＳＦ６、Ｏ２の混合ガスとし、流量比はＣｌ２／ＳＦ６／Ｏ２＝２２／２２／３０（ｓｃｃｍ）である。これによりタングステンでなる第２のゲート電極２３８ａ、２３８ｂを形成する。その後、レジストを除去する（図３１（Ｂ））。
Next, the resist is receded by etching, and the gate electrode made of tungsten is etched using the receding resist as a mask. Plasma is generated by supplying 2000 W of power to the coil-type electrode at a pressure of 1.33 Pa. No power is supplied to the substrate side (sample stage). The etching gas is a mixed gas of Cl 2 , SF 6 and O 2 , and the flow rate ratio is Cl 2 / SF 6 / O 2 = 22/22/30 (sccm). Thus,
次に、Ｎチャネル型ＴＦＴとなる島状の半導体膜２３２ａに、加速電圧８０ｋＶで低濃度にＰＨ３をドーピングし、リン濃度が５．０×１０１３ａｔｏｍｓ／ｃｍ３となるようにする。このときＰチャネル型ＴＦＴにおいてはＰＨ３がドーピングされぬようレジスト２２００で覆っておく（図３１（Ｃ））。ドーピング後、レジスト２２００を剥離する。このドーピングによりＮ型の低濃度不純物領域２３３ａ〜２３３ｄが形成される。
Next, PH 3 is doped at a low concentration with an acceleration voltage of 80 kV into the island-shaped
次に、Ｐチャネル型ＴＦＴとなる島状の半導体膜２３２ｂに加速電圧４５ｋＶでボロンを高濃度にドーピングする（図３１（Ｄ））。ボロン濃度が３．０×１０２０ａｔｏｍｓ／ｃｍ３となるようにする。このときＮチャネル型ＴＦＴにおいては、ボロンがドーピングされぬようレジスト２２０１で覆っておく。ドーピング後レジスト２２０１を剥離する。このドーピングによりＰ型の高濃度不純物領域２４０ａ、２４０ｂが形成される。
Next, boron is doped at a high concentration with an acceleration voltage of 45 kV into the island-shaped
続いて、ＣＶＤ法により酸化珪素膜を等方的に３００ｎｍ成膜し、酸化珪素膜を異方性エッチングによりエッチバックしてサイドウォール２４１を形成する（図３２（Ａ））。そして、サイドウォール２４１をマスクとして、ドライエッチングによりゲート絶縁膜２３４であるＳｉＯＮ膜をエッチングする（図３２（Ａ））。これによりゲート絶縁膜２４２ａ、２４２ｂを形成する。
Subsequently, a silicon oxide film isotropically formed with a thickness of 300 nm by a CVD method, and the silicon oxide film is etched back by anisotropic etching to form a sidewall 241 (FIG. 32A). Then, using the
次に、ゲート絶縁膜２４２ａ、２４２ｂから露呈した島状の半導体膜に加速電圧２０ｋＶで高濃度のリンをドーピングする。、リン濃度が３．０×１０１５ａｔｏｍｓ／ｃｍ３となるようにＰＨ３をドーピングする。このときもＰチャネル型ＴＦＴにはレジスト２３０５を形成しリンがドーピングされないようにする。このドーピングにより、Ｎ型の低濃度不純物領域２４４ａ、２４４ｂ、Ｎ型の高濃度不純物領域２４３ａ、２４３ｂを形成する。ドーピング後はレジスト２３０５を除去する（図３２（Ｂ））。
Next, the island-shaped semiconductor film exposed from the
次に、金属膜として５ｎｍのニッケル膜を室温においてスパッタにより全面に形成した後、ＲＴＡ（Ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）で５００℃、３０秒の加熱処理する。この加熱処理は真空中で行う。当該処理により、ニッケルと半導体膜のシリコンが反応し、露出している島状の半導体膜の表面にニッケルシリサイドでなるシリサイド層２４５ａ、２４５ｂが形成される（図３２（Ｃ））。
Next, after forming a 5 nm nickel film as a metal film on the entire surface by sputtering at room temperature, a heat treatment is performed at 500 ° C. for 30 seconds by RTA (Rapid thermal annealing). This heat treatment is performed in a vacuum. By the treatment, nickel and silicon of the semiconductor film react to form
残ったニッケルをウェットエッチング処理により除去する。続いて、ＣＶＤ法により、ＳｉＯＮ膜２４６を５０ｎｍの膜厚で全面に成膜する。その後、窒素雰囲気で５５０℃、４時間、炉を用いて加熱処理をし、不純物領域の熱活性化を行う。ＳｉＯＮ膜２４６は熱活性化によるタングステンの酸化を防ぐキャップ膜となる。
The remaining nickel is removed by wet etching. Subsequently, a
次に、膜厚１００ｎｍの窒化珪素膜２４７と、膜厚６００ｎｍのＳｉＯＮ膜２４８とを、ＳｉＯＮ膜２４６上に順に積層させる。ＳｉＯＮ膜２４６、窒化珪素膜２４７、ＳｉＯＮ膜２４８が層間絶縁膜となる。その後、窒素雰囲気で、４１０度、１時間の熱処理を行う。加熱処理により窒化珪素膜２４７から水素が放出され、半導体膜の水素化が行われる。
Next, a
次に、層間絶縁膜をフォトリソ技術を用いてドライエッチングして、シリサイド層２４５ａ、２４５ｂを露出するコンタクトホールを形成する。そしてコンタクトホールを充填するように、スパッタ法により連続成膜をして積層でなる導電層を形成する。導電層はチタン膜６０ｎｍ、窒化チタン膜４０ｎｍ、アルミニウム膜５００ｎｍ、チタン膜６０ｎｍ、窒化チタン膜４０ｎｍの順で成膜された積層構造である。この導電層をフォトリソ技術を用いたドライエッチングによりエッチングし、ソース電極及びドレイン電極となる配線２５１を形成する（図３２（Ｄ））。以上の工程によりＮチャネル型ＴＦＴ２４９、Ｐチャネル型ＴＦＴ２５０が形成される。
Next, the interlayer insulating film is dry etched using a photolithography technique to form contact holes that expose the
Ｎチャネル型ＴＦＴ２４９では、低濃度不純物領域２３３ａ、２３３ｃがＬｏｖ領域、低濃度不純物領域２４４ａ、２４４ｂがＬｏｆｆ領域、高濃度不純物領域２４３ａ、２４３ｂがソース及びドレイン領域となる。一方、Ｐチャネル型ＴＦＴはソース領域及びドレイン領域として高濃度不純物領域２４０ａ、２４０ｂを有するのみで、ＬＤＤ領域は有さない。
In the N-
本実施例は上記実施の形態１〜１３と自由に組み合わせることができる。
This embodiment can be freely combined with
１１ 基板
１２ 下地絶縁膜
１３ 半導体膜
１４ ゲート絶縁膜
１５ 第１の導電膜
１６ 第２の導電膜
１７ 第１のレジスト
１８ エッチングされた第２の導電膜
１９ 第２のレジスト
２０ 第１のゲート電極
２１ 第３のレジスト
２２ 第２のゲート電極
２３ 第４のレジスト
２６ チャネル形成領域
２７ 不純物イオン
２８ サイドウォール
２９ ゲート絶縁膜
３０ 金属膜
３１ シリサイド層
３２ 不純物イオン
３５ 層間絶縁膜
３６ 配線
11
Claims (8)
前記半導体膜上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜を形成し、
前記第１の導電膜上に、第２の導電膜を形成し、
前記第２の導電膜上に、レジストを形成し、
第１のエッチングをすることにより、前記レジストをマスクとして、前記第２の導電膜をエッチングし、第３の導電膜を形成し、
前記第３の導電膜の側面は、８０°以上９０°以下のテーパーを有し、
第２のエッチングをすることにより、前記第３の導電膜をマスクとして、前記第１の導電膜をエッチングし、第１のゲート電極を形成し、
第３のエッチングをすることにより、前記レジストを後退させつつ、かつ、前記後退するレジストをマスクとして、前記第３の導電膜をエッチングし、前記第１のゲート電極よりもゲート長が短い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極をマスクとして、不純物元素を前記半導体膜に対してドーピングすることによって、前記第１のゲート電極および第２のゲート電極と重なるチャネル形成領域、前記第１のゲート電極および第２のゲート電極と重ならない一対の第１の不純物領域ならびに前記第１のゲート電極と重なり、かつ、前記第２のゲート電極と重ならない一対の第２の不純物領域を形成し、
前記第１のゲート電極および前記第２のゲート電極の側面に接して絶縁層を形成し、
前記絶縁層をマスクとして、前記ゲート絶縁膜をエッチングすることによって、前記第１の不純物領域の一部を露出させ、
前記露出した第１の不純物領域に接して金属膜を形成し、
加熱処理により、前記金属膜と接する前記露出した第１の不純物領域の膜厚全体にシリサイド層を形成し、
前記第１の不純物領域は、前記第２の不純物領域より不純物元素の濃度が高く、
前記チャネル形成領域のチャネル長は、０．１μｍ以上１．０μｍ以下であることを特徴とする半導体装置の作製方法。 A semiconductor film is formed on the substrate,
Forming a gate insulating film on the semiconductor film;
Forming a first conductive film on the gate insulating film;
Forming a second conductive film on the first conductive film;
Forming a resist on the second conductive film;
By the first etching, the resist as a mask, the second conductive film is etched to form a third conductive film,
The side surface of the third conductive film has a taper of 80 ° or more and 90 ° or less,
By the second etching, a mask the third conductive film, the first conductive film is etched to form a first gate electrode,
By the third etching, the while resist retracting the, and, as a mask a resist to the retracted, the third conductive film is etched, the first second gate length is shorter than the gate electrode Forming a gate electrode,
A channel formation region overlapping the first gate electrode and the second gate electrode by doping the semiconductor film with an impurity element using the first gate electrode and the second gate electrode as a mask; A pair of first impurity regions not overlapping with the first gate electrode and the second gate electrode and a pair of second impurity regions overlapping with the first gate electrode and not overlapping with the second gate electrode are formed. Forming,
Forming an insulating layer in contact with side surfaces of the first gate electrode and the second gate electrode;
Etching the gate insulating film using the insulating layer as a mask exposes a part of the first impurity region,
Forming a metal film in contact with the exposed first impurity region;
By heat treatment, a silicide layer is formed over the entire thickness of the exposed first impurity region in contact with the metal film,
The first impurity region has a higher impurity element concentration than the second impurity region,
A method for manufacturing a semiconductor device, wherein a channel length of the channel formation region is greater than or equal to 0.1 μm and less than or equal to 1.0 μm.
前記半導体膜上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜を形成し、
前記第１の導電膜上に、第２の導電膜を形成し、
前記第２の導電膜上に、レジストを形成し、
第１のエッチングをすることにより、前記レジストをマスクとして、前記第２の導電膜をエッチングし、第３の導電膜を形成し、
前記第３の導電膜の側面は、８０°以上９０°以下のテーパーを有し、
第２のエッチングをすることにより、前記第３の導電膜をマスクとして、前記第１の導電膜をエッチングし、第１のゲート電極を形成し、
第３のエッチングをすることにより、前記レジストを後退させつつ、かつ、前記後退するレジストをマスクとして、前記第３の導電膜をエッチングし、前記第１のゲート電極よりもゲート長が短い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極をマスクとして、不純物元素を前記半導体膜に対してドーピングすることによって、前記第１のゲート電極および第２のゲート電極と重なるチャネル形成領域、前記第１のゲート電極および第２のゲート電極と重ならない一対の第１の不純物領域ならびに前記第１のゲート電極と重なり、かつ、前記第２のゲート電極と重ならない一対の第２の不純物領域を形成し、
前記第１のゲート電極および前記第２のゲート電極の側面に接して絶縁層を形成し、
前記絶縁層をマスクとして、前記ゲート絶縁膜をエッチングすることによって、前記第１の不純物領域の一部を露出させ、
前記露出した第１の不純物領域に接して金属膜を形成し、
加熱処理により、前記金属膜と接する前記露出した第１の不純物領域の表面にシリサイド層を形成し、
前記絶縁層をマスクとして前記露出した第１の不純物領域に、不純物元素をドーピングすることによって、第３の不純物領域を形成し、
前記第３の不純物領域は、前記第１の不純物領域および第２の不純物領域より不純物元素の濃度が高く、
前記第１の不純物領域は、前記第２の不純物領域より不純物元素の濃度が高く、
前記チャネル形成領域のチャネル長は、０．１μｍ以上１．０μｍ以下であることを特徴とする半導体装置の作製方法。 A semiconductor film is formed on the substrate,
Forming a gate insulating film on the semiconductor film;
Forming a first conductive film on the gate insulating film;
Forming a second conductive film on the first conductive film;
Forming a resist on the second conductive film;
By the first etching, the resist as a mask, the second conductive film is etched to form a third conductive film,
The side surface of the third conductive film has a taper of 80 ° or more and 90 ° or less,
By the second etching, a mask the third conductive film, the first conductive film is etched to form a first gate electrode,
By the third etching, the while resist retracting the, and, as a mask a resist to the retracted, the third conductive film is etched, the first second gate length is shorter than the gate electrode Forming a gate electrode,
A channel formation region overlapping the first gate electrode and the second gate electrode by doping the semiconductor film with an impurity element using the first gate electrode and the second gate electrode as a mask; A pair of first impurity regions not overlapping with the first gate electrode and the second gate electrode and a pair of second impurity regions overlapping with the first gate electrode and not overlapping with the second gate electrode are formed. Forming,
Forming an insulating layer in contact with side surfaces of the first gate electrode and the second gate electrode;
Etching the gate insulating film using the insulating layer as a mask exposes a part of the first impurity region,
Forming a metal film in contact with the exposed first impurity region;
By heat treatment, a silicide layer is formed on the surface of the exposed first impurity region in contact with the metal film,
A third impurity region is formed by doping an impurity element into the exposed first impurity region using the insulating layer as a mask,
The third impurity region has a higher impurity element concentration than the first impurity region and the second impurity region,
The first impurity region has a higher impurity element concentration than the second impurity region,
A method for manufacturing a semiconductor device, wherein a channel length of the channel formation region is greater than or equal to 0.1 μm and less than or equal to 1.0 μm.
前記半導体膜上に、ゲート絶縁膜を形成し、Forming a gate insulating film on the semiconductor film;
前記ゲート絶縁膜上に、第１の導電膜を形成し、Forming a first conductive film on the gate insulating film;
前記第１の導電膜上に、第２の導電膜を形成し、Forming a second conductive film on the first conductive film;
前記第２の導電膜上に、レジスト膜を形成し、Forming a resist film on the second conductive film;
前記レジスト膜を露光してパターンを形成し、The resist film is exposed to form a pattern,
前記パターンを形成されたレジスト膜にエッチングを行い、レジストを形成し、Etching the resist film on which the pattern is formed, forming a resist,
第１のエッチングをすることにより、前記レジストをマスクとして、前記第２の導電膜をエッチングし、第３の導電膜を形成し、By performing the first etching, using the resist as a mask, the second conductive film is etched to form a third conductive film,
前記第３の導電膜の側面は、８０°以上９０°以下のテーパーを有し、The side surface of the third conductive film has a taper of 80 ° or more and 90 ° or less,
第２のエッチングをすることにより、前記第３の導電膜をマスクとして、前記第１の導電膜をエッチングし、第１のゲート電極を形成し、By performing the second etching, using the third conductive film as a mask, the first conductive film is etched to form a first gate electrode,
第３のエッチングをすることにより、前記レジストを後退させつつ、かつ、前記後退するレジストをマスクとして、前記第３の導電膜をエッチングし、前記第１のゲート電極よりもゲート長が短い第２のゲート電極を形成し、By performing the third etching, the third conductive film is etched while the resist is made to recede, and the receding resist is used as a mask, so that the second length is shorter than the first gate electrode. Forming a gate electrode,
前記第１のゲート電極および前記第２のゲート電極をマスクとして、不純物元素を前記半導体膜に対してドーピングすることによって、前記第１のゲート電極および第２のゲート電極と重なるチャネル形成領域、前記第１のゲート電極および第２のゲート電極と重ならない一対の第１の不純物領域ならびに前記第１のゲート電極と重なり、かつ、前記第２のゲート電極と重ならない一対の第２の不純物領域を形成し、A channel formation region overlapping the first gate electrode and the second gate electrode by doping the semiconductor film with an impurity element using the first gate electrode and the second gate electrode as a mask; A pair of first impurity regions not overlapping with the first gate electrode and the second gate electrode and a pair of second impurity regions overlapping with the first gate electrode and not overlapping with the second gate electrode are formed. Forming,
前記第１のゲート電極および前記第２のゲート電極の側面に接して絶縁層を形成し、Forming an insulating layer in contact with side surfaces of the first gate electrode and the second gate electrode;
前記絶縁層をマスクとして、前記ゲート絶縁膜をエッチングすることによって、前記第１の不純物領域の一部を露出させ、Etching the gate insulating film using the insulating layer as a mask exposes a part of the first impurity region,
前記露出した第１の不純物領域に接して金属膜を形成し、Forming a metal film in contact with the exposed first impurity region;
加熱処理により、前記金属膜と接する前記露出した第１の不純物領域の膜厚全体にシリサイド層を形成し、By heat treatment, a silicide layer is formed over the entire thickness of the exposed first impurity region in contact with the metal film,
前記第１の不純物領域は、前記第２の不純物領域より不純物元素の濃度が高く、The first impurity region has a higher impurity element concentration than the second impurity region,
前記チャネル形成領域のチャネル長は、０．１μｍ以上１．０μｍ以下であることを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein a channel length of the channel formation region is 0.1 μm or more and 1.0 μm or less.
前記半導体膜上に、ゲート絶縁膜を形成し、Forming a gate insulating film on the semiconductor film;
前記ゲート絶縁膜上に、第１の導電膜を形成し、Forming a first conductive film on the gate insulating film;
前記第１の導電膜上に、第２の導電膜を形成し、Forming a second conductive film on the first conductive film;
前記第２の導電膜上に、レジスト膜を形成し、Forming a resist film on the second conductive film;
前記レジスト膜を露光してパターンを形成し、The resist film is exposed to form a pattern,
前記パターンを形成されたレジスト膜にエッチングを行い、レジストを形成し、Etching the resist film on which the pattern is formed, forming a resist,
第１のエッチングをすることにより、前記レジストをマスクとして、前記第２の導電膜をエッチングし、第３の導電膜を形成し、By performing the first etching, using the resist as a mask, the second conductive film is etched to form a third conductive film,
前記第３の導電膜の側面は、８０°以上９０°以下のテーパーを有し、The side surface of the third conductive film has a taper of 80 ° or more and 90 ° or less,
第２のエッチングをすることにより、前記第３の導電膜をマスクとして、前記第１の導電膜をエッチングし、第１のゲート電極を形成し、By performing the second etching, using the third conductive film as a mask, the first conductive film is etched to form a first gate electrode,
第３のエッチングをすることにより、前記レジストを後退させつつ、かつ、前記後退するレジストをマスクとして、前記第３の導電膜をエッチングし、前記第１のゲート電極よりもゲート長が短い第２のゲート電極を形成し、By performing the third etching, the third conductive film is etched while the resist is made to recede, and the receding resist is used as a mask, so that the second length is shorter than the first gate electrode. Forming a gate electrode,
前記第１のゲート電極および前記第２のゲート電極をマスクとして、不純物元素を前記半導体膜に対してドーピングすることによって、前記第１のゲート電極および第２のゲート電極と重なるチャネル形成領域、前記第１のゲート電極および第２のゲート電極と重ならない一対の第１の不純物領域ならびに前記第１のゲート電極と重なり、かつ、前記第２のゲート電極と重ならない一対の第２の不純物領域を形成し、A channel formation region overlapping the first gate electrode and the second gate electrode by doping the semiconductor film with an impurity element using the first gate electrode and the second gate electrode as a mask; A pair of first impurity regions not overlapping with the first gate electrode and the second gate electrode and a pair of second impurity regions overlapping with the first gate electrode and not overlapping with the second gate electrode are formed. Forming,
前記第１のゲート電極および前記第２のゲート電極の側面に接して絶縁層を形成し、Forming an insulating layer in contact with side surfaces of the first gate electrode and the second gate electrode;
前記絶縁層をマスクとして、前記ゲート絶縁膜をエッチングすることによって、前記第１の不純物領域の一部を露出させ、Etching the gate insulating film using the insulating layer as a mask exposes a part of the first impurity region,
前記露出した第１の不純物領域に接して金属膜を形成し、Forming a metal film in contact with the exposed first impurity region;
加熱処理により、前記金属膜と接する前記露出した第１の不純物領域の表面にシリサイド層を形成し、By heat treatment, a silicide layer is formed on the surface of the exposed first impurity region in contact with the metal film,
前記絶縁層をマスクとして前記露出した第１の不純物領域に、不純物元素をドーピングすることによって、第３の不純物領域を形成し、A third impurity region is formed by doping an impurity element into the exposed first impurity region using the insulating layer as a mask,
前記第３の不純物領域は、前記第１の不純物領域および第２の不純物領域より不純物元素の濃度が高く、The third impurity region has a higher impurity element concentration than the first impurity region and the second impurity region,
前記第１の不純物領域は、前記第２の不純物領域より不純物元素の濃度が高く、The first impurity region has a higher impurity element concentration than the second impurity region,
前記チャネル形成領域のチャネル長は、０．１μｍ以上１．０μｍ以下であることを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein a channel length of the channel formation region is 0.1 μm or more and 1.0 μm or less.
前記絶縁層形成前に、前記第１のゲート電極をマスクとして、不純物元素を前記半導体膜に対して斜めにドーピングすることによって、前記チャネル形成領域と、前記一対の第２の不純物領域それぞれとの間に、第４の不純物領域を形成することを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 4 ,
Before forming the insulating layer , an impurity element is obliquely doped with respect to the semiconductor film using the first gate electrode as a mask, so that the channel formation region and each of the pair of second impurity regions A method for manufacturing a semiconductor device is characterized in that a fourth impurity region is formed therebetween.
前記第１のエッチングは、ＣｌThe first etching is Cl ２2 と、ＳＦAnd SF ６6 と、ＯAnd O ２2 とをエッチングガスとして用いることを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein
前記第２のエッチングは、ＣｌThe second etching is Cl ２2 をエッチングガスとして用いることを特徴とする半導体装置の作製方法。Is used as an etching gas. A method for manufacturing a semiconductor device.
前記第３のエッチングは、ＣｌThe third etching is Cl ２2 と、ＳＦAnd SF ６6 と、ＯAnd O ２2 とをエッチングガスとして用いることを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein
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