JP5218452B2

JP5218452B2 - Information processing device

Info

Publication number: JP5218452B2
Application number: JP2010049690A
Authority: JP
Inventors: 慎二郎妙嶋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2010-03-05
Filing date: 2010-03-05
Publication date: 2013-06-26
Anticipated expiration: 2030-03-05
Also published as: JP2011186658A

Description

本発明は、情報処理装置に関する。特に本発明は、メインメモリと周辺装置との間でデータを転送する情報処理装置に関する。 The present invention relates to an information processing apparatus. In particular, the present invention relates to an information processing apparatus that transfers data between a main memory and a peripheral device.

近年、磁気ディスク等の周辺装置は、性能が向上してきている。また、ＰＣＩＥｘｐｒｅｓｓ等の高速なＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）インターフェースも登場してきている。これに伴い、入出力処理装置は更なる性能向上が必要になってきている。 In recent years, peripheral devices such as magnetic disks have improved in performance. Also, high-speed I / O (Input / Output) interfaces such as PCI Express have appeared. As a result, the input / output processing apparatus is required to be further improved in performance.

特開昭６３−２４５７５５号公報JP-A 63-245755

しかしながら、現状では、周辺装置やＩ／Ｏインターフェースの高速化に対して入出力処理装置のＩ／Ｏコントローラやプロセッサの性能向上が追いつかず、入出力処理装置の転送効率が低下して周辺装置やＩ／Ｏインターフェースの性能を十分発揮できていない。また、入出力処理装置の性能を向上するにはＩ／ＯコントローラをカスタムＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）として設計する方法や、プロセッサを高性能化する方法が考えられるが、近年少量生産の装置についてはＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）による開発が行われるため、ハードウェア量や性能に制限があり十分に性能を発揮できない状態になっており、また、プロセッサについてもコスト削減のため必要最低限の性能しか与えられないのが現状である。 However, at present, the performance of the I / O controller and processor of the input / output processing device cannot catch up with the increase in the speed of the peripheral device and I / O interface, and the transfer efficiency of the input / output processing device is reduced and the peripheral device and I / O interface performance has not been fully demonstrated. In order to improve the performance of the input / output processing device, there are a method of designing the I / O controller as a custom LSI (Large Scale Integration) and a method of improving the performance of the processor. Development by FPGA (Field Programmable Gate Array) is performed, so there is a limit to the amount of hardware and performance, and it is in a state where it can not fully demonstrate the performance, and the processor has only the minimum performance for cost reduction The current situation is that it cannot be given.

上記課題を解決するために、本発明の第１の形態によると、メインメモリと周辺装置との間でデータを転送する情報処理装置であって、メインメモリを具備する中央処理装置と、ＰＣＩＥｘｐｒｅｓｓカード及びローカルメモリを具備する入出力処理装置とを備え、入出力処理装置は、ＰＣＩＥｘｐｒｅｓｓカードからメインメモリに対して直接データ転送を行う第１の経路と、ＰＣＩＥｘｐｒｅｓｓカード又はメインメモリからローカルメモリに一度データ転送した後、メインメモリ又はＰＣＩＥｘｐｒｅｓｓカードにデータ転送を行う第２の経路とを有する。 In order to solve the above problems, according to a first embodiment of the present invention, there is provided an information processing apparatus for transferring data between a main memory and a peripheral device, a central processing unit including the main memory, and a PCI Express. An input / output processing device including a card and a local memory, the input / output processing device including a first path for direct data transfer from the PCI Express card to the main memory, and from the PCI Express card or the main memory to the local memory. And a second path for transferring data to the main memory or the PCI Express card.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となり得る。 The above summary of the invention does not enumerate all the necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.

以上の説明から明らかなように、この発明によれば、アドレスカウント制御配列の再設定が必要なデータ転送とアドレスカウント制御配列の再設定が必要でないデータ転送の経路が分離される。その結果、プロセッサがアドレスカウント制御配列を再設定している間にもバッファは満杯にならず、ＰＣＩＥｘｐｒｅｓｓカードによるデータ転送は継続されるため、入出力処理装置のデータ転送効率が向上する。 As is apparent from the above description, according to the present invention, a data transfer path that requires resetting of the address count control array and a data transfer path that does not require resetting of the address count control array are separated. As a result, the buffer does not become full while the processor resets the address count control array, and data transfer by the PCI Express card is continued, so that the data transfer efficiency of the input / output processing device is improved.

また、プロセッサがアドレスカウント制御配列を再設定している間もＰＣＩＥｘｐｒｅｓｓによるデータ転送は停止しないので、プロセッサの処理時間を考慮してバッファを大量に持つ必要がなくなるのでハードウェア量を削減することが可能になる。 Further, since data transfer by PCI Express does not stop while the processor resets the address count control array, it is not necessary to have a large amount of buffers in consideration of the processing time of the processor, so that the amount of hardware can be reduced. Is possible.

一実施形態に係る情報処理装置１０００の利用環境の一例を示す図である。It is a figure which shows an example of the utilization environment of the information processing apparatus 1000 which concerns on one Embodiment. Ｉ／Ｏコントローラ２１０の構造を示す図である。2 is a diagram illustrating a structure of an I / O controller 210. FIG. 転送制御装置２１５の構造を示す図である。3 is a diagram illustrating a structure of a transfer control device 215. FIG. アドレスカウント制御配列ｎの構造を示す図である。It is a figure which shows the structure of the address count control arrangement | sequence n. メモリ空間２１ａを示す図である。It is a figure which shows the memory space 21a. データ転送処理の動作フローの一例を示す図である。It is a figure which shows an example of the operation | movement flow of a data transfer process. 直接転送処理の動作フローの一例を示す図である。It is a figure which shows an example of the operation | movement flow of a direct transfer process. 間接転送処理の動作フローの一例を示す図である。It is a figure which shows an example of the operation | movement flow of an indirect transfer process. 間接入力転送処理の動作フローの一例を示す図である。It is a figure which shows an example of the operation | movement flow of an indirect input transfer process. 間接出力転送処理の動作フローの一例を示す図である。It is a figure which shows an example of the operation | movement flow of an indirect output transfer process. チャネルプログラム１３ａを示す図である。It is a figure which shows the channel program 13a. メインメモリ１３０のデータ転送対象空間とチャネルプログラム１３ａとの関係を示す図である。It is a figure which shows the relationship between the data transfer object space of the main memory and the channel program 13a. Ｉ／Ｏコントローラのメモリ空間２１ａとアドレスカウント制御配列ｎとメインメモリ１３０の転送空間の関係を示す図である。FIG. 4 is a diagram showing a relationship among a memory space 21a of an I / O controller, an address count control array n, and a transfer space of a main memory 130. チャネルプログラム１３ａの形式を示す図である。It is a figure which shows the format of the channel program 13a. Ｉ／Ｏコントローラのメモリ空間２１ａとアドレスカウント制御配列ｎとメインメモリ１３０のアドレス空間の関係を示す図である。FIG. 3 is a diagram showing the relationship among the memory space 21a of the I / O controller, the address count control array n, and the address space of the main memory 130.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the invention according to the scope of claims, and all combinations of features described in the embodiments are included. It is not necessarily essential for the solution of the invention.

図１は、一実施形態に係る情報処理装置１０００の利用環境の一例を示す。情報処理装置１０００は一般的にメインフレームやサーバと呼ばれるコンピューターシステムで、中央処理装置１００と入出力処理装置２００がバス３００によって接続された構造になっている。また、情報処理装置１０００の外部には磁気ディスク装置等の周辺装置２０００、３０００がそれぞれ接続ケーブル２００１、２００２、３００１、３００２によって接続されており、情報処理装置１０００は周辺装置２０００、３０００との間でデータ転送を行い、処理を行っている。 FIG. 1 shows an example of a usage environment of an information processing apparatus 1000 according to an embodiment. The information processing apparatus 1000 is a computer system generally called a mainframe or a server, and has a structure in which a central processing unit 100 and an input / output processing unit 200 are connected by a bus 300. Further, peripheral devices 2000 and 3000 such as magnetic disk devices are connected to the outside of the information processing device 1000 by connection cables 2001, 2002, 3001, and 3002, respectively. The information processing device 1000 is connected to the peripheral devices 2000 and 3000. The data is transferred and processed.

中央処理装置１００にはソフトウェアの命令を実行し、処理を行う演算処理装置１１０〜１１３と、演算処理装置１１０〜１１３が実行するソフトウェア命令や処理するデータ等を格納するメインメモリ１３０を持ち、また、演算処理装置１１０〜１１３や入出力処理装置２００からのメインメモリ１３０に対する読み出しや書き込み等の要求を処理し、演算処理装置１１０〜１１３と入出力処理装置２００の間の通信を処理するメモリコントローラ１２０を持っており、それぞれバス１４０とバス１５０とバス３００によって接続されている。 The central processing unit 100 has arithmetic processing units 110 to 113 that execute and execute software instructions, and a main memory 130 that stores software instructions executed by the arithmetic processing units 110 to 113 and data to be processed. , A memory controller that processes requests between the arithmetic processing devices 110 to 113 and the input / output processing device 200 by processing requests such as reading and writing to the main memory 130 from the arithmetic processing devices 110 to 113 and the input / output processing device 200 120 are connected by a bus 140, a bus 150, and a bus 300, respectively.

入出力処理装置２００はメインメモリ１３０と周辺装置２０００、３０００との間のデータ転送を行うＩ／Ｏコントローラ２１０と、周辺装置２０００、３０００を接続して入出力処理装置２００と周辺処理装置２０００、３０００との間のデータ転送を行うＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３と、Ｉ／Ｏコントローラ２１０とＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３をそれぞれ接続し、それぞれの間でのデータ転送及び通信を行うスイッチ２４０を持っており、それぞれバス２５２とバス２７０〜２７３によって接続されている。また、入出力処理装置２００には演算処理装置１１０〜１１３の指示により、Ｉ／Ｏコントローラ２１０とＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３を制御し、メインメモリ１３０と周辺装置２０００、３０００との間のデータ転送を制御するプロセッサ２２０とプロセッサで使用されるデータや転送データを格納するローカルメモリ２３０も持っており、プロセッサ２２０とローカルメモリ２３０はバス２５３により接続され、プロセッサ２２０とＩ／Ｏコントローラ２１０とスイッチ２４０はそれぞれバス２５０とバス２５１により接続されている。 The input / output processing device 200 is connected to the I / O controller 210 for transferring data between the main memory 130 and the peripheral devices 2000 and 3000, and the peripheral devices 2000 and 3000 to connect the input / output processing device 200 and the peripheral processing device 2000, PCI Express cards 260 to 263 that transfer data to and from 3000, I / O controller 210 and PCI Express cards 260 to 263 are connected to each other, and a switch 240 that performs data transfer and communication between them is included. The buses 252 and 270 to 273 are connected to each other. The input / output processing device 200 controls the I / O controller 210 and the PCI Express cards 260 to 263 according to instructions from the arithmetic processing devices 110 to 113, and transfers data between the main memory 130 and the peripheral devices 2000 and 3000. And a local memory 230 for storing data used by the processor and transfer data. The processor 220 and the local memory 230 are connected by a bus 253, and the processor 220, the I / O controller 210, and the switch 240 are connected. Are connected by a bus 250 and a bus 251, respectively.

Ｉ／Ｏコントローラ２１０の構造は図２のようになっており、ローカルメモリ２３０とメインメモリ１３０の間のデータ転送を行うＤＭＡコントローラ２１１を持っている。また、バス３００とバス２５０とバス２５２の性能差に対応するための緩衝バッファをそれぞれのデータ転送の経路に持っており、Ｉ／Ｏコントローラ２１０とＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３の経路にはバッファ２１４を持ち、Ｉ／Ｏコントローラ２１０とローカルメモリ２３０の経路にはバッファ２１２を持ち、Ｉ／Ｏコントローラ２１０とメインメモリ１３０の経路にはバッファ２１３を持っている。そして、データ転送の経路の中心には転送制御装置２１５を持っており、それぞれバス２１６、２１７、２１８によって接続されている。 The structure of the I / O controller 210 is as shown in FIG. 2, and has a DMA controller 211 that performs data transfer between the local memory 230 and the main memory 130. Further, buffer buffers for dealing with performance differences among the bus 300, the bus 250, and the bus 252 are provided in the respective data transfer paths, and the buffer 214 is provided in the path between the I / O controller 210 and the PCI Express cards 260 to 263. The I / O controller 210 and the local memory 230 have a buffer 212, and the I / O controller 210 and the main memory 130 have a buffer 213. A transfer control device 215 is provided at the center of the data transfer path and is connected by buses 216, 217, and 218, respectively.

転送制御装置２１５の構造は図３のようになっている。転送制御装置２１５とはＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３とＤＭＡコントローラ２１１からのメインメモリ１３０に対する要求を変換する装置である。メインメモリ１３０のアドレス空間とＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３とＤＭＡコントローラ２１１が要求するアドレス空間は異なっており、転送制御装置２１５ではＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３とＤＭＡコントローラ２１１からの要求アドレスよりアドレスカウント変換装置２１５−ａが対応するアドレスカウント制御配列０〜６３を選択することによって対応するメインメモリ１３０のアドレス空間の要求アドレスに変換し、バス２１６に対して要求を発行する。 The structure of the transfer control device 215 is as shown in FIG. The transfer control device 215 is a device that converts requests for the main memory 130 from the PCI Express cards 260 to 263 and the DMA controller 211. The address space of the main memory 130 and the address space required by the PCI Express card 260 to 263 and the DMA controller 211 are different, and the transfer control device 215 converts the address count based on the request address from the PCI Express card 260 to 263 and the DMA controller 211. The device 215-a selects the corresponding address count control array 0 to 63 to convert it into a request address in the corresponding address space of the main memory 130, and issues a request to the bus 216.

アドレスカウント制御配列ｎの構造は図４のようになっている。アドレスカウント制御配列ｎは７個のエントリｎ−２００〜２７０とカレントエントリポインタｎ−１００を持ち、各エントリｎ−２ｐ０にはメインメモリ１３０のデータ転送アドレスを示すアドレスフィールドｎ−２ｐ１と、転送するカウントを示すカウントフィールドｎ−２ｐ２と、最後のエントリであること等を示すフラグフィールドｎ−２ｐ３によって構成されている。また、カレントエントリポインタｎ−１００は現在のデータ転送で使用されているエントリｎ−２ｐ０を指している。 The structure of the address count control array n is as shown in FIG. The address count control array n has seven entries n-200 to 270 and a current entry pointer n-100, and each entry n-2p0 is transferred with an address field n-2p1 indicating a data transfer address of the main memory 130. A count field n-2p2 indicating a count, and a flag field n-2p3 indicating the last entry or the like are included. The current entry pointer n-100 points to the entry n-2p0 used in the current data transfer.

Ｉ／Ｏコントローラ２１０にはＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３とＤＭＡコントローラ２１１のデータ転送用のメモリ空間２１ａを持っており、十分な固定サイズの６４個の転送空間２１ａ−０〜６３に分割されている（図５）。この転送空間２１ａ−ｎとアドレスカウント制御配列ｎは対応しており、ＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３又はＤＭＡコントローラ２１１が転送空間２１ａ−ｎの先頭アドレスから連続してデータ転送を行うと、アドレスカウント変換装置２１５−ａは対応するアドレスカウント制御配列ｎを選択し、カレントエントリポインタｎ−１００の示すエントリｎ−２００のアドレスフィールドｎ−２０１の示すアドレスに変換してメインメモリ１３０に要求を発行する。このとき、転送したカウント分だけアドレスフィールドｎ−２０１の値は加算され、カウントフィールドｎ−２０２の値は減算される。そして、カウントフィールドｎ−２０２の値が０になったとき、アドレスカウント変換装置２１５−ａはカレントエントリポインタｎ−１００を加算して次のエントリｎ−２１０を示すようにし、上記と同様に処理する。また、カレントエントリポインタｎ−１００が最終エントリｎ−２７０を示しているときにカウントフィールドｎ−２７２が０になり、フラグフィールドｎ−２７３が最終エントリであることを示していなかった場合、アドレスカウント変換装置２１５−ａは転送を一旦停止し、プロセッサ２２０に割込でエントリ終了を報告して次のアドレスカウント制御配列の設定を要求する。なお、エントリｎ−２ｐ０のフラグフィールドｎ−２ｐ０が最終エントリであることを示していた場合、アドレスカウント変換装置２１５−ａはアドレスカウント制御配列ｎに対するデータ転送を終了する。このとき、ＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３又はＤＭＡコントローラ２１１から引き続きデータ転送要求がある場合、アドレスカウント変換装置２１５−ａはメインメモリに対する書き込みの場合はその要求を破棄し、読み出しの場合は０を返す。 The I / O controller 210 has a PCI Express card 260 to 263 and a memory space 21a for data transfer of the DMA controller 211, and is divided into 64 transfer spaces 21a-0 to 63 having a sufficiently fixed size. (FIG. 5). The transfer space 21a-n and the address count control array n correspond to each other. When the PCI Express cards 260 to 263 or the DMA controller 211 performs data transfer continuously from the head address of the transfer space 21a-n, the address count conversion is performed. The device 215-a selects the corresponding address count control array n, converts it to the address indicated by the address field n-201 of the entry n-200 indicated by the current entry pointer n-100, and issues a request to the main memory 130. At this time, the value of the address field n-201 is added by the transferred count, and the value of the count field n-202 is subtracted. When the value of the count field n-202 becomes 0, the address count conversion device 215-a adds the current entry pointer n-100 to indicate the next entry n-210, and performs the same processing as above. To do. When the current entry pointer n-100 indicates the final entry n-270, the count field n-272 is 0, and the flag field n-273 does not indicate the final entry, the address count The conversion device 215-a temporarily stops the transfer, interrupts the processor 220 to report the entry end, and requests the setting of the next address count control array. When the flag field n-2p0 of the entry n-2p0 indicates that it is the last entry, the address count conversion device 215-a ends the data transfer for the address count control array n. At this time, when there is a data transfer request continuously from the PCI Express cards 260 to 263 or the DMA controller 211, the address count conversion device 215-a discards the request when writing to the main memory, and returns 0 when reading. .

入出力処理装置２００のプロセッサ２２０は入出力処理装置として動作するためのファームウェア２２１〜２２５を内蔵している。その中には演算処理装置１１０〜１１３からのデータ転送指示を処理する図６のデータ転送処理２２１を持っており、また、データ転送で使用するアドレスカウント制御配列ｎのエントリ数に応じて、ＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３とメインメモリ１３０の間のデータ転送をＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３とメインメモリ１３０の間で直接転送する図７の直接転送処理２２２と、メインメモリ１３０又はＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３からローカルメモリ２３０にデータを転送したのち、ローカルメモリ２３０からメインメモリ１３０又はＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３に転送する図８、９、１０の間接転送処理２２３を持っている。なお、入出力処理装置２００のデータ転送では、ＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３がマスタとなって行う場合と、ＤＭＡコントローラ２１１がマスタとなって行う場合がある。前者はＰＣＩＥｘｐｒｅｓｓカード２６０〜２６３がメインメモリ１３０又はローカルメモリ２３０に対して要求を行う場合で、後者はＤＭＡコントローラ２１１がメインメモリ１３０又はローカルメモリ２３０に対して要求を行う場合である。 The processor 220 of the input / output processing device 200 incorporates firmware 221 to 225 for operating as the input / output processing device. 6 includes the data transfer processing 221 shown in FIG. 6 for processing data transfer instructions from the arithmetic processing units 110 to 113, and the PCI according to the number of entries in the address count control array n used for data transfer. The direct transfer process 222 in FIG. 7 for directly transferring data between the Express card 260 to 263 and the main memory 130 between the PCI Express card 260 to 263 and the main memory 130, and the main memory 130 or the PCI Express card 260 to 263. After transferring data from the local memory 230 to the local memory 230, there is an indirect transfer process 223 shown in FIGS. 8, 9 and 10 for transferring from the local memory 230 to the main memory 130 or the PCI Express cards 260 to 263. In the data transfer of the input / output processing device 200, there are cases where the PCI Express cards 260 to 263 are used as a master and the DMA controller 211 is used as a master. The former is a case where the PCI Express cards 260 to 263 make a request to the main memory 130 or the local memory 230, and the latter is a case where the DMA controller 211 makes a request to the main memory 130 or the local memory 230.

本発明の実施例である図１の情報処理装置１０００においてメインメモリ１３０と周辺装置２０００、３０００の間でデータ転送を行う場合、演算処理装置１１０〜１１３はソフトウェアの指示により図１１に示すチャネルプログラム１３ａをメインメモリ１３０上に作成し、入出力処理装置２００にチャネルプログラム１３ａの実行を指示する。チャネルプログラム１３ａは処理毎に複数のエントリ１３ａ−ｍに分割されており、各エントリ１３ａ−ｍは指示を示すコマンド１３ａ−ｍ−０と、コマンド１３ａ−ｍ−０を拡張したり最後のエントリであること等を示すフラグ１３ａ−ｍ−１と、データ転送長を示すカウント１３ａ−ｍ−２と、データ転送対象となるメインメモリ１３０のアドレス１３ａ−ｍ−３によって構成されている。 When performing data transfer between the main memory 130 and the peripheral devices 2000 and 3000 in the information processing device 1000 of FIG. 1 which is an embodiment of the present invention, the arithmetic processing devices 110 to 113 receive the channel program shown in FIG. 13a is created on the main memory 130, and the input / output processing device 200 is instructed to execute the channel program 13a. The channel program 13a is divided into a plurality of entries 13a-m for each process, and each entry 13a-m extends the command 13a-m-0 indicating the instruction and the command 13a-m-0 or the last entry. It is composed of a flag 13a-m-1 indicating existence, a count 13a-m-2 indicating a data transfer length, and an address 13a-m-3 of the main memory 130 as a data transfer target.

実際にこのチャネルプログラム１３ａによって入出力処理装置２００にデータ転送を指示する場合、メインメモリ１３０のデータ転送対象空間とチャネルプログラム１３ａとの関係は図１２のようになる。一般的に入出力処理装置２００はアドレス変換機能を持っており、チャネルプログラム１３ａにおいてメインメモリ１３０のデータ転送対象アドレスに論理アドレス空間を指定することが可能である。図１２のチャネルプログラム１３ａではアドレス１３ａ−０−３でデータ転送対象の先頭論理アドレスを示し、カウント１３ａ−０−２は論理アドレス空間における転送サイズを示している。一般的に論理アドレス空間はソフトウェアによって定義される空間でページと呼ばれる固定長の空間で区切られ、ページ毎に実際の物理メモリに割り当てられる。各ページに割り当てる物理メモリのアドレスは固定長でアライメントされた任意のアドレスとなるので、図１２のようにデータ転送対象アドレスが論理アドレス空間上で連続していたとしても物理アドレス空間上ではページ毎に不連続となる場合がある。一般的に入出力処理装置２００はメインメモリ１３０の物理アドレス空間に対してしかデータ転送できないので、指定された論理アドレスをページ毎に物理アドレスに変換し、その物理アドレスに対してページサイズ分だけデータ転送することをカウント１３ａ−０−２分だけ行う必要がある。 When the data transfer is actually instructed to the input / output processing device 200 by the channel program 13a, the relationship between the data transfer target space of the main memory 130 and the channel program 13a is as shown in FIG. Generally, the input / output processing device 200 has an address conversion function, and a logical address space can be designated as a data transfer target address in the main memory 130 in the channel program 13a. In the channel program 13a of FIG. 12, the address 13a-0-3 indicates the head logical address to be transferred, and the count 13a-0-2 indicates the transfer size in the logical address space. Generally, a logical address space is a space defined by software and is divided by a fixed-length space called a page, and each page is allocated to an actual physical memory. Since the address of the physical memory allocated to each page is an arbitrary address aligned with a fixed length, even if the data transfer target addresses are continuous in the logical address space as shown in FIG. May be discontinuous. In general, since the input / output processing device 200 can transfer data only to the physical address space of the main memory 130, the designated logical address is converted into a physical address for each page, and the physical address is equivalent to the page size. It is necessary to perform data transfer for the count 13a-0-2.

図１２のチャネルプログラム１３ａを実施例の入出力処理装置２００で実行する場合、次のようになる。入出力処理装置２００は演算処理装置１１０（１１１、１１２、１１３）よりデータ転送の指示を受けると、プロセッサ２２０上で図６のデータ転送処理２２１を実行する。データ転送処理２２１ではチャネルプログラム１３ａをメインメモリ１３０より読み出し、その内容を解析して全てのデータ転送を完了させるのに必要となるアドレスカウント制御配列ｎのエントリ数を求める。この場合、チャネルプログラム１３ａは論理アドレス空間を指定しているので、ページ数ｒ＋１が必要なエントリ数となる。そして、必要エントリ数ｒ＋１がアドレスカウント制御配列ｎの最大エントリ数である８と比較され、ｒ＋１が８以下ならば図７の直接転送処理２２２が実行され、ｒ＋１が８を超える場合は図８の間接転送処理２２３が実行される。 When the channel program 13a of FIG. 12 is executed by the input / output processing apparatus 200 of the embodiment, the operation is as follows. When the input / output processing device 200 receives a data transfer instruction from the arithmetic processing device 110 (111, 112, 113), it executes the data transfer processing 221 of FIG. In the data transfer process 221, the channel program 13a is read from the main memory 130, the contents thereof are analyzed, and the number of entries in the address count control array n necessary for completing all data transfers is obtained. In this case, since the channel program 13a designates the logical address space, the page number r + 1 is the required number of entries. Then, the required entry number r + 1 is compared with 8, which is the maximum number of entries in the address count control array n, and if r + 1 is 8 or less, the direct transfer processing 222 of FIG. 7 is executed. Indirect transfer processing 223 is executed.

直接転送処理２２２では転送制御装置２１５よりアドレスカウント制御配列ｎを取得し（２２２−１）、チャネルプログラム１３ａを解析してアドレスカウント制御配列ｎの各エントリｎ−２ｐ０に設定する情報を求めて設定する（２２２−２）。このとき、転送アドレスとして指定されたアドレスは論理アドレスであるので、直接転送処理２２２はチャネルプログラム１３ａで指定されたアドレス１３ａ−０−３を物理アドレスに変換し、また、転送対象となる各ページの先頭物理アドレスをアドレス１３ａ−０−３とページサイズの加算により求めた値を物理アドレスに変換することを、アドレス１３ａ−０−３からのオフセットがカウント１３ａ−０−２分になるまで行う。そして、各ページ毎に求めた物理アドレスとカウントをアドレスカウント制御配列ｎの各エントリｎ−２ｐ０に設定し、また、最後の転送となるエントリｎ−２ｐ０のフラグｎ−２ｐ３にはこのエントリが最後であることを示す情報を設定する。 In the direct transfer process 222, the address count control array n is obtained from the transfer control device 215 (222-1), and the channel program 13a is analyzed to obtain and set information to be set in each entry n-2p0 of the address count control array n. (222-2). At this time, since the address specified as the transfer address is a logical address, the direct transfer processing 222 converts the address 13a-0-3 specified by the channel program 13a into a physical address, and each page to be transferred The value obtained by adding the page size to the address of the first physical address of the address 13a-0-3 is converted into a physical address until the offset from the address 13a-0-3 reaches the count of 13a-0-2. . Then, the physical address and count obtained for each page are set in each entry n-2p0 of the address count control array n, and this entry is the last in the flag n-2p3 of the entry n-2p0 which is the last transfer. Set the information indicating that.

そして、カレントエントリポインタｎ−１００を０に設定し（２２２−３）、チャネルプログラム１３ａを解析してＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）に設定する情報を求めてＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）に設定する（２２２−４）。このとき、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）には転送カウントとしてカウント１３ａ−０−２や転送方向、周辺装置２０００、３０００側の情報等が設定される。次にＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）にアドレスカウント制御配列ｎに対応するＩ／Ｏコントローラ転送空間２１ａ−ｎに対してデータ転送するよう設定してデータ転送の起動を指示し（２２２−５、２２２−６）、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）からの転送終了報告を待ち合わせる（２２２−７）。 Then, the current entry pointer n-100 is set to 0 (222-3), the channel program 13a is analyzed to obtain information to be set in the PCI Express card 260 (261, 262, 263), and the PCI Express card 260 (261). , 262, 263) (222-4). At this time, the PCI Express card 260 (261, 262, 263) is set with a count 13a-0-2, a transfer direction, information on the peripheral device 2000, 3000 side, and the like as a transfer count. Next, the PCI Express card 260 (261, 262, 263) is set to transfer data to the I / O controller transfer space 21a-n corresponding to the address count control array n, and the activation of data transfer is instructed (222). -5, 222-6), and waits for a transfer end report from the PCI Express card 260 (261, 262, 263) (222-7).

ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）はデータ転送の起動を指示されると、設定された情報に基づき周辺装置２０００、３０００とアドレスカウント制御配列ｎに対応するＩ／Ｏコントローラ転送空間２１ａ−ｎの間でデータ転送を行う。このとき、アドレスカウント制御配列ｎではカレントエントリポインタｎ―１００で示されるエントリｎ−２００のアドレスｎ−２０１で示されるメインメモリ１３０のデータがＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）に設定された転送方向に従って転送され、その度にアドレスｎ−２０１は転送サイズ分加算され、カウントｎ−２０２は転送サイズ分減算される。そして、カウントｎ−２０２が０になったときカレントエントリポインタｎ−１００は１加算されて次のエントリｎ−２１０を示すようになり、同様にデータ転送処理が行われる。そして、カレントエントリポインタｎ−１００の示すエントリｎ−２ｐ０のカウントｎ−２ｐ２が０になり、フラグｎ−２ｐ３が最後のエントリであること示していたときデータ転送が終了する。また、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）はデータ転送が終了するとプロセッサ２２０に割込でデータ転送終了を報告する。 When the PCI Express card 260 (261, 262, 263) is instructed to start data transfer, the I / O controller transfer space 21a- corresponding to the peripheral devices 2000, 3000 and the address count control array n based on the set information. Data is transferred between n. At this time, in the address count control array n, the data in the main memory 130 indicated by the address n-201 of the entry n-200 indicated by the current entry pointer n-100 is set in the PCI Express card 260 (261, 262, 263). The address n-201 is incremented by the transfer size and the count n-202 is decremented by the transfer size each time. When the count n-202 becomes 0, the current entry pointer n-100 is incremented by 1 to indicate the next entry n-210, and data transfer processing is performed in the same manner. When the count n-2p2 of the entry n-2p0 indicated by the current entry pointer n-100 becomes 0 and the flag n-2p3 indicates that it is the last entry, the data transfer ends. In addition, the PCI Express card 260 (261, 262, 263) reports the end of data transfer by interrupting the processor 220 when the data transfer is completed.

そして、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）からのデータ転送終了報告によりデータ転送の終了を確認すると直接転送処理２２２はアドレスカウント制御配列ｎを解放して処理を終え（２２２−８）、データ転送処理２２１は演算処理装置１１０（１１１、１１２、１１３）に転送終了を報告し、データ転送処理を終える（２２１−６）。 When the end of data transfer is confirmed by the data transfer end report from the PCI Express card 260 (261, 262, 263), the direct transfer processing 222 releases the address count control array n and ends the processing (222-8). The data transfer process 221 reports the transfer end to the arithmetic processing unit 110 (111, 112, 113), and ends the data transfer process (221-6).

また、間接転送処理２２３ではチャネルプログラム１３ａを解析して周辺装置２０００、３０００からメインメモリ１３０に対して転送する入力転送か、メインメモリ１３０から周辺装置２０００、３０００に対して転送する出力転送か判断し（２２３−１、２２３−２）、入力転送ならば間接入力転送処理２２４が実行され（２２３−３）、出力転送ならば間接出力転送処理２２５が実行される（２２３−４）。 In the indirect transfer process 223, the channel program 13a is analyzed to determine whether the input transfer is to be transferred from the peripheral devices 2000 and 3000 to the main memory 130 or the output transfer is to be transferred from the main memory 130 to the peripheral devices 2000 and 3000. If it is input transfer, indirect input transfer processing 224 is executed (223-3), and if it is output transfer, indirect output transfer processing 225 is executed (223-4).

間接入力転送処理２２４ではチャネルプログラム１３ａを解析してＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）に設定する情報を求め、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）に設定する（２２４−１）。このとき、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）には転送カウントとしてカウント１３ａ−０−２や転送方向、周辺装置２０００、３０００側の情報等が設定される。そして、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）にローカルメモリ２３０に対してデータ転送するように転送情報を設定してデータ転送の起動を指示し（２２４−２、２２４−３）、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）からのデータ転送の終了報告を待ち合わせる（２２３−４）。ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）はデータ転送を指示されると設定された情報に基づき周辺装置２０００、３０００からデータを読み出してローカルメモリ２３０にデータを転送し、データ転送が終了したときプロセッサ２３０に割込で転送終了を報告する。 In the indirect input transfer process 224, the channel program 13a is analyzed to obtain information to be set in the PCI Express card 260 (261, 262, 263), and is set in the PCI Express card 260 (261, 262, 263) (224-1). . At this time, the PCI Express card 260 (261, 262, 263) is set with a count 13a-0-2, a transfer direction, information on the peripheral device 2000, 3000 side, and the like as a transfer count. Then, transfer information is set in the PCI Express card 260 (261, 262, 263) so as to transfer data to the local memory 230, and the activation of the data transfer is instructed (224-2, 224-3), and the PCI Express is transmitted. It waits for a data transfer completion report from the card 260 (261, 262, 263) (223-4). When the PCI Express card 260 (261, 262, 263) is instructed to transfer data, it reads the data from the peripheral devices 2000, 3000 based on the set information, transfers the data to the local memory 230, and the data transfer is completed. The end of transfer is reported to the processor 230 by interruption.

データ転送が終了すると直接転送処理２２２と同様に転送制御装置２１５よりアドレスカウント制御配列ｎを取得し（２２４−５）、チャネルプログラム１３ａを解析してアドレスカウント制御配列ｎの各エントリｎ−２ｐ０に設定する情報を求めて設定し、カレントエントリポインタｎ−１００を０に設定する（２２４−６、２２４−７）。この処理は直接転送処理２２２の処理（２２２−２、２２２−３）と同じである。ただし、アドレスカウント制御配列ｎに設定すべきエントリ数がアドレスカウント制御配列ｎのエントリ数を超えているので直接転送処理２２２とは異なり、ここではフラグｎ−２ｐ３にエントリが最後であることを示す情報は設定されない。 When the data transfer is completed, the address count control array n is acquired from the transfer control device 215 in the same manner as the direct transfer process 222 (224-5), the channel program 13a is analyzed, and each entry n-2p0 of the address count control array n is stored. Information to be set is obtained and set, and the current entry pointer n-100 is set to 0 (224-6, 224-7). This process is the same as the direct transfer process 222 (222-2, 222-3). However, since the number of entries to be set in the address count control array n exceeds the number of entries in the address count control array n, this is different from the direct transfer process 222, and here, the flag n-2p3 indicates that the entry is the last. Information is not set.

次に、チャネルプログラム１３ａを解析してＤＭＡコントローラ２１１に設定する情報を求め、ＤＭＡコントローラ２１１に設定する（２２４−８）。このとき、ＤＭＡコントローラ２１１には転送カウントとしてカウント１３ａ−０−２や転送方向等が設定される。そして、ＤＭＡコントローラ２１１にローカルメモリ２３０からアドレスカウント制御配列ｎのＩ／Ｏコントローラ転送空間２１ａ−ｎに対してデータ転送するように設定してデータ転送の起動を指示し、ＤＭＡコントローラ２１１からの転送終了報告か転送制御装置２１５からのエントリ終了報告を待ち合わせる（２２４−１０、２２４−１１）。 Next, the channel program 13a is analyzed to obtain information to be set in the DMA controller 211 and set in the DMA controller 211 (224-8). At this time, the count 13a-0-2, the transfer direction, and the like are set in the DMA controller 211 as the transfer count. Then, the DMA controller 211 is set to transfer data from the local memory 230 to the I / O controller transfer space 21a-n of the address count control array n, and the activation of the data transfer is instructed. It waits for an end report or an entry end report from the transfer control device 215 (224-10, 224-11).

ＤＭＡコントローラ２１１はデータ転送の起動を指示されると、設定された情報に従ってデータ転送を行う。このとき、ＤＭＡコントローラ２１１はローカルメモリ２３０よりデータを読み出し、アドレスカウント制御配列ｎに対応するＩ／Ｏコントローラ転送空間２１ａ−ｎに対してデータを転送する処理をカウント１３ａ−０−２の分だけ行う。これにより、アドレスカウント制御配列ｎは直接転送処理２２２の時と同様に動作するが、最終エントリｎ−２７０のフラグｎ−２７３にはデータ転送の最後のエントリであることを示していないので、カウントｎ−２７２が０になったとき、転送制御装置２１５はプロセッサ２１５に割込でエントリの終了を報告する。なお、ＤＭＡコントローラは転送カウントが０になったとき転送終了をプロセッサ２２０に割込で報告する。 When instructed to start data transfer, the DMA controller 211 performs data transfer according to the set information. At this time, the DMA controller 211 reads the data from the local memory 230, and transfers the data to the I / O controller transfer space 21a-n corresponding to the address count control array n by the count 13a-0-2. Do. As a result, the address count control array n operates in the same manner as in the direct transfer process 222, but the flag n-273 of the final entry n-270 does not indicate that it is the last entry of the data transfer. When n-272 becomes 0, the transfer control device 215 reports the end of the entry to the processor 215 by interruption. When the transfer count reaches 0, the DMA controller reports the end of transfer to the processor 220 by interruption.

次に、転送制御装置２１５からエントリ終了報告又はＤＭＡコントローラ２１１から転送終了報告があるとそれを確認し（２２４−１２）、エントリ終了報告ならばチャネルプログラム１３ａをデータ転送した分だけ進める（２２４−１４）。図１２のチャネルプログラム１３ａの例ではエントリは１つしかないが、間接入力転送処理２２４ではページ単位にアドレスカウント制御配列ｎに情報を設定してデータ転送を行っているので、チャネルプログラム１３ａのアドレス１３ａ−０−３とカウント１３ａ−０−２を転送したカウントで補正する。なお、チャネルプログラムの進め方はチャネルプログラムの形式によって様々だが、どのようにチャネルプログラムの形式や進め方については本発明の範囲ではないので詳細は記述しない。 Next, if there is an entry end report from the transfer controller 215 or a transfer end report from the DMA controller 211, it is confirmed (224-12), and if it is an entry end report, the channel program 13a is advanced by the amount transferred (224-). 14). In the example of the channel program 13a in FIG. 12, there is only one entry. However, in the indirect input transfer process 224, data is transferred by setting information in the address count control array n for each page, so the address of the channel program 13a. 13a-0-3 and 13a-0-2 are corrected by the transferred count. The method of proceeding with the channel program varies depending on the format of the channel program, but how the format and proceeding of the channel program are not within the scope of the present invention, so details will not be described.

次に、（２２４−６、２２４−７）と同様にチャネルプログラム１３ａを解析してアドレスカウント制御配列ｎの各エントリｎ−２ｐ０に設定する情報を求めて設定し、カレントエントリポインタｎ−１００に０を設定する（２２４−１５、２２５−１６）。このとき、チャネルプログラム１３ａで指定された全ての転送が終了するならば、最後の転送となるエントリｎ−２ｐ０のフラグｎ−２ｐ３に最後のエントリであることを示す。これは、直接転送処理２２２の（２２２−５）と同じである。そして、転送制御装置２１５に転送再開を指示する（２２４−１７）。なお、（２２４−１４〜２２４−１７）の処理を行っている間は間接転送処理２２３によって行われているデータ転送は停止してしまう。その間に直接転送処理２２５で行われるデータ転送は別の転送パスとなるので実行できる。 Next, in the same way as (224-6, 224-7), the channel program 13a is analyzed to find and set information to be set in each entry n-2p0 of the address count control array n, and is set in the current entry pointer n-100. 0 is set (224-15, 225-16). At this time, if all transfers designated by the channel program 13a are completed, the flag n-2p3 of the entry n-2p0 which is the last transfer indicates that it is the last entry. This is the same as (222-5) in the direct transfer process 222. Then, the transfer control device 215 is instructed to resume transfer (224-17). Note that the data transfer performed by the indirect transfer processing 223 stops while the processing of (224-14 to 224-17) is performed. Meanwhile, the data transfer performed in the direct transfer process 225 becomes another transfer path and can be executed.

そして、再度ＤＭＡコントローラ２１１の転送終了報告か転送制御装置２１５のエントリ終了報告を待ち合わせ（２２４−１１）、ＤＭＡコントローラ２１１の転送終了報告ならばアドレスカウント制御配列ｎを解放し（２２４−１３）、間接入力転送処理２２４、及び間接転送処理２２３を終了し、ＥＰＵ１１０（１１１、１１２、１１３）に転送終了を報告して（２２１−６）処理を終える。 Then, it again waits for the transfer end report of the DMA controller 211 or the entry end report of the transfer controller 215 (224-11), and if it is the transfer end report of the DMA controller 211, releases the address count control array n (224-13). The indirect input transfer process 224 and the indirect transfer process 223 are terminated, the transfer end is reported to the EPU 110 (111, 112, 113) (221-6), and the process ends.

また、間接出力転送処理２２５は図１０のようになる。まず、転送制御装置２１５に指示を出してアドレスカウント制御配列ｎを取得し（２２５−１）、チャネルプログラム１３ａを解析してアドレスカウント制御配列ｎに設定する情報を求めて設定してカレントエントリポインタｎ−１００を０に設定する（２２５−２、２２５−３）。この処理は直接転送処理２２２の処理（２２２−２、２２２−３）と同じである。ただし、アドレスカウント制御配列ｎに設定すべきエントリ数がアドレスカウント制御配列ｎのエントリ数を超えているので直接転送処理２２２とは異なり、ここではフラグｎ−２ｐ３にエントリが最後であることを示す情報は設定されない。次に、チャネルプログラム１３ａを解析してＤＭＡコントローラ２１１に設定する情報を求めて設定する（２２５−４）。ここでは、転送カウントとしてカウント１３ａ−０−２や転送方向等が設定される。そして、ＤＭＡコントローラ２１１にアドレスカウント制御配列ｎのＩ／Ｏコントローラ転送空間２１ａ−ｎからローカルメモリ２３０に対してデータ転送するように設定して転送起動を指示し（２２５−５、２２５−６）、ＤＭＡコントローラ２１１からの転送終了報告又は転送制御装置２１５からのエントリ終了報告を待ち合わせる（２２５−７）。 The indirect output transfer process 225 is as shown in FIG. First, an instruction is given to the transfer control device 215 to acquire the address count control array n (225-1), the channel program 13a is analyzed to obtain and set information to be set in the address count control array n, and the current entry pointer n-100 is set to 0 (225-2, 225-3). This process is the same as the direct transfer process 222 (222-2, 222-3). However, since the number of entries to be set in the address count control array n exceeds the number of entries in the address count control array n, this is different from the direct transfer process 222, and here, the flag n-2p3 indicates that the entry is the last. Information is not set. Next, the channel program 13a is analyzed to obtain and set information to be set in the DMA controller 211 (225-4). Here, the count 13a-0-2, the transfer direction, and the like are set as the transfer count. Then, the DMA controller 211 is set to transfer data from the I / O controller transfer space 21a-n of the address count control array n to the local memory 230 and instructed to start transfer (225-5, 225-6). Then, it waits for a transfer end report from the DMA controller 211 or an entry end report from the transfer control device 215 (225-7).

ＤＭＡコントローラ２１１は転送を指示されると、間接入力転送処理２２４と同様に処理する。異なるのは、間接入力転送処理２２４ではローカルメモリ２３０からアドレスカウント制御配列ｎのＩ／Ｏコントローラ転送空間２１ａ−ｎにデータ転送したのに対し、間接出力転送処理２２４ではアドレスカウント制御配列ｎのＩ／Ｏコントローラ転送空間２１ａ−ｎからローカルメモリ２３０へデータ転送している点のみである。また、間接出力転送処理２２４の処理（２２５−８〜２２５−１２）は間接入力転送処理２２４の処理（２２４−１２〜２２４−１７）と同じなので説明は省略する。 When instructed to transfer, the DMA controller 211 performs processing similar to the indirect input transfer processing 224. The difference is that in the indirect input transfer process 224, data is transferred from the local memory 230 to the I / O controller transfer space 21a-n in the address count control array n, whereas in the indirect output transfer process 224, I in the address count control array n is transferred. The only difference is that data is transferred from the / O controller transfer space 21a-n to the local memory 230. Further, since the process (225-8 to 225-12) of the indirect output transfer process 224 is the same as the process (224-12 to 224-17) of the indirect input transfer process 224, description thereof is omitted.

次に、ＤＭＡコントローラ２１１よりデータ転送終了が報告されると、チャネルプログラム１３ａを解析してＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）に設定する情報を求めて設定する。このとき、転送カウントとしてカウント１３ａ−０−２や転送方向、周辺装置２０００、３０００の情報等が設定される（２２５−１３）。そして、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）にローカルメモリ２３０からＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）に対して転送するように設定して転送起動を指示し（２２５−１４、２２５−１５）、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）からの転送終了報告を待ち合わせる（２２５−１６）。ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）から転送の終了を報告されるとアドレスカウント制御配列ｎを解放し（２２５−１７）、間接出力転送処理２２５と間接転送処理２２３は処理を終え、中央処理装置１１０（１１１、１１２、１１３）に転送終了を報告してデータ転送処理２２１は処理を終える（２２１−６）。 Next, when the end of the data transfer is reported from the DMA controller 211, the channel program 13a is analyzed to obtain and set information to be set in the PCI Express card 260 (261, 262, 263). At this time, the count 13a-0-2, the transfer direction, information on the peripheral devices 2000 and 3000, etc. are set as the transfer count (225-13). Then, the PCI Express card 260 (261, 262, 263) is set to transfer from the local memory 230 to the PCI Express card 260 (261, 262, 263), and transfer activation is instructed (225-14, 225). -15) Wait for a transfer completion report from the PCI Express card 260 (261, 262, 263) (225-16). When the completion of the transfer is reported from the PCI Express card 260 (261, 262, 263), the address count control array n is released (225-17), and the indirect output transfer process 225 and the indirect transfer process 223 finish the process. The transfer end is reported to the processor 110 (111, 112, 113), and the data transfer process 221 ends the process (221-6).

なお、実施例におけるＩ／Ｏコントローラのメモリ空間２１ａとアドレスカウント制御配列ｎとメインメモリ１３０の転送空間の関係は図１３のようになる。ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）又はＤＭＡコントローラ２１１はＩ／Ｏコントローラ転送空間２１ａ−ｎにデータ転送のためアクセスすることによってアドレスカウント制御配列ｎが選択され、そのエントリｎ−２ｐ０で示されるメインメモリ１３０の物理アドレスに対するアクセスへとアドレスカウント変換機構２１５−ａによって変換される。このとき、全てのデータを転送するのに使用するアドレスカウント制御配列ｎのエントリ数が８以内、つまり、メインメモリ１３０の転送空間（ページ７）までの転送であるならば直接転送となり、エントリ数が８を超える場合、つまり、メインメモリ１３０の転送空間（ページ７）を超える転送ならば間接転送となる。 The relationship among the memory space 21a of the I / O controller, the address count control array n, and the transfer space of the main memory 130 in the embodiment is as shown in FIG. The PCI Express card 260 (261, 262, 263) or the DMA controller 211 accesses the I / O controller transfer space 21a-n for data transfer, so that the address count control array n is selected and indicated by its entry n-2p0. Is converted by the address count conversion mechanism 215-a to access to the physical address of the main memory 130. At this time, if the number of entries in the address count control array n used for transferring all the data is within 8, that is, if the transfer is up to the transfer space (page 7) of the main memory 130, the transfer is direct and the number of entries Is greater than 8, that is, if the transfer exceeds the transfer space (page 7) of the main memory 130, indirect transfer is performed.

また、チャネルプログラム１３ａの形式は本発明によるところではないが、一般的には図１４のようにメインメモリ１３０の不連続な転送空間に対してデータ転送するように各エントリ１３ａ−ｍに設定することも可能であり、本発明ではこのようなチャネルプログラム１３ａにおいても対応する。この場合、Ｉ／Ｏコントローラのメモリ空間２１ａとアドレスカウント制御配列ｎとメインメモリ１３０のアドレス空間の関係は図１５のようになる。 The format of the channel program 13a is not the one according to the present invention, but generally it is set in each entry 13a-m so as to transfer data to a discontinuous transfer space of the main memory 130 as shown in FIG. In the present invention, such a channel program 13a is also supported. In this case, the relationship among the memory space 21a of the I / O controller, the address count control array n, and the address space of the main memory 130 is as shown in FIG.

図１の情報処理装置１０００では中央処理装置１００と入出力処理装置２００がそれぞれ１個ずつであるが、それぞれ複数存在しても良い。この場合、中央処理装置１００と入出力処理装置２００はポイントツーポイントで接続される。また、ＰＣＩＥｘｐｒｅｓｓカード２６０（２６１、２６２、２６３）の個数やアドレスカウント制御配列ｎとそのエントリｎ−２ｐ０の個数は任意である。 In the information processing apparatus 1000 of FIG. 1, there is one central processing apparatus 100 and one input / output processing apparatus 200, but there may be a plurality of each. In this case, the central processing unit 100 and the input / output processing unit 200 are connected point-to-point. The number of PCI Express cards 260 (261, 262, 263) and the number of address count control arrays n and their entries n-2p0 are arbitrary.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

１３ａチャネルプログラム
１３ａ−ｍエントリ
１３ａ−ｍ−０コマンド
１３ａ−ｍ−１フラグ
１３ａ−ｍ−２カウント
１３ａ−ｍ−３アドレス
２１ａメモリ空間
２１ａ−ｎ転送空間
１００中央処理装置
１１０演算処理装置
１１１演算処理装置
１１２演算処理装置
１１３演算処理装置
１２０メモリコントローラ
１３０メインメモリ
１４０バス
１５０バス
２００入出力処理装置
２１０Ｉ／Ｏコントローラ
２１１ＤＭＡコントローラ
２１２バッファ
２１３バッファ
２１４バッファ
２１５転送制御装置
２１５−ａアドレスカウント変換装置
２１６バス
２１７バス
２１８バス
２２０プロセッサ
２２１データ転送処理
２２２直接転送処理
２２３間接転送処理
２２４間接入力転送処理
２２５間接出力転送処理
２３０ローカルメモリ
２４０スイッチ
２５０バス
２５１バス
２５２バス
２５３バス
２６０ＰＣＩＥｘｐｒｅｓｓカード
２６１ＰＣＩＥｘｐｒｅｓｓカード
２６２ＰＣＩＥｘｐｒｅｓｓカード
２６３ＰＣＩＥｘｐｒｅｓｓカード
２７０バス
２７１バス
２７２バス
２７３バス
３００バス
１０００情報処理装置
２０００周辺装置
２００１接続ケーブル
２００２接続ケーブル
３０００周辺装置
３００１接続ケーブル
３００２接続ケーブル
ｎアドレスカウント制御配列
ｎ−１００カレントエントリポインタ
ｎ−２ｐ０エントリ
ｎ−２ｐ１アドレスフィールド
ｎ−２ｐ２カウントフィールド
ｎ−２ｐ３フラグフィールド 13a channel program 13a-m entry 13a-m-0 command 13a-m-1 flag 13a-m-2 count 13a-m-3 address 21a memory space 21a-n transfer space 100 central processing unit 110 arithmetic processing unit 111 arithmetic processing Device 112 Arithmetic processing device 113 Arithmetic processing device 120 Memory controller 130 Main memory 140 Bus 150 Bus 200 I / O processing device 210 I / O controller 211 DMA controller 212 Buffer 213 Buffer 214 Buffer 215 Transfer control device 215-a Address count conversion device 216 Bus 217 Bus 218 Bus 220 Processor 221 Data transfer process 222 Direct transfer process 223 Indirect transfer process 224 Indirect input transfer process 225 Indirect output transfer process 230 Local memory 40 Switch 250 Bus 251 Bus 252 Bus 253 Bus 260 PCI Express card 261 PCI Express card 262 PCI Express card 263 PCI Express card 263 PCI Express card 270 Bus 271 Bus 272 Bus 273 Bus 300 Bus 1000 Information processing device 2000 Peripheral device 2001 Connection cable 2002 Connection cable 3000 Peripheral device 3001 Connection cable 3002 Connection cable n Address count control array n-100 Current entry pointer n-2p0 Entry n-2p1 Address field n-2p2 Count field n-2p3 Flag field

Claims

メインメモリと周辺装置との間でデータを転送する情報処理装置であって、
前記メインメモリを具備する中央処理装置と、
ＰＣＩＥｘｐｒｅｓｓカード、ローカルメモリ、プロセッサ、及びＩ／Ｏコントローラを具備する入出力処理装置と
を備え、
前記Ｉ／Ｏコントローラは、ＤＭＡコントローラを具備し、
前記入出力処理装置は、前記ＰＣＩＥｘｐｒｅｓｓカードから前記メインメモリに対して直接データ転送を行う第１の経路と、前記ＰＣＩＥｘｐｒｅｓｓカード又は前記メインメモリから前記ローカルメモリに一度データ転送した後、前記メインメモリ又は前記ＰＣＩＥｘｐｒｅｓｓカードにデータ転送を行う第２の経路とを更に具備し、
前記入出力処理装置は、前記Ｉ／Ｏコントローラのアドレスカウント制御配列が不十分であり、データ転送中に前記プロセッサが前記Ｉ／Ｏコントローラに介在する必要があると判断した場合、入力転送の場合は前記ＰＣＩＥｘｐｒｅｓｓカードをマスタとして前記ローカルメモリに前記第２の経路を使用してデータ転送した後、前記ＤＭＡコントローラをマスタとして前記ローカルメモリのデータを前記第２の経路を使用して前記メインメモリに転送し、出力転送の場合は前記ＤＭＡコントローラをマスタとして前記メインメモリから前記ローカルメモリに前記第２の経路を使用してデータ転送をした後、前記ＰＣＩＥｘｐｒｅｓｓカードをマスタとして前記ローカルメモリから前記周辺装置に前記第２の経路を使用してデータ転送する
ことを特徴とする情報処理装置。 An information processing device for transferring data between a main memory and a peripheral device,
A central processing unit comprising the main memory;
A PCI Express card , a local memory , a processor, and an input / output processing device including an I / O controller .
The I / O controller includes a DMA controller,
The input / output processing device transfers the data directly from the PCI Express card to the main memory, and transfers the data once from the PCI Express card or the main memory to the local memory. And a second path for transferring data to the memory or the PCI Express card ,
When the input / output processing unit determines that the address count control array of the I / O controller is insufficient and the processor needs to intervene in the I / O controller during data transfer, Uses the PCI Express card as a master to transfer data to the local memory using the second path, and then uses the DMA controller as a master to transfer data in the local memory using the second path to the main memory. In the case of output transfer, after transferring data from the main memory to the local memory using the second path using the DMA controller as a master, the PCI Express card is used as a master from the local memory to the local memory. data transfer using the second path to the peripheral device The information processing apparatus according to claim and.

前記入出力処理装置は、前記Ｉ／Ｏコントローラのアドレスカウント制御配列が十分であり、データ転送中に前記プロセッサが前記Ｉ／Ｏコントローラに介在しないと判断した場合、前記ＰＣＩＥｘｐｒｅｓｓカードをマスタとして前記第１の経路を使用してデータ転送する
ことを特徴とする請求項１に記載の情報処理装置。 The output processing apparatus, the a I / O controller of the address count control sequences sufficient, the case where the processor during the data transfer is determined not interposed the I / O controller, the PCI Express card as a master Transfer data using the first route
The information processing apparatus according to claim 1.