JP5217598B2

JP5217598B2 - Manufacturing method of semiconductor light emitting device

Info

Publication number: JP5217598B2
Application number: JP2008110340A
Authority: JP
Inventors: 智和勝山
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2008-04-21
Filing date: 2008-04-21
Publication date: 2013-06-19
Anticipated expiration: 2028-04-21
Also published as: JP2009260189A

Description

本発明は、半導体発光素子の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor light emitting device.

半導体レーザ素子として、ｎ型ＩｎＰ基板上に半導体メサ部を有し、この半導体メサ部の側面に半絶縁性の埋込層を有するものが知られている（例えば、非特許文献１を参照）。この半導体レーザ素子では、半導体メサ部は、ｎ型ＩｎＰ基板の表面上に順に、ｎ型ＩｎＰバッファ層、活性層、及び、ｐ型ＩｎＰクラッド層を有している。埋込層は、Ｆｅをドープした半絶縁性のＩｎＰ層である。
"Reliability and Degradation Behaviors of Semi-InsuratingFe-Doped InP Buried Heterostructure Lasers Fabricated by RIE and MOVPE",Hiroyasu Mawatari 他, Journal of Lightwave Technology, Vol. 15, No. 3, March 1997,p534-537. As a semiconductor laser element, one having a semiconductor mesa portion on an n-type InP substrate and a semi-insulating buried layer on a side surface of the semiconductor mesa portion is known (for example, see Non-Patent Document 1). . In this semiconductor laser device, the semiconductor mesa portion has an n-type InP buffer layer, an active layer, and a p-type InP cladding layer in order on the surface of the n-type InP substrate. The buried layer is a semi-insulating InP layer doped with Fe.
"Reliability and Degradation Behaviors of Semi-InsuratingFe-Doped InP Buried Heterostructure Lasers Fabricated by RIE and MOVPE", Hiroyasu Mawatari et al., Journal of Lightwave Technology, Vol. 15, No. 3, March 1997, p534-537.

上述した半導体レーザ素子では、ｐ型ＩｎＰクラッド層と埋込層とが接しているので、ｐ型クラッド層のドーパントであるＺｎと埋込層のＦｅとが相互に拡散して、埋込層の抵抗が低下する。また、埋込層内でトラップされている電子とｐ型ＩｎＰクラッド層のホールとが再結合し、電流リークパスが形成される。このような電流リークパスは、活性層への電流注入効率の低下を招く。 In the semiconductor laser device described above, since the p-type InP cladding layer and the buried layer are in contact with each other, Zn which is a dopant of the p-type cladding layer and Fe of the buried layer diffuse to each other, and Resistance decreases. Also, electrons trapped in the buried layer and holes in the p-type InP cladding layer are recombined to form a current leak path. Such a current leak path causes a decrease in efficiency of current injection into the active layer.

本発明は、電流リークパスの形成を防止することによって活性層への電流注入効率を向上させることができる半導体発光素子の製造方法を提供することを目的とする。 It is an object of the present invention to provide a method for manufacturing a semiconductor light emitting device that can improve current injection efficiency into an active layer by preventing formation of a current leak path.

本発明に係る半導体発光素子は、ｐ型ＩｎＰ基板と、当該基板の表面上に順に、ｐ型バッファ層、活性層、及び、ｎ型クラッド層を有する半導体メサ部と、ｎ型ブロック層と、半絶縁性の埋込層と、を備えるものである。ｎ型ブロック層は、ＩｎＰ基板の露出した表面と埋込層との間、及び、ｐ型バッファ層と埋込層との間に位置する。 A semiconductor light emitting device according to the present invention includes a p-type InP substrate, a semiconductor mesa portion having a p-type buffer layer, an active layer, and an n-type cladding layer in order on the surface of the substrate, an n-type block layer, And a semi-insulating buried layer. The n-type block layer is located between the exposed surface of the InP substrate and the buried layer, and between the p-type buffer layer and the buried layer.

この半導体発光素子を好適に製造するための本発明の製造方法は、ａ）ｐ型ＩｎＰ基板の表面上に、ｐ型バッファ層、活性層、及びｎ型クラッド層を含む半導体メサ部を形成する工程と、ｂ）ｎ型半導体層を、ｐ型ＩｎＰ基板の露出した表面及び半導体メサ部の側面に、堆積する工程と、ｃ）活性層の側面を露出させるよう半導体メサ部の側面に堆積したｎ型半導体層を選択的にエッチングする工程と、ｄ）エッチングする工程の後に、ｎ型半導体層上且つ半導体メサ部の側部に半絶縁性の埋込層を形成する工程と、を含んでいる。 In the manufacturing method of the present invention for suitably manufacturing this semiconductor light emitting device, a) a semiconductor mesa portion including a p-type buffer layer, an active layer, and an n-type cladding layer is formed on the surface of a p-type InP substrate. And b) depositing an n-type semiconductor layer on the exposed surface of the p-type InP substrate and the side surface of the semiconductor mesa portion; and c) depositing on the side surface of the semiconductor mesa portion so as to expose the side surface of the active layer. selectively etching the n-type semiconductor layer; and d) forming a semi-insulating buried layer on the n-type semiconductor layer and on the side of the semiconductor mesa portion after the etching step. Yes.

この製造方法によれば、ｐ型ＩｎＰ基板のドーパントと埋込層のドーパントとの相互拡散を防止することができ、リーク電流が低減された半導体発光素子を提供することができる。また、ｎ型半導体層の堆積と選択的エッチングによってｎ型ブロック層を形成するので、好適な形状のブロック層を形成することができる。更に、ｎ型ブロック層とｎ型クラッド層との接触を防止することができる。 According to this manufacturing method, mutual diffusion between the dopant of the p-type InP substrate and the dopant of the buried layer can be prevented, and a semiconductor light emitting device with reduced leakage current can be provided. In addition, since the n-type block layer is formed by deposition and selective etching of the n-type semiconductor layer, a block layer having a suitable shape can be formed. Furthermore, contact between the n-type block layer and the n-type cladding layer can be prevented.

本発明の製造方法では、ｎ型半導体層がｎ型ＩｎＰ層であり、上述の選択的にエッチングする工程において、塩酸と酢酸を含むエッチング液を用いてエッチングが行われることが好適である。このエッチング液は、半導体メサ部の側面に堆積したｎ型ＩｎＰ層の選択的エッチングに適している。 In the manufacturing method of the present invention, it is preferable that the n-type semiconductor layer is an n-type InP layer, and the etching is performed using an etchant containing hydrochloric acid and acetic acid in the selective etching step. This etching solution is suitable for selective etching of the n-type InP layer deposited on the side surface of the semiconductor mesa portion.

本発明の製造方法では、上記堆積する工程において、ｐ型ＩｎＰ基板の露出した表面とｎ型半導体層の表面との間の距離が、ｐ型ＩｎＰ基板の露出した表面と活性層の底面との間の距離に等しくなるように、ｎ型半導体層が成長されることが好適である。ｎ型半導体層の表面と活性層の底面を面一にすることによって、ｎ型半導体層とｎ型クラッド層との接触を防止することが可能になることに加えて、埋込層とｐ型バッファ層との接触面積を最小限に抑えることができる。 In the manufacturing method of the present invention, in the step of depositing, the distance between the exposed surface of the p-type InP substrate and the surface of the n-type semiconductor layer is such that the exposed surface of the p-type InP substrate and the bottom surface of the active layer. The n-type semiconductor layer is preferably grown so as to be equal to the distance between them. By making the surface of the n-type semiconductor layer and the bottom surface of the active layer flush with each other, it becomes possible to prevent contact between the n-type semiconductor layer and the n-type cladding layer, and in addition, the buried layer and the p-type The contact area with the buffer layer can be minimized.

本発明の製造方法は、上記の半導体メサ部を形成する工程と上記の堆積する工程との間に、ｐ型ＩｎＰ基板の（１１１）面を露出させるようウェットエッチングを行う工程を更に含むことが好適である。基板の（１１１）面上では、成長させる半導体層の寸法を良好に制御することが可能である。したがって、（１１１）面上にｎ型半導体層を形成することによって、当該ｎ型半導体層の寸法の制御が容易となり、特に、ｎ型半導体層の厚みの制御が容易となる。 The manufacturing method of the present invention further includes a step of performing wet etching so as to expose a (111) plane of the p-type InP substrate between the step of forming the semiconductor mesa portion and the step of depositing. Is preferred. On the (111) plane of the substrate, the dimensions of the semiconductor layer to be grown can be controlled well. Therefore, by forming the n-type semiconductor layer on the (111) plane, the dimension of the n-type semiconductor layer can be easily controlled, and in particular, the thickness of the n-type semiconductor layer can be easily controlled.

本発明によれば、電流リークパスの形成を防止することによって活性層への電流注入効率を向上させることができる半導体発光素子の製造方法が提供される。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor light-emitting device which can improve the current injection efficiency to an active layer by preventing formation of a current leak path is provided.

以下、図面を参照して本発明の好適な実施の形態について詳細に説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の実施の形態に係る半導体発光素子の製造方法のフローチャートである。図１に示す本製造方法では、まず、工程Ｓ１において、ｐ型ＩｎＰ基板の上に、半導体メサ部が形成される。 FIG. 1 is a flowchart of a method for manufacturing a semiconductor light emitting device according to an embodiment of the present invention. In the present manufacturing method shown in FIG. 1, first, in step S1, a semiconductor mesa portion is formed on a p-type InP substrate.

図２は、半導体メサ部を形成する工程において生成される生産物を示す断面図である。図２の（ａ）に示すように、工程Ｓ１では、ｐ型ＩｎＰ基板１０の表面１０ａ上に、順次、ｐ型半導体層１２ａ、半導体層１４ａ、第１のｎ型半導体層１６ａ、及び、第２のｎ型半導体層１８ａが形成される。一例では、ｐ型半導体層１２ａ、半導体層１４ａ、第１のｎ型半導体層１６ａ、及び、第２のｎ型半導体層１８ａは、有機金属気相成長（ＯＭＶＰＥ：OrganoMetaric Vapor Phase Epitaxy）法によって、成長される。 FIG. 2 is a cross-sectional view showing a product generated in the process of forming the semiconductor mesa portion. As shown in FIG. 2A, in step S1, a p-type semiconductor layer 12a, a semiconductor layer 14a, a first n-type semiconductor layer 16a, and a first n-type semiconductor layer 16a are sequentially formed on the surface 10a of the p-type InP substrate 10. Two n-type semiconductor layers 18a are formed. In one example, the p-type semiconductor layer 12a, the semiconductor layer 14a, the first n-type semiconductor layer 16a, and the second n-type semiconductor layer 18a are formed by an organic metal vapor phase epitaxy (OMVPE) method. Grown up.

ｐ型ＩｎＰ基板１０には、例えばＺｎがドープされている。一例では、ＩｎＰ基板１０の不純物濃度は、約１×１０^１８ｃｍ^−３であり、ＩｎＰ基板１０の厚みは、３５０μｍである。 The p-type InP substrate 10 is doped with Zn, for example. In one example, the impurity concentration of the InP substrate 10 is about 1 × 10 ¹⁸ cm ⁻³ , and the thickness of the InP substrate 10 is 350 μm.

ｐ型半導体層１２ａは、半導体メサ部Ｍにおけるｐ型バッファ層１２となるものである。ｐ型半導体層１２ａは、一例では、ｐ型ＩｎＰ層であり、Ｚｎがドープされる。一例では、ｐ型半導体層１２０は、その不純物濃度が約１×１０^１８ｃｍ^−３であり、その厚みが５５０ｎｍであるように、形成される。 The p-type semiconductor layer 12a becomes the p-type buffer layer 12 in the semiconductor mesa portion M. In one example, the p-type semiconductor layer 12a is a p-type InP layer and is doped with Zn. In one example, the p-type semiconductor layer 120 is formed so that its impurity concentration is about 1 × 10 ¹⁸ cm ⁻³ and its thickness is 550 nm.

半導体層１４ａは、半導体メサ部Ｍにおける活性層１４となるものである。一例では、半導体層１４ａは、例えば、多重量子井戸構造を有するように、交互に積層された複数の井戸層と複数のバリア層を有する。この量子井戸構造を構成する井戸層はＩｎＧａＡｓＰからなり、そのバンドギャップ波長は１．６μｍ、厚みは５nmである。また、バリア層はＩｎＧａＡｓＰからなり、そのバンドギャップ波長は１．２５μｍ、厚みは１０ｎｍである。このとき、半導体層１４ａからの発光波長は、１．５５μｍである。また、半導体層１４ａの厚みは、２２４ｎｍである。 The semiconductor layer 14a becomes the active layer 14 in the semiconductor mesa portion M. In one example, the semiconductor layer 14a has, for example, a plurality of well layers and a plurality of barrier layers stacked alternately so as to have a multiple quantum well structure. The well layer constituting this quantum well structure is made of InGaAsP, and has a band gap wavelength of 1.6 μm and a thickness of 5 nm. The barrier layer is made of InGaAsP, and has a band gap wavelength of 1.25 μm and a thickness of 10 nm. At this time, the emission wavelength from the semiconductor layer 14a is 1.55 μm. The thickness of the semiconductor layer 14a is 224 nm.

第１のｎ型半導体層１６ａは、半導体メサ部Ｍにおけるｎ型クラッド層１６となるものである。第１のｎ型半導体層１６ａは、一例では、ｎ型ＩｎＰ層であり、Ｓｉがドープされる。一例では、第１のｎ型半導体層１６ａは、その不純物濃度が約１×１０^１８ｃｍ^−３であり、その厚みが２０００ｎｍであるように、形成される。 The first n-type semiconductor layer 16a becomes the n-type cladding layer 16 in the semiconductor mesa portion M. In one example, the first n-type semiconductor layer 16a is an n-type InP layer, and is doped with Si. In one example, the first n-type semiconductor layer 16a is formed so that its impurity concentration is about 1 × 10 ¹⁸ cm ⁻³ and its thickness is 2000 nm.

第２のｎ型半導体層１８ａは、半導体メサ部Ｍにおけるキャップ層１８となるものである。第２のｎ型半導体層１８ａは、一例では、ｎ型ＩｎＧａＡｓ層であり、Ｓｉがドープされる。一例では、第２のｎ型半導体層１８ａは、その不純物濃度が約１×１０^１９ｃｍ^−３であり、その厚みが２００ｎｍであるように、形成される。 The second n-type semiconductor layer 18 a becomes the cap layer 18 in the semiconductor mesa portion M. In one example, the second n-type semiconductor layer 18a is an n-type InGaAs layer and is doped with Si. In one example, the second n-type semiconductor layer 18a is formed so that its impurity concentration is about 1 × 10 ¹⁹ cm ⁻³ and its thickness is 200 nm.

次いで、図２の（ｂ）に示すように、工程Ｓ１では、マスク２０が形成される。マスク２０は、第２のｎ型半導体層１８ａ上であって、半導体メサ部Ｍとなる部分の上に形成される。マスク２０は、例えば、ＳｉＯ_２膜を第２のｎ型半導体層１８ａの表面上に約２μｍ堆積し、当該膜をフォトリソグラフィによってパターニングすることにより、形成される。 Next, as shown in FIG. 2B, in step S1, a mask 20 is formed. The mask 20 is formed on the second n-type semiconductor layer 18a and on the portion that becomes the semiconductor mesa portion M. The mask 20 is formed, for example, by depositing about 2 μm of a SiO ₂ film on the surface of the second n-type semiconductor layer 18a and patterning the film by photolithography.

続いて、図２の（ｃ）に示すように、工程Ｓ１では、マスク２０によって覆われていない部分を、上側からエッチングすることによって、半導体メサ部Ｍが形成される。このエッチングには、例えば、ＲＩＥ（Reactive Ion Etching）を用いることができる。一例では、ＲＩＥは、ＣＨ_４とＨ_２の混合ガスを用いて行われ、ＣＨ_４ガス及びＨ_２ガスの流量は共に、２５ｓｃｃｍである。一例では、ＲＩＥエッチングのエッチングレートは１．８μｍ／ｈであり、深さ３．６〜３．７μｍのエッチングが行われる。以上のような半導体メサ部Ｍを形成する工程Ｓ１により、図２の（ｃ）に示す生産物２２が生成される。 Subsequently, as shown in FIG. 2C, in step S <b> 1, the semiconductor mesa portion M is formed by etching the portion not covered with the mask 20 from the upper side. For this etching, for example, RIE (Reactive Ion Etching) can be used. In one example, RIE is performed using a mixed gas of CH ₄ and _{H 2,} the flow rate of CH ₄ gas and _{H 2} gas are both 25 sccm. In one example, the etching rate of RIE etching is 1.8 μm / h, and etching with a depth of 3.6 to 3.7 μm is performed. By the process S1 for forming the semiconductor mesa portion M as described above, a product 22 shown in FIG. 2C is generated.

本製造方法においては、次いで、表面エッチング工程Ｓ２が行われる。図３は、表面エッチング工程において生成される生産物を示す断面図である。この表面エッチング工程Ｓ２では、ＲＩＥのメタンガスに起因する半導体メサ部Ｍの残留カーボンを除去するために、ウェットエッチングが行われる。一例では、工程Ｓ２において、濃硫酸が用いられ、２分間のエッチングが行われる。 In the manufacturing method, a surface etching step S2 is then performed. FIG. 3 is a cross-sectional view showing a product generated in the surface etching process. In this surface etching step S2, wet etching is performed in order to remove residual carbon in the semiconductor mesa portion M caused by RIE methane gas. In one example, in step S2, concentrated sulfuric acid is used and etching is performed for 2 minutes.

その後、表面エッチング工程Ｓ２では、半導体メサ部Ｍの結晶ダメージ層を除去するために、また、ｐ型ＩｎＰ基板１０の（１１１）面を露出させるために、更にウェットエッチングが行われる。一例では、エッチング液として、塩酸１５０ｃｃ、酢酸１５０ｃｃ、過酸化水素水６０ｃｃ、水１５０ｃｃを含む混合液が用いられ、３０秒のエッチングが行われる。 Thereafter, in the surface etching step S2, further wet etching is performed in order to remove the crystal damage layer of the semiconductor mesa portion M and to expose the (111) plane of the p-type InP substrate 10. In one example, a mixed solution containing 150 cc of hydrochloric acid, 150 cc of acetic acid, 60 cc of hydrogen peroxide, and 150 cc of water is used as an etching solution, and etching is performed for 30 seconds.

以上の表面エッチング工程Ｓ２によって、生産物２４が生成され、ｐ型ＩｎＰ基板１０の表面１０ｂが露出されて、（１１１）面が提供される。なお、一例では、表面エッチング工程Ｓ２によってｐ型ＩｎＰ基板１０がその厚さ方向にエッチングされる量は、約１００ｎｍである。 Through the above surface etching step S2, the product 24 is generated, the surface 10b of the p-type InP substrate 10 is exposed, and the (111) plane is provided. In one example, the amount by which the p-type InP substrate 10 is etched in the thickness direction by the surface etching step S2 is about 100 nm.

本製造方法においては、次いで、ｎ型半導体層を堆積する工程Ｓ３が行われる。図４は、ｎ型半導体層を堆積する工程によって生成される生産物を示す断面図である。この工程Ｓ３では、ｎ型ＩｎＰ基板１０の表面１０ｂ上、及び、半導体メサ部Ｍの側面に、ｎ型半導体層２６が堆積されて、生産物２８が生成される。一例では、工程Ｓ３において、ドーパントとしてＳｉを含むＩｎＰ層が、１．２〜１．３μｍの高さで堆積される。ＩｎＰ層における不純物濃度は、例えば、約１×１０^１９ｃｍ^−３である。 Next, in this manufacturing method, step S3 for depositing an n-type semiconductor layer is performed. FIG. 4 is a cross-sectional view showing a product generated by a process of depositing an n-type semiconductor layer. In this step S3, the n-type semiconductor layer 26 is deposited on the surface 10b of the n-type InP substrate 10 and on the side surface of the semiconductor mesa portion M, and a product 28 is generated. In one example, in step S3, an InP layer containing Si as a dopant is deposited at a height of 1.2 to 1.3 μm. The impurity concentration in the InP layer is, for example, about 1 × 10 ¹⁹ cm ⁻³ .

ｎ型半導体層２６は、例えば、有機金属気相成長（ＯＭＰＶＥ）法によって成長することができる。ＯＭＶＰＥ法による成長では、例えば、原料としてトリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）を用い、ドーパントの原料としてモノシラン（SiH4）を用いることができる。一例では、成長温度は６２０℃であり、成長速度は２μｍ／ｈであり、成長時間は３５〜４０分である。 The n-type semiconductor layer 26 can be grown by, for example, a metal organic chemical vapor deposition (OMPVE) method. In the growth by the OMVPE method, for example, trimethylindium (TMIn) and phosphine (PH3) can be used as raw materials, and monosilane (SiH4) can be used as a dopant raw material. In one example, the growth temperature is 620 ° C., the growth rate is 2 μm / h, and the growth time is 35-40 minutes.

ｎ型半導体層２６は、ｐ型ＩｎＰ基板１０の表面１０ｂ上に堆積する第１の部分２６ａと半導体メサ部Ｍの側面に堆積する第２の部分２６ｂを含む。この第１の部分２６ａは、ブロック層となる部分である。第１の部分２６ａの厚み、即ち、ｐ型ＩｎＰ基板１０の表面１０ｂと第１の部分２６ａの表面２６ｃとの間の距離は、活性層１４の底面１４ｂとｐ型ＩｎＰ基板１０の表面１０ｂとの間の距離より小さいことが好ましい。例えば、これら二つの距離の差は、０．２〜０．３μｍ以下であることが好ましい。これは、後続の選択エッチング後に、ｎ型半導体層２６とｎ型クラッド層１６との接触を無くすことにより、電流リークパスを無くすためである。なお、後に埋めこむ半絶縁性の埋込層とｐ型バッファ層１２との接触は、接触面積が小さければ問題にはならない。これは、ｎ型半導体の抵抗よりｐ型半導体の抵抗が小さいからである。 The n-type semiconductor layer 26 includes a first portion 26 a deposited on the surface 10 b of the p-type InP substrate 10 and a second portion 26 b deposited on the side surface of the semiconductor mesa portion M. The first portion 26a is a portion that becomes a block layer. The thickness of the first portion 26 a, that is, the distance between the surface 10 b of the p-type InP substrate 10 and the surface 26 c of the first portion 26 a is determined by the bottom surface 14 b of the active layer 14 and the surface 10 b of the p-type InP substrate 10. Is preferably smaller than the distance between. For example, the difference between these two distances is preferably 0.2 to 0.3 μm or less. This is because the current leak path is eliminated by eliminating the contact between the n-type semiconductor layer 26 and the n-type cladding layer 16 after the subsequent selective etching. Note that the contact between the semi-insulating buried layer embedded later and the p-type buffer layer 12 is not a problem as long as the contact area is small. This is because the resistance of the p-type semiconductor is smaller than that of the n-type semiconductor.

より好ましくは、これら二つの距離は等しく、活性層１４の底面１４ｂと第１の部分２６ａの表面２６ｃとは面一である。ここで、第１の部分２６ａの厚みは、以下のように制御することができる。即ち、ｐ型ＩｎＰ基板１０の表面１０ｂとキャップ層１８の表面（上面）との間の測定距離と、活性層１４の底面１４ｂからキャップ層１８の表面（上面）までの設計距離との差を求める。この差に応じて、ＯＭＰＶＥ法による成長条件、即ち成長時間を調整することによって、第１の部分２６ａの厚みを制御することができる。 More preferably, these two distances are equal, and the bottom surface 14b of the active layer 14 and the surface 26c of the first portion 26a are flush with each other. Here, the thickness of the first portion 26a can be controlled as follows. That is, the difference between the measurement distance between the surface 10b of the p-type InP substrate 10 and the surface (upper surface) of the cap layer 18 and the design distance from the bottom surface 14b of the active layer 14 to the surface (upper surface) of the cap layer 18 is calculated. Ask. According to this difference, the thickness of the first portion 26a can be controlled by adjusting the growth condition by the OMPVE method, that is, the growth time.

本製造方法では、次いで、選択エッチング工程Ｓ４が行われる。図５は、選択エッチング工程によって生成される生産物を示す断面図である。この工程Ｓ４では、図５に示すように、半導体メサ部Ｍの側面に堆積したｎ型半導体層２６の第２の部分２６ｂ（図４参照）が選択的にエッチングされることにより、生産物３０が生成される。 Next, in this manufacturing method, a selective etching step S4 is performed. FIG. 5 is a cross-sectional view showing a product generated by the selective etching process. In this step S4, as shown in FIG. 5, the second portion 26b (see FIG. 4) of the n-type semiconductor layer 26 deposited on the side surface of the semiconductor mesa portion M is selectively etched, thereby producing the product 30. Is generated.

一例では、工程Ｓ４において、塩酸６０ｃｃ、酢酸３００ｃｃ、水６０ｃｃを含むエッチング液を用いて、４５秒のウェットエッチングが行われる。このエッチング液は、ｎ型半導体層２６であるＳｉドープＩｎＰ層の（０１１）面及び（１１１）面をエッチングするが、（１００）面はエッチングしない。したがって、当該エッチング液により、半導体メサ部Ｍの側面に堆積した第２の部分２６ｂを選択的に除去することができる。 For example, in step S4, wet etching is performed for 45 seconds using an etching solution containing 60 cc of hydrochloric acid, 300 cc of acetic acid, and 60 cc of water. This etching solution etches the (011) plane and the (111) plane of the Si-doped InP layer that is the n-type semiconductor layer 26, but does not etch the (100) plane. Therefore, the second portion 26b deposited on the side surface of the semiconductor mesa portion M can be selectively removed by the etching solution.

次いで、本製造方法では、埋込層形成工程Ｓ５が行われる。図６は、埋込層形成工程によって生成される生産物を示す断面図である。図６に示すように、工程Ｓ５では、ｎ型半導体層２６上、及び半導体メサ部Ｍの両側部に、半絶縁性の埋込層３２が形成され、生産物３４が生成される。 Next, in this manufacturing method, a buried layer forming step S5 is performed. FIG. 6 is a cross-sectional view showing a product generated by the buried layer forming step. As shown in FIG. 6, in step S <b> 5, semi-insulating buried layers 32 are formed on the n-type semiconductor layer 26 and on both sides of the semiconductor mesa portion M, and a product 34 is generated.

一例では、埋込層３２は、ＦｅがドープされたＩｎＰ層であり、不純物濃度は、約１．５×１０^１８ｃｍ^−３である。埋込層３２は、例えば、ＯＭＶＰＥ法によって成長される。このＯＭＶＰＥ法では、例えば、原料としてトリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）を用い、ドーパントの原料としてフェロセン（Ｃ１０Ｈ１０Ｆｅ）を用いることができる。一例では、このＯＭＶＰＥ法による成長の成長温度は６２０℃であり、成長速度は２μｍ／ｈである。また、半導体メサ部Ｍの側部を覆うために、埋込層３２の厚みは２．５μｍであり、成長時間は１時間１５分〜１時間２０分程度である。 In one example, the buried layer 32 is an InP layer doped with Fe, and the impurity concentration is about 1.5 × 10 ¹⁸ cm ⁻³ . The buried layer 32 is grown by, for example, the OMVPE method. In this OMVPE method, for example, trimethylindium (TMIn) and phosphine (PH3) can be used as raw materials, and ferrocene (C10H10Fe) can be used as a dopant raw material. In one example, the growth temperature for this OMVPE growth is 620 ° C. and the growth rate is 2 μm / h. In order to cover the side portion of the semiconductor mesa portion M, the thickness of the buried layer 32 is 2.5 μm, and the growth time is about 1 hour 15 minutes to 1 hour 20 minutes.

次いで、本製造方法では、マスク除去工程Ｓ６が行われる。図７は、マスク除去工程によって生成される生産物を示す断面図である。図７に示すように、工程Ｓ６では、マスク２０が除去され、生産物３６が生成される。マスク２０は、一例では、ふっ酸を用いて除去される。 Next, in this manufacturing method, a mask removal step S6 is performed. FIG. 7 is a cross-sectional view showing a product generated by the mask removing process. As shown in FIG. 7, in step S6, the mask 20 is removed and a product 36 is generated. In one example, the mask 20 is removed using hydrofluoric acid.

次いで、本製造方法では、保護膜形成工程Ｓ７が行われる。図８は、保護膜形成工程によって生成される生産物を示す断面図である。図８の（ａ）に示すように、工程Ｓ７では、まず、表面保護膜３８が、キャップ層１８の上部及び埋込層３２の上部に形成される。この表面保護膜３８は、一例では、ＳｉＯ_２膜である。 Next, in this manufacturing method, the protective film forming step S7 is performed. FIG. 8 is a cross-sectional view showing a product generated by the protective film forming step. As shown in FIG. 8A, in step S <b> 7, first, the surface protective film 38 is formed on the cap layer 18 and the buried layer 32. For example, the surface protective film 38 is a SiO ₂ film.

また、工程Ｓ７では、図８の（ｂ）に示すように、半導体メサ部Ｍの上部にある保護膜３８が除去され、開口３８ａが形成され、キャップ層１８の上面が露出されて、生産物４０が生成される。 In step S7, as shown in FIG. 8B, the protective film 38 above the semiconductor mesa portion M is removed, an opening 38a is formed, the upper surface of the cap layer 18 is exposed, and the product 40 is generated.

次いで、本製造方法では、電極形成工程Ｓ８が行われる。図９は、電極形成工程によって生成される生産物（半導体発光素子）を示す断面図である。図９に示すように、工程Ｓ８では、上面電極４２及び下面電極４４が形成される。上面電極４２は、ｎ型電極であり、一例ではＡｕＧｅを含む電極である。上面電極４２は、開口３８ａ（図８を参照）内に形成される。下面電極４４は、ｐ型電極であり、一例では、ＡｕＺｎを含む電極である。下面電極４４は、ｐ型ＩｎＰ基板１０の裏面に形成される。このように、上面電極４２及び下面電極４４が形成されることによって、半導体発光素子４６が生成される。 Subsequently, in this manufacturing method, electrode formation process S8 is performed. FIG. 9 is a cross-sectional view showing a product (semiconductor light emitting device) generated by the electrode forming step. As shown in FIG. 9, in step S8, the upper surface electrode 42 and the lower surface electrode 44 are formed. The upper surface electrode 42 is an n-type electrode, and in one example, is an electrode containing AuGe. The upper surface electrode 42 is formed in the opening 38a (see FIG. 8). The lower surface electrode 44 is a p-type electrode, and in one example, is an electrode containing AuZn. The lower surface electrode 44 is formed on the back surface of the p-type InP substrate 10. Thus, the semiconductor light emitting element 46 is produced | generated by forming the upper surface electrode 42 and the lower surface electrode 44. FIG.

以上説明した製造方法によれば、ｐ型ＩｎＰ基板１０のドーパントと埋込層３２のドーパントとの相互拡散を防止することができ、リーク電流が低減された半導体発光素子を提供することができる。 According to the manufacturing method described above, mutual diffusion between the dopant of the p-type InP substrate 10 and the dopant of the buried layer 32 can be prevented, and a semiconductor light emitting device with reduced leakage current can be provided.

また、ＯＭＶＰＥ法といった成長法によるｎ型半導体層の堆積と選択的エッチングを用いてｎ型ブロック層２６（２６ａ）を形成するので、好適な形状のブロック層を形成することができる。即ち、厚みを好適に制御したブロック層を形成することができる。更に、ｎ型ブロック層２６とｎ型クラッド層１６との接触を防止することが可能であり、電流リークを防止することができる。したがって、電流リークパスの形成を防止することによって、活性層への電流注入効率を向上させることができる Further, since the n-type block layer 26 (26a) is formed by depositing an n-type semiconductor layer by a growth method such as OMVPE method and selective etching, a block layer having a suitable shape can be formed. That is, it is possible to form a block layer whose thickness is suitably controlled. Furthermore, the contact between the n-type block layer 26 and the n-type cladding layer 16 can be prevented, and current leakage can be prevented. Therefore, the current injection efficiency into the active layer can be improved by preventing the formation of a current leak path.

なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、上述した各層の材料及び寸法、並びに、各工程の条件等は単なる一例であり、当業者であれば、適宜変更することが可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made. For example, the materials and dimensions of each layer described above, conditions of each process, and the like are merely examples, and those skilled in the art can appropriately change them.

本発明の実施の形態に係る半導体発光素子の製造方法のフローチャートである。3 is a flowchart of a method for manufacturing a semiconductor light emitting device according to an embodiment of the present invention. 半導体メサ部を形成する工程において生成される生産物を示す断面図である。It is sectional drawing which shows the product produced | generated in the process of forming a semiconductor mesa part. 表面エッチング工程において生成される生産物を示す断面図である。It is sectional drawing which shows the product produced | generated in a surface etching process. ｎ型半導体層を堆積する工程によって生成される生産物を示す断面図である。It is sectional drawing which shows the product produced | generated by the process of depositing an n-type semiconductor layer. 選択エッチング工程によって生成される生産物を示す断面図である。It is sectional drawing which shows the product produced | generated by a selective etching process. 埋込層形成工程によって生成される生産物を示す断面図である。It is sectional drawing which shows the product produced | generated by a buried layer formation process. マスク除去工程によって生成される生産物を示す断面図である。It is sectional drawing which shows the product produced | generated by a mask removal process. 保護膜形成工程によって生成される生産物を示す断面図である。It is sectional drawing which shows the product produced | generated by a protective film formation process. 電極形成工程によって生成される生産物（半導体発光素子）を示す断面図である。It is sectional drawing which shows the product (semiconductor light emitting element) produced | generated by an electrode formation process.

符号の説明Explanation of symbols

１０…ｐ型ＩｎＰ基板、１０ａ，１０ｂ…ｐ型ＩｎＰ基板の表面、１２…ｐ型バッファ層、１４…活性層、１６…ｎ型クラッド層、１８…キャップ層、Ｍ…半導体メサ部、１８…キャップ層、２０…マスク、２６…ｎ型半導体層（ブロック層）、３２…半絶縁性の埋込層、３８…表面保護膜、４２…上面電極、４４…下面電極。 DESCRIPTION OF SYMBOLS 10 ... p-type InP substrate, 10a, 10b ... surface of p-type InP substrate, 12 ... p-type buffer layer, 14 ... active layer, 16 ... n-type cladding layer, 18 ... cap layer, M ... semiconductor mesa part, 18 ... Cap layer, 20 ... mask, 26 ... n-type semiconductor layer (block layer), 32 ... semi-insulating buried layer, 38 ... surface protective film, 42 ... upper surface electrode, 44 ... lower surface electrode.

Claims

ｐ型ＩｎＰ基板の表面上に、ｐ型バッファ層、活性層、及びｎ型クラッド層を含む半導体メサ部を形成する工程と、
ｎ型半導体層を、前記ｐ型ＩｎＰ基板の露出した表面及び前記半導体メサ部の側面に、堆積する工程と、
前記活性層の側面を露出させるよう前記半導体メサ部の側面に堆積した前記ｎ型半導体層を選択的にエッチングする工程と、
前記エッチングする工程の後に、前記ｎ型半導体層上且つ前記半導体メサ部の側部に半絶縁性の埋込層を形成する工程と、を含み、
前記ｎ型半導体層はｎ型ＩｎＰ層であり、
前記選択的にエッチングする工程では、塩酸と酢酸を含むエッチング液を用いてウェットエッチングが行われ、
前記ｐ型バッファ層は、Ｚｎがドープされており、
前記半絶縁性の埋込層は、ＦｅがドープされたＩｎＰ層であり、
前記半導体メサ部を形成する工程において形成される前記半導体メサ部の側面は（０１１）面を有し、
前記ｎ型半導体層を堆積する工程では、前記ｐ型ＩｎＰ基板の前記露出した表面と前記ｎ型半導体層の表面との間の第１の距離が、前記ｐ型ＩｎＰ基板の前記露出した表面と前記活性層の底面との間の第２の距離より小さく、前記第１の距離と前記第２の距離との差が０．３μｍ以下となるように、前記ｎ型半導体層の厚みを制御することにより行われる、
半導体発光素子の製造方法。 forming a semiconductor mesa portion including a p-type buffer layer, an active layer, and an n-type cladding layer on the surface of the p-type InP substrate;
depositing an n-type semiconductor layer on the exposed surface of the p-type InP substrate and the side surface of the semiconductor mesa portion;
Selectively etching the n-type semiconductor layer deposited on the side surface of the semiconductor mesa portion to expose the side surface of the active layer;
After the etching step, forming a semi-insulating buried layer on the n-type semiconductor layer and on the side of the semiconductor mesa portion, and
The n-type semiconductor layer is an n-type InP layer;
In the selective etching step, wet etching is performed using an etching solution containing hydrochloric acid and acetic acid,
The p-type buffer layer is doped with Zn,
The semi-insulating buried layer is an InP layer doped with Fe,
The side surface of the semiconductor mesa portion formed in the step of forming the semiconductor mesa portion has a (011) plane,
In the step of depositing the n-type semiconductor layer, a first distance between the exposed surface of the p-type InP substrate and the surface of the n-type semiconductor layer is set to be equal to the exposed surface of the p-type InP substrate. The thickness of the n-type semiconductor layer is controlled to be smaller than a second distance between the bottom surface of the active layer and a difference between the first distance and the second distance is 0.3 μm or less. Done by
A method for manufacturing a semiconductor light emitting device.

前記半導体メサ部を形成する工程と前記堆積する工程との間に、前記ｐ型ＩｎＰ基板の表面と前記半導体メサ部の側面とが交差する領域に、前記ｐ型ＩｎＰ基板の（１１１）面を露出させるようウェットエッチングを行う工程を更に含む、請求項１に記載の製造方法。 The (111) plane of the p-type InP substrate is formed in a region where the surface of the p-type InP substrate and the side surface of the semiconductor mesa portion intersect between the step of forming the semiconductor mesa portion and the step of depositing. The manufacturing method of Claim 1 which further includes the process of performing wet etching so that it may expose.

前記半導体メサ部を形成する工程では、前記ｐ型バッファ層、前記活性層、及び前記ｎ型クラッド層を含む半導体積層を形成した後に、当該半導体積層の上面上にマスクを形成し、ＲＩＥエッチングにより当該半導体積層をエッチングすることにより、前記半導体メサ部が形成される、
請求項１又は２に記載の製造方法。 In the step of forming the semiconductor mesa portion, after forming the semiconductor stack including the p-type buffer layer, the active layer, and the n-type cladding layer, a mask is formed on the upper surface of the semiconductor stack, and RIE etching is performed. The semiconductor mesa portion is formed by etching the semiconductor stack.
The manufacturing method of Claim 1 or 2 .