JP5257296B2 - Optical semiconductor device and method for manufacturing optical semiconductor device - Google Patents
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Description
本発明は、光半導体装置及び光半導体装置の製造方法に関する。 The present invention relates to an optical semiconductor device and a method for manufacturing the optical semiconductor device.
光通信波長帯において用いられる半導体レーザとして、活性層をＡｌＧａＩｎＡｓにより形成した半導体レーザがある。この活性層をＡｌＧａＩｎＡｓにより形成した半導体レーザは、高温でも動作可能であり、低消費電力の観点からも光通信用光源として重要である。 As a semiconductor laser used in the optical communication wavelength band, there is a semiconductor laser in which an active layer is formed of AlGaInAs. A semiconductor laser in which this active layer is formed of AlGaInAs can operate at a high temperature and is important as a light source for optical communication from the viewpoint of low power consumption.
一方、光通信用光源を小型化するためには、半導体レーザと光変調器等の光半導体素子が、同一基板上に集積化されることが好ましい。このためには、各々の光半導体素子に対応した半導体積層構造が同一半導体基板上に形成されなければならず、バットジョイント（突合せ接合）成長が広く用いられている。 On the other hand, in order to reduce the size of a light source for optical communication, it is preferable that an optical semiconductor element such as a semiconductor laser and an optical modulator be integrated on the same substrate. For this purpose, a semiconductor laminated structure corresponding to each optical semiconductor element must be formed on the same semiconductor substrate, and butt joint (butt joint) growth is widely used.
また、半導体レーザの低消費電力化のためには、キャリアを効率よく活性層に注入することが必要であるため、ＩｎＰ系光素子の場合では、通常、活性層を含むストライプメサをＩｎＰにより埋め込んだ電流狭窄構造が採用されている。このような埋め込み構造には、ストライプメサをｐ型及びｎ型ＩｎＰにより埋め込むｐｎ埋め込み構造と、Ｆｅ（鉄）ドープＩｎＰ等のような半絶縁性の半導体で埋め込むＳＩ（Semi-Insulating）埋め込みがある。 In addition, since it is necessary to efficiently inject carriers into the active layer in order to reduce the power consumption of the semiconductor laser, in the case of an InP-based optical element, a stripe mesa including the active layer is usually embedded with InP. The current confinement structure is adopted. Such a buried structure includes a pn buried structure in which a stripe mesa is buried with p-type and n-type InP, and an SI (Semi-Insulating) buried with a semi-insulating semiconductor such as Fe (iron) -doped InP. .
しかしながら、ＡｌＧａＩｎＡｓ系の活性層において、埋め込み構造を適用した場合、ＡｌＧａＩｎＡｓ層の組成波長が１．０５μｍより短波長の場合では、伝導体のエネルギー準位が、ＩｎＰにおける伝導体のエネルギー準位よりも高くなってしまう。これにより、活性層内において電子がホールと再結合する前に、活性層の横方向より流出してしまう。このため、特に高温領域における電子の注入効率の低下が大きくなり、例えば、レーザ素子の閾値電流値、光出射効率等が低下するといった問題点を有していた。 However, when an embedded structure is applied to the AlGaInAs-based active layer, when the composition wavelength of the AlGaInAs layer is shorter than 1.05 μm, the energy level of the conductor is higher than the energy level of the conductor in InP. It will be high. This causes electrons to flow out from the lateral direction of the active layer before recombining with holes in the active layer. For this reason, the decrease in the electron injection efficiency particularly in a high temperature region becomes large, and there is a problem that, for example, the threshold current value, the light emission efficiency, etc. of the laser element decrease.
この問題点を解消するために、ＡｌＧａＩｎＡｓ系の活性層のストライプメサの側面に活性層を形成する材料におけるバンドギャップよりも大きなバンドギャップを有するサイドバリア層を形成する構造が開示されている、具体的には、サイドバリア層として、ｐ−ＡｌＧａＩｎＡｓ系サイドバリア層、または、ｐ−ＩｎＡｌＡｓ系サイドバリア層を形成し、ストライプメサにおける横方向への電子の流れを防ぐ構造が開示されている。（例えば、特許文献１） In order to solve this problem, a structure is disclosed in which a side barrier layer having a band gap larger than the band gap in the material forming the active layer is formed on the side surface of the stripe mesa of the AlGaInAs-based active layer. Specifically, a structure is disclosed in which a p-AlGaInAs-based side barrier layer or a p-InAlAs-based side barrier layer is formed as a side barrier layer to prevent a lateral flow of electrons in the stripe mesa. (For example, Patent Document 1)
しかしながら、ストライプメサの側面における膜成長は、基板面における膜成長とは異なり、所望の特性の膜をストライプメサの側面に形成することは困難である。従って、半導体レーザとしての特性を劣化させることなく、ストライプメサにおける横方向への電子の流れを防ぐことは困難であった。 However, film growth on the side surface of the stripe mesa is different from film growth on the substrate surface, and it is difficult to form a film having desired characteristics on the side surface of the stripe mesa. Therefore, it has been difficult to prevent the flow of electrons in the lateral direction in the stripe mesa without deteriorating the characteristics as a semiconductor laser.
このため、半導体レーザとしての特性を劣化させることなく、ストライプメサにおける横方向への電子の流れを防ぐ膜が形成された半導体レーザ及び半導体レーザの製造方法、即ち、光半導体装置及び光半導体装置の製造方法が望まれている。 Therefore, a semiconductor laser having a film that prevents the flow of electrons in the stripe mesa in the lateral direction without deteriorating characteristics as a semiconductor laser and a method for manufacturing the semiconductor laser, that is, an optical semiconductor device and an optical semiconductor device A manufacturing method is desired.
本実施の形態の一観点によれば、（００１）面を主面とするＩｎＰ基板と、前記ＩｎＰ基板の主面上に形成され、第１導電型の下部ＩｎＰクラッド層と、前記下部ＩｎＰクラッド層上に形成された前記ＩｎＰクラッド層の幅よりも狭い幅を有するＡｌＧａＩｎＡｓを含む活性層と、前記活性層上に形成された前記下部ＩｎＰクラッド層と同幅の第２導電型の上部クラッド層とを有するストライプメサ構造と、前記ストライプメサ構造における前記活性層の側面に形成されるサイドバリア層と、を有し、前記ストライプメサ構造は［１１０］方向に延伸し、前記サイドバリア層は、Ａｌ組成が０．３２以上のＡｌＧａＩｎＡｓ、または、Ａｌ組成が０．４５〜０．５１のＩｎＡｌＡｓにより形成されたものである。 According to one aspect of the present embodiment, an InP substrate having a (001) plane as a main surface, a first conductivity type lower InP clad layer formed on the main surface of the InP substrate, and the lower InP clad An active layer containing AlGaInAs having a narrower width than the InP cladding layer formed on the layer, and an upper cladding layer of the second conductivity type having the same width as the lower InP cladding layer formed on the active layer And a side barrier layer formed on a side surface of the active layer in the stripe mesa structure, the stripe mesa structure extending in the [110] direction, and the side barrier layer is It is made of AlGaInAs having an Al composition of 0.32 or more, or InAlAs having an Al composition of 0.45 to 0.51.
また、本実施の形態の他の観点によれば、（００１）面を主面とするＩｎＰ基板上に、第１導電型の下部ＩｎＰクラッド層、ＡｌＧａＩｎＡｓを含む活性層、第２導電型の上部クラッド層を積層形成する積層工程と、前記下部ＩｎＰクラッド層及び前記活性層に、［１１０］方向に延伸するストライプメサを形成するメサ形成工程と、前記ストライプメサの形成された前記活性層の側面をウエットエッチングによりエッチングするウエットエッチング工程と、前記下部ＩｎＰクラッド層上より、前記ウエットエッチングによりエッチングされた前記活性層の側面が覆われるまでサイドバリア層を形成するサイドバリア形成工程と、を有し、前記サイドバリア層は、Ａｌ組成が０．３２以上のＡｌＧａＩｎＡｓ、または、Ａｌ組成が０．４５〜０．５１のＩｎＡｌＡｓにより形成されたものである。 Further, according to another aspect of the present embodiment, a first conductivity type lower InP cladding layer, an active layer containing AlGaInAs, and a second conductivity type upper part on an InP substrate having a (001) plane as a main surface. A laminating step of laminating and forming a cladding layer; a mesa forming step of forming a stripe mesa extending in the [110] direction on the lower InP cladding layer and the active layer; and a side surface of the active layer on which the stripe mesa is formed A wet etching step of etching the active layer by wet etching, and a side barrier forming step of forming a side barrier layer from above the lower InP cladding layer until the side surface of the active layer etched by the wet etching is covered. The side barrier layer has an Al composition of AlGaInAs with an Al composition of 0.32 or higher, Those formed by InAlAs of .51.
開示の光半導体装置及び光半導体装置の製造方法によれば、ＡｌＧａＩｎＡｓを活性層として用いた半導体レーザにおいて、高効率に活性層内で電子とホールを再結合することができる。よって、閾値電流値を低減させることができ、また、光出射効率を高めることができる。 According to the disclosed optical semiconductor device and optical semiconductor device manufacturing method, in a semiconductor laser using AlGaInAs as an active layer, electrons and holes can be recombined in the active layer with high efficiency. Therefore, the threshold current value can be reduced and the light emission efficiency can be increased.
実施するための形態について、以下に説明する。 The form for implementing is demonstrated below.
〔第１の実施の形態〕
（半導体レーザ）
図１及び図２に基づき本実施の形態における光半導体装置である半導体レーザの構造について説明する。尚、図２は、図１における破線２Ａ−２Ｂにおいて切断した断面図である。
[First Embodiment]
(Semiconductor laser)
The structure of a semiconductor laser that is an optical semiconductor device in the present embodiment will be described with reference to FIGS. 2 is a cross-sectional view taken along the broken line 2A-2B in FIG.
本実施の形態における半導体レーザは、表面が（００１）面となるｎ−ＩｎＰ基板１１上に、ｎ−ＩｎＰバッファ層１２、ｉ−ＡｌＧａＩｎＡｓ活性層１３、ｐ−ＩｎＰクラッド層１４が積層されたストライプメサが形成されている。ストライプメサの側面は、ｐ−ＩｎＰ埋め込み層１６が形成されており、更に、ｎ−ＩｎＰブロック層１７が形成され、ｎ−ＩｎＰブロック層１７及びｐ−ＩｎＰクラッド層１４の上には、ｐ−ＩｎＰクラッド層１８が形成されている。また、ｐ−ＩｎＰクラッド層１８上には、ｐ−ＩｎＧａＡｓコンタクト層１９が形成されている。尚、ｉ−ＡｌＧａＩｎＡｓ活性層１３のストライプメサの側面側には、両側にｐ−ＩｎＡｌＡｓサイドバリア層１５が形成されている。また、ｎ−ＩｎＰバッファ層１２は下部ＩｎＰクラッド層となるものであり、ｐ−ＩｎＰクラッド層１４は上部ＩｎＰクラッド層となるものである。一方、ｎ−ＩｎＰ基板１１の裏面、即ち、ストライプメサの形成されていない面には、ｎ側電極２１が形成され、ｐ−ＩｎＧａＡｓコンタクト層１９上にはｐ側電極２２が形成されている。また、光出射方向の一方の端面には低反射膜４１が形成され、他方の端面には高反射膜４２が形成されている。 The semiconductor laser in the present embodiment is a stripe in which an n-InP buffer layer 12, an i-AlGaInAs active layer 13, and a p-InP cladding layer 14 are stacked on an n-InP substrate 11 whose surface is a (001) plane. Mesa is formed. A p-InP buried layer 16 is formed on the side surface of the stripe mesa, and an n-InP block layer 17 is further formed. On the n-InP block layer 17 and the p-InP clad layer 14, a p- An InP clad layer 18 is formed. A p-InGaAs contact layer 19 is formed on the p-InP cladding layer 18. A p-InAlAs side barrier layer 15 is formed on both sides of the side surface of the stripe mesa of the i-AlGaInAs active layer 13. The n-InP buffer layer 12 is a lower InP cladding layer, and the p-InP cladding layer 14 is an upper InP cladding layer. On the other hand, the n-side electrode 21 is formed on the back surface of the n-InP substrate 11, that is, the surface where the stripe mesa is not formed, and the p-side electrode 22 is formed on the p-InGaAs contact layer 19. Further, a low reflection film 41 is formed on one end face in the light emitting direction, and a high reflection film 42 is formed on the other end face.
本実施の形態における半導体レーザでは、ｉ−ＡｌＧａＩｎＡｓ活性層１３はｎ−ＩｎＰ基板１１に対し垂直方向において、ｎ−ＩｎＰバッファ層１２とｐ−ＩｎＰクラッド層１４とに挟まれている。また、ｎ−ＩｎＰ基板１１に対し平行方向となるストライプメサの側面には、ｐ−ＩｎＡｌＡｓサイドバリア層１５が形成されている。ｎ−ＩｎＰバッファ層１２とｐ−ＩｎＰクラッド層１４及びｐ−ＩｎＡｌＡｓサイドバリア層１５は、ｉ−ＡｌＧａＩｎＡｓ活性層１３を形成する材料よりも屈折率が低く、また、広いバンドギャップを有している。従って、ｉ−ＡｌＧａＩｎＡｓ活性層１３内に光と電子を閉じ込めることができる。これにより、閾値電流値を低減させることができ、また、光出射効率を高めることができる。 In the semiconductor laser according to the present embodiment, the i-AlGaInAs active layer 13 is sandwiched between the n-InP buffer layer 12 and the p-InP cladding layer 14 in the direction perpendicular to the n-InP substrate 11. A p-InAlAs side barrier layer 15 is formed on the side surface of the stripe mesa that is parallel to the n-InP substrate 11. The n-InP buffer layer 12, the p-InP cladding layer 14, and the p-InAlAs side barrier layer 15 have a refractive index lower than that of the material forming the i-AlGaInAs active layer 13, and have a wide band gap. . Therefore, light and electrons can be confined in the i-AlGaInAs active layer 13. Thereby, the threshold current value can be reduced and the light emission efficiency can be increased.
（半導体レーザの製造方法）
次に、本実施の形態における光半導体装置である半導体レーザの製造方法について説明する。
(Semiconductor laser manufacturing method)
Next, a method for manufacturing a semiconductor laser which is an optical semiconductor device in the present embodiment will be described.
最初に、図３に示すように、活性層を含む半導体層を積層形成する。 First, as shown in FIG. 3, a semiconductor layer including an active layer is stacked.
具体的には、ｎ−ＩｎＰ基板１１を６３０℃に加熱した後、ｎ−ＩｎＰ基板１１における（００１）面上に、Ｓｉがドープされたｎ−ＩｎＰバッファ層１２を約３００ｎｍ形成する。形成されるｎ−ＩｎＰバッファ層１２におけるＳｉのキャリア濃度は、５．０×１０１７ｃｍ−３である。次に、厚さが５０ｎｍであって組成波長が１．０μｍのノンドープのＡｌＧａＩｎＡｓからなる下部ＳＣＨ（Separate Confinement Heterostructure）層３１を形成する。次に、厚さが１０ｎｍであって組成波長が１．０μｍのノンドープのＡｌＧａＩｎＡｓバリア層と、厚さが５ｎｍであって組成波長が１．４μｍのノンドープのＡｌＧａＩｎＡｓ井戸層とを交互に１０周期積層して多重量子井戸層３２を形成する。次に、厚さが５０ｎｍであって組成波長が１．０μｍのノンドープのＡｌＧａＩｎＡｓからなる上部ＳＣＨ層３３を形成する。次に、Ｚｎがドープされたｐ−ＩｎＰクラッド層１４を約２００ｎｍ形成する。形成されるｐ−ＩｎＰクラッド層１４におけるＺｎのキャリア濃度は、５．０×１０１７ｃｍ−３である。尚、下部ＳＣＨ層３１、多重量子井戸層３２及び上部ＳＣＨ層３３を積層したものが、ｉ−ＡｌＧａＩｎＡｓ活性層１３となる。 Specifically, after heating the n-InP substrate 11 to 630 ° C., an n-InP buffer layer 12 doped with Si is formed on the (001) plane of the n-InP substrate 11 to about 300 nm. The Si carrier concentration in the formed n-InP buffer layer 12 is 5.0 × 10 17 cm −3 . Next, a lower SCH (Separate Confinement Heterostructure) layer 31 made of non-doped AlGaInAs having a thickness of 50 nm and a composition wavelength of 1.0 μm is formed. Next, 10 cycles of non-doped AlGaInAs barrier layers having a thickness of 10 nm and a composition wavelength of 1.0 μm and non-doped AlGaInAs well layers having a thickness of 5 nm and a composition wavelength of 1.4 μm are alternately laminated in 10 cycles. Thus, the multiple quantum well layer 32 is formed. Next, an upper SCH layer 33 made of non-doped AlGaInAs having a thickness of 50 nm and a composition wavelength of 1.0 μm is formed. Next, a p-InP cladding layer 14 doped with Zn is formed to a thickness of about 200 nm. The Zn carrier concentration in the formed p-InP clad layer 14 is 5.0 × 10 17 cm −3 . The i-AlGaInAs active layer 13 is formed by laminating the lower SCH layer 31, the multiple quantum well layer 32, and the upper SCH layer 33.
また、ｎ−ＩｎＰバッファ層１２、下部ＳＣＨ層３１、多重量子井戸層３２、上部ＳＣＨ層３３及びｐ−ＩｎＰクラッド層１４は、有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により形成する。具体的には、チャンバー内の圧力を５０Ｔｏｒｒに設定してＭＯＶＰＥ法によるエピタキシャル成長により形成する。ＭＯＶＰＥ法において、III族有機金属原料としては、トリメチルインジウム（ＴＭＩｎ：Trimethyl Indium）、トリエチルガリウム（ＴＥＧａ：Triethyl gallium）及びトリメチルアルミニウム（ＴＭＡｌ：Trimethyl Aluminum）を用いる。また、Ｖ族ガス原料としては、アルシン（ＡｓＨ３）及びフォスフィン（ＰＨ３）を用い、ｎ型のドーピング原料としてモノシラン（ＳｉＨ４）、ｐ型のドーピング原料としてジエチルジンク（ＤＥＺｎ：Dimethyl Zinc）を用い、キャリアガスとして水素（Ｈ２）を用いる。 The n-InP buffer layer 12, the lower SCH layer 31, the multiple quantum well layer 32, the upper SCH layer 33, and the p-InP cladding layer 14 are formed by metal organic vapor phase epitaxy (MOVPE). To do. Specifically, it is formed by epitaxial growth by MOVPE method with the pressure in the chamber set to 50 Torr. In the MOVPE method, trimethylindium (TMIn), triethylgallium (TEGa) and trimethylaluminum (TMAl) are used as Group III organometallic raw materials. Further, arsine (AsH 3 ) and phosphine (PH 3 ) are used as the group V gas source, monosilane (SiH 4 ) as the n-type doping source, and diethyl zinc (DEZn: Dimethyl Zinc) as the p-type doping source. And hydrogen (H 2 ) is used as a carrier gas.
次に、図４に示すように、ＳｉＯ２マスク３４を形成する。具体的には、ｐ−ＩｎＰクラッド層１４上に、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法によりＳｉＯ２膜を形成した後、ＳｉＯ２膜上にフォトレジストを塗布し、プリベーク、露光装置による露光、現像を行うことにより、レジストパターンを形成する。この後、形成されたレジストパターンをマスクとして、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、レジストパターンの形成されていない領域のＳｉＯ２膜を除去することにより、ＳｉＯ２マスク３４形成する。尚、形成されるＳｉＯ２マスク３４は、幅が２．７μｍ、長さが３００μｍであり、長手方向が、ｎ−ＩｎＰ基板１１における［１１０］方向と平行となるように形成される。 Next, as shown in FIG. 4, a SiO 2 mask 34 is formed. Specifically, on the p-InP cladding layer 14, a chemical vapor deposition: after forming the SiO 2 film by (CVD Chemical Vapor Deposition) method, a photoresist is coated on the SiO 2 film, prebaking, exposure apparatus A resist pattern is formed by performing exposure and development by. Thereafter, using the formed resist pattern as a mask, the SiO 2 film 34 in the region where the resist pattern is not formed is removed by reactive ion etching (RIE) to form the SiO 2 mask 34. The formed SiO 2 mask 34 has a width of 2.7 μm and a length of 300 μm, and is formed so that its longitudinal direction is parallel to the [110] direction of the n-InP substrate 11.
次に、図５に示すように、ＳｉＯ２マスク３４をマスクとしてドライエッチングを行う。具体的には、ＳｉＯ２マスク３４をマスクとして、ＲＩＥ等によるドライエッチングを行うことにより、ｐ−ＩｎＰクラッド層１４及びｉ−ＡｌＧａＩｎＡｓ活性層１３の一部を除去する。この際、ドライエッチングにより、ＳｉＯ２マスク３４の一部も除去されてしまうため、幅は２．５μｍとなる。 Next, as shown in FIG. 5, dry etching is performed using the SiO 2 mask 34 as a mask. Specifically, the p-InP cladding layer 14 and the i-AlGaInAs active layer 13 are partially removed by dry etching such as RIE using the SiO 2 mask 34 as a mask. At this time, since part of the SiO 2 mask 34 is also removed by dry etching, the width becomes 2.5 μm.
次に、図６に示すように、ウエットエッチングを行う。具体的には、Ｈ２ＳＯ４（硫酸）、Ｈ２Ｏ２（過酸化水素水）、Ｈ２Ｏ（水）の混合液からなるエッチング液によりウエットエッチングを行う。これにより、ＳｉＯ２マスク３４の形成されている領域のｉ−ＡｌＧａＩｎＡｓ活性層１３が横方向からサイドエッチングされ、ｐ−ＩｎＰクラッド層１４の端部よりも約０．５μｍ奥まで除去される。このため、ｉ−ＡｌＧａＩｎＡｓ活性層１３は、［-１１０］方向と平行な方向における幅は、約１．５μｍとなる。また、ＳｉＯ２マスク３４の形成されていない領域では、ｎ−ＩｎＰバッファ層１２上に残存していたｉ−ＡｌＧａＩｎＡｓ活性層１３が除去される。 Next, as shown in FIG. 6, wet etching is performed. Specifically, wet etching is performed using an etchant composed of a mixed solution of H 2 SO 4 (sulfuric acid), H 2 O 2 (hydrogen peroxide solution), and H 2 O (water). As a result, the i-AlGaInAs active layer 13 in the region where the SiO 2 mask 34 is formed is side-etched from the lateral direction, and is removed to a depth of about 0.5 μm from the end of the p-InP cladding layer 14. For this reason, the width of the i-AlGaInAs active layer 13 in the direction parallel to the [−110] direction is about 1.5 μm. In the region where the SiO 2 mask 34 is not formed, the i-AlGaInAs active layer 13 remaining on the n-InP buffer layer 12 is removed.
次に、図７に示すように、ｐ−ＩｎＡｌＡｓ層１５ａ及びｐ−ＩｎＰ層３５を形成する。具体的には、ｎ−ＩｎＰ基板１１を約６３０℃まで加熱し、その後、ＭＯＶＰＥ法によりＡｓＨ３、ＴＭＡｌ、ＴＭＩｎ、ＤＥＺｎを原料として、ｎ−ＩｎＰバッファ層１２に格子整合するｐ−ＩｎＡｌＡｓ層１５ａを約２６０ｎｍ形成する。更に、ＭＯＶＰＥ法によりＰＨ３、ＴＭＩｎ、ＤＥＺｎを原料として、ｐ−ＩｎＰ層３５を２００ｎｍ形成する。尚、ｐ−ＩｎＡｌＡｓ層１５ａは、ｉ−ＡｌＧａＩｎＡｓ活性層１３に注入された電子等を閉じ込める必要があることから、所望のバンドギャップ及びバンド構造であることが必要となる。また、ｐ−ＩｎＡｌＡｓ層１５ａは、活性層側面の酸化の影響を受けているため、［-１１０］方向には殆ど成長が進まず、ｎ−ＩｎＰバッファ層１２上においてエピタキシャル成長することにより成膜される。従って、ｎ−ＩｎＰ基板１１の面方向となる（００１）面上において結晶成長するものであり、均一な組成の膜が成膜される。その結果、本実施の形態では、ｐ−ＩｎＡｌＡｓ層１５ａにおけるＡｌの組成が略０．４８となるように形成する。 Next, as shown in FIG. 7, a p-InAlAs layer 15a and a p-InP layer 35 are formed. Specifically, the n-InP substrate 11 is heated to about 630 ° C., and then the p-InAlAs layer 15a lattice-matched to the n-InP buffer layer 12 using AsH 3 , TMAl, TMIn, DEZn as raw materials by the MOVPE method. About 260 nm. Further, the p-InP layer 35 is formed with a thickness of 200 nm using PH 3 , TMIn, DEZn as raw materials by the MOVPE method. The p-InAlAs layer 15a needs to confine electrons and the like injected into the i-AlGaInAs active layer 13, and therefore has a desired band gap and band structure. Further, since the p-InAlAs layer 15a is affected by the oxidation of the side surface of the active layer, it hardly grows in the [−110] direction, and is formed by epitaxial growth on the n-InP buffer layer 12. The Therefore, the crystal grows on the (001) plane which is the plane direction of the n-InP substrate 11, and a film having a uniform composition is formed. As a result, in the present embodiment, the p-InAlAs layer 15a is formed so that the Al composition is approximately 0.48.
このことは、図８に示すマーキング成長の状態からも確認される。図８は、ＩｎＰ基板５１に、Ａｌを含むメサ構造の活性層５４を形成し、その後、ＩｎＰ基板５１よりマーキング層５５をマーキング成長させたものである。マーキング層５５においては、活性層５４における側壁の影響を受けることなくＩｎＰ基板５１に沿って膜成長していることが確認される。尚、光半導体装置の特性に影響しないｐ−ＩｎＡｌＡｓ層１５ａの厚さの可能な範囲を考えると、Ａｌの組成が０．４５〜０．５１の範囲にあることが望ましい。 This is also confirmed from the marking growth state shown in FIG. In FIG. 8, an active layer 54 having a mesa structure containing Al is formed on an InP substrate 51, and then a marking layer 55 is markedly grown from the InP substrate 51. In the marking layer 55, it is confirmed that the film has grown along the InP substrate 51 without being affected by the side wall in the active layer 54. Considering the possible range of the thickness of the p-InAlAs layer 15a that does not affect the characteristics of the optical semiconductor device, it is desirable that the Al composition be in the range of 0.45 to 0.51.
次に、図９に示すように、ＳｉＯ２マスク３４をマスクとしてドライエッチングを行う。具体的には、ＳｉＯ２マスク３４をマスクとして、ＲＩＥ等によるドライエッチングを行うことにより、ｐ−ＩｎＰ層３５、ｐ−ＩｎＰクラッド層１４の一部、ｐ−ＩｎＡｌＡｓ層１５ａの一部、ｎ−ＩｎＰバッファ層１２の一部を除去する。これによりｎ−ＩｎＰ基板１１の表面を露出させる。また、ｐ−ＩｎＡｌＡｓ層１５ａの一部が除去されることにより、ｉ−ＡｌＧａＩｎＡｓ活性層１３の側面には、残存するｐ−ＩｎＡｌＡｓにより、ｐ−ＩｎＡｌＡｓサイドバリア層１５が形成される。この際、ドライエッチングにより、ＳｉＯ２マスク３４の一部も除去されてしまうため、ＳｉＯ２マスク３４の幅は２．１μｍとなる。従って、［-１１０］方向と平行な方向のｉ−ＡｌＧａＩｎＡｓ活性層１３の幅は、約１．５μｍとなるため、ｉ−ＡｌＧａＩｎＡｓ活性層１３の両側側面には、［-１１０］方向に平行な方向において幅が０．３μｍのｐ−ＩｎＡｌＡｓサイドバリア層１５が形成される。 Next, as shown in FIG. 9, dry etching is performed using the SiO 2 mask 34 as a mask. Specifically, dry etching such as RIE is performed using the SiO 2 mask 34 as a mask, so that the p-InP layer 35, a part of the p-InP clad layer 14, a part of the p-InAlAs layer 15a, an n− A part of the InP buffer layer 12 is removed. As a result, the surface of the n-InP substrate 11 is exposed. Further, by removing a part of the p-InAlAs layer 15a, the p-InAlAs side barrier layer 15 is formed on the side surface of the i-AlGaInAs active layer 13 by the remaining p-InAlAs. At this time, since part of the SiO 2 mask 34 is also removed by dry etching, the width of the SiO 2 mask 34 is 2.1 μm. Therefore, since the width of the i-AlGaInAs active layer 13 in the direction parallel to the [−110] direction is about 1.5 μm, both side surfaces of the i-AlGaInAs active layer 13 are parallel to the [−110] direction. A p-InAlAs side barrier layer 15 having a width of 0.3 μm in the direction is formed.
次に、図１０に示すように、ｐ−ＩｎＰ埋め込み層１６及びｎ−ＩｎＰブロック層１７を形成する。具体的には、ｎ−ＩｎＰ基板１１を約６３０℃まで加熱し、ＭＯＶＰＥ法により、ＰＨ３、ＴＭＩｎ、ＤＥＺｎを原料として、ｐ−ＩｎＰ埋め込み層１６を形成する。形成されるｐ−ＩｎＰ埋め込み層１６におけるＺｎのキャリア濃度は、５．０×１０１７ｃｍ−３である。次に、ＰＨ３、ＴＭＩｎ、ＳｉＨ４を原料として、ｎ−ＩｎＰブロック層１７を形成する。形成されるｎ−ＩｎＰブロック層１７におけるＳｉのキャリア濃度は、１．０×１０１９ｃｍ−３である。 Next, as shown in FIG. 10, a p-InP buried layer 16 and an n-InP block layer 17 are formed. Specifically, the n-InP substrate 11 is heated to about 630 ° C., and the p-InP buried layer 16 is formed by MOVPE using PH 3 , TMIn, and DEZn as raw materials. The Zn carrier concentration in the formed p-InP buried layer 16 is 5.0 × 10 17 cm −3 . Next, the n-InP block layer 17 is formed using PH 3 , TMIn, and SiH 4 as raw materials. The carrier concentration of Si in the formed n-InP block layer 17 is 1.0 × 10 19 cm −3 .
次に、図１１に示すように、ｐ−ＩｎＰクラッド層１８及びｐ−ＩｎＧａＡｓコンタクト層１９を形成する。具体的には、フッ酸（ＨＦ）により、ＳｉＯ２マスク３４を除去した後、ｎ−ＩｎＰ基板１１を約６３０℃まで加熱し、ＭＯＶＰＥ法により、ＰＨ３、ＴＭＩｎ、ＤＥＺｎを原料として、ｐ−ＩｎＰクラッド層１８を約１．５μｍ形成する。形成されるｐ−ＩｎＰクラッド層１８は、ｐ−ＩｎＰクラッド層１４及びｎ−ＩｎＰブロック層１７上に形成される。形成されるｐ−ＩｎＰクラッド層１８におけるＺｎのキャリア濃度は、１．０×１０１８ｃｍ−３である。次に、ＡｓＨ３、ＴＭＩｎ、ＴＥＧａ、ＤＥＺｎを原料として、ｐ−ＩｎＧａＡｓコンタクト層１９を約０．５μｍ形成する。形成されるｐ−ＩｎＧａＡｓコンタクト層１９におけるＺｎのキャリア濃度は、１．０×１０１９ｃｍ−３である。 Next, as shown in FIG. 11, a p-InP cladding layer 18 and a p-InGaAs contact layer 19 are formed. Specifically, after removing the SiO 2 mask 34 with hydrofluoric acid (HF), the n-InP substrate 11 is heated to about 630 ° C., and by using MOVPE, PH 3 , TMIn, and DEZn are used as raw materials. An InP clad layer 18 is formed to about 1.5 μm. The formed p-InP cladding layer 18 is formed on the p-InP cladding layer 14 and the n-InP block layer 17. The Zn carrier concentration in the formed p-InP clad layer 18 is 1.0 × 10 18 cm −3 . Next, a p-InGaAs contact layer 19 of about 0.5 μm is formed using AsH 3 , TMIn, TEGa, and DEZn as raw materials. The Zn carrier concentration in the formed p-InGaAs contact layer 19 is 1.0 × 10 19 cm −3 .
最後に、図１及び図２に示すように、ｎ−ＩｎＰ基板１１の裏面にｎ側電極２１を形成し、ｐ−ＩｎＧａＡｓコンタクト層１９上にｐ側電極２２を形成する。この後、共振器方向、即ち、［１１０］方向に長さ３００μｍのチップに劈開し、劈開された各々の面に低反射膜４１及び高反射膜４２を各々形成する。これにより本実施の形態における半導体レーザを作製することができる。 Finally, as shown in FIGS. 1 and 2, the n-side electrode 21 is formed on the back surface of the n-InP substrate 11, and the p-side electrode 22 is formed on the p-InGaAs contact layer 19. Thereafter, the chip is cleaved into a chip having a length of 300 μm in the resonator direction, that is, the [110] direction, and the low reflection film 41 and the high reflection film 42 are formed on each of the cleaved surfaces. Thus, the semiconductor laser in this embodiment can be manufactured.
本実施の形態により作製された半導体レーザでは、８５℃において、半導体レーザに流れる閾値電流値を２０％低減することができ、半導体レーザに流れる電流値が５０ｍＡにおける光出力を２０％向上させることができることが確認された。 In the semiconductor laser manufactured according to the present embodiment, the threshold current value flowing through the semiconductor laser can be reduced by 20% at 85 ° C., and the optical output when the current value flowing through the semiconductor laser is 50 mA can be improved by 20%. It was confirmed that it was possible.
また、本実施の形態では、基板として、ｎ−ＩｎＰ基板を用いたが、ｐ−ＩｎＰ基板を用いることも可能である。更に、本実施の形態における半導体レーザにおいて、ｐ−ＩｎＡｌＡｓサイドバリア層１５に代えて、組成波長が１．０μｍ以下のＡｌＧａＩｎＡｓからなるサイドバリア層を用いてもよい。この際、形成されるＡｌＧａＩｎＡｓにおけるＡｌの組成は、０．３２以上である。また、本実施の形態では、ストライプメサの埋め込みが、ｐｎ−ＢＨ（埋め込みヘテロ）構造であるものについて説明したが、後述する第２の実施の形態で説明するように、ＳＩ−ＢＨ構造とすることも可能である。 In this embodiment, an n-InP substrate is used as a substrate, but a p-InP substrate can also be used. Furthermore, in the semiconductor laser in the present embodiment, a side barrier layer made of AlGaInAs having a composition wavelength of 1.0 μm or less may be used instead of the p-InAlAs side barrier layer 15. At this time, the Al composition in the formed AlGaInAs is 0.32 or more. In the present embodiment, the stripe mesas are embedded in a pn-BH (buried hetero) structure. However, as described in a second embodiment to be described later, an SI-BH structure is used. It is also possible.
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態における光半導体装置である半導体レーザは、ＳＩ埋め込みを適用した分布帰還型半導体レーザである。
[Second Embodiment]
Next, a second embodiment will be described. The semiconductor laser that is the optical semiconductor device in the present embodiment is a distributed feedback semiconductor laser to which SI embedding is applied.
（半導体レーザ）
図１２及び図１３に基づき本実施の形態における光半導体装置である半導体レーザの構造について説明する。尚、図１３は、図１２における破線１３Ａ−１３Ｂにおいて切断した断面図である。
(Semiconductor laser)
The structure of the semiconductor laser that is the optical semiconductor device in this embodiment will be described with reference to FIGS. 13 is a cross-sectional view taken along the broken line 13A-13B in FIG.
本実施の形態における半導体レーザは、表面が（００１）面となるｎ−ＩｎＰ基板１１１上に、半導体層のストライプメサが形成されている。このストライプメサは、ｎ−ＩｎＰ基板１１１上に、ｎ−ＩｎＰバッファ層１１２、回折格子層１１３、ｎ−ＩｎＰスペーサ層１１４、ｉ−ＡｌＧａＩｎＡｓ活性層１１５、ｐ−ＩｎＰクラッド層１１７、ｐ−ＩｎＧａＡｓコンタクト層１１８が積層されたものである。尚、ｉ−ＡｌＧａＩｎＡｓ活性層１１５のストライプメサの側面側には、両側にＳＩ−ＩｎＡｌＡｓサイドバリア層１１６が形成されている。ＳＩ−ＩｎＡｌＡｓサイドバリア層１１６は、半絶縁性の半導体材料であり、Ｆｅ等をドープすることにより形成される。また、ｎ−ＩｎＰバッファ層１１２、回折格子層１１３、ｎ−ＩｎＰスペーサ層１１４によりｎ−ＩｎＰクラッド層１１９が形成される。ｎ−ＩｎＰバッファ層１１９は下部ＩｎＰクラッド層となるものであり、ｐ−ＩｎＰクラッド層１１７は上部ＩｎＰクラッド層となるものである。ストライプメサの側面は、ＳＩ−ＩｎＰ埋め込み層１２０により埋め込まれている。ＳＩ−ＩｎＰ埋め込み層１２０は、半絶縁性の半導体材料であり、Ｆｅ等をドープすることにより形成される。また、ｎ−ＩｎＰ基板１１１の裏面、即ち、ストライプメサの形成されていない面には、ｎ電極１２１が形成され、ｐ−ＩｎＧａＡｓコンタクト層１１８上にはｐ電極１２２が形成されている。また、光出射方向となる一方の端面には低反射膜１４１が形成され、他方の端面には低反射膜１４２が形成されている。 In the semiconductor laser according to the present embodiment, a stripe mesa of a semiconductor layer is formed on an n-InP substrate 111 whose surface is a (001) plane. This stripe mesa is formed on an n-InP substrate 111, an n-InP buffer layer 112, a diffraction grating layer 113, an n-InP spacer layer 114, an i-AlGaInAs active layer 115, a p-InP cladding layer 117, and a p-InGaAs contact. The layer 118 is laminated. Note that SI-InAlAs side barrier layers 116 are formed on both sides of the stripe mesa side of the i-AlGaInAs active layer 115. The SI-InAlAs side barrier layer 116 is a semi-insulating semiconductor material, and is formed by doping Fe or the like. An n-InP cladding layer 119 is formed by the n-InP buffer layer 112, the diffraction grating layer 113, and the n-InP spacer layer 114. The n-InP buffer layer 119 is a lower InP cladding layer, and the p-InP cladding layer 117 is an upper InP cladding layer. The side surface of the stripe mesa is buried with the SI-InP buried layer 120. The SI-InP buried layer 120 is a semi-insulating semiconductor material, and is formed by doping Fe or the like. An n electrode 121 is formed on the back surface of the n-InP substrate 111, that is, a surface where no stripe mesa is formed, and a p electrode 122 is formed on the p-InGaAs contact layer 118. In addition, a low reflection film 141 is formed on one end face in the light emitting direction, and a low reflection film 142 is formed on the other end face.
本実施の形態における半導体レーザでは、ｉ−ＡｌＧａＩｎＡｓ活性層１１５はｎ−ＩｎＰ基板１１１に対し垂直方向において、ｎ−ＩｎＰスペーサ層１１４とｐ−ＩｎＰクラッド層１１７とに挟まれている。また、ｎ−ＩｎＰ基板１１１に対し平行な方向となるストライプメサの側面には、ＳＩ−ＩｎＡｌＡｓサイドバリア層１１６が形成されている。ｎ−ＩｎＰスペーサ層１１４とｐ−ＩｎＰクラッド層１１７及びＳＩ−ＩｎＡｌＡｓサイドバリア層１１６は、ｉ−ＡｌＧａＩｎＡｓ活性層１１５を形成する材料よりも屈折率が低く、また、広いバンドギャップを有している。従って、ｉ−ＡｌＧａＩｎＡｓ活性層１１５内に光と電子を閉じ込めることができる。これにより、閾値電流値を低減させることができ、また、光出射効率を高めることができる。 In the semiconductor laser according to the present embodiment, the i-AlGaInAs active layer 115 is sandwiched between the n-InP spacer layer 114 and the p-InP cladding layer 117 in the direction perpendicular to the n-InP substrate 111. An SI-InAlAs side barrier layer 116 is formed on the side surface of the stripe mesa that is parallel to the n-InP substrate 111. The n-InP spacer layer 114, the p-InP cladding layer 117, and the SI-InAlAs side barrier layer 116 have a refractive index lower than that of the material forming the i-AlGaInAs active layer 115, and have a wide band gap. . Therefore, light and electrons can be confined in the i-AlGaInAs active layer 115. Thereby, the threshold current value can be reduced and the light emission efficiency can be increased.
（半導体レーザの製造方法）
次に、本実施の形態における光半導体装置である半導体レーザの製造方法について説明する。
(Semiconductor laser manufacturing method)
Next, a method for manufacturing a semiconductor laser which is an optical semiconductor device in the present embodiment will be described.
最初に、図１４に示すように、活性層を含む半導体層を積層形成する。具体的には、ｎ−ＩｎＰ基板１１１を６３０℃に加熱した後、ｎ−ＩｎＰ基板１１１における（００１）面上に、Ｓｉをドープしたｎ−ＩｎＰバッファ層１１２を形成する。形成されるｎ−ＩｎＰバッファ層１１２におけるＳｉのキャリア濃度は、５．０×１０１７ｃｍ−３である。次に、ｎ−ＩｎＰバッファ層１１２上に、ＩｎＧａＡｓＰ膜を形成する。この後、ＩｎＧａＡｓＰ膜の表面にフォトレジストを塗布し、プリベーク、露光装置による露光、現像を行うことによりレジストパターンを形成し、レジストパターンをマスクとして、ＲＩＥ等によるドライエッチングを行うことにより回折格子層１１３を形成する。形成される回折格子層１１３は、周期が２００ｎｍであって、高さが５０ｎｍである。この後、更に、Ｓｉをドープしたｎ−ＩｎＰスペーサ層１１４を約５０ｎｍ形成する。形成されるｎ−ＩｎＰスペーサ層１１４におけるＳｉのキャリア濃度は、５．０×１０１７ｃｍ−３である。形成されるｎ−ＩｎＰスペーサ層１１４におけるＳｉのキャリア濃度は、５．０×１０１７ｃｍ−３である。これにより、ｎ−ＩｎＰバッファ層１１２とｎ−ＩｎＰスペーサ層１１４とに挟まれた回折格子層１１３を有するｎ−ＩｎＰクラッド層１１９が形成される。 First, as shown in FIG. 14, a semiconductor layer including an active layer is stacked. Specifically, after heating the n-InP substrate 111 to 630 ° C., the n-InP buffer layer 112 doped with Si is formed on the (001) plane of the n-InP substrate 111. The carrier concentration of Si in the formed n-InP buffer layer 112 is 5.0 × 10 17 cm −3 . Next, an InGaAsP film is formed on the n-InP buffer layer 112. Thereafter, a photoresist is applied to the surface of the InGaAsP film, a resist pattern is formed by performing pre-baking, exposure using an exposure apparatus, and development, and a diffraction grating layer is formed by dry etching such as RIE using the resist pattern as a mask. 113 is formed. The formed diffraction grating layer 113 has a period of 200 nm and a height of 50 nm. Thereafter, an n-InP spacer layer 114 doped with Si is further formed to about 50 nm. The carrier concentration of Si in the n-InP spacer layer 114 to be formed is 5.0 × 10 17 cm −3 . The carrier concentration of Si in the n-InP spacer layer 114 to be formed is 5.0 × 10 17 cm −3 . As a result, an n-InP cladding layer 119 having a diffraction grating layer 113 sandwiched between the n-InP buffer layer 112 and the n-InP spacer layer 114 is formed.
次に、厚さが５０ｎｍであって組成波長が１．０μｍのノンドープのＡｌＧａＩｎＡｓからなる下部ＳＣＨ層１３１を形成する。次に、厚さが１０ｎｍであって組成波長が１．０μｍのノンドープのＡｌＧａＩｎＡｓバリア層と、厚さが５ｎｍであって組成波長が１．４μｍのノンドープのＡｌＧａＩｎＡｓ井戸層とを交互に１０周期積層して多重量子井戸層１３２を形成する。次に、厚さが５０ｎｍであって組成波長が１．０μｍのノンドープのＡｌＧａＩｎＡｓからなる上部ＳＣＨ層１３３を形成する。次に、Ｚｎがドープされたｐ−ＩｎＰクラッド層１１７を約２．０μｍ形成する。形成されるｐ−ＩｎＰクラッド層１１７におけるＺｎのキャリア濃度は、１．０×１０１８ｃｍ−３である。次に、ＡｓＨ３、ＴＭＩｎ、ＴＥＧａ、ＤＥＺｎを原料として、ｐ−ＩｎＧａＡｓコンタクト層１１８を約０．５μｍ形成する。形成されるｐ−ＩｎＧａＡｓコンタクト層１１８におけるＺｎのキャリア濃度は、１．０×１０１９ｃｍ−３である。尚、下部ＳＣＨ層１３１、多重量子井戸層１３２及び上部ＳＣＨ層１３３により、ｉ−ＡｌＧａＩｎＡｓ活性層１１５が形成される。また、前述したように、ｎ−ＩｎＰバッファ層１１２、回折格子層１１３及びｎ−ＩｎＰスペーサ層１１４により、ｎ−ＩｎＰクラッド層１１９が形成されている。 Next, a lower SCH layer 131 made of non-doped AlGaInAs having a thickness of 50 nm and a composition wavelength of 1.0 μm is formed. Next, 10 cycles of non-doped AlGaInAs barrier layers having a thickness of 10 nm and a composition wavelength of 1.0 μm and non-doped AlGaInAs well layers having a thickness of 5 nm and a composition wavelength of 1.4 μm are alternately laminated in 10 cycles. Thus, the multiple quantum well layer 132 is formed. Next, an upper SCH layer 133 made of non-doped AlGaInAs having a thickness of 50 nm and a composition wavelength of 1.0 μm is formed. Next, a p-InP clad layer 117 doped with Zn is formed to a thickness of about 2.0 μm. The Zn carrier concentration in the formed p-InP clad layer 117 is 1.0 × 10 18 cm −3 . Next, a p-InGaAs contact layer 118 is formed with a thickness of about 0.5 μm using AsH 3 , TMIn, TEGa, and DEZn as raw materials. The Zn carrier concentration in the formed p-InGaAs contact layer 118 is 1.0 × 10 19 cm −3 . The i-AlGaInAs active layer 115 is formed by the lower SCH layer 131, the multiple quantum well layer 132, and the upper SCH layer 133. In addition, as described above, the n-InP cladding layer 119 is formed by the n-InP buffer layer 112, the diffraction grating layer 113, and the n-InP spacer layer 114.
また、下部ＳＣＨ層１３１、多重量子井戸層１３２及び上部ＳＣＨ層１３３は、ＭＯＶＰＥ法により、チャンバー内の圧力を５０Ｔｏｒｒに設定して成膜を行うことにより形成する。ＭＯＶＰＥ法において、III族有機金属原料としては、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）及びトリメチルアルミニウム（ＴＭＡｌ）を用る。また、Ｖ族ガス原料としては、アルシン（ＡｓＨ３）及びフォスフィン（ＰＨ３）を用い、ｎ型のドーピング原料としてモノシラン（ＳｉＨ４）、ｐ型のドーピング原料としてジエチルジンク（ＤＥＺｎ）を用い、キャリアガスとして水素（Ｈ２）を用いる。 Further, the lower SCH layer 131, the multiple quantum well layer 132, and the upper SCH layer 133 are formed by performing film formation by setting the pressure in the chamber to 50 Torr by the MOVPE method. In the MOVPE method, trimethylindium (TMIn), triethylgallium (TEGa), and trimethylaluminum (TMAl) are used as group III organometallic raw materials. Further, as the group V gas source, arsine (AsH 3 ) and phosphine (PH 3 ) are used, monosilane (SiH 4 ) is used as the n-type doping source, and diethyl zinc (DEZn) is used as the p-type doping source, and the carrier Hydrogen (H 2 ) is used as the gas.
次に、図１５に示すように、ＳｉＯ２マスク１３４を形成する。具体的には、ｐ−ＩｎＧａＡｓコンタクト層１１８上に、ＣＶＤ法によりＳｉＯ２膜を形成した後、ＳｉＯ２膜上にフォトレジストを塗布し、プリベーク、露光装置による露光、現像を行うことにより、レジストパターンを形成する。この後、形成されたレジストパターンをマスクとして、ＲＩＥにより、レジストパターンの形成されていない領域のＳｉＯ２膜を除去することにより、ＳｉＯ２マスク１３４を形成する。尚、形成されるＳｉＯ２マスク１３４は、幅が２．９μｍ、長さが３００μｍであり、長手方向が、ｎ−ＩｎＰ基板１１１における［１１０］方向と平行となるように形成される。 Next, as shown in FIG. 15, a SiO 2 mask 134 is formed. Specifically, on the p-InGaAs contact layer 118, after forming the SiO 2 film by a CVD method, a photoresist is coated on the SiO 2 film, prebaking, exposure by the exposure device, by performing development, resist Form a pattern. Thereafter, using the formed resist pattern as a mask, the SiO 2 film in the region where the resist pattern is not formed is removed by RIE, thereby forming the SiO 2 mask 134. The formed SiO 2 mask 134 has a width of 2.9 μm and a length of 300 μm, and is formed so that its longitudinal direction is parallel to the [110] direction in the n-InP substrate 111.
次に、図１６に示すように、ＳｉＯ２マスク１３４をマスクとしてドライエッチングを行う。具体的には、ＳｉＯ２マスク１３４をマスクとして、ＲＩＥ等によるドライエッチングを行うことにより、ｐ−ＩｎＧａＡｓコンタクト層１１８、ｐ−ＩｎＰクラッド層１１７及びｉ−ＡｌＧａＩｎＡｓ活性層１１５の一部を除去する。この際、ドライエッチングにより、ＳｉＯ２マスク１３４の一部も除去されてしまうため、ＳｉＯ２マスク１３４の幅は２．５μｍとなる。 Next, as shown in FIG. 16, dry etching is performed using the SiO 2 mask 134 as a mask. Specifically, the p-InGaAs contact layer 118, the p-InP clad layer 117, and the i-AlGaInAs active layer 115 are partially removed by performing dry etching such as RIE using the SiO 2 mask 134 as a mask. At this time, since part of the SiO 2 mask 134 is also removed by dry etching, the width of the SiO 2 mask 134 is 2.5 μm.
次に、図１７に示すように、ウエットエッチングを行う。具体的には、Ｈ２ＳＯ４（硫酸）、Ｈ２Ｏ２（過酸化水素水）、Ｈ２Ｏ（水）の混合液からなるエッチング液によりウエットエッチングを行う。これにより、ＳｉＯ２マスク１３４の形成されている領域のｉ−ＡｌＧａＩｎＡｓ活性層１１５が横方向からサイドエッチングされ、ｐ−ＩｎＰクラッド層１１７の端部よりも約０．５μｍ奥まで除去される。このため、［-１１０］方向に平行な方向におけるｉ−ＡｌＧａＩｎＡｓ活性層１１５の幅は、約１．５μｍとなる。また、ＳｉＯ２マスク１３４の形成されていない領域では、ｎ−ＩｎＰスペーサ層１１４上に残存していたｉ−ＡｌＧａＩｎＡｓ活性層１１５が除去される。 Next, as shown in FIG. 17, wet etching is performed. Specifically, wet etching is performed using an etchant composed of a mixed solution of H 2 SO 4 (sulfuric acid), H 2 O 2 (hydrogen peroxide solution), and H 2 O (water). As a result, the i-AlGaInAs active layer 115 in the region where the SiO 2 mask 134 is formed is side-etched from the lateral direction and removed to a depth of about 0.5 μm from the end of the p-InP cladding layer 117. For this reason, the width of the i-AlGaInAs active layer 115 in the direction parallel to the [−110] direction is about 1.5 μm. In the region where the SiO 2 mask 134 is not formed, the i-AlGaInAs active layer 115 remaining on the n-InP spacer layer 114 is removed.
次に、図１８に示すように、ＳＩ−ＩｎＡｌＡｓ層１１６ａ及びｐ−ＩｎＰ層１３５を形成する。具体的には、ｎ−ＩｎＰ基板１１１を約６３０℃まで加熱し、ＭＯＶＰＥ法によりＡｓＨ３、ＴＭＡｌ、ＴＭＩｎ、フェロセン（Ｃ１０Ｈ１０Ｆｅ）を原料として、ＦｅがドープされたＳＩ−ＩｎＡｌＡｓ層１１６ａを約２６０ｎｍ形成する。形成されるＳＩ−ＩｎＡｌＡｓ層１１６ａは、ｎ−ＩｎＰスペーサ層１１４に格子整合するものであり、Ｆｅのキャリア濃度は、５．０×１０１６ｃｍ−３である。更に、ＭＯＶＰＥ法によりＰＨ３、ＴＭＩｎ、ＤＥＺｎを原料として、Ｚｎがドープされたｐ−ＩｎＰ層１３５を約２００ｎｍ形成する。尚、ＳＩ−ＩｎＡｌＡｓ層１１６ａは、ｉ−ＡｌＧａＩｎＡｓ活性層１１５に注入された電子等を閉じ込める必要があることから、所望のバンドギャップ及びバンド構造であることが必要となる。よって、本実施の形態では、ＳＩ−ＩｎＡｌＡｓ層１１６ａにおけるＡｌの組成が、略０．４８となるように形成する。尚、ＳＩ−ＩｎＡｌＡｓ層１１６ａは、ｎ−ＩｎＰスペーサ層１１４上においてエピタキシャル成長することにより成膜される。従って、ｎ−ＩｎＰ基板１１１の面方向となる（００１）面上において結晶成長するものであり、均一な組成の膜が成膜される。その結果、本実施の形態では、ＳＩ−ＩｎＡｌＡｓ層１１６ａにおけるＡｌの組成が略０．４８となるように形成する。尚、光半導体装置の特性に影響しないＳＩ−ＩｎＡｌＡｓ層１１６ａの厚さの可能な範囲を考えると、Ａｌの組成が０．４５〜０．５１の範囲にあることが望ましい。 Next, as shown in FIG. 18, an SI-InAlAs layer 116a and a p-InP layer 135 are formed. Specifically, the n-InP substrate 111 is heated to about 630 ° C., and the SI-InAlAs layer 116a doped with Fe using AsH 3 , TMAl, TMIn, ferrocene (C 10 H 10 Fe) as a raw material by the MOVPE method. About 260 nm. The formed SI-InAlAs layer 116a is lattice-matched to the n-InP spacer layer 114, and the Fe carrier concentration is 5.0 × 10 16 cm −3 . Further, a p-InP layer 135 doped with Zn is formed to a thickness of about 200 nm using PH 3 , TMIn, and DEZn as raw materials by the MOVPE method. Since the SI-InAlAs layer 116a needs to confine electrons and the like injected into the i-AlGaInAs active layer 115, it needs to have a desired band gap and band structure. Therefore, in this embodiment mode, the Al composition in the SI-InAlAs layer 116a is formed to be approximately 0.48. The SI-InAlAs layer 116a is formed by epitaxial growth on the n-InP spacer layer 114. Accordingly, the crystal grows on the (001) plane which is the plane direction of the n-InP substrate 111, and a film having a uniform composition is formed. As a result, in the present embodiment, the Al composition in the SI-InAlAs layer 116a is formed to be approximately 0.48. Considering the possible range of the thickness of the SI-InAlAs layer 116a that does not affect the characteristics of the optical semiconductor device, it is desirable that the Al composition be in the range of 0.45 to 0.51.
次に、図１９に示すように、ＳｉＯ２マスク１３４をマスクとしてドライエッチングを行う。具体的には、ＲＩＥ等によるドライエッチングを行うことにより、ｐ−ＩｎＰ層１３５、ｐ−ＩｎＰクラッド層１１７の一部、ＳＩ−ＩｎＡｌＡｓ層１１６ａの一部、ｎ−ＩｎＰスペーサ層１１４、回折格子１１３及びｎ−ＩｎＰバッファ層１１２の一部を除去する。これにより、ｎ−ＩｎＰ基板１１１の表面を露出させる。このように、ＳＩ−ＩｎＡｌＡｓ層１１６ａの一部を除去することにより、ｉ−ＡｌＧａＩｎＡｓ活性層１１５の側面には、残存するＳＩ−ＩｎＡｌＡｓにより、ＳＩ−ＩｎＡｌＡｓサイドバリア層１１６が形成される。この際、ドライエッチングにより、ＳｉＯ２マスク１３４の一部も除去されてしまうため、ＳｉＯ２マスク１３４の幅は１．９μｍとなる。ｉ−ＡｌＧａＩｎＡｓ活性層１１５は、［-１１０］方向に平行な方向では幅約１．５μｍとなるため、ｉ−ＡｌＧａＩｎＡｓ活性層１１５の両側側面には、［-１１０］方向に平行な方向において幅が０．２μｍのｐ−ＩｎＡｌＡｓサイドバリア層１１６が形成される。 Next, as shown in FIG. 19, dry etching is performed using the SiO 2 mask 134 as a mask. Specifically, by performing dry etching such as RIE, the p-InP layer 135, the p-InP cladding layer 117, the SI-InAlAs layer 116a, the n-InP spacer layer 114, the diffraction grating 113 are formed. Then, a part of the n-InP buffer layer 112 is removed. Thereby, the surface of the n-InP substrate 111 is exposed. Thus, by removing a part of the SI-InAlAs layer 116a, the SI-InAlAs side barrier layer 116 is formed on the side surface of the i-AlGaInAs active layer 115 by the remaining SI-InAlAs. At this time, since part of the SiO 2 mask 134 is also removed by dry etching, the width of the SiO 2 mask 134 is 1.9 μm. Since the i-AlGaInAs active layer 115 has a width of about 1.5 μm in the direction parallel to the [−110] direction, the side surfaces of the i-AlGaInAs active layer 115 have a width in the direction parallel to the [−110] direction. A p-InAlAs side barrier layer 116 having a thickness of 0.2 μm is formed.
次に、図２０に示すように、ＳＩ−ＩｎＰ埋め込み層１２０を形成する。具体的には、ｎ−ＩｎＰ基板１１を約６３０℃まで加熱し、ＭＯＶＰＥ法により、ＰＨ３、ＴＭＩｎ、Ｃ１０Ｈ１０Ｆｅを原料として、ＳＩ−ＩｎＰ埋め込み層１２０を形成する。形成されるＳＩ−ＩｎＰ埋め込み層１２０におけるＦｅのキャリア濃度は、５．０×１０１６ｃｍ−３である。このＳＩ−ＩｎＰ埋め込み層１２０をｐ−ＩｎＧａＡｓコンタクト層１１８と同じ高さになるまで形成する。 Next, as shown in FIG. 20, an SI-InP buried layer 120 is formed. Specifically, the n-InP substrate 11 is heated to about 630 ° C., and the SI-InP buried layer 120 is formed using PH 3 , TMIn, and C 10 H 10 Fe as raw materials by MOVPE. The carrier concentration of Fe in the formed SI-InP buried layer 120 is 5.0 × 10 16 cm −3 . This SI-InP buried layer 120 is formed until it becomes the same height as the p-InGaAs contact layer 118.
最後に、図１２及び図１３に示すように、ｎ電極１２１及びｐ電極１２２を形成する。具体的には、フッ酸（ＨＦ）により、ＳｉＯ２マスク１３４を除去した後、ｎ−ＩｎＰ基板１１１の裏面にｎ電極１２１を形成し、ｐ−ＩｎＧａＡｓコンタクト層１１８上にｐ電極１２２を形成する。この後、共振器方向、即ち、［１１０］方向に長さ３００μｍのチップに劈開し、劈開された各々の面に低反射膜１４１及び１４２を各々形成する。 Finally, as shown in FIGS. 12 and 13, an n-electrode 121 and a p-electrode 122 are formed. Specifically, after removing the SiO 2 mask 134 with hydrofluoric acid (HF), an n-electrode 121 is formed on the back surface of the n-InP substrate 111, and a p-electrode 122 is formed on the p-InGaAs contact layer 118. . Thereafter, the chip is cleaved into a chip having a length of 300 μm in the resonator direction, that is, the [110] direction, and the low reflection films 141 and 142 are formed on the cleaved surfaces.
本実施の形態により作製された半導体レーザでは、８５℃において、半導体レーザにおける閾値電流値を２０％低減することができ、半導体レーザに流れる電流値が５０ｍＡにおける光出力を２０％向上させることができることが確認された。 In the semiconductor laser manufactured according to the present embodiment, the threshold current value in the semiconductor laser can be reduced by 20% at 85 ° C., and the optical output when the current value flowing through the semiconductor laser is 50 mA can be improved by 20%. Was confirmed.
また、本実施の形態では、基板として、ｎ−ＩｎＰ基板を用いたが、ｐ−ＩｎＰ基板を用いることも可能である。また、本実施の形態における半導体レーザにおいて、ＳＩ−ＩｎＡｌＡｓサイドバリア層１１６に代えて、組成波長が１．０μｍ以下のＡｌＧａＩｎＡｓからなるサイドバリア層を用いてもよい。この際、形成されるＡｌＧａＩｎＡｓにおけるＡｌの組成は、０．３２以上である。 In this embodiment, an n-InP substrate is used as a substrate, but a p-InP substrate can also be used. In the semiconductor laser in this embodiment, a side barrier layer made of AlGaInAs having a composition wavelength of 1.0 μm or less may be used instead of the SI-InAlAs side barrier layer 116. At this time, the Al composition in the formed AlGaInAs is 0.32 or more.
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体レーザの製造方法とは異なる製造方法であるが、第１の実施の形態における半導体レーザの製造方法の図３から図６までに示す工程と共通の工程を有する半導体レーザの製造方法である。
[Third Embodiment]
Next, a third embodiment will be described. Although the present embodiment is a manufacturing method different from the manufacturing method of the semiconductor laser in the first embodiment, the steps shown in FIGS. 3 to 6 of the manufacturing method of the semiconductor laser in the first embodiment are as follows. A semiconductor laser manufacturing method having a common process.
本実施の形態における半導体レーザの製造方法は、図２１に示すように、第１の実施の形態において、図６まで形成したものの上に、ｐ−ＩｎＡｌＡｓ層２１５及びｎ−ＩｎＰブロック層２１６を形成する。 As shown in FIG. 21, the semiconductor laser manufacturing method in the present embodiment forms a p-InAlAs layer 215 and an n-InP block layer 216 on the first embodiment formed up to FIG. To do.
具体的には、ｎ−ＩｎＰ基板１１を約６３０℃まで加熱し、その後、ＭＯＶＰＥ法によりＡｓＨ３、ＴＭＡｌ、ＴＭＩｎ、ＤＥＺｎを原料として、ｎ−ＩｎＰバッファ層１２に格子整合するｐ−ＩｎＡｌＡｓ層２１５を約２６０ｎｍ形成する。更に、ＭＯＶＰＥ法によりＰＨ３、ＴＭＩｎ、ＳｉＨ４を原料として、ｎ−ＩｎＰブロック層２１６を２００ｎｍ形成する。形成されるｎ−ＩｎＰブロック層２１６におけるＳｉのキャリア濃度は、１．０×１０１９ｃｍ−３である。尚、ｐ−ＩｎＡｌＡｓ層２１５は、ｉ−ＡｌＧａＩｎＡｓ活性層１３に注入された電子等を閉じ込める必要があることから、所望のバンドギャップ及びバンド構造であることが必要となる。よって、本実施の形態では、ｐ−ＩｎＡｌＡｓ層２１５におけるＡｌの組成が、略０．４８となるように形成する。尚、ｐ−ＩｎＡｌＡｓ層２１５は、ｎ−ＩｎＰバッファ層１２上においてエピタキシャル成長することにより成膜される。従って、ｎ−ＩｎＰ基板１１の面方向となる（００１）面上において結晶成長するものであり、均一な組成の膜が成膜される。その結果、本実施の形態では、ｐ−ＩｎＡｌＡｓ層２１５におけるＡｌの組成が略０．４８となるように形成する。尚、光半導体装置の特性に影響しないｐ−ＩｎＡｌＡｓ層２１５の厚さの可能な範囲を考えると、Ａｌの組成が０．４５〜０．５１の範囲にあることが望ましい。 Specifically, the n-InP substrate 11 is heated to about 630 ° C., and then the p-InAlAs layer 215 lattice-matched to the n-InP buffer layer 12 using AsH 3 , TMAl, TMIn, DEZn as raw materials by the MOVPE method. About 260 nm. Further, an n-InP block layer 216 is formed to 200 nm by MOVPE method using PH 3 , TMIn, and SiH 4 as raw materials. The carrier concentration of Si in the formed n-InP block layer 216 is 1.0 × 10 19 cm −3 . Note that the p-InAlAs layer 215 needs to confine electrons and the like injected into the i-AlGaInAs active layer 13, and therefore has a desired band gap and band structure. Therefore, in this embodiment, the p-InAlAs layer 215 is formed so that the Al composition is approximately 0.48. The p-InAlAs layer 215 is formed by epitaxial growth on the n-InP buffer layer 12. Therefore, the crystal grows on the (001) plane which is the plane direction of the n-InP substrate 11, and a film having a uniform composition is formed. As a result, in this embodiment, the p-InAlAs layer 215 is formed so that the Al composition is approximately 0.48. Considering the possible range of the thickness of the p-InAlAs layer 215 that does not affect the characteristics of the optical semiconductor device, it is desirable that the Al composition be in the range of 0.45 to 0.51.
次に、図２２に示すように、ｐ−ＩｎＰクラッド層２１８及びｐ−ＩｎＧａＡｓコンタクト層２１９を形成する。具体的には、フッ酸（ＨＦ）により、ＳｉＯ２マスク３４を除去した後、ｎ−ＩｎＰ基板１１を約６３０℃まで加熱し、ＭＯＶＰＥ法により、ＰＨ３、ＴＭＩｎ、ＤＥＺｎを原料として、ｐ−ＩｎＰクラッド層２１８を約１．５μｍ形成する。形成されるｐ−ＩｎＰクラッド層２１８は、ｐ−ＩｎＰクラッド層１４及びｎ−ＩｎＰブロック層２１６上に形成される。形成されるｐ−ＩｎＰクラッド層２１８におけるＺｎのキャリア濃度は、１．０×１０１８ｃｍ−３である。次に、ＡｓＨ３、ＴＭＩｎ、ＴＥＧａ、ＤＥＺｎを原料として、ｐ−ＩｎＧａＡｓコンタクト層２１９を約０．５μｍ形成する。形成されるｐ−ＩｎＧａＡｓコンタクト層２１９におけるＺｎのキャリア濃度は、１．０×１０１９ｃｍ−３である。 Next, as shown in FIG. 22, a p-InP cladding layer 218 and a p-InGaAs contact layer 219 are formed. Specifically, after removing the SiO 2 mask 34 with hydrofluoric acid (HF), the n-InP substrate 11 is heated to about 630 ° C., and by using MOVPE, PH 3 , TMIn, and DEZn are used as raw materials. An InP cladding layer 218 is formed with a thickness of about 1.5 μm. The formed p-InP cladding layer 218 is formed on the p-InP cladding layer 14 and the n-InP block layer 216. The Zn carrier concentration in the formed p-InP clad layer 218 is 1.0 × 10 18 cm −3 . Next, a p-InGaAs contact layer 219 is formed with a thickness of about 0.5 μm using AsH 3 , TMIn, TEGa, and DEZn as raw materials. The Zn carrier concentration in the formed p-InGaAs contact layer 219 is 1.0 × 10 19 cm −3 .
次に、図２３に示すように、ｎ−ＩｎＰ基板１１の裏面にｎ側電極２２１を形成し、ｐ−ＩｎＧａＡｓコンタクト層２１９上にｐ側電極２２２を形成する。この後、共振器方向、即ち、［１１０］方向に長さ３００μｍのチップに劈開し、劈開された各々の面に低反射膜２３１及び高反射膜２３２を各々形成する。これにより、本実施の形態における半導体レーザが作製される。尚、図２４は、図２３において破線２３Ａ−２３Ｂにおいて切断した断面を示すものである。また、ｎ−ＩｎＰバッファ層１２は下部ＩｎＰクラッド層となるものであり、ｐ−ＩｎＰクラッド層１４は上部ＩｎＰクラッド層となるものである。 Next, as shown in FIG. 23, an n-side electrode 221 is formed on the back surface of the n-InP substrate 11, and a p-side electrode 222 is formed on the p-InGaAs contact layer 219. Thereafter, the chip is cleaved into a chip having a length of 300 μm in the resonator direction, that is, the [110] direction, and the low reflection film 231 and the high reflection film 232 are formed on each of the cleaved surfaces. Thereby, the semiconductor laser in the present embodiment is manufactured. FIG. 24 shows a cross section taken along a broken line 23A-23B in FIG. The n-InP buffer layer 12 is a lower InP cladding layer, and the p-InP cladding layer 14 is an upper InP cladding layer.
本実施の形態により作製された半導体レーザでは、８５℃において、半導体レーザに流れる閾値電流値を２０％低減することができ、半導体レーザに流れる電流値が５０ｍＡにおける光出力を２０％向上させることができることが確認された。 In the semiconductor laser manufactured according to the present embodiment, the threshold current value flowing through the semiconductor laser can be reduced by 20% at 85 ° C., and the optical output when the current value flowing through the semiconductor laser is 50 mA can be improved by 20%. It was confirmed that it was possible.
また、本実施の形態では、基板として、ｎ−ＩｎＰ基板を用いたが、ｐ−ＩｎＰ基板を用いることも可能である。上記以外については、第１の実施の形態と同様である。 In this embodiment, an n-InP substrate is used as a substrate, but a p-InP substrate can also be used. Other than the above, the second embodiment is the same as the first embodiment.
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、第２の実施の形態における半導体レーザの製造方法とは異なる製造方法であるが、第２の実施の形態における半導体レーザの製造方法の図１４から図１７までに示す工程と共通の工程を有する半導体レーザの製造方法である。
[Fourth Embodiment]
Next, a fourth embodiment will be described. Although the present embodiment is a manufacturing method different from the semiconductor laser manufacturing method in the second embodiment, the steps shown in FIGS. 14 to 17 of the semiconductor laser manufacturing method in the second embodiment are as follows. A semiconductor laser manufacturing method having a common process.
本実施の形態における半導体レーザの製造方法は、図１７に示す工程まで形成したものについて、図２５に示すように、ｎ−ＩｎＰスペーサ層１１４上に、ＳＩ−ＩｎＡｌＡｓサイドバリア層３１６及びＳＩ−ＩｎＰ埋め込み層３１７を形成する。 The semiconductor laser manufacturing method in the present embodiment is the one formed up to the step shown in FIG. 17, and as shown in FIG. 25, the SI-InAlAs side barrier layer 316 and the SI-InP are formed on the n-InP spacer layer 114. A buried layer 317 is formed.
具体的には、ｎ−ＩｎＰ基板１１を約６３０℃まで加熱し、ＭＯＶＰＥ法によりＡｓＨ３、ＴＭＡｌ、ＴＭＩｎ、Ｃ１０Ｈ１０Ｆｅを原料として、ＦｅがドープされたＳＩ−ＩｎＡｌＡｓサイドバリア層３１６を約２６０ｎｍ形成する。形成されるＳＩ−ＩｎＡｌＡｓサイドバリア層３１６は、ｎ−ＩｎＰスペーサ層１１４に格子整合するものであり、Ｆｅのキャリア濃度は、５．０×１０１６ｃｍ−３である。この後、更に、ＰＨ３、ＴＭＩｎ、Ｃ１０Ｈ１０Ｆｅを原料として、ＳＩ−ＩｎＰ埋め込み層３１７を形成する。形成されるＳＩ−ＩｎＰ埋め込み層３１７におけるＦｅのキャリア濃度は、５．０×１０１７ｃｍ−３である。このＳＩ−ＩｎＰ埋め込み層３１７をｐ−ＩｎＧａＡｓコンタクト層１１８と同じ高さになるまで形成する。 Specifically, the n-InP substrate 11 is heated to about 630 ° C., and the SI-InAlAs side barrier layer 316 doped with Fe using AsH 3 , TMAl, TMIn, and C 10 H 10 Fe as a raw material by the MOVPE method. Form about 260 nm. The formed SI-InAlAs side barrier layer 316 is lattice-matched to the n-InP spacer layer 114, and the Fe carrier concentration is 5.0 × 10 16 cm −3 . Thereafter, an SI-InP buried layer 317 is further formed using PH 3 , TMIn, and C 10 H 10 Fe as raw materials. The carrier concentration of Fe in the formed SI-InP buried layer 317 is 5.0 × 10 17 cm −3 . This SI-InP buried layer 317 is formed until it becomes the same height as the p-InGaAs contact layer 118.
ここで、ＳＩ−ＩｎＡｌＡｓサイドバリア層３１６は、半絶縁性の半導体材料であり、Ｆｅ等をドープすることにより形成される。また、ＳＩ−ＩｎＰ埋め込み層３１７も同様に、半絶縁性の半導体材料である。 Here, the SI-InAlAs side barrier layer 316 is a semi-insulating semiconductor material, and is formed by doping Fe or the like. Similarly, the SI-InP buried layer 317 is also a semi-insulating semiconductor material.
尚、ＳＩ−ＩｎＡｌＡｓサイドバリア層３１６は、ｉ−ＡｌＧａＩｎＡｓ活性層１１５に注入された電子等を閉じ込める必要があることから、所望のバンドギャップ及びバンド構造であることが必要となる。よって、本実施の形態では、ＳＩ−ＩｎＡｌＡｓサイドバリア層３１６におけるＡｌ組成が、略０．４８となるように形成する。尚、ＳＩ−ＩｎＡｌＡｓサイドバリア層３１６は、ｎ−ＩｎＰスペーサ層１１４上においてエピタキシャル成長することにより成膜される。従って、ｎ−ＩｎＰ基板１１１の面方向となる（００１）面上に結晶成長することにより成膜されるため、組成が均一な膜が成膜される。その結果、本実施の形態では、ＳＩ−ＩｎＡｌＡｓサイドバリア層３１６におけるＡｌの組成が略０．４８となるように形成する。尚、光半導体装置の特性に影響しないＳＩ−ＩｎＡｌＡｓサイドバリア層３１６の厚さの可能な範囲を考えると、Ａｌの組成が０．４５〜０．５１の範囲にあることが望ましい。 Since the SI-InAlAs side barrier layer 316 needs to confine electrons injected into the i-AlGaInAs active layer 115, it needs to have a desired band gap and band structure. Therefore, in this embodiment, the SI composition in the SI-InAlAs side barrier layer 316 is formed to be approximately 0.48. The SI-InAlAs side barrier layer 316 is formed by epitaxial growth on the n-InP spacer layer 114. Therefore, the film is formed by crystal growth on the (001) plane which is the plane direction of the n-InP substrate 111, and thus a film having a uniform composition is formed. As a result, in this embodiment, the Al composition in the SI-InAlAs side barrier layer 316 is formed to be approximately 0.48. In view of the possible thickness range of the SI-InAlAs side barrier layer 316 that does not affect the characteristics of the optical semiconductor device, the Al composition is preferably in the range of 0.45 to 0.51.
次に、図２６に示すように、フッ酸（ＨＦ）により、ＳｉＯ２マスク３４を除去した後、ｎ−ＩｎＰ基板１１の裏面にｎ電極３２１を形成し、ｐ−ＩｎＧａＡｓコンタクト層１１８上にｐ電極３２２を形成する。この後、共振器方向、即ち、［１１０］方向に長さ３００μｍのチップに劈開し、劈開された各々の面に低反射膜３４１及び３４２を各々形成する。これにより、本実施の形態における半導体レーザが作製される。尚、図２７は、図２６において破線２７Ａ−２７Ｂにおいて切断した断面を示すものである。また、ｎ−ＩｎＰクラッド層１１９は下部ＩｎＰクラッド層となるものであり、ｐ−ＩｎＰクラッド層１１７は上部ＩｎＰクラッド層となるものである。 Next, as shown in FIG. 26, after removing the SiO 2 mask 34 with hydrofluoric acid (HF), an n-electrode 321 is formed on the back surface of the n-InP substrate 11, and p is formed on the p-InGaAs contact layer 118. An electrode 322 is formed. Thereafter, the chip is cleaved into a chip having a length of 300 μm in the resonator direction, that is, the [110] direction, and low reflection films 341 and 342 are formed on each of the cleaved surfaces. Thereby, the semiconductor laser in the present embodiment is manufactured. FIG. 27 shows a cross section taken along the broken line 27A-27B in FIG. The n-InP cladding layer 119 is a lower InP cladding layer, and the p-InP cladding layer 117 is an upper InP cladding layer.
本実施の形態により作製された半導体レーザでは、８５℃において、半導体レーザに流れる閾値電流値を２０％低減することができ、半導体レーザに流れる電流値が５０ｍＡにおける光出力を２０％向上させることができることが確認された。 In the semiconductor laser manufactured according to the present embodiment, the threshold current value flowing through the semiconductor laser can be reduced by 20% at 85 ° C., and the optical output when the current value flowing through the semiconductor laser is 50 mA can be improved by 20%. It was confirmed that it was possible.
また、本実施の形態では、基板として、ｎ−ＩｎＰ基板を用いたが、ｐ−ＩｎＰ基板を用いることも可能である。上記以外については、第２の実施の形態と同様である。 In this embodiment, an n-InP substrate is used as a substrate, but a p-InP substrate can also be used. Other than the above, the second embodiment is the same as the second embodiment.
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.
上記の説明に関し、更に以下の付記を開示する。
（付記１）
（００１）面を主面とするＩｎＰ基板と、
前記ＩｎＰ基板の主面上に形成され、第１導電型の下部ＩｎＰクラッド層と、前記下部ＩｎＰクラッド層上に形成された前記ＩｎＰクラッド層の幅よりも狭い幅を有するＡｌＧａＩｎＡｓを含む活性層と、前記活性層上に形成された前記下部ＩｎＰクラッド層と同幅の第２導電型の上部クラッド層とを有するストライプメサ構造と、
前記ストライプメサ構造における前記活性層の側面に形成されるサイドバリア層と、
を有し、
前記ストライプメサ構造は［１１０］方向に延伸し、
前記サイドバリア層は、Ａｌ組成が０．３２以上のＡｌＧａＩｎＡｓ、または、Ａｌ組成が０．４５〜０．５１のＩｎＡｌＡｓにより形成されたものであることを特徴とする光半導体装置。
（付記２）
前記サイドバリア層の側面は、ＩｎＰ埋め込み層が形成されていることを特徴とする付記１に記載の光半導体装置。
（付記３）
前記サイドバリア層は、半絶縁性の半導体材料により形成されていることを特徴とする付記１に記載の光半導体装置。
（付記４）
前記サイドバリア層の側面は、ＩｎＰ埋め込み層が形成されており、前記ＩｎＰ埋め込み層は、半絶縁性の半導体材料により形成されていることを特徴とする付記１に記載の光半導体装置。
（付記５）
前記下部ＩｎＰクラッド層には、回折格子層が設けられていることを特徴とする付記１から４のいずれかに記載の光半導体装置。
（付記６）
（００１）面を主面とするＩｎＰ基板上に、第１導電型の下部ＩｎＰクラッド層、ＡｌＧａＩｎＡｓを含む活性層、第２導電型の上部クラッド層を積層形成する積層工程と、
前記下部ＩｎＰクラッド層及び前記活性層に、［１１０］方向に延伸するストライプメサを形成するメサ形成工程と、
前記ストライプメサの形成された前記活性層の側面をウエットエッチングによりエッチングするウエットエッチング工程と、
前記下部ＩｎＰクラッド層上より、前記ウエットエッチングによりエッチングされた前記活性層の側面が覆われるまでサイドバリア層を形成するサイドバリア形成工程と、
を有し、
前記サイドバリア層は、Ａｌ組成が０．３２以上のＡｌＧａＩｎＡｓ、または、Ａｌ組成が０．４５〜０．５１のＩｎＡｌＡｓにより形成されたものであることを特徴とする光半導体装置の製造方法。
（付記７）
前記サイドバリア層は、半絶縁性の半導体材料により形成されていることを特徴とする付記６に記載の光半導体装置の製造方法。
（付記８）
前記メサ形成工程は、酸化物または窒化物のマスクを形成し、ドライエッチングを行うことにより行われものであって、
サイドバリア層形成工程の後、前記マスクの形成されていない領域において前記ＩｎＰ基板の表面が露出するまでエッチングを行うエッチング工程と、
前記ＩｎＰ基板の表面の露出した面よりＩｎＰ埋め込み層を形成する埋め込み層形成工程と、
を有することを特徴とする付記６に記載の光半導体装置の製造方法。
（付記９）
前記サイドバリア層は、半絶縁性の半導体材料により形成されているものであって、ＩｎＰ埋め込み層は、半絶縁性の半導体材料により形成されていることを特徴とする付記８に記載の光半導体装置の製造方法。
（付記１０）
前記サイドバリア層は、ＭＯＶＰＥ法により結晶成長させることにより形成されるものであることを特徴とする付記６から９のいずれかに記載の光半導体装置の製造方法。
In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
An InP substrate having a (001) plane as a main surface;
A first conductivity type lower InP cladding layer formed on the main surface of the InP substrate; and an active layer containing AlGaInAs having a width narrower than the width of the InP cladding layer formed on the lower InP cladding layer; A stripe mesa structure having a second conductivity type upper clad layer having the same width as the lower InP clad layer formed on the active layer;
A side barrier layer formed on a side surface of the active layer in the stripe mesa structure;
Have
The stripe mesa structure extends in the [110] direction,
2. The optical semiconductor device according to claim 1, wherein the side barrier layer is formed of AlGaInAs having an Al composition of 0.32 or more, or InAlAs having an Al composition of 0.45 to 0.51.
(Appendix 2)
2. The optical semiconductor device according to appendix 1, wherein an InP buried layer is formed on a side surface of the side barrier layer.
(Appendix 3)
The optical semiconductor device according to appendix 1, wherein the side barrier layer is made of a semi-insulating semiconductor material.
(Appendix 4)
The optical semiconductor device according to appendix 1, wherein an InP buried layer is formed on a side surface of the side barrier layer, and the InP buried layer is formed of a semi-insulating semiconductor material.
(Appendix 5)
5. The optical semiconductor device according to any one of appendices 1 to 4, wherein the lower InP cladding layer is provided with a diffraction grating layer.
(Appendix 6)
A laminating step of laminating a first conductivity type lower InP clad layer, an active layer containing AlGaInAs, and a second conductivity type upper clad layer on an InP substrate having a (001) plane as a main surface;
A mesa forming step of forming a stripe mesa extending in the [110] direction in the lower InP cladding layer and the active layer;
A wet etching step of etching a side surface of the active layer on which the stripe mesa is formed by wet etching;
Forming a side barrier layer from above the lower InP cladding layer until a side surface of the active layer etched by the wet etching is covered;
Have
The method of manufacturing an optical semiconductor device, wherein the side barrier layer is formed of AlGaInAs having an Al composition of 0.32 or more, or InAlAs having an Al composition of 0.45 to 0.51.
(Appendix 7)
The method for manufacturing an optical semiconductor device according to appendix 6, wherein the side barrier layer is formed of a semi-insulating semiconductor material.
(Appendix 8)
The mesa formation step is performed by forming an oxide or nitride mask and performing dry etching,
An etching step of performing etching until the surface of the InP substrate is exposed in a region where the mask is not formed after the side barrier layer forming step;
A buried layer forming step of forming an InP buried layer from an exposed surface of the surface of the InP substrate;
Item 7. The method for manufacturing an optical semiconductor device according to appendix 6, wherein:
(Appendix 9)
The optical semiconductor according to appendix 8, wherein the side barrier layer is formed of a semi-insulating semiconductor material, and the InP buried layer is formed of a semi-insulating semiconductor material. Device manufacturing method.
(Appendix 10)
10. The method for manufacturing an optical semiconductor device according to any one of appendices 6 to 9, wherein the side barrier layer is formed by crystal growth by a MOVPE method.
１１ ｎ−ＩｎＰ基板
１２ ｎ−ＩｎＰバッファ層
１３ ｉ−ＡｌＧａＩｎＡｓ活性層
１４ ｐ−ＩｎＰクラッド層
１５ ｐ−ＩｎＡｌＡｓサイドバリア層
１６ ｐ−ＩｎＰ埋め込み層
１７ ｎ−ＩｎＰブロック層
１８ ｐ−ＩｎＰクラッド層
１９ ｐ−ＩｎＧａＡｓコンタクト層
２１ ｎ側電極
２２ ｐ側電極
３１ 下部ＳＣＨ層
３２ 多重量子井戸層
３３ 上部ＳＣＨ層
３４ ＳｉＯ２マスク
３５ ｐ−ＩｎＰ層
４１ 低反射膜
４２ 高反射膜
11 n-InP substrate 12 n-InP buffer layer 13 i-AlGaInAs active layer 14 p-InP cladding layer 15 p-InAlAs side barrier layer 16 p-InP buried layer 17 n-InP blocking layer 18 p-InP cladding layer 19 p -InGaAs contact layer 21 n-side electrode 22 p-side electrode 31 lower SCH layer 32 multiple quantum well layer 33 upper SCH layer 34 SiO 2 mask 35 p-InP layer 41 low reflection film 42 high reflection film
Claims (6)
前記ＩｎＰ基板の主面上に形成され、第１導電型の下部ＩｎＰクラッド層と、前記下部ＩｎＰクラッド層上に形成された前記ＩｎＰクラッド層の幅よりも狭い幅を有するＡｌＧａＩｎＡｓを含む活性層と、前記活性層上に形成された前記下部ＩｎＰクラッド層と同幅の第２導電型の上部クラッド層とを有するストライプメサ構造と、
前記ストライプメサ構造における前記活性層の側面に形成されるサイドバリア層と、
を有し、
前記ストライプメサ構造は［１１０］方向に延伸し、
前記サイドバリア層は、Ａｌ組成が０．３２以上のＡｌＧａＩｎＡｓ、または、Ａｌ組成が０．４５〜０．５１のＩｎＡｌＡｓにより形成されたものであることを特徴とする光半導体装置。 An InP substrate having a (001) plane as a main surface;
A first conductivity type lower InP cladding layer formed on the main surface of the InP substrate; and an active layer containing AlGaInAs having a width narrower than the width of the InP cladding layer formed on the lower InP cladding layer; A stripe mesa structure having a second conductivity type upper clad layer having the same width as the lower InP clad layer formed on the active layer;
A side barrier layer formed on a side surface of the active layer in the stripe mesa structure;
Have
The stripe mesa structure extends in the [110] direction,
2. The optical semiconductor device according to claim 1, wherein the side barrier layer is formed of AlGaInAs having an Al composition of 0.32 or more, or InAlAs having an Al composition of 0.45 to 0.51.
前記下部ＩｎＰクラッド層及び前記活性層に、［１１０］方向に延伸するストライプメサを形成するメサ形成工程と、
前記ストライプメサの形成された前記活性層の側面をウエットエッチングによりエッチングするウエットエッチング工程と、
前記下部ＩｎＰクラッド層上より、前記ウエットエッチングによりエッチングされた前記活性層の側面が覆われるまでサイドバリア層を形成するサイドバリア形成工程と、
を有し、
前記サイドバリア層は、Ａｌ組成が０．３２以上のＡｌＧａＩｎＡｓ、または、Ａｌ組成が０．４５〜０．５１のＩｎＡｌＡｓにより形成されたものであることを特徴とする光半導体装置の製造方法。 A laminating step of laminating a first conductivity type lower InP clad layer, an active layer containing AlGaInAs, and a second conductivity type upper clad layer on an InP substrate having a (001) plane as a main surface;
A mesa forming step of forming a stripe mesa extending in the [110] direction in the lower InP cladding layer and the active layer;
A wet etching step of etching a side surface of the active layer on which the stripe mesa is formed by wet etching;
Forming a side barrier layer from above the lower InP cladding layer until a side surface of the active layer etched by the wet etching is covered;
Have
The method of manufacturing an optical semiconductor device, wherein the side barrier layer is formed of AlGaInAs having an Al composition of 0.32 or more, or InAlAs having an Al composition of 0.45 to 0.51.
サイドバリア層形成工程の後、前記マスクの形成されていない領域において前記ＩｎＰ基板の表面が露出するまでエッチングを行うエッチング工程と、
前記ＩｎＰ基板の表面の露出した面よりＩｎＰ埋め込み層を形成する埋め込み層形成工程と、
を有することを特徴とする請求項４に記載の光半導体装置の製造方法。 The mesa formation step is performed by forming an oxide or nitride mask and performing dry etching,
An etching step of performing etching until the surface of the InP substrate is exposed in a region where the mask is not formed after the side barrier layer forming step;
A buried layer forming step of forming an InP buried layer from an exposed surface of the surface of the InP substrate;
The method of manufacturing an optical semiconductor device according to claim 4, wherein:
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