JP5215695B2 - 画像撮像装置 - Google Patents

Description

本発明は、画像情報を取得する画像撮像装置に関する。

画像撮像装置に搭載される撮像素子周りの回路構成としては、タイミングジェネレーターにより撮像素子及びＡ／Ｄ変換器に駆動信号を供給する構成が知られている。特許文献１によれば、制御・駆動クロック発生部からＣＣＤラインセンサとＡ／Ｄコンバータに駆動信号を供給する構成が示されている。

図４は、関連技術における画像撮像装置の撮像素子周りの回路構成を示す図である。ＣＰＵ１０１は、タイミングジェネレーター１０２、ＣＭＯＳセンサ１０３及びＡ／Ｄ変換器１０４を制御する。タイミングジェネレーター１０２は、ＣＭＯＳセンサ１０３を駆動するための撮像素子基準信号及びＡ／Ｄ変換器１０４を駆動するためのＡ／Ｄ変換器駆動信号を生成して出力する。ＣＭＯＳセンサ１０３は、光電変換部１０５、駆動信号生成部１０６及びシリアルインターフェース１０７を有する。光電変換部１０５は、原稿画像に応じた光をアナログ画像信号へと光電変換する。駆動信号生成部１０６は、光電変換に必要な撮像素子駆動信号を生成する。シリアルインターフェース１０７は、ＣＰＵ１０１に対する制御信号を送受信する。Ａ／Ｄ変換器１０４は、タイミングジェネレーター１０２から受信したＡ／Ｄ変換器駆動信号に従ってアナログ画像信号をデジタル画像信号へ変換して出力する。

ＣＭＯＳセンサ１０３の駆動信号生成部１０６は、タイミングジェネレーター１０２から出力された撮像素子基準信号を受信する。駆動信号生成部１０６は、撮像素子基準信号に含まれている同期信号及び基準クロックに基づき、光電変換に必要な撮像素子駆動信号を生成する。光電変換部１０５は、撮像素子駆動信号に従ってアナログ画像信号を出力する。

図５は、駆動信号生成部１０６を説明するための図である。レジスタ５０２は、ＣＰＵ１０１からシリアルインターフェース１０７（図４）を介して受信した制御信号に含まれる設定値を保持する。カウンタ５０３は、撮像素子基準信号に含まれる基準クロックに同期してカウントを行う。比較器５０４は、レジスタ５０２に保持されている設定値とカウンタ５０３のカウンタ値とを比較することで、撮像素子駆動信号及びマスク信号を生成する。マスク部５０５は、比較器５０４からのマスク信号にしたがい撮像素子基準信号の一部をマスクする。

ところで、ＣＭＯＳセンサ１０３から出力されるアナログ画像信号は、撮像素子基準信号に対して遅延して出力される。これは光電変換部１０５及び駆動信号生成部１０６の内部において信号遅延が発生することが原因である。

一方で、Ａ／Ｄ変換器１０４は、タイミングジェネレーター１０２から出力されたＡ／Ｄ変換器駆動信号に基づき、ＣＭＯＳセンサ１０３から出力されたアナログ画像信号をデジタル画像信号に変換して後段の回路（シェーディング回路等）へ出力する。

このような画像信号を転送する系で正しく画像を転送及び処理するためには、画像信号と各素子の駆動信号との間で、常に、同期関係及び位相関係を保つ必要がある。もし、同期関係及び位相関係が崩れてしまうと、主走査位置がずれたり、Ａ／Ｄ変換器において正しくＡ／Ｄ変換できなくなったりする。

上述したアナログ画像信号の遅延量は、撮像素子の周囲温度、動作状態及び電源電圧等の環境条件の変化に依存するため、常に一定というわけではない。そのため、上記構成を有する画像撮像装置において撮像素子の駆動周波数が高くなればなるほど、Ａ／Ｄ変換器から出力されるデジタル画像信号の１画素周期に対して、撮像素子から出力されるアナログ画像信号の遅延量のばらつきが大きくなってゆく。その結果、後段の素子（例えばＡ／Ｄ変換器）においてアナログ画像信号と素子の駆動信号の間で同期関係又は位相関係が崩れてしまい、正しい画像処理ができなくなる。

図６は、撮像素子における入出力信号の一例を示す図である。ＣＬＫ＿ＩＮ信号及びＳＹＮＣ＿ＩＮ信号は、撮像素子基準信号に含まれる信号であり、ＣＭＯＳセンサ１０３に入力される。ＣＬＫ＿ＩＮ信号は、画像転送の基準クロックである。ＳＹＮＣ＿ＩＮ信号は、基準クロックに同期した画像同期信号であり、例えば、画像の主走査撮像開始位置を示す信号である。これらの信号により、各素子は画像の同期をとっている。ＣＬＫ＿ＩＮ信号及びＳＹＮＣ＿ＩＮ信号は、撮像素子駆動信号及びＡ／Ｄ変換器駆動信号にも含まれ、ＣＭＯＳセンサ１０３及びＡ／Ｄ変換器１０４に入力される。ＣＭＯＳセンサ１０３は、ＣＬＫ＿ＩＮ信号及びＳＹＮＣ＿ＩＮ信号を基準としてアナログ画像信号を出力する。

その際、撮像素子からアナログ画像信号が出力されるタイミングは、撮像素子に基準クロックが入力されたタイミングに対して遅延している。この遅延は、上述したように環境条件によりばらつく。すなわち、アナログ画像信号（ＤＡＴＡ）の出力タイミングは、信号遅延が最小の場合（ＤＡＴＡ＿ｍｉｎＤＥＬＡＹ）と、信号遅延が最大の場合（ＤＡＴＡ＿ｍａｘＤＥＬＡＹ）との間で変動する。

このばらつきが基準クロックの１周期よりも大きくなれば、ＳＹＮＣ＿ＩＮ信号とアナログ画像信号との同期関係が崩れてしまうため、正しく画像信号を転送できなくなる。特に、基準クロックの高周波数化が進むにつれて、信号遅延のばらつきを無視できなくなりつつある。

また、ばらつきが基準クロックの１周期以下であっても基準クロックに対するばらつきの割合が大きくなれば、後段のＡ／Ｄ変換器においてアナログ画像信号とＡ／Ｄ変換器駆動信号の位相関係が変化してしまう。これでは、アナログ画像信号のサンプルタイミングを一意に決定できなくなるため、正しくアナログ画像信号をデジタル画像信号に変換できなくなる。

これに関連して、特許文献２には、ＣＣＤに供給するクロックの位相に対して、Ａ／Ｄ変換回路に供給するクロックの位相をずらすことが開示されている。また、特許文献３には、ＣＣＤカメラからＡ／Ｄ変換器への画素クロック伝送路に遅延素子を設けることが開示されている。
特開２００３−３１９１３３号公報 特開平７−２８８６６０号公報 特開２０００−２３６４８７号公報

しかしながら、従来技術では、前述した撮像素子の周囲温度、動作状態及び電源電圧等の環境条件の変化に依存したアナログ画像信号の遅延量の変動に対して、動的に対処することができない。

本発明は、撮像手段の自己発熱によって撮像手段とアナログ画像信号をデジタル画像信号に変換する変換手段の同期がくずれないようにすることを目的とする。

本発明は、画像を撮像してアナログ画像信号を出力する撮像手段と、
前記アナログ画像信号をデジタル画像信号に変換する変換手段と、
前記撮像手段及び前記変換手段に供給するべき同期信号を生成し、前記撮像手段に同期信号を供給する同期信号生成手段と、
前記同期信号生成手段により生成された同期信号を前記変換手段に供給するタイミングを補正し、前記変換手段に同期信号を供給する補正手段と
を有し、
前記補正手段は、前記撮像手段の位置的な歪みを防止する部材の上であって、前記撮像手段の自己発熱の影響を受ける位置に設けられており、温度に応じて前記同期信号生成手段によって生成された同期信号を遅延することを特徴とする。

本発明は、撮像手段の自己発熱によって撮像手段とアナログ画像信号をデジタル画像信号に変換する変換手段の同期がくずれないようにすることができる。

以下に本発明の一実施形態を示す。もちろん以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。

図１は、実施形態に係る画像撮像装置の一例を示すブロック図である。ＣＰＵ１０１は、タイミングジェネレーター１０２、ＣＭＯＳセンサ１０３及びＡ／Ｄ変換器１０４を制御する。タイミングジェネレーター１０２は、ＣＭＯＳセンサ１０３を駆動するための撮像素子基準信号及びＡ／Ｄ変換器１０４を駆動するためのＡ／Ｄ変換器駆動信号をそれぞれ生成して出力する。このように、タイミングジェネレーター１０２は、それぞれ同期した撮像素子基準信号とＡ／Ｄ変換器駆動信号に対応する第１駆動信号と第２駆動信号とを生成して供給する同期信号生成手段の一例である。

ＣＭＯＳセンサ１０３は、光電変換部１０５、駆動信号生成部１０６及びシリアルインターフェース１０７を有する。光電変換部１０５は、原稿画像に応じた光をアナログ画像信号へと光電変換する。すなわち、光電変換部１０５は、第１駆動信号に従って画像を撮像してアナログ画像信号を出力する撮像手段の一例である。

駆動信号生成部１０６は、光電変換に必要な撮像素子駆動信号を生成する。より具体的に説明すると、駆動信号生成部１０６は、まず、タイミングジェネレーター１０２から出力された撮像素子基準信号を受信する。駆動信号生成部１０６は、撮像素子基準信号に含まれている同期信号ＳＹＮＣ＿ＩＮ及び基準クロックＣＬＫ＿ＩＮに基づき、光電変換部の駆動に必要な撮像素子駆動信号を生成する。この撮像素子駆動信号に従って、光電変換部１０５は、アナログ画像信号を出力する。なお、駆動信号生成部１０６は、例えば、上述したような構成を採用している。

シリアルインターフェース１０７は、ＣＰＵ１０１に対する制御信号を送受信する。Ａ／Ｄ変換器１０４は、タイミングジェネレーター１０２により発生され、信号遅延回路１０８を経由して到着したＡ／Ｄ変換器駆動信号に従って、アナログ画像信号をデジタル画像信号へ変換して出力する。

信号遅延回路１０８は、Ａ／Ｄ変換器１０４へのアナログ画像信号の到着タイミングと、Ａ／Ｄ変換器１０４への第２駆動信号の到着タイミングとのずれを補正する補正手段の一例である。信号遅延回路１０８は、後述するように、ＣＭＯＳセンサ１０３の同一半導体チップ上に形成されている。これは、光電変換部１０５と信号遅延回路１０８が受ける環境変動（周囲温度や電源電圧の変動）が実質的に同じになるような構成とするためである。すなわち、信号遅延回路１０８は、光電変換部１０５と信号遅延回路１０８が受ける環境変動の影響が実質的に同一視できるような位置に、またはそのような構成で設けられている。なお、周囲温度の変動とは、画像撮像装置内の温度の変動だけでなく、光電変換部１０５の自己発熱による光電変換部１０５の温度変動を含む。言い換えれば、信号遅延回路１０８は、光電変換部１０５の自己発熱の実質的な影響を受ける位置に、またはそのような構成で設けられている。また、信号遅延回路１０８は、第２駆動信号を遅延させて、アナログ画像信号のＡ／Ｄ変換器１０４への到着タイミングと、第２駆動信号のＡ／Ｄ変換器１０４への到着タイミングとのずれを低減する信号遅延手段の一例でもある。なお、Ａ／Ｄ変換器１０４は、Ａ／Ｄ変換器１０４への到着タイミングが補正された第２駆動信号に従ってアナログ画像信号をデジタル画像信号に変換して出力する変換手段の一例である。

具体的に説明すると、信号遅延回路１０８は、タイミングジェネレーター１０２からＡ／Ｄ変換器駆動信号を受信して、受信したＡ／Ｄ変換器駆動信号を予め定められた遅延量だけ遅延させて出力する回路である。信号遅延回路１０８は、例えば、フリップフロップ及びディレイバッファで構成することができる。すなわち、信号遅延回路１０８は、アナログ画像信号の遅延量とＡ／Ｄ変換器駆動信号の信号遅延量とが同等となるように、内蔵する最終段のフリップフロップの出力タイミングが調整される回路である。ここで、アナログ画像信号の遅延量は、ＣＭＯＳセンサ１０３に入力される撮像素子基準信号に対するＣＭＯＳセンサ１０３より出力されるアナログ画像信号の信号遅延量である。また、Ａ／Ｄ変換器駆動信号の信号遅延量は、ＣＭＯＳセンサ１０３に入力されるＡ／Ｄ変換器駆動信号に対するＣＭＯＳセンサ１０３より出力されるＡ／Ｄ変換器駆動信号の信号遅延量である。信号遅延回路１０８の具体例は後述する。

ＣＭＯＳセンサ１０３は、タイミングジェネレーター１０２からＡ／Ｄ変換器駆動信号と撮像素子基準信号を受け、アナログ画像信号とＡ／Ｄ変換器駆動信号を出力する。図４に示した関連技術では、タイミングジェネレーター１０２から出力されたＡ／Ｄ変換器駆動信号が、直接、Ａ／Ｄ変換器に入力されていた。しかしながら、本実施形態では、Ａ／Ｄ変換器駆動信号は、ＣＭＯＳセンサ１０３内に設けられた信号遅延回路１０８を経由してＡ／Ｄ変換器１０４に入力される。

ＣＭＯＳセンサ１０３に対して撮像素子駆動信号が入力されるとほぼ同時に、ＣＭＯＳセンサ１０３からアナログ画像信号が出力されれば理想的である。しかし、現実には、伝送路で発生する伝播遅延に加え、光電変換部１０５や駆動信号生成部１０６回路の内部信号遅延が発生する。故に関連技術では、タイミングジェネレーターから出力された時点では画像素子基準信号とＡ／Ｄ変換器駆動信号との同期や位相の関係が維持されていても、Ａ／Ｄ変換器１０４へのＡ／Ｄ変換器駆動信号とアナログ画像信号の到着タイミングがずれてしまう。すなわち、Ａ／Ｄ変換器駆動信号とアナログ画像信号との間の同期関係及び位相関係が崩れてしまう。

一方、本実施形態では、Ａ／Ｄ変換器駆動信号を、ＣＭＯＳセンサ１０３内に設けられた信号遅延回路１０８を通過させることで、アナログ画像信号の到着タイミングと、Ａ／Ｄ変換器駆動信号の到着タイミングとのずれが低減される。すなわち、Ａ／Ｄ変換器駆動信号とアナログ画像信号との間の同期関係及び位相関係を維持することが可能となる。

図２は、実施形態に係る撮像素子に対する入力信号と出力信号との関係の一例を示す図である。図２において、ＣＬＫ＿ＩＮ信号やＳＹＮＣ＿ＩＮ信号は、すでに説明したとおりである。ＣＭＯＳセンサ１０３は、ＣＬＫ＿ＩＮ信号やＳＹＮＣ＿ＩＮ信号を基準としアナログ画像信号を出力する。

ＣＬＫ＿ＯＵＴ信号及びＳＹＮＣ＿ＯＵＴ信号は、信号遅延回路１０８から出力されるＡ／Ｄ変換器駆動信号に含まれる画像同期信号である。上述したように、環境条件に依存して信号の遅延量は異なる。すなわち、環境条件に応じて遅延量がばらつくのである。これは、遅延量には、最小値と最大値があり、遅延量はその間のいずれかの値をとることを意味する。ここで、遅延量が最小のときのアナログ画像信号をＤＡＴＡ＿ｍｉｎＤＥＬＡＹとし、遅延量が最大のときのアナログ画像信号をＤＡＴＡ＿ｍａｘＤＥＬＡＹとする。図２が示すように、遅延量の最小値と最大値との差である信号遅延ばらつきが、１画素周期を超えると、後段の回路が正しく処理を実行できなくなる。

本実施形態では、信号遅延回路１０８によって、光電変換部１０５から出力されるアナログ画像信号の遅延量と同等の遅延量が付与されたＣＬＫ＿ＯＵＴ信号及びＳＹＮＣ＿ＯＵＴ信号が出力される。そのため、Ａ／Ｄ変換器駆動信号とアナログ画像信号との間の同期関係及び位相関係を維持することが可能となる。すなわち、ＳＹＮＣ＿ＯＵＴ信号を例にすると、図２が示すように、アナログ画像信号の遅延量が最小の場合にはＳＹＮＣ＿ＯＵＴ＿ｍｉｎが出力され、最大の場合にはＳＹＮＣ＿ＯＵＴ＿ｍａｘが出力される。これにより、Ａ／Ｄ変換器１０４は、アナログ画像信号のサンプルタイミングを一意に決定できる。

図３は、実施形態に係るＣＭＯＳセンサ１０３及びその信号遅延回路１０８の一例を示すブロック図である。セレクタ３０１は、画像信号最終段に配置されたセレクタ又はゲート回路である。画像信号は、セレクタ３０１に入力された切り換え信号（ＣＬＫ１）の変化点により制御される。すなわち、切り換え信号（ＣＬＫ１）によって、読み出される画像信号が切り換えられる。なお、画像信号１と画像信号２は、それぞれ光電変換部１０５の奇数画素と偶数画素から出力される画像信号である。出力アンプ３０２は、セレクタ３０１により選択された画像信号を増幅して、画像信号出力端子３０３より出力する。よって、画像信号の遅延は、セレクタ３０１から画像信号出力端子３０３までの配線による遅延や、出力アンプ３０２の遅延等により起こる。

フリップフロップ３０４には、この画像信号の遅延量と同量Ａ／Ｄ変換器駆動信号を遅延させるため、Ａ／Ｄ変換器駆動信号と、セレクタ３０１の切り換え信号と同期のとれた信号（ＣＬＫ２）とが入力される。フリップフロップ３０４から駆動信号出力端子３０６までの遅延量を、画像信号の遅延量と同量になるよう、ディレイバッファ３０５の段数及び配線長を調節する。この段数及び配線長は、ＣＭＯＳセンサ１０３の論理回路設計における配線時に、実遅延シミュレーションを行うことで決定される。この際には、周囲温度や電源電圧のばらつきも考慮されることが望ましい。

なお、セレクタ３０１、出力アンプ３０２及びディレイバッファ３０５は、同一半導体プロセスで製造されるため、周囲温度や電源電圧のばらつきに対する遅延量の変動傾向も非常に類似したものとなる。よって、ＣＭＯＳセンサ１０３を使用している際に周囲温度や電源電圧などが変動しても、各素子の遅延量が連動して変動するため、アナログ画像信号とＡ／Ｄ変換器駆動信号の各遅延量を同等にすることができる。

本発明によれば、アナログ画像信号の到着タイミングと、Ａ／Ｄ変換器駆動信号の到着タイミングとのずれを補正する補正手段を設けたことで、撮像素子の駆動周波数が高くなっても、画像信号と駆動信号との間の同期関係及び位相関係を維持しやすくなる。もちろん、これによって、変換手段やさらに後段の回路で、画像信号を正しく処理できるようになる。

例えば、Ａ／Ｄ変換器駆動信号を遅延させる信号遅延回路１０８を設けることで、Ａ／Ｄ変換器１０４へのアナログ画像信号の到着タイミングと、Ａ／Ｄ変換器駆動信号の到着タイミングとのずれが低減される。

上述したように、遅延量は、撮像素子の周囲温度、動作状態及び電源電圧等の環境条件の変化に依存する。よって、Ａ／Ｄ変換器駆動信号の伝送路とアナログ画像信号の伝送路とが、ほぼ同一の環境条件化に置かれることが望ましい。ほぼ同一の環境条件化に置かれれば、Ａ／Ｄ変換器駆動信号の遅延量とアナログ画像信号の遅延量もほぼ同量となるからである。

そのためには、光電変換部１０５と信号遅延回路１０８とを同一の半導体チップ上に形成することが望ましい。すなわち、ＣＭＯＳセンサ１０３に信号遅延回路も実装すれば、双方の回路を同一半導体プロセスで製造できるため、周囲温度や電源電圧のばらつきに対する変動傾向も同一となろう。

もちろん、ＣＭＯＳセンサ１０３内に信号遅延回路１０８が実装されることは必須ではない。光電変換部１０５と信号遅延回路１０８が受ける環境変動（周囲温度や電源電圧の変動）の影響が実質的に同一となるような他の構成にも適用可能である。例えば、光電変換部１０５の位置的な歪みを防止するために光電変換部１０５に貼り付けられるセラミック板（位置的な歪みを防止する部材）上に信号遅延回路１０８を貼り付けるようにしてもよい。すなわち、信号遅延回路１０８は、光電変換部１０５の自己発熱により光電変換部１０５が受ける影響と実質的に同一の影響を受ける位置に、またはそのような構成で設けられる。また、環境条件が変化してもＡ／Ｄ変換器駆動信号の遅延量とアナログ画像信号の遅延量もほぼ同量となるのであれば、信号遅延回路１０８をＣＭＯＳセンサ１０３の外部に配置してもよい。

なお、信号の遅延量は、伝送路の長さにも依存する。よって、タイミングジェネレーター１０２からＣＭＯＳセンサ１０３（光電変換部１０５）までの、撮像素子基準信号の伝送路の長さと、Ａ／Ｄ変換器駆動信号の伝送路の長さとを同長（等長配線）とすることが望ましいだろう。同様に、ＣＭＯＳセンサ１０３（光電変換部１０５）からＡ／Ｄ変換器１０４までの、撮像素子基準信号の伝送路の長さと、Ａ／Ｄ変換器駆動信号の伝送路の長さとを同長（等長配線）とすることが望ましいだろう。これらにより、さらに、アナログ画像信号とＡ／Ｄ変換器駆動信号との間の位相のずれを小さくすることができる。

信号遅延回路１０８によってＡ／Ｄ変換器駆動信号に付与される遅延量は、予め半導体チップの設計時に実行された実遅延シミュレーションにより決定された値とすればよい。ＣＭＯＳセンサは、撮像素子の一例にすぎず、ＣＣＤセンサなど他の構成の撮像素子であってもよい。

実施形態に係る画像読み取り装置の一例を示すブロック図である。 実施形態に係る撮像素子に対する入力信号と出力信号との関係の一例を示す図である。 実施形態に係るＣＭＯＳセンサ及びその信号遅延回路の一例を示すブロック図である。 関連技術における画像読み取り装置の撮像素子周りの回路構成を示す図である。 駆動信号生成部を説明するための図である。 撮像素子における入出力信号の一例を示す図である。

符号の説明

１０１…ＣＰＵ
１０２…タイミングジェネレーター
１０３…ＣＭＯＳセンサ
１０４…Ａ／Ｄ変換器
１０５…光電変換部
１０６…駆動信号生成部
１０７…シリアルインターフェース
１０８…信号遅延回路

Claims (5)

1. 画像を撮像してアナログ画像信号を出力する撮像手段と、
   前記アナログ画像信号をデジタル画像信号に変換する変換手段と、
   前記撮像手段及び前記変換手段に供給するべき同期信号を生成し、前記撮像手段に同期信号を供給する同期信号生成手段と、
   前記同期信号生成手段により生成された同期信号を前記変換手段に供給するタイミングを補正し、前記変換手段に同期信号を供給する補正手段と
   を有し、
   前記補正手段は、前記撮像手段の位置的な歪みを防止する部材の上であって、前記撮像手段の自己発熱の影響を受ける位置に設けられており、温度に応じて前記同期信号生成手段によって生成された同期信号を遅延することを特徴とする画像撮像装置。
2. 前記撮像手段と前記補正手段とが同一の半導体チップ上に形成されていることを特徴とする請求項１に記載の画像撮像装置。
3. 前記同期信号生成手段から前記撮像手段へ同期信号を供給するための伝送路の長さと、前記同期信号生成手段から前記補正手段へ同期信号を供給するための伝送路の長さとが同長であることを特徴とする請求項２に記載の画像撮像装置。
4. 前記撮像手段から前記変換手段へ前記アナログ画像信号を供給するための伝送路の長さと、前記補正手段から前記変換手段へ同期信号を供給するための伝送路の長さとが同長であることを特徴とする請求項２または３に記載の画像撮像装置。
5. 前記部材は、セラミック板であることを特徴とする請求項１ないし４のいずれか１項に記載の画像撮像装置。

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