JP5213564B2 - 積層コンデンサ及びそれを内蔵した半導体パッケージ並びにそれらの製造方法 - Google Patents

Description

本発明は、複数の内部電極が積層されている積層コンデンサ及び積層コンデンサを内蔵した半導体パッケージ並びにそれらの製造方法に関する。

近年、半導体チップは動作周波数が高くなると共に消費電流が増加している。これに伴い、消費電力の低減化によって動作電圧が減少する傾向にある。従って、半導体チップへ電力を供給する電源においては、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電源の電圧変動を電源の許容値内に抑えることは非常に困難である。

このため、半導体チップを実装した半導体パッケージには、電源の電圧変動を低減させるために、複数のチップコンデンサが実装されている。すなわち、電流が高速で過渡的な変動をした時に、素早い充放電によってチップコンデンサから半導体チップに電流を供給することにより、電源の電圧変動を抑えるようにしている。

以下、図１等を参照しながら、チップコンデンサが実装されている従来の半導体パッケージの一例について説明する。図１は、従来の半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ３００は、多層配線基板５００と、半導体チップ４００と、電極端子４１０と、アンダーフィル樹脂層４２０とを有する。多層配線基板５００の中心部には、支持体５１０が設けられている。

支持体５１０の第１主面５１０ａ上には、第１配線層６１０ａが形成されている。又、支持体５１０には、第１主面５１０ａから第２主面５１０ｂに貫通するスルービア６９０が形成されている。第１配線層６１０ａは、スルービア６９０を介して後述する第４配線層６１０ｂと電気的に接続されている。更に、第１配線層６１０ａを覆うように第１絶縁層５２０ａが形成されており、第１絶縁層５２０ａ上には、第２配線層６２０ａが形成されている。第１配線層６１０ａと第２配線層６２０ａとは、第１絶縁層５２０ａを貫通するビアホール５２０ｘを介して電気的に接続されている。

更に、第２配線層６２０ａを覆うように第２絶縁層５３０ａが形成されている。第２絶縁層５３０ａ上には、第３配線層６３０ａが形成されている。第２配線層６２０ａと第３配線層６３０ａとは、第２絶縁層５３０ａを貫通するビアホール５３０ｘを介して電気的に接続されている。

更に、第３配線層６３０ａを覆うように、開口部５５０ｘを有するソルダーレジスト膜５５０ａが形成されている。第３配線層６３０ａのソルダーレジスト膜５５０ａの開口部５５０ｘから露出する部分は、電極パッドとして機能する（以降、第３配線層６３０ａのソルダーレジスト膜５５０ａの開口部５５０ｘから露出する部分を電極パッド６３０ａという場合がある）。以降、電極パッド６３０ａが形成されている面を、多層配線基板５００の第１主面という場合がある。

支持体５１０の第２主面５１０ｂ上には、第４配線層６１０ｂが形成され、更に、第４配線層６１０ｂを覆うように第３絶縁層５２０ｂが形成されている。第３絶縁層５２０ｂ上には、第５配線層６２０ｂが形成されている。第４配線層６１０ｂと第５配線層６２０ｂとは、第３絶縁層５２０ｂを貫通するビアホール５２０ｙを介して電気的に接続されている。

更に、第５配線層６２０ｂを覆うように第４絶縁層５３０ｂが形成されている。第４絶縁層５３０ｂ上には、第６配線層６３０ｂが形成されている。第５配線層６２０ｂと第６配線層６３０ｂとは、第４絶縁層５３０ｂを貫通するビアホール５３０ｙを介して電気的に接続されている。

更に、第６配線層６３０ｂを覆うように、開口部５５０ｙを有するソルダーレジスト膜５５０ｂが形成されている。第６配線層６３０ｂのソルダーレジスト膜５５０ｂの開口部５５０ｙから露出する部分は、電極パッドとして機能する（以降、第６配線層６３０ｂのソルダーレジスト膜５５０ｂの開口部５５０ｙから露出する部分を電極パッド６３０ｂという場合がある）。以降、電極パッド６３０ｂが形成されている面を、多層配線基板５００の第２主面という場合がある。

一部の電極パッド６３０ｂ上には、はんだバンプ６８０が形成されている。はんだバンプ６８０は、半導体パッケージ３００を回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される外部接続端子として機能する。又、一部の電極パッド６３０ｂ上には、チップコンデンサ１００が実装されている。電極パッド６３０ｂとチップコンデンサ１００の外部電極２６０ａ及び２６０ｂとは電気的に接続されている。

多層配線基板５００の第１主面上には半導体チップ４００が実装されている。半導体チップ４００は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体チップ４００の電極パッド（図示せず）上には、電極端子４１０が形成されている。

半導体チップ４００の電極パッド（図示せず）は、電極端子４１０により、多層配線基板５００の対応する電極パッド６３０ａと電気的に接続されている。電極端子４１０は、例えば、はんだから構成されている。半導体チップ４００と多層配線基板５００のソルダーレジスト膜５５０ａとの間には、アンダーフィル樹脂層４２０が充填されている。

図２は、図１に示すチップコンデンサを拡大して例示する断面図である。図２を参照するに、チップコンデンサ１００は、誘電体層２１０と、複数の内部電極２２０ａ及び２２０ｂと、２つの外部電極２６０ａ及び２６０ｂとを有する。

誘電体層２１０の内部には、複数の内部電極２２０ａ及び２２０ｂがＺ方向に交互に積層されている。複数の内部電極２２０ａ及び２２０ｂは、外部電極２６０ａ及び２６０ｂに挟まれた領域に、外部電極２６０ａと外部電極２６０ｂの対向する面である２６０ａ１及び２６０ｂ１に対して略垂直に配置されている。複数の内部電極２２０ａは外部電極２６０ａに接続され、複数の内部電極２２０ｂは外部電極２６０ｂに接続されている。これにより複数の内部電極２２０ａと複数の内部電極２２０ｂとの間にキャパシタンスが形成される。

図２に示すチップコンデンサ１００は、例えば半導体チップ４００の動作電流により生じる電源の電圧変動を低減するために、半導体チップ４００の電源と基準電位（ＧＮＤ）との間に複数個接続されている。ただし、チップコンデンサ１００を半導体チップ４００の近傍に配置することは困難であるため、チップコンデンサ１００は多層配線基板５００の半導体チップ４００の実装面である第１主面の反対側の面である第２主面上に実装されるのが通常である。

すなわち、半導体チップ４００の電源と基準電位（ＧＮＤ）は、配線層、ビアホール、スルービア等を介して多層配線基板５００の第２主面まで引き延ばされ、そこにチップコンデンサ１００が実装される。多層配線基板５００の第２主面上には、例えば一個当たりの静電容量が１〜１０μＦであるチップコンデンサ１００が３０〜５０個実装されており、多層配線基板５００全体として５０〜１００μＦの静電容量とすることで電源の電圧変動を低減している。

半導体チップ４００が高周波で動作した場合に、チップコンデンサ１００により電源の電圧変動を低減するためには、チップコンデンサ１００をなるべく半導体チップ４００の電源と基準電位（ＧＮＤ）の近傍に配置することが好ましいが、前述のように、チップコンデンサ１００は、配線層、ビアホール、スルービア等を介して半導体チップ４００の電源と基準電位（ＧＮＤ）との間に接続される。従って、配線層等により生じるインダクタンスを低減することは困難であり、半導体チップ４００が高周波で動作した場合に、チップコンデンサ１００により電源の電圧変動を低減することには限界がある。インダクタンスが高くなると、チップコンデンサ１００が高速な電流変動に対応して充放電することを阻害するからである。

このような問題を解決するために、多層配線基板５００の内部に図２と同様の構造のコンデンサを形成する技術が開示されている。多層配線基板５００の内部にコンデンサを形成することにより、コンデンサを半導体チップ４００に近づけることができる。

この際、コンデンサの外部電極のピッチを半導体チップ４００に形成されている電極端子４１０のピッチと等しくし、コンデンサを半導体チップ４００の電源及び基準電位（ＧＮＤ）に対応する電極端子４１０の直下に形成することが好ましい。そして、コンデンサの外部電極の一方を半導体チップ４００の電源に対応する電極端子４１０に接続し、コンデンサの外部電極の他方を半導体チップ４００の基準電位（ＧＮＤ）に対応する電極端子４１０に接続することが好ましい。

このように、多層配線基板５００の内部にコンデンサを形成し、上述のように接続することにより、配線層等により生じるインダクタンスを低減することが可能となり、従来と比較して半導体チップ４００が高周波で動作した場合にも電源の電圧変動を低減することができる（例えば、特許文献１、２参照）。
特開２００２−２６０９５９号公報 特開２００７−８１１６６号公報

しかしながら、半導体パッケージ３００の小型化、薄型化が進むにつれて、半導体チップ４００に形成されている電極端子４１０のピッチは狭くなりつつある。すなわち、電極端子４１０は高密度化しつつある。電極端子４１０のピッチが狭くなるにしたがって、それと接続されるコンデンサの外部電極のピッチも狭くする必要がある。

従来のコンデンサにおいて、内部電極は配線基板の厚さ方向に対して直交する方向に設けられているため、コンデンサの外部電極のピッチが狭くなると、コンデンサの内部電極の面積を大きく取れなくなる。コンデンサの内部電極の面積が小さくなると、それに比例してコンデンサの容量が小さくなるため、電源の電圧変動を低減することが困難になるという問題があった。

本発明は、上記に鑑みてなされたもので、半導体チップに形成されている電極端子が高密度化しても、半導体チップの電源の電圧変動を低減することが可能な積層コンデンサ及びそれを内蔵した半導体パッケージ並びにそれらの製造方法
を提供することを目的とする。

本積層コンデンサは、第１面と、前記第１面とは反対側の第２面と、を有する誘電体層と、前記誘電体層に形成され、前記誘電体層を厚さ方向に貫通し、端面が前記第１面及び前記第２面から露出する第１の外部電極及び第２の外部電極と、前記誘電体層に形成され、前記第１の外部電極と前記第２の外部電極に挟まれた領域に、前記第１の外部電極と接続されると共に、前記第１の外部電極と前記第２の外部電極の対向する面に対して平行に、所定の間隔で並設され相互に接続された複数の第１の内部電極と、前記誘電体層に形成され、前記第２の外部電極と接続されると共に、前記複数の第１の内部電極と互いに間挿し合うように、所定の間隔で並設され相互に接続された複数の第２の内部電極と、を有し、前記第１の外部電極及び前記第２の外部電極の各々の端面は、前記誘電体層の前記第１面及び前記第２面と面一であり、前記第１の外部電極と前記第１の内部電極、及び前記第１の内部電極同士は、前記誘電体層の前記第２の内部電極が形成されていない領域に設けられたビアホールを介して相互に接続されており、前記第２の外部電極と前記第２の内部電極、及び前記第２の内部電極同士は、前記誘電体層の前記第１の内部電極が形成されていない領域に設けられたビアホールを介して相互に接続されていることを要件とする。

本発明によれば、半導体チップに形成されている電極端子が高密度化しても、半導体チップの電源の電圧変動を低減することが可能な積層コンデンサ及びそれを内蔵した半導体パッケージ並びにそれらの製造方法を提供することができる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

〈本発明に係る積層コンデンサの構造〉
図３は、本発明に係る積層コンデンサを例示する図である。図３（ａ）は斜視図であり、図３（ｂ）は図３（ａ）のＡ部を拡大して例示する断面図である。
図３を参照するに、積層コンデンサ１０は、誘電体層２１と、複数の第１の内部電極２２ａと、複数の第２の内部電極２２ｂと、ビアホール２１ｘと、ビアホール２１ｙと、複数の第１の外部電極２６ａと、複数の第２の外部電極２６ｂとを有する。なお、図３（ｂ）において、第１の外部電極２６ａ及び第２の外部電極２６ｂの幅Ｗ１は、便宜上、図３（ａ）よりも狭く描かれている。

図３に示す積層コンデンサ１０は、便宜上、第１の外部電極２６ａ及び第２の外部電極２６ｂをそれぞれ３個ずつ有する構造としているが、これに限定されるものではなく、より多くの第１の外部電極２６ａ及び第２の外部電極２６ｂを有する構造とすることが可能である。

図３において、誘電体層２１中には、第１の外部電極２６ａ及び第２の外部電極２６ｂがＸ方向に所定の周期で交互に形成されている。隣接する第１の外部電極２６ａ及び第２の外部電極２６ｂに挟まれた領域には、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂが、第１の外部電極２６ａと第２の外部電極２６ｂの対向する面である２６ａ_１及び２６ｂ_１に対して略平行に配置されている。

複数の第１の内部電極２２ａは、Ｘ方向に所定の間隔で並設されており、第１の内部電極２２ａ同士は、誘電体層２１における第２の内部電極２２ｂが形成されていない領域を貫通するビアホール２１ｙを介して相互に電気的に接続されている。複数の第２の内部電極２２ｂは、誘電体層２１を介して複数の第１の内部電極２２ａと互いに間挿し合うように、Ｘ方向に所定の間隔で並設されており、第２の内部電極２２ｂ同士は、誘電体層２１における第１の内部電極２２ａが形成されていない領域を貫通するビアホール２１ｘを介して相互に電気的に接続されている。

相互に電気的に接続されている複数の第１の内部電極２２ａは、更に、ビアホール２１ｙを介して隣接する第１の外部電極２６ａと電気的に接続されている。相互に電気的に接続されている複数の第２の内部電極２２ｂは、更に、ビアホール２１ｘを介して隣接する第２の外部電極２６ｂと電気的に接続されている。複数の第１の内部電極２２ａと複数の第２の内部電極２２ｂは、誘電体層２１により互いに電気的に絶縁されている。

これにより複数の第１の内部電極２２ａと複数の第２の内部電極２２ｂとの間にキャパシタンスが形成される。積層コンデンサ１０において、複数の第１の外部電極２６ａ及び複数の第２の外部電極２６ｂと、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂと、ビアホール２１ｘ及び２１ｙとを除く部分が誘電体層２１である。

第１の外部電極２６ａ及び第２の外部電極２６ｂは直方体状の電極であり、ＹＺ平面に略平行な広い面を有する。後述する図１８で示すように、第１の外部電極２６ａ及び第２の外部電極２６ｂの幅Ｗ１は、半導体チップの電極パッド上に形成されるはんだバンプ等の電極端子の大きさに合わせて任意に決めることができるが、例えば５０〜２００μｍ程度とすることができる。隣接する第１の外部電極２６ａと第２の外部電極２６ｂのピッチＰ１は、半導体チップの電極端子のピッチに合わせて任意に決めることができるが、例えば８０〜３５０μｍ程度とすることができる。第１の外部電極２６ａ及び第２の外部電極２６ｂの材料としては、例えばＣｕやＮｉ等を用いることができる。

複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂは、第１の外部電極２６ａ及び第２の外部電極２６ｂよりも幅が狭い直方体状の電極であり、ＹＺ平面に略平行な広い面を有する。複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂの幅Ｗ２は、例えば１〜１０μｍ程度とすることができる。隣接する第１の内部電極２２ａと第２の内部電極２２ｂのピッチＰ２は、例えば１〜１０μｍ程度とすることができる。複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂの材料としては、例えばＣｕやＮｉ等を用いることができる。

誘電体層２１は、誘電率の高い材料から構成されている。誘電体層２１の材料としては、例えばＳｒＴｉＯ_３（チタン酸ストロンチウム）やＢａＴｉＯ_３（チタン酸バリウム）等のセラミック材料を用いることができる。

積層コンデンサ１０は、図３に示す向きで配線基板に内蔵され、第１の外部電極２６ａ及び第２の外部電極２６ｂの一方は配線基板に実装されている半導体チップの電源に対応する電極端子に、他方は半導体チップの基準電位（ＧＮＤ）に対応する電極端子に接続される。このとき、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂは、配線基板の厚さ方向に略平行（第１の外部電極２６ａと第２の外部電極２６ｂの対向する面である２６ａ_１及び２６ｂ_１が、配線基板の厚さ方向に略平行）に配置される。

このように、本発明に係る積層コンデンサ１０においては、配線基板に内蔵されたときに、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂが配線基板の厚さ方向（後述する図１８のＺ方向）に略平行に配置されるため、半導体チップの電極端子のピッチが狭くなり、それに対応して第１の外部電極２６ａ及び第２の外部電極２６ｂのピッチが狭くなっても、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂは、配線基板の厚さ方向及び奥行き方向（図３のＺ方向及びＹ方向）に拡大することが可能であるため、十分な面積を確保することができる。その結果、積層コンデンサ１０は十分な容量を有することができるため、半導体チップの電源の電圧変動を低減することが可能となる。

〈本発明に係る積層コンデンサの製造方法〉
図４から図１７を参照しながら本発明に係る積層コンデンサ１０の製造方法について説明する。図４から図１７は、本発明に係る積層コンデンサの製造工程を例示する図である。図４から図１７において、図３と同一構成部分には同一符号を付し、その説明を省略する場合がある。始めに図４に示す工程では、支持金属２０を用意する。支持金属２０の材料としては、例えばＣｕやＮｉ等を用いることができる。又、これらの材料に、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ等をめっきしたものを用いても構わない。

支持金属２０は、積層コンデンサ１０が完成したときに、外部電極（第１の外部電極又は第２の外部電極）の一つとして使用される。従って、支持金属２０は、第１の外部電極２６ａ及び第２の外部電極２６ｂと同じ厚さのものを用いる。支持金属２０の厚さは、例えば、５０〜２００μｍとすることができる。なお、図４において、２０ａ及び２０ｂは、支持金属２０の第１主面及び第２主面を示している。

次いで、図５に示す工程では、支持金属２０の第１主面２０ａ及び第２主面２０ｂ上に誘電体層２１を形成する。誘電体層２１の材料としては、例えばＳｒＴｉＯ_３（チタン酸ストロンチウム）やＢａＴｉＯ_３（チタン酸バリウム）等のセラミック材料を用いることができる。誘電体層２１は、例えばスパッタ法により形成することができる。次いで、図６に示す工程では、誘電体層２１上に、第１の内部電極２２ａとなる導体層（以降、便宜上、導体層２２ａという場合がある）を形成する。導体層２２ａとしては、例えばＣｕやＮｉ等を用いることができる。導体層２２ａは、例えばスパッタ法、ＣＶＤ法、電解めっき法等により形成することができる。導体層２２ａの厚さは、例えば１〜１０μｍ程度とすることができる。

次いで、図７に示す工程では、導体層２２ａに開口部２２ｘを形成する。具体的には、例えば、導体層２２ａ上にドライフィルム等のレジスト膜を形成し、レジスト膜に対してパターニング処理を行い、開口部２２ｘを形成したい部分以外を覆うようにする。そして、レジスト膜が形成されていない部分の、導体層２２ａをエッチングにより除去する。更にレジスト膜を除去することにより、開口部２２ｘが形成される。

次いで、図８に示す工程では、導体層２２ａを覆うように、誘電体層２１上に、更に誘電体層２１を積層形成する。次いで、図９に示す工程では、誘電体層２１の導体層２２ａが形成されていない部分に、ビアホール２１ｘを形成する。なお、ビアホール２１ｘは、支持金属２０の第１主面２０ａ及び第２主面２０ｂが露出するように形成する。ビアホール２１ｘは、例えばレーザ加工法やプラズマエッチング法等を用いて形成することができる。

次いで、図１０に示す工程では、ビアホール２１ｘ内及び誘電体層２１上に第２の内部電極２２ｂとなる導体層（以降、便宜上、導体層２２ｂという場合がある）を形成する。これにより、導体層２２ｂはビアホール２１ｘを介して支持金属２０と電気的に接続される。導体層２２ｂの材料や形成方法は、導体層２２ａのそれと同等であるため、その説明は省略する。

次いで、図１１に示す工程では、導体層２２ｂに開口部２２ｙを形成する。開口部２２ｙの形成方法は、開口部２２ｘのそれと同等であるため、その説明は省略する。次いで、図１２に示す工程では、導体層２２ｂを覆うように、誘電体層２１上に、更に誘電体層２１を積層形成する。

次いで、図１３に示す工程では、誘電体層２１の導体層２２ｂが形成されていない部分に、ビアホール２１ｙを形成する。なお、ビアホール２１ｙは、導体層２２ａが露出するように形成する。ビアホール２１ｙの形成方法は、ビアホール２１ｘのそれと同等であるため、その説明は省略する。

以降、図６に示す工程から図１３に示す工程を繰り返すことにより、図１４に示す構造体を作製する。次いで、図１５に示す工程では、誘電体層２１上に、第１の外部電極２６ａとなる導体層（以降、便宜上、導体層２６ａという場合がある）を形成する。具体的には、スパッタ法等により、誘電体層２１上に例えばＣｕ等からなるシード層を形成する。そして、シード層を給電層とする電解めっき法により、シード層上に例えばＣｕやＮｉ等を形成することで導体層２６ａが形成される。シード層の厚さは、例えば１μｍとすることができる。導体層２６ａの厚さは、例えば５０〜２００μｍ程度とすることができる。なお、スパッタ法のみで導体層２６ａを形成しても構わない。

以降、図５に示す工程から図１３に示す工程を繰り返すことにより、図１６に示す構造体を作製する。図１６において、Ｂは図１６に示す構造体を切断する位置を示している（以降、切断位置Ｂとする）。又、図１６において、２６ｂは第２の外部電極となる導体層（以降、便宜上、導体層２６ｂという場合がある）を示している。導体層２６ｂは導体層２６ａと同一構造を有するが、ビアホール２１ｙを介して導体層２２ａと接続されるものを導体層２６ａ、ビアホール２１ｘを介して導体層２２ｂと接続されるものを導体層２６ｂとする。次いで、図１７に示す工程では、図１６に示す構造体をダイシングブレード等により切断位置Ｂで切断することにより、複数の積層コンデンサ１０が得られる。

なお、本発明に係る積層コンデンサは、以下の方法でも製造することができる。始めに、例えばＳｒＴｉＯ_３（チタン酸ストロンチウム）やＢａＴｉＯ_３（チタン酸バリウム）等のセラミック材料を主成分とするグリーンシートを作製する。次いで、グリーンシートにパンチャー等によりビアホールを形成し、ビアホールに導電性ペーストを埋め込んだ後、導電性ペーストをスクリーン印刷し内部電極となる導体層を形成する。更に、ビアホール及び導体層を形成したグリーンシートを所定の枚数積層し熱圧着して積層体を作製する。そして、積層体を非酸化雰囲気中で焼成し、指定位置で切断し個片化することで本発明に係る積層コンデンサを形成できる。

〈本発明に係る半導体パッケージ〉
図１８を参照しながら本発明に係る積層コンデンサ１０を内蔵する半導体パッケージ３０について説明する。図１８は、本発明に係る積層コンデンサを内蔵する半導体パッケージを例示する断面図である。図１８において、図３と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１８を参照するに、半導体パッケージ３０は、半導体チップ４０と、電極端子４１と、アンダーフィル樹脂層４２と、配線基板５０とを有する。

配線基板５０の中心部には支持体５１が設けられており、支持体５１には本発明に係る積層コンデンサ１０が内蔵されている。積層コンデンサ１０は前述の図３に示したものである。積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂは、隣接する第１の外部電極２６ａ及び第２の外部電極２６ｂのピッチＰ１が半導体チップ４０の隣接する電極端子４１のピッチ（隣接する電極端子４１ａ及び４１ｂのピッチ）Ｐ３と等しくなるように形成されている。

配線基板５０において、支持体５１の第１主面５１ａ上には、第１配線層６１ａが形成されている。又、支持体５１には、第１主面５１ａから第２主面５１ｂに貫通するスルービア６９が形成されている。第１配線層６１ａは、スルービア６９を介して後述する第５配線層６１ｂと電気的に接続されている。更に、第１配線層６１ａを覆うように第１絶縁層５２ａが形成されており、第１絶縁層５２ａ上には、第２配線層６２ａが形成されている。第１配線層６１ａと第２配線層６２ａとは、第１絶縁層５２ａを貫通する第１ビアホール５２ｘを介して電気的に接続されている。

又、第２配線層６２ａの積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂに対応する位置に配置されている部分は、第１絶縁層５２ａを貫通する第１ビアホール５２ｘを介して支持体５１に内蔵されている積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂと電気的に接続されている。

更に、第２配線層６２ａを覆うように第２絶縁層５３ａが形成されている。第２絶縁層５３ａ上には、第３配線層６３ａが形成されている。第２配線層６２ａと第３配線層６３ａとは、第２絶縁層５３ａを貫通する第２ビアホール５３ｘを介して電気的に接続されている。

更に、第３配線層６３ａを覆うように第３絶縁層５４ａが形成されている。第３絶縁層５４ａ上には、第４配線層６４ａが形成されている。第３配線層６３ａと第４配線層６４ａとは、第３絶縁層５４ａを貫通する第３ビアホール５４ｘを介して電気的に接続されている。

更に、第４配線層６４ａを覆うように、開口部５５ｘを有するソルダーレジスト膜５５ａが形成されている。第４配線層６４ａのソルダーレジスト膜５５ａの開口部５５ｘから露出する部分は、電極パッドとして機能する（以降、第４配線層６４ａのソルダーレジスト膜５５ａの開口部５５ｘから露出する部分を電極パッド６４ａという場合がある）。以降、電極パッド６４ａが形成されている面を、配線基板５０の第１主面という場合がある。

支持体５１の第２主面５１ｂ上には、第５配線層６１ｂが形成され、更に、第５配線層６１ｂを覆うように第４絶縁層５２ｂが形成されている。第４絶縁層５２ｂ上には、第６配線層６２ｂが形成されている。第５配線層６１ｂと第６配線層６２ｂとは、第４絶縁層５２ｂを貫通する第４ビアホール５２ｙを介して電気的に接続されている。

更に、第６配線層６２ｂを覆うように第５絶縁層５３ｂが形成されている。第５絶縁層５３ｂ上には、第７配線層６３ｂが形成されている。第６配線層６２ｂと第７配線層６３ｂとは、第５絶縁層５３ｂを貫通する第５ビアホール５３ｙを介して電気的に接続されている。

更に、第７配線層６３ｂを覆うように第６絶縁層５４ｂが形成されている。第６絶縁層５４ｂ上には、第８配線層６４ｂが形成されている。第７配線層６３ｂと第８配線層６４ｂとは、第６絶縁層５４ｂを貫通する第６ビアホール５４ｙを介して電気的に接続されている。

更に、第８配線層６４ｂを覆うように、開口部５５ｙを有するソルダーレジスト膜５５ｂが形成されている。第８配線層６４ｂのソルダーレジスト膜５５ｂの開口部５５ｙから露出する部分は、電極パッドとして機能する（以降、第８配線層６４ｂのソルダーレジスト膜５５ｂの開口部５５ｙから露出する部分を電極パッド６４ｂという場合がある）。以降、電極パッド６４ｂが形成されている面を、配線基板５０の第２主面という場合がある。

電極パッド６４ｂ上には、外部接続端子６８が形成されている。外部接続端子６８は、例えばはんだバンプである。外部接続端子６８は、半導体パッケージ３０を回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される接続端子として機能する。

配線基板５０の第１主面上には半導体チップ４０が実装されている。半導体チップ４０は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体チップ４０の電極パッド（図示せず）上には、電極となる電極端子４１が形成されている。半導体チップ４０の電極パッド（図示せず）は、電極端子４１により、配線基板５０の対応する電極パッド６４ａと電気的に接続されている。電極端子４１は、例えば、はんだから構成されている。半導体チップ４０と配線基板５０のソルダーレジスト膜５５ａとの間には、アンダーフィル樹脂層４２が充填されている。

電極端子４１の中の４１ａは半導体チップ４０の電源に接続される電極端子を、４１ｂは半導体チップ４０の基準電位（ＧＮＤ）に接続される電極端子を、４１ｃは半導体チップ４０の信号線に接続される電極端子を示している。

図１９は、半導体チップの電極端子の配置と積層コンデンサとの位置関係を例示する底面図である。図１９（ａ）は、図１８に示す半導体パッケージ３０において、半導体チップ４０の部分のみをＺマイナス方向から見たものである。図１９（ａ）に示すように、半導体チップ４０において、電極端子４１ｃは外周に２列配置されており、その内側に電極端子４１ａ及び４１ｂが配置されている。電極端子４１ａ及び４１ｂは、Ｙ方向に６個連続して配置されている。電極端子４１ａ及び４１ｂは、Ｘ方向には交互に配置されている。

なお、電極端子４１ａ〜４１ｃの個数は便宜上定めたものであり、これに限定されるものではなく、ここに示す以外の個数で電極端子４１ａ〜４１ｃを配置することが可能である。又、電極端子４１ａ〜４１ｃの配置も図１９に示すものには限定されず、例えば、ちどり状に配置しても構わない。

図１９（ｂ）は、電極端子４１ａ及び４１ｂと積層コンデンサ１０との位置関係を模式的に示している。図１９（ｂ）に示すように、積層コンデンサ１０は電極端子４１ａ及び４１ｂの配置されている領域の垂直直下に配置される。積層コンデンサ１０の複数の第１の外部電極２６ａは半導体チップ４０の電源に接続される電極端子４１ａと電気的に接続され、複数の第２の外部電極２６ｂは半導体チップ４０の基準電位（ＧＮＤ）に接続される電極端子４１ｂと電気的に接続される。

なお、図１８に示すように、半導体チップ４０と積層コンデンサ１０との間には、第１絶縁層５２ａ〜第３絶縁層５４ａ及び第２配線層６２ａ〜第４配線層６４ａが形成されている。従って、半導体チップ４０の電極端子４１ａ及び４１ｂと積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂとは、第２配線層６２ａ〜第４配線層６４ａを介して電気的に接続される。

このように、本発明に係る積層コンデンサ１０においては、配線基板５０に内蔵されたときに、第１の内部電極２２ａ及び第２の内部電極２２ｂが配線基板５０の厚さ方向（Ｚ方向）に略平行に配置されるため、半導体チップ４０の電極端子４１のピッチが狭くなり、それに対応して第１の外部電極２６ａ及び第２の外部電極２６ｂのピッチが狭くなっても、第１の内部電極２２ａ及び第２の内部電極２２ｂは、配線基板５０の厚さ方向及び奥行き方向（図１８のＺ方向及びＹ方向）に拡大することが可能であるため、十分な面積を確保することができる。その結果、積層コンデンサ１０は十分な容量を有することができるため、半導体チップ４０の電源の電圧変動を低減することが可能となる。

例えば、半導体チップ４０の電極端子４１のピッチが狭くなったことにともない、隣接する第１の外部電極２６ａ及び第２の外部電極２６ｂに挟まれた領域の幅が、第１の外部電極２６ａ及び第２の外部電極２６ｂの幅Ｗ１（図３参照）よりも狭くなったような場合であっても、積層コンデンサ１０は十分な容量を有することができる。

〈本発明に係る半導体パッケージの製造方法〉
図２０〜図３０を参照しながら本発明に係る積層コンデンサ１０を内蔵する半導体パッケージ３０の製造方法について説明する。図２０〜図３０は、本発明に係る半導体パッケージの製造工程を例示する図である。図２０〜図３０において、図１８と同一部品については、同一符号を付し、その説明は省略する場合がある。

始めに、図２０に示す工程では、支持体５１を用意する。支持体５１は、絶縁性材料から構成されている。支持体５１には積層コンデンサ１０が内蔵されるため、支持体５１の厚さは積層コンデンサ１０の厚さを考慮して任意に設定することができる。次いで、図２１に示す工程では、支持体５１にルータ加工法やレーザ加工法等を用いて貫通孔５１ｘを設ける。図２１（ａ）は断面図であり、図２１（ｂ）は斜視図である。

次いで、図２２に示す工程では、予め所定の製造方法で製造した本発明に係る積層コンデンサ１０を用意し、支持体５１の貫通孔５１ｘに挿入する。図２２（ａ）は断面図であり、図２２（ｂ）は斜視図である。

次いで、図２３に示す工程では、ＮＣドリル等により、支持体５１を貫通するスルービア６９を形成し、Ｃｕ等の導電体を充填する。更に、支持体５１の第１主面５１ａ及び第２主面５１ｂ上に第１配線層６１ａ及び第５配線層６１ｂを形成する。第１配線層６１ａは、スルービア６９を介して第５配線層６１ｂと電気的に接続される。第１配線層６１ａ及び第５配線層６１ｂの材料としては、例えばＣｕ等を用いることができる。第１配線層６１ａ及び第５配線層６１ｂは、例えば以下のようにして形成することができる。

始めに、支持体５１の第１主面５１ａ及び第２主面５１ｂ上にドライフィルム等のレジスト膜を形成する。次いで、レジスト膜に対してパターニング処理を行い、第１配線層６１ａ及び第５配線層６１ｂの形成位置に対応する部分に開口部を形成する。なお、ドライフィルム状のレジスト膜に対して予め開口部を形成しておき、開口部が形成されたレジスト膜を支持体５１の第１主面５１ａ及び第２主面５１ｂ上に配設してもよい。次いで、例えば無電解めっき法等により開口部内に第１配線層６１ａ及び第５配線層６１ｂとなる導体層を形成した後、レジスト膜を除去することで第１配線層６１ａ及び第５配線層６１ｂを形成することができる。

次いで、図２４に示す工程では、支持体５１の第１主面５１ａ及び第２主面５１ｂ上に第１配線層６１ａ及び第５配線層６１ｂを被覆する第１絶縁層５２ａ及び第４絶縁層５２ｂを形成する。第１絶縁層５２ａ及び第４絶縁層５２ｂの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。

第１絶縁層５２ａ及び第４絶縁層５２ｂは、例えば、支持体５１の第１主面５１ａ及び第２主面５１ｂ上に樹脂フィルムをラミネートした後、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。なお、貫通孔５１ｘと積層コンデンサ１０との間に空隙部がある場合には、空隙部は第１絶縁層５２ａ及び第４絶縁層５２ｂで充填される。

次いで、図２５に示す工程では、支持体５１に形成された第１絶縁層５２ａ及び第４絶縁層５２ｂの所定の位置に、レーザ加工法やプラズマエッチング法等を用いて第１ビアホール５２ｘ及び第４ビアホール５２ｙを形成する。第１ビアホール５２ｘ及び第４ビアホール５２ｙは、積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂ又は第１配線層６１ａ及び第５配線層６１ｂが露出するように形成する。

ここで、積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂの幅は、第１ビアホール５２ｘ及び第４ビアホール５２ｙの第１の外部電極２６ａ及び第２の外部電極２６ｂ側の外径よりも広いことが好ましい。もしも製造工程で加工ずれが全く生じないとすれば、積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂの幅は、第１ビアホール５２ｘ及び第４ビアホール５２ｙの第１の外部電極２６ａ及び第２の外部電極２６ｂ側の外径と等しくてもよい。しかし、実際には加工ずれが生じるため、それを考慮して積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂの幅は、例えば配線基板５０の層間接続最小パッド径以上とすることが好ましい。

ここで、層間接続最小ランド径とは、例えば図１８において積層コンデンサ１０の外部電極２６ａ上に形成されている第１ビアホール５２ｘの外部電極２６ａと反対側に形成されている第２配線層６２ａの部分（この部分をパッドという）の径である。

なお、第１絶縁層５２ａ及び第４絶縁層５２ｂとして感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール５２ｘ及び第４ビアホール５２ｙを形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール５２ｘ及び第４ビアホール５２ｙを形成する方法を用いてもよい。

次いで、図２６に示す工程では、第１絶縁層５２ａ及び第４絶縁層５２ｂ上に、第１配線層６１ａ及び第５配線層６１ｂに第１ビアホール５２ｘ及び第４ビアホール５２ｙを介して接続される第２配線層６２ａ及び第６配線層６２ｂを形成する。第２配線層６２ａ及び第６配線層６２ｂとしては、例えばＣｕ等を用いることができる。第２配線層６２ａ及び第６配線層６２ｂは、例えば、セミアディティブ法により形成される。

第２配線層６２ａ及び第６配線層６２ｂを、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、第１ビアホール５２ｘ及び第４ビアホール５２ｙ内及び第１絶縁層５２ａ及び第４絶縁層５２ｂ上にＣｕシード層（図示せず）を形成した後に、第２配線層６２ａ及び第６配線層６２ｂに対応する開口部を備えたレジスト膜（図示せず）を形成する。次いで、Ｃｕシード層をめっき給電層に利用した電解めっき法により、レジスト膜の開口部にＣｕ層パターン（図示せず）を形成する。

続いて、レジスト膜を除去した後に、Ｃｕ層パターンをマスクにしてＣｕシード層をエッチングすることにより、第２配線層６２ａ及び第６配線層６２ｂを得る。なお、第２配線層６２ａ及び第６配線層６２ｂの形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の方法を用いることができる。

次いで、図２７に示す工程では、上記と同様な工程を繰り返すことにより、第１配線層６１ａ〜第４配線層６４ａ及び第１絶縁層５２ａ〜第３絶縁層５４ａ、並びに、第５配線層６１ｂ〜第８配線層６４ｂ及び第４絶縁層５２ｂ〜第６絶縁層５４ｂを積層する。すなわち、第２配線層６２ａ及び第６配線層６２ｂを被覆する第２絶縁層５３ａ及び第５絶縁層５３ｂを形成した後に、第２配線層６２ａ及び第６配線層６２ｂ上の第２絶縁層５３ａ及び第５絶縁層５３ｂの部分に第２ビアホール５３ｘ及び第５ビアホール５３ｙを形成する。

更に、第２絶縁層５３ａ及び第５絶縁層５３ｂ上に、第２ビアホール５３ｘ及び第５ビアホール５３ｙを介して第２配線層６２ａ及び第６配線層６２ｂに接続される第３配線層６３ａ及び第７配線層６３ｂを形成する。第３配線層６３ａ及び第７配線層６３ｂの材料としては、例えばＣｕ等を用いることができる。第３配線層６３ａ及び第７配線層６３ｂは、例えば、セミアディティブ法により形成される。

更に、第３配線層６３ａ及び第７配線層６３ｂを被覆する第３絶縁層５４ａ及び第６絶縁層５４ｂを形成した後に、第３配線層６３ａ及び第７配線層６３ｂ上の第３絶縁層５４ａ及び第６絶縁層５４ｂの部分に第３ビアホール５４ｘ及び第６ビアホール５４ｙを形成する。

更に、第３絶縁層５４ａ及び第６絶縁層５４ｂ上に、第３ビアホール５４ｘ及び第６ビアホール５４ｙを介して第３配線層６３ａ及び第７配線層６３ｂに接続される第４配線層６４ａ及び第８配線層６４ｂを形成する。第４配線層６４ａ及び第８配線層６４ｂの材料としては、例えばＣｕ等を用いることができる。第４配線層６４ａ及び第８配線層６４ｂは、例えば、セミアディティブ法により形成される。

このようにして、支持体５１上に所定のビルドアップ配線層が形成される。本実施の形態では、支持体５１の第１主面５１ａ及び第２主面５１ｂ上にそれぞれ４層のビルドアップ配線層（第１配線層６１ａ〜第４配線層６４ａ及び第５配線層６１ｂ〜第８配線層６４ｂ）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。

次いで、図２８に示す工程では、第４配線層６４ａ及び第８配線層６４ｂを被覆するように第３絶縁層５４ａ及び第６絶縁層５４ｂ上に、ソルダーレジスト膜５５ａ及び５５ｂを形成する。そして、ソルダーレジスト膜５５ａ及び５５ｂを露光、現像することで開口部５５ｘ及び５５ｙを形成する。これにより、第４配線層６４ａ及び第８配線層６４ｂは、ソルダーレジスト膜５５ａ及び５５ｂの開口部５５ｘ及び５５ｙ内に露出する。

次いで、図２９に示す工程では、ソルダーレジスト膜５５ａ及び５５ｂの開口部５５ｘ及び５５ｙ内の第４配線層６４ａ及び第８配線層６４ｂ上に、例えばＮｉめっき層とＡｕめっき層をこの順に積層したＮｉ／Ａｕめっき層等（図示せず）を形成する。そして、ソルダーレジスト膜５５ｂの開口部５５ｙ内の第８配線層６４ｂに形成したＮｉ／Ａｕめっき層等の上に外部接続端子６８を形成する。外部接続端子６８は、例えばはんだバンプである。

次いで、図３０に示す工程では、電極端子４１が形成された半導体チップ４０を用意する。そして、ソルダーレジスト膜５５ａの開口部５５ｘ内の第４配線層６４ａに形成したＮｉ／Ａｕめっき層等の上に、プレソルダ（図示せず）を形成する。プレソルダは、Ｎｉ／Ａｕめっき層等の上に、はんだペーストを塗布しリフロー処理することにより得られる。又、Ｎｉ／Ａｕめっき層等の上に、はんだボールを実装しても構わない。

そして、半導体チップ４０の電極端子４１とソルダーレジスト膜５５ａの開口部５５ｘ内に形成されたプレソルダとを電気的に接続する。半導体チップ４０の電極端子４１とプレソルダとの電気的な接続は、例えば、２３０℃に加熱し、はんだを融解させることにより行う。なお、半導体チップ４０の電極端子４１が、はんだから構成されている場合には、電極端子４１及びプレソルダは溶融し合金となり、一つのバンプが形成される。次いで、半導体チップ４０とソルダーレジスト膜５５ａとの間にアンダーフィル樹脂４２を充填することにより、図１８に示す半導体パッケージ３０が完成する。

本発明によれば、積層コンデンサ１０が配線基板５０に内蔵されたときに、第１の内部電極２２ａ及び第２の内部電極２２ｂが配線基板５０の厚さ方向（Ｚ方向）に略平行（支持体５１の第１主面５１ａ及び第２主面５１ｂに略垂直）に配置されるため、半導体チップ４０の電極端子４１のピッチが狭くなり、それに対応して第１の外部電極２６ａ及び第２の外部電極２６ｂのピッチが狭くなっても、第１の内部電極２２ａ及び第２の内部電極２２ｂは、配線基板５０の厚さ方向及び奥行き方向（図１８のＺ方向及びＹ方向）に拡大することが可能であるため、十分な面積を確保することができる。その結果、積層コンデンサ１０は十分な容量を有することができるため、半導体チップ４０の電源の電圧変動を低減することが可能となる。

又、半導体チップ４０の電源に接続される電極端子４１ａ及び基準電位（ＧＮＤ）に接続される電極端子４１ｂと積層コンデンサ１０との接続を最短にすることが可能となり、寄生インダクタンスを極めて低く抑えることができる。

又、積層コンデンサ１０は、半導体パッケージ３０に内蔵されているため、半導体パッケージ３０の薄型化を図ることができる。

又、積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂと半導体チップ４０の電極端子４１ａ及び４１ｂとをはんだにより接続する必要がないため、接続の高信頼性化を図ることができる。

以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。

従来の半導体パッケージを例示する断面図である。 図１に示すチップコンデンサを拡大して例示する断面図である。 本発明に係る積層コンデンサを例示する図である。 本発明に係る積層コンデンサの製造工程を例示する図（その１）である。 本発明に係る積層コンデンサの製造工程を例示する図（その２）である。 本発明に係る積層コンデンサの製造工程を例示する図（その３）である。 本発明に係る積層コンデンサの製造工程を例示する図（その４）である。 本発明に係る積層コンデンサの製造工程を例示する図（その５）である。 本発明に係る積層コンデンサの製造工程を例示する図（その６）である。 本発明に係る積層コンデンサの製造工程を例示する図（その７）である。 本発明に係る積層コンデンサの製造工程を例示する図（その８）である。 本発明に係る積層コンデンサの製造工程を例示する図（その９）である。 本発明に係る積層コンデンサの製造工程を例示する図（その１０）である。 本発明に係る積層コンデンサの製造工程を例示する図（その１１）である。 本発明に係る積層コンデンサの製造工程を例示する図（その１２）である。 本発明に係る積層コンデンサの製造工程を例示する図（その１３）である。 本発明に係る積層コンデンサの製造工程を例示する図（その１４）である。 本発明に係る積層コンデンサを内蔵する半導体パッケージを例示する断面図である。 半導体チップの電極端子の配置と積層コンデンサとの位置関係を例示する底面図である。 本発明に係る半導体パッケージの製造工程を例示する図（その１）である。 本発明に係る半導体パッケージの製造工程を例示する図（その２）である。 本発明に係る半導体パッケージの製造工程を例示する図（その３）である。 本発明に係る半導体パッケージの製造工程を例示する図（その４）である。 本発明に係る半導体パッケージの製造工程を例示する図（その５）である。 本発明に係る半導体パッケージの製造工程を例示する図（その６）である。 本発明に係る半導体パッケージの製造工程を例示する図（その７）である。 本発明に係る半導体パッケージの製造工程を例示する図（その８）である。 本発明に係る半導体パッケージの製造工程を例示する図（その９）である。 本発明に係る半導体パッケージの製造工程を例示する図（その１０）である。 本発明に係る半導体パッケージの製造工程を例示する図（その１１）である。

符号の説明

１０ 積層コンデンサ
２０ 支持金属
２０ａ 支持金属２０の第１主面
２０ｂ 支持金属２０の第２主面
２１ 誘電体層
２１ｘ，２１ｙ ビアホール
２２ａ 第１の内部電極
２２ｂ 第２の内部電極
２２ｘ，２２ｙ 開口部
２６ａ 第１の外部電極
２６ｂ 第２の外部電極
２６ａ_１，２６ｂ_１ 面
３０ 半導体パッケージ
４０ 半導体チップ
４１，４１ａ，４１ｂ，４１ｃ 電極端子
４２ アンダーフィル樹脂層
５０ 配線基板
５１ 支持体
５１ａ 支持体５１の第１主面
５１ｂ 支持体５１の第２主面
５１ｘ，５５ｘ，５５ｙ 開口部
５２ａ 第１絶縁層
５２ｂ 第４絶縁層
５２ｘ 第１ビアホール
５２ｙ 第４ビアホール
５３ａ 第２絶縁層
５３ｂ 第５絶縁層
５３ｘ 第２ビアホール
５３ｙ 第５ビアホール
５４ａ 第３絶縁層
５４ｂ 第６絶縁層
５４ｘ 第３ビアホール
５４ｙ 第６ビアホール
５５ａ，５５ｂ ソルダーレジスト膜
６１ａ 第１配線層
６１ｂ 第５配線層
６２ａ 第２配線層
６２ｂ 第６配線層
６３ａ 第３配線層
６３ｂ 第７配線層
６４ａ 第４配線層
６４ｂ 第８配線層
６８ 外部接続端子
６９ スルービア
Ａ 部
Ｂ 切断位置
Ｐ１，Ｐ２，Ｐ３ ピッチ
Ｗ１，Ｗ２ 幅

Claims (14)

1. 第１面と、前記第１面とは反対側の第２面と、を有する誘電体層と、
   前記誘電体層に形成され、前記誘電体層を厚さ方向に貫通し、端面が前記第１面及び前記第２面から露出する第１の外部電極及び第２の外部電極と、
   前記誘電体層に形成され、前記第１の外部電極と前記第２の外部電極に挟まれた領域に、前記第１の外部電極と接続されると共に、前記第１の外部電極と前記第２の外部電極の対向する面に対して平行に、所定の間隔で並設され相互に接続された複数の第１の内部電極と、
   前記誘電体層に形成され、前記第２の外部電極と接続されると共に、前記複数の第１の内部電極と互いに間挿し合うように、所定の間隔で並設され相互に接続された複数の第２の内部電極と、を有し、
   前記第１の外部電極及び前記第２の外部電極の各々の端面は、前記誘電体層の前記第１面及び前記第２面と面一であり、
   前記第１の外部電極と前記第１の内部電極、及び前記第１の内部電極同士は、前記誘電体層の前記第２の内部電極が形成されていない領域に設けられたビアホールを介して相互に接続されており、
   前記第２の外部電極と前記第２の内部電極、及び前記第２の内部電極同士は、前記誘電体層の前記第１の内部電極が形成されていない領域に設けられたビアホールを介して相互に接続されていることを特徴とする積層コンデンサ。
2. 前記第１の外部電極及び前記第２の外部電極はそれぞれ複数個設けられ、前記第１の外部電極及び前記第２の外部電極は所定の周期で交互に形成されていることを特徴とする請求項１記載の積層コンデンサ。
3. 前記第１の外部電極及び前記第２の外部電極に挟まれた領域の幅は、前記第１の外部電極及び前記第２の外部電極の幅よりも狭いことを特徴とする請求項１又は２記載の積層コンデンサ。
4. 請求項１乃至３の何れか一項記載の積層コンデンサを内蔵した配線基板と、前記配線基板と複数の電極端子を介して電気的に接続された半導体チップと、を有する半導体パッケージであって、
   前記積層コンデンサの前記第１の内部電極及び前記第２の内部電極は、前記配線基板の厚さ方向と略平行になるように配置されていることを特徴とする半導体パッケージ。
5. 前記配線基板は、支持体上に配線層と絶縁層とが交互に積層され、前記配線層同士がビアホールを介して電気的に接続された構造を有し、
   前記積層コンデンサの前記第１の外部電極及び前記第２の外部電極は、前記ビアホールを介して直接前記配線層と電気的に接続されており、
   前記積層コンデンサは、前記配線基板を構成する前記支持体を貫通して形成された貫通孔内に挿入されていることを特徴とする請求項４記載の半導体パッケージ。
6. 前記複数の電極端子のうち、前記半導体チップの電源に対応する複数の電極端子と、前記半導体チップの基準電位に対応する複数の電極端子とが所定のピッチで並設されており、
   前記所定のピッチは、隣接する前記第１の外部電極と前記第２の外部電極とのピッチに等しく、
   前記第１の外部電極と前記第２の外部電極のうちの一方は、前記半導体チップの電源に対応する複数の電極端子と接続され、
   前記第１の外部電極と前記第２の外部電極のうちの他方は前記半導体チップの基準電位に対応する複数の電極端子と接続されていることを特徴とする請求項４又は５記載の半導体パッケージ。
7. 前記第１の外部電極と前記第２の外部電極のうちの一方は、前記半導体チップの電源に対応する複数の電極端子の垂直直下に配置され、
   前記第１の外部電極と前記第２の外部電極のうちの他方は前記半導体チップの基準電位に対応する複数の電極端子の垂直直下に配置されていることを特徴とする請求項４乃至６の何れか一項記載の半導体パッケージ。
8. 前記積層コンデンサの厚さは、前記支持体の厚さ以下であることを特徴とする請求項５記載の半導体パッケージ。
9. 請求項１乃至３の何れか一項記載の積層コンデンサの製造方法であって、
   導体から構成される支持金属の両面に第１誘電体層を形成する第１工程と、
   前記第１誘電体層上に、第１の内部電極となる所定の開口部を有する導体層を形成する第２工程と、
   前記第１の内部電極となる導体層上に第２誘電体層を積層する第３工程と、
   前記第１誘電体層及び前記第２誘電体層の、前記第１の内部電極となる導体層の所定の開口部に対応する位置に第１ビアホールを形成する第４工程と、
   前記第２誘電体層上に、第２の内部電極となる所定の開口部を有する導体層を形成する第５工程と、
   前記第２の内部電極となる導体層上に第３誘電体層を形成する第６工程と、
   前記第２誘電体層及び前記第３誘電体層の、前記第２の内部電極となる導体層の所定の開口部に対応する位置に第２ビアホールを形成する第７工程と、
   前記第２工程から前記第７工程と同様の工程を所定の回数繰り返し、前記第１の内部電極となる導体層同士を前記第２ビアホールを介して相互に接続すると共に、前記第２の内部電極となる導体層同士を前記第１ビアホールを介して相互に接続する第８工程と、
   前記第１の内部電極と接続される第１の外部電極となる導体層を形成する第９工程と、
   前記第２の内部電極と接続される第２の外部電極となる導体層を形成する第１０工程と、
   前記第１０工程で形成した構造体を所定の位置で切断し個片化する第１１工程と、を有し、
   前記第１１工程では、前記第１の外部電極及び前記第２の外部電極の各々の端面が各誘電体層の端面と面一となることを特徴とする積層コンデンサの製造方法。
10. 請求項１乃至３の何れか一項記載の積層コンデンサの製造方法であって、
    第１の内部電極となる導体層の所定の開口部に対応する位置に第１ビアホールが形成され、第２の内部電極となる導体層の所定の開口部に対応する位置に形成された第２ビアホールが形成された第１〜第３のグリーンシートを含む複数のグリーンシートを用意する第１工程と、
    前記第１グリーンシート上に、第１の内部電極となる所定の開口部を有する導体層を形成する第２工程と、
    前記第２工程で前記第１の内部電極となる導体層を形成した前記第１グリーンシート上に、前記第２グリーンシートを積層する第３工程と、
    前記第３工程で積層した前記第２グリーンシート上に、第２の内部電極となる所定の開口部を有する導体層を形成する第４工程と、
    前記第４工程で前記第２の内部電極となる導体層を形成した前記第２グリーンシート上に、前記第３グリーンシートを積層する第５工程と、
    前記第２工程から前記第５工程と同様の工程を所定の回数繰り返し、前記第１の内部電極となる導体層同士を前記第２ビアホールを介して相互に接続すると共に、前記第２の内部電極となる導体層同士を前記第１ビアホールを介して相互に接続する第６工程と、
    前記第１の内部電極と接続される第１の外部電極となる導体層を形成する第７工程と、
    前記第２の内部電極と接続される第２の外部電極となる導体層を形成する第８工程と、
    前記第８工程で形成した構造体を非酸化雰囲気中で焼成する第９工程と、
    前記第９工程で焼成した構造体を所定の位置で切断し個片化する第１０工程と、を有し、
    前記第１０工程では、前記第１の外部電極及び前記第２の外部電極の各々の端面が各グリーンシートから形成された誘電体層の端面と面一となることを特徴とする積層コンデンサの製造方法。
11. 前記第１ビアホール又は前記第２ビアホールは、前記支持金属の表面又は前記導体層を構成する導体の表面が露出するように形成されることを特徴とする請求項９又は１０記載の積層コンデンサの製造方法。
12. 請求項１乃至３の何れか一項記載の積層コンデンサを内蔵した配線基板と、前記配線基板と複数の電極端子を介して電気的に接続された半導体チップと、を有する半導体パッケージの製造方法であって、
    前記配線基板を構成する支持体に貫通孔を形成する第１工程と、
    前記貫通孔に前記積層コンデンサを、前記積層コンデンサの前記第１の内部電極及び前記第２の内部電極が前記配線基板の厚さ方向と略平行になるように配置する第２工程と、
    前記支持体上に前記積層コンデンサを覆うように絶縁層を形成する第３工程と、
    前記積層コンデンサの第１の外部電極及び第２の外部電極が露出するように、前記絶縁層を貫通するビアホールを形成する第４工程と、
    前記ビアホール内に露出した前記第１の外部電極及び前記第２の外部電極上に配線層を形成する第５工程と、を有することを特徴とする半導体パッケージの製造方法。
13. 更に、前記絶縁層及び前記配線層上に更に絶縁層及び配線層を積層する第６工程と、
    前記絶縁層を貫通するビアホールを形成する第７工程と、
    前記ビアホールを介して前記コンデンサの第１の外部電極及び第２の外部電極と接続される電極パッドを形成する第８工程と、を有することを特徴とする請求項１２記載の半導体パッケージの製造方法。
14. 更に、前記第１の外部電極と前記第２の外部電極のうちの一方は、前記半導体チップの電源に対応する複数の電極端子と接続され、
    前記第１の外部電極と前記第２の外部電極のうちの他方は前記半導体チップの基準電位に対応する複数の電極端子と接続されるように、前記電極パッドと半導体チップとを接続する第９工程と、を有することを特徴とする請求項１３記載の半導体パッケージの製造方法。

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