JP5212770B2 - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 115
- 238000000034 method Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 52
- 239000012535 impurity Substances 0.000 claims description 35
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 229910052720 vanadium Inorganic materials 0.000 description 23
- 230000000052 comparative effect Effects 0.000 description 16
- 230000004048 modification Effects 0.000 description 14
- 238000012986 modification Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 239000002784 hot electron Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
縁層は第1および第2不純物領域に挟まれる半導体基板の主表面上に設けられている。ゲート電極層は、絶縁層上にp型半導体により形成されている。不揮発性半導体記憶装置の動作方法は、絶縁層に正孔を注入することにより書込動作が行なわれることを特徴とし、かつ、ゲート電極層を第1不純物領域に対して高電位にすることにより正孔を絶縁層に注入することを特徴とし、かつ、第2不純物領域を第1不純物領域よりも高電位にすることにより絶縁層の第1不純物領域側に選択的に正孔を注入することを特徴とする。
最初に本実施の形態における不揮発性半導体記憶装置の構成について説明する。
図3は、本発明の実施の形態1における不揮発性半導体記憶装置のメモリセルのL側の書込動作を概略的に示す断面図である。
図4は、本発明の実施の形態1における不揮発性半導体記憶装置のメモリセルのR側の書込動作を概略的に示す断面図である。
図5は、本発明の実施の形態1における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
図6は、本発明の実施の形態1における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。なお、図6においては、電荷トラップ層CTのL側およびR側(図中左右両側)の両方に正孔がトラップされて書込が行なわれた状態が示されているが、片側にのみ正孔がトラップされて書込が行なわれている状態(図示せず)や、両側ともに正孔がトラップされていない状態(図示せず)も存在する。
図1、図6および表1を参照して、VWL1が−3V〜+1V、VBL1Lが−2V〜+1V、VBL1Rが+1V〜+3V、Vn-WELLが+1V〜+3Vとされる。より具体的には、表1の「読出 MC11(L)」において+VH3が3Vとされる。これにより第2ソース/ドレイン領域SDRaがソースとして機能し、第1ソース/ドレイン領域SDLaがドレインとして機能し、電荷トラップ層CTのR側(図中右側)の読出が行なわれる。
表2の「消去(オプション1)」または「消去(オプション2)」において、+VH1は+9Vとされる。オプション1および2のいずれにおいても、電荷トラップ層CTの全面に電子が注入される。なお基板ホットエレクトロンにより記憶が消去される場合には、Vn-WELLの電位が−5V程度とされればよい。
1対のソース/ドレイン領域となる第1および第2ソース/ドレイン領域SDLz,SDRzはシリコン基板1zの主表面にn型半導体により形成されている。
図10は、本発明の比較例における不揮発性半導体記憶装置のメモリセルのL側の書込動作を概略的に示す断面図である。
図11は、本発明の比較例における不揮発性半導体記憶装置のメモリセルのR側の書込動作を概略的に示す断面図である。
図12は、本発明の実施の形態1における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
上記比較例のようにGIDLによる正孔が電荷トラップ層CTに注入されることにより書込動作が行なわれる場合は、対として発生する電子によるディスターブが発生しやすい。
最初に本実施の形態における不揮発性半導体記憶装置の回路構成について説明する。
図16および図17のそれぞれは、本発明の実施の形態2における不揮発性半導体記憶装置のメモリセルのL側およびR側の各々の書込動作を概略的に示す断面図である。
図18は、本発明の実施の形態2における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
図19は、本発明の実施の形態2における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。なお、図19においては、電荷トラップ層CTのL側およびR側(図中左右両側)の両方に正孔がトラップされて書込が行なわれた状態が示されているが、片側にのみ正孔がトラップされて書込が行なわれている状態(図示せず)や、両側ともに正孔がトラップされていない状態(図示せず)も存在する。
表4の「消去(オプション1)」または「消去(オプション2)」において、+VH1は+12Vとされる。オプション1および2のいずれにおいても、電荷トラップ層CTの全面に電子が注入される。なお基板ホットエレクトロンにより記憶が消去される場合には、Vp-WELLの電位が−5V程度とされればよい。
Claims (7)
- 主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成された1対のソース/ドレイン領域となる第1および第2不純物領域と、
前記第1および第2不純物領域に挟まれる前記半導体基板の前記主表面上に設けられた電荷をトラップすることができる絶縁層と、
前記絶縁層上にp型半導体により形成され、かつ書込動作を行なうために前記絶縁層に正孔を注入することができるように構成されているゲート電極層とを備え、
前記ゲート電極層を前記第1不純物領域に対して高電位にすることにより前記正孔を前記絶縁層に注入することを特徴とし、かつ
前記第2不純物領域を前記第1不純物領域よりも高電位にすることにより前記絶縁層の前記第1不純物領域側に選択的に前記正孔を注入することを特徴とする、不揮発性半導体記憶装置。 - 前記ゲート電極層を前記半導体基板に対して高電位にすることにより前記半導体基板から前記絶縁層に電子を注入することで消去動作を行なえるように構成されていることを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 前記絶縁層と、前記ゲート電極層とが接していることを特徴とする、請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第1および第2不純物領域、前記絶縁層および前記ゲート電極層を有するメモリセルを複数有し、
前記複数のメモリセルが互いに直列に接続されていることを特徴とする、請求項1〜3のいずれかに記載の不揮発性半導体記憶装置。 - 前記第1および第2不純物領域、前記絶縁層および前記ゲート電極層を有するメモリセルを複数有し、
前記複数のメモリセルが互いに並列に接続されていることを特徴とする、請求項1〜3のいずれかに記載の不揮発性半導体記憶装置。 - 主表面を有する半導体基板と、前記半導体基板の前記主表面に形成された1対のソース/ドレイン領域となる第1および第2不純物領域と、前記第1および第2不純物領域に挟まれる前記半導体基板の前記主表面上に設けられた電荷をトラップすることができる絶縁層と、前記絶縁層上にp型半導体により形成されたゲート電極層とを備えた不揮発性半導体記憶装置の動作方法であって、
前記絶縁層に正孔を注入することにより書込動作を行なうものであり、
前記ゲート電極層を前記第1不純物領域に対して高電位にすることにより前記正孔を前記絶縁層に注入することを特徴とし、かつ
前記第2不純物領域を前記第1不純物領域よりも高電位にすることにより前記絶縁層の前記第1不純物領域側に選択的に前記正孔を注入することを特徴とする、不揮発性半導体記憶装置の動作方法。 - 前記ゲート電極層を前記半導体基板に対して高電位にすることで前記半導体基板から前記絶縁層に電子を注入することにより消去動作を行なうことを特徴とする、請求項6に記載の不揮発性半導体記憶装置の動作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007184595A JP5212770B2 (ja) | 2007-07-13 | 2007-07-13 | 不揮発性半導体記憶装置およびその動作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007184595A JP5212770B2 (ja) | 2007-07-13 | 2007-07-13 | 不揮発性半導体記憶装置およびその動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009021508A JP2009021508A (ja) | 2009-01-29 |
JP5212770B2 true JP5212770B2 (ja) | 2013-06-19 |
Family
ID=40360867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007184595A Expired - Fee Related JP5212770B2 (ja) | 2007-07-13 | 2007-07-13 | 不揮発性半導体記憶装置およびその動作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5212770B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004186452A (ja) * | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
US7170785B2 (en) * | 2004-09-09 | 2007-01-30 | Macronix International Co., Ltd. | Method and apparatus for operating a string of charge trapping memory cells |
TWI300931B (en) * | 2006-06-20 | 2008-09-11 | Macronix Int Co Ltd | Method of operating non-volatile memory device |
-
2007
- 2007-07-13 JP JP2007184595A patent/JP5212770B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009021508A (ja) | 2009-01-29 |
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