JP5211611B2 - インバータの駆動回路およびインバータの制御回路 - Google Patents

Description

本発明はインバータの駆動回路およびインバータの制御回路に関し、特に、直流を交流に変換するインバータを駆動する駆動信号の位相調整方法に適用して好適なものである。

モータ制御では、交流電源から出力された交流電圧をコンバータにて直流に変換し、コンバータにて変換された直流をインバータにて交流電圧に変換しながらモータを駆動する方法がある。ここで、インバータを駆動する場合、省電力化を図るために、インバータを構成するスイッチング素子をＰＷＭ制御する方法がある。

図１３は、従来のインバータを駆動する駆動回路の概略構成を示すブロック図である。
図１３において、駆動回路１３２には、入力回路５２、ノイズ誤動作防止回路５３およびドライバ回路５５が設けられている。そして、入力回路５２には、電源端子９１と入力端子９２との間に接続された抵抗Ｒ１が設けられている。また、ノイズ誤動作防止回路５３には、ヒステリシスコンパレータ５６が設けられ、ヒステリシスコンパレータ５６の一方の入力は入力端子９２に接続されるとともに、ヒステリシスコンパレータ５６の他方の入力は基準電圧源５７を介してグランド端子９４に接続され、ヒステリシスコンパレータ５６の出力はドライバ回路５５に接続されている。

また、ドライバ回路５５には、Ｐチャンネル電界効果型トランジスタＭ１およびＮチャンネル電界効果型トランジスタＭ２が設けられ、Ｐチャンネル電界効果型トランジスタＭ１のソースは電源端子９１に接続され、Ｐチャンネル電界効果型トランジスタＭ１のドレインはＮチャンネル電界効果型トランジスタＭ２のドレインおよび出力端子９３に接続され、Ｎチャンネル電界効果型トランジスタＭ２のソースはグランド端子９５に接続されるとともに、Ｐチャンネル電界効果型トランジスタＭ１およびＮチャンネル電界効果型トランジスタＭ２のゲートは共通に接続されている。
また、インバータには、互いに直列接続されたスイッチング素子Ｓ１、Ｓ４が設けられ、スイッチング素子Ｓ４のゲートには出力端子９３が接続されている。なお、スイッチング素子Ｓ１、Ｓ４としては、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いることができる。

図１４は、図１３の駆動回路の動作を示すタイミングチャートである。
図１４において、入力信号５１が入力端子９２とグランド端子９４との間に入力されると、入力回路５２を介してヒステリシスコンパレータ５６に入力される。ここで、ノイズ誤動作防止回路５３では、大小２つの電圧しきい値（例えば、１．３６Ｖと２．００Ｖ）が基準電圧源５７にて設定される。

そして、入力信号５１がヒステリシスコンパレータ５６に入力されると、ヒステリシスコンパレータ５６では、入力電圧（ａ´点電圧）が電源電圧からグランド電圧に推移する場合には、ａ´点電圧と小さい方の電圧しきい値とが比較され、ａ´点電圧がグランド電圧から電源電圧に推移する場合には、ａ´点電圧と大きい方の電圧しきい値とが比較される。そして、ａ´点電圧が電圧しきい値を超える場合には、ヒステリシスコンパレータ５６の出力がハイレベルとなり、ｂ´点電圧が矩形波となる。ここで、ａ´点電圧を大小２つの電圧しきい値と比較することにより、（大きい方の電圧しきい値−小さい方の電圧しきい値）と同じ振幅値以下のノイズに対しては誤動作を回避することができる。

そして、ヒステリシスコンパレータ５６からの出力はドライバ回路５５に入力され、ｂ´点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を充電させたり放電させたりすることで、スイッチング素子Ｓ４の切り替え制御が行われる。

ここで、スイッチング素子Ｓ４のゲート電圧（ｃ´点電圧）は、ｂ´点電圧が立ち下がり始めてからｃ´点電圧が立ち上がり始めるまでに遅れ時間Ｔｄ１の遅れがあり、ｂ´点電圧が立ち上がり始めてからｃ´点電圧が立ち下がり始めるまでに遅れ時間Ｔｄ２の遅れがある。この遅れ時間Ｔｄ１は、ｃ´点電圧の立ち上がり時のドライバ回路５５自体の遅れであり、遅れ時間Ｔｄ２は、ｃ´点電圧の立ち下がり時のドライバ回路５５自体の遅れである。

また、ｃ´点電圧がスイッチング素子Ｓ４のゲートに印加されると、スイッチング素子Ｓ４は寄生容量を持つため、スイッチング素子Ｓ４のコレクタ−エミッタ間電圧Ｖｃｅ、およびコレクタ電流Ｉｃにも遅れが発生する。ここで、ドライバ回路５５の負荷がスイッチング素子Ｓ４の場合（Ｐ１）では、ドライバ回路５５の負荷が単にキャパシタである場合（Ｐ２）に比べて、ｃ´点電圧が立ち上がり始めてから立ち上がり切るまでの遅れ時間が大きくなり、ｃ´点電圧の立ち上がり開始からコレクタ電流Ｉｃが完全に立ち上がった時の９０％に達するまでにかかる遅れ時間をＴｄ３とする。

また、ドライバ回路５５の負荷がスイッチング素子Ｓ４の場合（Ｐ１）では、ドライバ回路５５の負荷が単にキャパシタである場合（Ｐ２）に比べて、ｃ´点電圧が立ち下がり始めてから立ち下がり切るまでの遅れ時間が大きくなり、ｃ´点電圧の立ち下がり開始からコレクタ電流Ｉｃが完全に立ち上がった時の１０％に達するまでにかかる遅れ時間をＴｄ４とする。
この結果、駆動回路１３２とスイッチング素子Ｓ４とを含めた全体の回路において、立ち上がり時の遅れ時間ＴｏｎはＴｄ１＋Ｔｄ３となり、立ち下がり時の遅れ時間ＴｏｆｆはＴｄ２＋Ｔｄ４となる。

ここで、駆動回路１３２とスイッチング素子Ｓ４とを含めた全体の回路において、入出力位相特性を示す指標Ｔｄｅａｄとして、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎと定義することができる。そして、駆動回路１３２とスイッチング素子Ｓ４との組み合わせによっては、入出力の位相変化が大きくなり、この指標Ｔｄｅａｄが大きくなることがある。
また、例えば、特許文献１には、端子付加して外付抵抗でデッドタイムの設定が可能とし、狭パルス幅信号のときでもデッドタイムが変化しない半導体集積回路が開示されている。
特開２００３−５１７４０号公報

しかしながら、駆動回路１３２とスイッチング素子Ｓ４とを含めた全体の回路において、入出力位相特性を示す指標Ｔｄｅａｄが大きくなると、ａ´点電圧のパルス幅とｃ´点電圧のパルス幅とが大きく異なるようになり、ＰＷＭ制御におけるパルス幅の制御性が低下することから、ＰＷＭ制御系の制御性能が劣化するという問題があった。
そこで、本発明の目的は、インバータを駆動する駆動信号の立ち上がり時または立ち下がり時の遅れ時間を調整することが可能なインバータの駆動回路およびインバータの制御回路を提供することである。

上述した課題を解決するために、請求項１記載のインバータの駆動回路によれば、矩形状の入力信号を入力する入力回路と、前記入力回路を介して入力された入力信号に基づいてインバータを駆動するドライバ回路と、前記ドライバ回路の前段に設けられ、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、前記ドライバ回路に入力される信号のパルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される信号のパルス幅とのずれを調整する位相調整回路とを備えることを特徴とする。

また、請求項２記載のインバータの駆動回路によれば、前記位相調整回路は、前記位相調整回路への前記入力信号の入力が開始されてから前記スイッチング素子がオンされるまでの遅延時間と、前記位相調整回路への前記入力信号の入力が停止されてから前記スイッチング素子がオフされるまでの遅延時間とが等しくなるように、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする。

また、請求項３記載のインバータの駆動回路によれば、前記位相調整回路は、定電流を発生する定電流源と、前記定電流源にて発生された電流を充電するキャパシタと、基準電圧を発生する基準電圧源と、前記入力信号に基づいて前記定電流源にて発生された電流を前記キャパシタに供給するスイッチング素子と、前記基準電圧源にて発生された基準電圧と前記キャパシタにて発生された電圧とを比較する比較器とを備え、前記比較器による比較結果に基づいて、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を設定することを特徴とする。

また、請求項４記載のインバータの駆動回路によれば、前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、電流値、容量または基準電圧がそれぞれ異なるものが複数個設けられ、それらの複数個の定電流源、キャパシタまたは基準電圧源の中からいずれかの定電流源、キャパシタまたは基準電圧源を選択することで、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする。
また、請求項５記載のインバータの駆動回路によれば、前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、前記駆動回路の外部端子を介して組み込まれることを特徴とする。

また、請求項６記載のインバータの制御回路によれば、インバータのＰＷＭ制御を行うＰＷＭ制御部と、前記インバータを駆動する駆動回路の前段に設けられ、前記ＰＷＭ制御部から出力された制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、ドライバ回路に入力される入力信号のパルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される信号のパルス幅とのずれを調整する位相調整回路とを備えることを特徴とする。

また、請求項７記載のインバータの制御回路によれば、前記位相調整回路は、前記位相調整回路への前記入力信号の入力が開始されてから前記スイッチング素子がオンされるまでの遅延時間と、前記位相調整回路への前記入力信号の入力が停止されてから前記スイッチング素子がオフされるまでの遅延時間とが等しくなるように、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする。

また、請求項８記載のインバータの制御回路によれば、前記位相調整回路は、定電流を発生する定電流源と、前記定電流源にて発生された電流を充電するキャパシタと、基準電圧を発生する基準電圧源と、前記制御信号に基づいて前記定電流源にて発生された電流を前記キャパシタに供給するスイッチング素子と、前記基準電圧源にて発生された基準電圧と前記キャパシタにて発生された電圧とを比較する比較器とを備え、前記比較器による比較結果に基づいて、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を設定することを特徴とする。

また、請求項９記載のインバータの制御回路によれば、前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、電流値、容量または基準電圧がそれぞれ異なるものが複数個設けられ、それらの複数個の定電流源、キャパシタまたは基準電圧源の中からいずれかの定電流源、キャパシタまたは基準電圧源を選択することで、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする。
また、請求項１０記載のインバータの制御回路によれば、前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、前記制御回路の外部端子を介して組み込まれることを特徴とする。
また、請求項１１記載のインバータの駆動回路によれば、前記位相調整回路は、前記ドライバ回路に入力される前記信号の前記パルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される前記信号の前記パルス幅とを一致させることを特徴とする。
また、請求項１２記載のインバータの制御回路によれば、前記位相調整回路は、前記ドライバ回路に入力される前記信号の前記パルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される前記信号の前記パルス幅とを一致させることを特徴とする。

以上説明したように、本発明によれば、インバータを駆動する駆動信号の立ち上がり時または立ち下がり時の遅れ時間を調整することが可能となり、駆動回路とスイッチング素子とを含めた全体の回路において、ドライバ回路への入力が開始されてからインバータの駆動が開始されるまでの遅延時間と、ドライバ回路への入力が停止されてからインバータの駆動が停止されるまでの遅延時間とを等しくすることができる。このため、ドライバ回路に入力される信号のパルス幅とドライバ回路から出力される信号のパルス幅とを一致させることが可能となり、ＰＷＭ制御におけるパルス幅の制御性を向上させることが可能となることから、ＰＷＭ制御系の制御性能を向上させることができる。

以下、本発明の実施形態に係るインバータの駆動回路およびインバータの制御回路について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係るモータ制御システムの概略構成を示すブロック図である。
図１において、交流電源１１は、コンバータ１２およびインバータ１３を介して交流モータ１５に接続されている。ここで、コンバータ１２には、三相電流を整流するための整流ダイオードＤ１〜Ｄ６および平滑コンデンサＣ１が設けられ、インバータ１３には、ゲートパルスに基づいてスイッチング動作するスイッチング素子Ｓ１〜Ｓ６およびスイッチング素子Ｓ１〜Ｓ６にそれぞれ逆並列接続された帰還ダイオードＤ１１〜Ｄ１６が設けられている。そして、インバータ１３の出力側には、インバータ１３から出力される三相交流Ｉｕ、Ｉｖ、Ｉｗを検出する電流センサ１４が設けられている。なお、スイッチング素子Ｓ１〜Ｓ６としては、例えば、ＩＧＢＴを用いることができる。

また、モータ制御システムには、交流モータ１５のフィードバック制御を行う制御回路１６、スイッチング素子Ｓ１〜Ｓ６にゲートパルスをそれぞれ出力することにより、インバータ１３を駆動する駆動回路３２ａ〜３２ｆ、制御回路１６から出力された制御信号を駆動回路３２ａ〜３２ｆにそれぞれ絶縁伝送するフォトカプラ３１ａ〜３１ｆが設けられている。

ここで、制御回路１６には、ｄ軸（磁束成分）電流指令値ｉｄ^*とｄ軸電流実測値ｉｄとを比較し、それらの偏差信号を出力する比較部２１ａ、ｑ軸（トルク成分）電流指令値ｉｑ^*とｑ軸電流実測値ｉｑとを比較し、それらの偏差信号を出力する比較部２１ｂ、比較部２１ａから出力された偏差信号の比例積分制御を行う調節器２２ａ、比較部２１ｂから出力された偏差信号の比例積分制御を行う調節器２２ｂ、インバータ１３をＰＷＭ制御するＰＷＭ制御部２５、ｄｑ成分をＵＶＷ成分に座標変換するｄｑ／ＵＶＷ変換部２３、ＵＶＷ成分をｄｑ成分に座標変換するＵＶＷ／ｄｑ変換部２４が設けられている。

そして、交流電源１１にて生成された三相交流電圧はコンバータ１２にて整流され、直流電圧がインバータ１３に供給される。そして、コンバータ１２から出力された直流電圧はインバータ１３にて三相交流電圧に変換され、交流モータ１５に供給されることにより、交流モータ１５が動作する。
ここで、交流モータ１５を動作させる場合、ｄ軸電流指令値ｉｄ^*が比較器２１ａに入力されるとともに、ｑ軸（トルク成分）電流指令値ｉｑ^*が比較器２１ｂに入力される。また、インバータ１３から出力されるｕ相電流Ｉｕ、ｖ相電流Ｉｖおよびｗ相電流Ｉｗは電流センサ１４にて検出され、ＵＶＷ／ｄｑ変換部２４に入力される。そして、ｕ相電流Ｉｕ、ｖ相電流Ｉｖおよびｗ相電流Ｉｗの実測値がＵＶＷ／ｄｑ変換部２４にてｄ軸電流実測値ｉｄおよびｑ軸電流実測値ｉｑに変換された後、比較部２１ａ、２１ｂにそれぞれ入力される。

そして、ｄ軸電流指令値ｉｄ^*およびｄ軸電流実測値ｉｄが比較部２１ａに入力されると、それらの偏差信号が比較部２１ａにて算出された後、調節器２２ａにて比例積分制御が行われ、ｄｑ／ＵＶＷ変換部２３に出力される。また、ｑ軸電流指令値ｉｑ^*およびｑ軸電流実測値ｉｑが比較部２１ｂに入力されると、それらの偏差信号が比較部２１ｂにて算出された後、調節器２２ｂにて比例積分制御が行われ、ｄｑ／ＵＶＷ変換部２３に出力される。

そして、調節器２２ａ、２２ｂからそれぞれ出力されたｄｑ成分がｄｑ／ＵＶＷ変換部２３にてｕ相電圧、ｖ相電圧およびｗ相電圧に変換された後、ＰＷＭ制御部２５に出力され、スイッチング素子Ｓ１〜Ｓ６をそれぞれオン／オフ制御するためのゲートパルスがＰＷＭ制御部２５にて生成される。
そして、ＰＷＭ制御部２５にて生成されたゲートパルスはフォトカプラ３１ａ〜３１ｆをそれぞれ介して駆動回路３２ａ〜３２ｆに伝送され、駆動回路３２ａ〜３２ｆにてインバータ１３が駆動されることにより、交流モータ１５がＰＷＭ制御によって動作される。

図２は、図１の駆動回路の概略構成を示すブロック図である。
図２において、例えば、駆動回路３２ｂには、図１３の構成に加え、位相調整回路５４がドライバ回路５５の前段に設けられている。そして、ヒステリシスコンパレータ５６からの出力は位相調整回路５４を介してドライバ回路５５に入力される。ここで、位相調整回路５４は、ドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、ドライバ回路５５に入力される入力信号のパルス幅と、ドライバ回路５５にて駆動されるインバータ１３のスイッチング素子Ｓ４から出力される信号のパルス幅とのずれを調整することができる。

例えば、位相調整回路５４は、ドライバ回路５５への入力が開始されてからスイッチング素子Ｓ４がオンされるまでの遅延時間と、ドライバ回路５５への入力が停止されてからスイッチング素子Ｓ４がオフされるまでの遅延時間とが等しくなるように、ドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することができる。すなわち、位相調整回路５４は、駆動回路３２ｂとスイッチング素子Ｓ４とを含めた全体の回路において、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるようにドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することができる。

なお、スイッチング素子Ｓ４がオンされた状態とは、例えば、完全に立ち上がった時のコレクタ電流Ｉｃの９０％に達した状態と定義することができる。また、スイッチング素子Ｓ４がオフされた状態とは、例えば、完全に立ち上がった時のコレクタ電流Ｉｃの１０％に達した状態と定義することができる。
また、図２の実施形態では、駆動回路３２ｂを例にとって説明したが、図１の駆動回路３２ａ、３２ｃ〜３２ｆについても同様の構成をとることができる。

図３は、図２の位相調整回路の概略構成を示すブロック図である。
図３において、位相調整回路５４には、反転回路６１、６４、６５、位相遅延回路６２、６３およびＲＳフリップフロップ６６が設けられている。そして、位相遅延回路６２は、駆動回路３２ｂとスイッチング素子Ｓ４とを含めた全体の回路における立ち上がり時の遅れ時間Ｔｏｎを調整することができる。また、位相遅延回路６３は駆動回路３２ｂとスイッチング素子Ｓ４とを含めた全体の回路における立ち下がり時の遅れ時間Ｔｏｆｆを調整することができる。

図４は、図３の位相調整回路の動作を示すタイミングチャートである。
図４の時刻ｔ１において、位相調整回路５４に入力された入力電圧Ｖ１は位相遅延回路６２に入力され、ハイレベルからロウレベルに推移する。また、位相調整回路５４に入力された入力電圧Ｖ１は反転回路６１に入力され、反転回路６１にて入力電圧Ｖ１が反転された後、位相遅延回路６３に入力される。

そして、時刻ｔ２において、位相遅延回路６３に入力された電圧Ｖ２の立ち上がりエッジが位相遅延回路６３にて遅延時間Ｔｄｘだけ遅延された後、反転回路６５に入力される。そして、位相遅延回路６３から出力された電圧Ｖ３が反転回路６５にて反転された後、ＲＳフリップフロップ６６のリセット端子に入力される。そして、反転回路６５から出力された電圧Ｖ４がＲＳフリップフロップ６６のリセット端子に入力されると、ＲＳフリップフロップ６６の出力Ｑがハイレベルからロウレベルに推移し、入力電圧Ｖ１の立ち下がりから遅延時間Ｔｄｘだけ遅れてＲＳフリップフロップ６６の出力Ｑが立ち下がる。

また、時刻ｔ３において、位相遅延回路６２に入力された入力電圧Ｖ１がロウレベルからハイレベルに推移すると、時刻ｔ４において、位相遅延回路６２に入力された電圧Ｖ１の立ち上がりエッジが位相遅延回路６２にて遅延時間Ｔｄｙだけ遅延された後、反転回路６４に入力される。そして、位相遅延回路６２から出力された電圧Ｖ５が反転回路６４にて反転された後、ＲＳフリップフロップ６６のセット端子に入力される。そして、反転回路６４から出力された電圧Ｖ６がＲＳフリップフロップ６６のセット端子に入力されると、ＲＳフリップフロップ６６の出力Ｑがロウレベルからハイレベルに推移し、入力電圧Ｖ１の立ち上がりから遅延時間Ｔｄｙだけ遅れてＲＳフリップフロップ６６の出力Ｑが立ち上がる。

図５は、図３の位相遅延回路の回路構成を示す図である。
図５において、Ｐチャンネル電界効果型トランジスタ７２、７３のソースは電源端子Ｔ１に接続され、Ｐチャンネル電界効果型トランジスタ７２のドレインおよびゲートは定電流源７６を介してグランド端子Ｔ２に接続され、Ｐチャンネル電界効果型トランジスタ７３のドレインはＰチャンネル電界効果型トランジスタ７４のソースに接続され、Ｐチャンネル電界効果型トランジスタ７４のドレインはＮチャンネル電界効果型トランジスタ７５のドレインに接続され、Ｎチャンネル電界効果型トランジスタ７５のソースはグランド端子Ｔ２に接続されている。

また、入力端子Ｔ３は反転回路７１を介してＰチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートに接続され、比較器７９の非反転入力端子はキャパシタ７７を介してグランド端子Ｔ２に接続されるとともに、Ｎチャンネル電界効果型トランジスタ７５のドレインに接続され、比較器７９の反転入力端子は基準電圧源７８に接続され、比較器７９の出力は出力端子Ｔ４に接続されている。

図６は、図５の位相遅延回路の動作を示すタイミングチャートである。
図６の時刻ｔ１１において、入力電圧Ｖ１１が入力端子Ｔ３を介して図３の位相遅延回路６２に入力され、入力電圧Ｖ１１がロウレベルからハイレベルに推移すると、入力電圧Ｖ１１が反転回路７１にて反転され、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがロウレベルになる。

そして、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがロウレベルになると、Ｐチャンネル電界効果型トランジスタ７４がオンするとともに、Ｎチャンネル電界効果型トランジスタ７５がオフする。そして、Ｐチャンネル電界効果型トランジスタ７４がオンすると、定電流源７６を介してＰチャンネル電界効果型トランジスタ７２に流れる電流と同じ値の電流がカレントミラー動作によってＰチャンネル電界効果型トランジスタ７３に流れ、Ｐチャンネル電界効果型トランジスタ７３に流れる電流がキャパシタ７７に充電される。

そして、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２と比較器７９にて比較され、時刻ｔ１２において、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２に一致すると、比較器７９からの出力電圧Ｖ１４はロウレベルからハイレベルに推移し、出力端子Ｔ４の出力電圧Ｖ１５はハイレベルになる。この結果、入力電圧Ｖ１１の立ち上がりから遅延時間Ｔｄｘだけ遅れて出力端子Ｔ４の出力電圧Ｖ１５を立ち上げることができ、入力電圧Ｖ１１の立ち上がりを遅延時間Ｔｄｘだけ遅らせることができる。

そして、時刻ｔ１３において、入力電圧Ｖ１１がハイレベルからロウレベルに推移すると、入力電圧Ｖ１１が反転回路７１にて反転され、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがハイレベルになる。そして、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがハイレベルになると、Ｐチャンネル電界効果型トランジスタ７４がオフするとともに、Ｎチャンネル電界効果型トランジスタ７５がオンする。

そして、Ｎチャンネル電界効果型トランジスタ７５がオンすると、キャパシタ７８に充電されていた電荷がＮチャンネル電界効果型トランジスタ７５を介して放電され、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２を下回る。この結果、比較器７９からの出力電圧Ｖ１４はハイレベルからロウレベルに推移し、出力端子Ｔ４の出力電圧Ｖ１５はロウレベルになる。

図７は、図２の駆動回路の動作を示すタイミングチャートである。
図７において、入力信号５１が入力端子９２とグランド端子９４との間に入力されると、入力回路５２を介してヒステリシスコンパレータ５６に入力される。そして、入力信号５１がヒステリシスコンパレータ５６に入力されると、ヒステリシスコンパレータ５６では、入力電圧（ａ点電圧）が電源電圧からグランド電圧に推移する場合には、ａ点電圧と小さい方の電圧しきい値とが比較される。そして、ａ点電圧が電圧しきい値以下の場合には、ヒステリシスコンパレータ５６からの出力（ｂ点電圧）がロウレベルとなる。

そして、ヒステリシスコンパレータ５６からの出力（ｂ点電圧）は位相調整回路５４に入力され、ｂ点電圧の立ち下がりが位相調整回路５４にて遅延時間Ｔｄｘだけ遅延された後、ドライバ回路５５に入力される。そして、位相調整回路５４からの出力（ｄ点電圧）がドライバ回路５５に入力されると、ｄ点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を充電させることで、スイッチング素子Ｓ４がオンし、スイッチング素子Ｓ４にコレクタ電流Ｉｃが流れる。

また、入力電圧（ａ点電圧）がグランド電圧から電源電圧に推移する場合には、ａ点電圧と大きい方の電圧しきい値とがヒステリシスコンパレータ５６にて比較される。そして、ａ点電圧が電圧しきい値を越える場合には、ヒステリシスコンパレータ５６からの出力（ｂ点電圧）がハイレベルとなる。
そして、ヒステリシスコンパレータ５６からの出力（ｂ点電圧）は位相調整回路５４に入力され、ｂ点電圧の立ち上がりが位相調整回路５４にて遅延時間Ｔｄｙだけ遅延された後、ドライバ回路５５に入力される。そして、位相調整回路５４からの出力（ｄ点電圧）がドライバ回路５５に入力されると、ｄ点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を放電させることで、スイッチング素子Ｓ４がオフし、スイッチング素子Ｓ４に流れるコレクタ電流Ｉｃが遮断される。

ここで、駆動回路３２ｂとスイッチング素子Ｓ４とを含めた全体の回路において、立ち上がり時の遅れ時間ＴｏｎはＴｄｘ＋Ｔｄ１＋Ｔｄ３となり、立ち下がり時の遅れ時間ＴｏｆｆはＴｄｙ＋Ｔｄ２＋Ｔｄ４となる。この結果、入出力位相特性を示す指標はＴｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝Ｔｄｘ＋Ｔｄ１＋Ｔｄ３−Ｔｄｙ−Ｔｄ２−Ｔｄ４となる。
そして、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるように遅延時間Ｔｄｘ、Ｔｄｙを位相調整回路５４にて調整することにより、ドライバ回路５５に入力される信号のパルス幅とスイッチング素子Ｓ４から出力される信号のパルス幅とを一致させることが可能となり、ＰＷＭ制御におけるパルス幅の制御性を向上させることが可能となることから、ＰＷＭ制御系の制御性能を向上させることができる。

なお、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５の定電流源７６について電流値が異なるものを位相調整回路５４に複数個設け、それらの複数個の定電流源７６の中からいずれかの定電流源７６を選択するようにすることができる。あるいは、図５の定電流源７６を駆動回路３２ｂの外部端子を介して組み込むようにしてもよい。

図８は、図５の位相遅延回路の電流源の選択方法を示す図である。
図８において、図５の定電流源７６として、電流値が異なる複数の定電流源Ｉ１〜Ｉｎが設けられている。そして、各定電流源Ｉ１〜Ｉｎにはスイッチング素子Ｍ１〜Ｍｎが接続され、スイッチング素子Ｍ１〜ＭｎのゲートにはＥＥＰＲＯＭ８０がバッファＢ１〜Ｂｎを介して接続されている。
そして、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるような定電流源Ｉ１〜Ｉｎを選択するためのデータをＥＰＲＯＭ８０に記憶し、そのＥＰＲＯＭ８０にて特定される定電流源Ｉ１〜Ｉｎに接続されたスイッチング素子Ｍ１〜Ｍｎをオンすることにより、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整することができる。

あるいは、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５の基準電圧源７８について基準電圧が異なるものを位相調整回路５４に複数個設け、それらの複数個の基準電圧源７８の中からいずれかの基準電圧源７８を選択するようにすることができる。あるいは、図５の基準電圧源７８を駆動回路３２ｂの外部端子を介して組み込むようにしてもよい。

あるいは、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５のキャパシタ７７について容量が異なるものを位相調整回路５４に複数個設け、それらの複数個のキャパシタ７７の中からいずれかのキャパシタ７７を選択するようにすることができる。あるいは、図５のキャパシタ７７を駆動回路３２ｂの外部端子を介して組み込むようにしてもよい。

なお、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを合わせ込む方法としては、スイッチング素子Ｓ４に相当するコンデンサを駆動回路３２ｂに付加し、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるように定電流源７６の電流値、基準電圧源７８の基準電圧またはキャパシタ７７の容量を設定することができる。
あるいは、スイッチング素子Ｓ４それ自体を駆動回路３２ｂに付加し、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるように定電流源７６の電流値、基準電圧源７８の基準電圧またはキャパシタ７７の容量を設定するようにしてもよい。

図９は、図２の位相調整回路のその他の回路構成例を示す図である。なお、図５の構成と同一部分については同一符号を付し、詳細な説明は省略する。
図９において、図５の位相遅延回路のＰチャンネル電界効果型トランジスタ７２はドレインおよびゲートは定電流源７６ａを介してグランド端子Ｔ２に接続されるとともに、図５のＮチャンネル電界効果型トランジスタ７５のソースは定電流源７６ｂを介してグランド端子Ｔ２に接続されている。

図１０は、図９の位相調整回路の動作を示すタイミングチャートである。
図１０の時刻ｔ２１において、入力電圧Ｖ１１が入力端子Ｔ３を介して図３の位相遅延回路６２に入力され、入力電圧Ｖ１１がロウレベルからハイレベルに推移すると、入力電圧Ｖ１１が反転回路７１にて反転され、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがロウレベルになる。そして、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがロウレベルになると、Ｐチャンネル電界効果型トランジスタ７４がオンするとともに、Ｎチャンネル電界効果型トランジスタ７５がオフする。そして、Ｐチャンネル電界効果型トランジスタ７４がオンすると、定電流源７６ａを介してＰチャンネル電界効果型トランジスタ７２に流れる電流と同じ値の電流がカレントミラー動作によってＰチャンネル電界効果型トランジスタ７３に流れ、Ｐチャンネル電界効果型トランジスタ７３に流れる電流がキャパシタ７７に充電される。

そして、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２と比較器７９にて比較され、時刻ｔ２２において、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２に一致すると、比較器７９からの出力電圧Ｖ１４はロウレベルからハイレベルに推移し、出力端子Ｔ４の出力電圧Ｖ１５はハイレベルになる。この結果、入力電圧Ｖ１１の立ち上がりから遅延時間Ｔｄｘだけ遅れて出力端子Ｔ４の出力電圧Ｖ１５を立ち上げることができ、入力電圧Ｖ１１の立ち上がりを遅延時間Ｔｄｘだけ遅らせることができる。

そして、時刻ｔ２３において、入力電圧Ｖ１１がハイレベルからロウレベルに推移すると、入力電圧Ｖ１１が反転回路７１にて反転され、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがハイレベルになる。そして、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがハイレベルになると、Ｐチャンネル電界効果型トランジスタ７４がオフするとともに、Ｎチャンネル電界効果型トランジスタ７５がオンする。

そして、Ｎチャンネル電界効果型トランジスタ７５がオンすると、Ｎチャンネル電界効果型トランジスタ７５を流れる電流が定電流源７６ｂにて規定されながら、キャパシタ７７に充電されていた電荷がＮチャンネル電界効果型トランジスタ７５を介して放電され、キャパシタ７７に発生する電圧Ｖ１３が徐々に低下する。そして、時刻ｔ２４において、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２に一致すると、比較器７９からの出力電圧Ｖ１４はハイレベルからロウレベルに推移し、出力端子Ｔ４の出力電圧Ｖ１５はロウレベルになる。この結果、入力電圧Ｖ１１の立ち下がりから遅延時間Ｔｄｙだけ遅れて出力端子Ｔ４の出力電圧Ｖ１５を立ち下げることができ、入力電圧Ｖ１１の立ち下がりを遅延時間Ｔｄｙだけ遅らせることができる。
これにより、図３の位相調整回路６２、６３を１つだけ設けることで、ドライバ回路５５に入力される信号の立ち上がりおよび立ち下がりの双方の遅延時間を調整することができ、ドライバ回路５５に入力される信号のパルス幅とスイッチング素子Ｓ４から出力される信号のパルス幅とを一致させることが可能となる。

図１１は、本発明の第２実施形態に係るモータ制御システムの概略構成を示すブロック図である。なお、図１の構成と同一部分については同一符号を付し、詳細な説明は省略する。
図１１において、モータ制御システムには、交流モータ１５のフィードバック制御を行う制御回路１１６、スイッチング素子Ｓ１〜Ｓ６にゲートパルスをそれぞれ出力することにより、インバータ１３を駆動する駆動回路１３２ａ〜１３２ｆ、制御回路１１６から出力された制御信号を駆動回路１３２ａ〜１３２ｆにそれぞれ絶縁伝送するフォトカプラ３１ａ〜３１ｆが設けられている。
ここで、各駆動回路１３２ａ〜１３２ｆは、図１３の駆動回路１３２と同様の構成をとることができる。

また、制御回路１１６には位相調整回路３３ａ〜３３ｆが設けられている。ここで、各位相調整回路３３ａ〜３３ｆは、ＰＷＭ制御部２５から出力されるゲートパルスの立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、ドライバ回路５５に入力される入力信号のパルス幅と、ドライバ回路５５にて駆動されるインバータ１３のスイッチング素子Ｓ１〜Ｓ６から出力される信号のパルス幅とのずれをそれぞれ調整することができる。

例えば、位相調整回路３３ｂは、ドライバ回路５５への入力が開始されてからスイッチング素子Ｓ４がオンされるまでの遅延時間と、ドライバ回路５５への入力が停止されてからスイッチング素子Ｓ４がオフされるまでの遅延時間とが等しくなるように、ドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することができる。すなわち、位相調整回路３３ｂは、駆動回路１３２ｂとスイッチング素子Ｓ４とを含めた全体の回路において、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるようにドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することができる。
なお、位相調整回路３３ａ〜３３ｆは図３と同様の構成をとることができる。

図１２は、図１１の制御回路および駆動回路の動作を示すタイミングチャートである。
図１２において、例えば、位相調整回路３３ａ〜３３ｆのうち位相調整回路３３ｂを例にとって説明すると、図１１のＰＷＭ制御部２５にて生成されたゲートパルスの立ち下りは位相調整回路３３ｂにて遅延時間Ｔｄｘだけ遅延された後、フォトカプラ３１ｂを介して駆動回路１３２ｂに伝送される。

そして、図１３の入力信号５１が駆動回路１３２ｂの入力端子９２とグランド端子９４との間に入力されると、入力回路５２を介してヒステリシスコンパレータ５６に入力される。そして、入力信号５１がヒステリシスコンパレータ５６に入力されると、ヒステリシスコンパレータ５６では、入力電圧（ａ´点電圧）が電源電圧からグランド電圧に推移する場合には、ａ´点電圧と小さい方の電圧しきい値とが比較される。そして、ａ´点電圧が電圧しきい値以下の場合には、ヒステリシスコンパレータ５６からの出力（ｂ´点電圧）がロウレベルとなる。

そして、ヒステリシスコンパレータ５６からの出力（ｂ´点電圧）はドライバ回路５５に入力され、ｂ´点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を充電させることで、スイッチング素子Ｓ４がオンし、スイッチング素子Ｓ４にコレクタ電流Ｉｃが流れる。

また、図１１のＰＷＭ制御部２５にて生成されたゲートパルスの立ち上りは位相調整回路３３ｂにて遅延時間Ｔｄｙだけ遅延された後、フォトカプラ３１ｂを介して駆動回路１３２ｂに伝送される。
そして、入力電圧（ａ´点電圧）がグランド電圧から電源電圧に推移する場合には、ａ´点電圧と大きい方の電圧しきい値とがヒステリシスコンパレータ５６にて比較される。そして、ａ´点電圧が電圧しきい値を越える場合には、ヒステリシスコンパレータ５６からの出力（ｂ´点電圧）がハイレベルとなる。

そして、ヒステリシスコンパレータ５６からの出力（ｂ´点電圧）はドライバ回路５５に入力され、ｂ´点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を放電させることで、スイッチング素子Ｓ４がオフし、スイッチング素子Ｓ４に流れるコレクタ電流Ｉｃが遮断される。

ここで、制御回路１１６と駆動回路１３２ｂとスイッチング素子Ｓ４とを含めた全体の回路において、立ち上がり時の遅れ時間ＴｏｎはＴｄｘ＋Ｔｄ１＋Ｔｄ３となり、立ち下がり時の遅れ時間ＴｏｆｆはＴｄｙ＋Ｔｄ２＋Ｔｄ４となる。この結果、入出力位相特性を示す指標はＴｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝Ｔｄｘ＋Ｔｄ１＋Ｔｄ３−Ｔｄｙ−Ｔｄ２−Ｔｄ４となる。

そして、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるように遅延時間Ｔｄｘ、Ｔｄｙを位相調整回路３３ｂにて調整することにより、ドライバ回路５５に入力される信号のパルス幅とスイッチング素子Ｓ４から出力される信号のパルス幅とを一致させることが可能となり、ＰＷＭ制御におけるパルス幅の制御性を向上させることが可能となることから、ＰＷＭ制御系の制御性能を向上させることができる。

なお、ｂ´点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５の定電流源７６について電流値が異なるものを位相調整回路３３ｂに複数個設け、それらの複数個の定電流源７６の中からいずれかの定電流源７６を選択するようにすることができる。あるいは、図５の定電流源７６を制御回路１１６の外部端子を介して組み込むようにしてもよい。

あるいは、ｂ´点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５の基準電圧源７８について基準電圧が異なるものを位相調整回路３３ｂに複数個設け、それらの複数個の基準電圧源７８の中からいずれかの基準電圧源７８を選択するようにすることができる。あるいは、図５の基準電圧源７８を制御回路１１６の外部端子を介して組み込むようにしてもよい。

あるいは、ｂ´点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５のキャパシタ７７について容量が異なるものを位相調整回路３３ｂに複数個設け、それらの複数個のキャパシタ７７の中からいずれかのキャパシタ７７を選択するようにすることができる。あるいは、図５のキャパシタ７７を制御回路１１６の外部端子を介して組み込むようにしてもよい。

本発明の第１実施形態に係るモータ制御システムの概略構成を示すブロック図である。 図１の駆動回路の概略構成を示すブロック図である。 図２の位相調整回路の概略構成を示すブロック図である。 図３の位相調整回路の動作を示すタイミングチャートである。 図３の位相遅延回路の回路構成を示す図である。 図５の位相遅延回路の動作を示すタイミングチャートである。 図２の駆動回路の動作を示すタイミングチャートである。 図５の位相遅延回路の電流源の選択方法を示す図である。 図２の位相調整回路のその他の回路構成例を示す図である。 図９の位相調整回路の動作を示すタイミングチャートである。 本発明の第２実施形態に係るモータ制御システムの概略構成を示すブロック図である。 図１１の制御回路および駆動回路の動作を示すタイミングチャートである。 従来の駆動回路の概略構成を示すブロック図である。 図１３の駆動回路の動作を示すタイミングチャートである。

符号の説明

１１ 交流電源
１２ コンバータ
１３ インバータ
１４ 電流検出器
１５ モータ
１６、１１６ 制御回路
２１ａ、２１ｂ、７９ 比較器
２２ａ、２２ｂ 調節器
２３、２４ ｄｑ／ｕｖｗ変換部
２５ ＰＷＭ制御部
Ｄ１〜Ｄ６ 整流ダイオード
Ｃ１ 平滑コンデンサ
Ｓ１〜Ｓ６、Ｍ１１〜Ｍｎ スイッチング素子
Ｄ１１〜Ｄ１６ 帰還ダイオード
３１ａ〜３１ｆ フォトカプラ
３２ａ〜３２ｆ、１３２ａ〜１３２ｆ 駆動回路
５１ 入力信号
５２ 入力回路
５３ ノイズ誤動作防止回路
５４、３３ａ〜３３ｆ 位相調整回路
５５ ドライバ回路
５６ ヒステリシスコンパレータ
５７、７８ 基準電圧源
Ｍ１、７２〜７４ Ｐチャンネル電界効果型トランジスタ
Ｍ２、７５ Ｎチャンネル電界効果型トランジスタ
６１、６４、６５、７１ 反転回路
６２、６３ 位相遅延回路
６６ ＲＳフリップフロップ
７６、Ｉ１〜Ｉｎ、７６ａ、７６ｂ 定電流源
７７ キャパシタ
８０ ＥＰＲＯＭ

Claims (12)

1. 矩形状の入力信号を入力する入力回路と、
   前記入力回路を介して入力された入力信号に基づいてインバータを駆動するドライバ回路と、
   前記ドライバ回路の前段に設けられ、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、前記ドライバ回路に入力される信号のパルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される信号のパルス幅とのずれを調整する位相調整回路とを備えることを特徴とするインバータの駆動回路。
2. 前記位相調整回路は、前記位相調整回路への前記入力信号の入力が開始されてから前記スイッチング素子がオンされるまでの遅延時間と、前記位相調整回路への前記入力信号の入力が停止されてから前記スイッチング素子がオフされるまでの遅延時間とが等しくなるように、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする請求項１記載のインバータの駆動回路。
3. 前記位相調整回路は、
   定電流を発生する定電流源と、
   前記定電流源にて発生された電流を充電するキャパシタと、
   基準電圧を発生する基準電圧源と、
   前記入力信号に基づいて前記定電流源にて発生された電流を前記キャパシタに供給するスイッチング素子と、
   前記基準電圧源にて発生された基準電圧と前記キャパシタにて発生された電圧とを比較する比較器とを備え、
   前記比較器による比較結果に基づいて、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を設定することを特徴とする請求項１または２記載のインバータの駆動回路。
4. 前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、電流値、容量または基準電圧がそれぞれ異なるものが複数個設けられ、それらの複数個の定電流源、キャパシタまたは基準電圧源の中からいずれかの定電流源、キャパシタまたは基準電圧源を選択することで、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする請求項３記載のインバータの駆動回路。
5. 前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、前記駆動回路の外部端子を介して組み込まれることを特徴とする請求項３記載のインバータの駆動回路。
6. インバータのＰＷＭ制御を行うＰＷＭ制御部と、
   前記インバータを駆動する駆動回路の前段に設けられ、前記ＰＷＭ制御部から出力された制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、ドライバ回路に入力される入力信号のパルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される信号のパルス幅とのずれを調整する位相調整回路とを備えることを特徴とするインバータの制御回路。
7. 前記位相調整回路は、前記位相調整回路への前記入力信号の入力が開始されてから前記スイッチング素子がオンされるまでの遅延時間と、前記位相調整回路への前記入力信号の入力が停止されてから前記スイッチング素子がオフされるまでの遅延時間とが等しくなるように、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする請求項６記載のインバータの制御回路。
8. 前記位相調整回路は、
   定電流を発生する定電流源と、
   前記定電流源にて発生された電流を充電するキャパシタと、
   基準電圧を発生する基準電圧源と、
   前記制御信号に基づいて前記定電流源にて発生された電流を前記キャパシタに供給するスイッチング素子と、
   前記基準電圧源にて発生された基準電圧と前記キャパシタにて発生された電圧とを比較する比較器とを備え、
   前記比較器による比較結果に基づいて、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を設定することを特徴とする請求項６または７記載のインバータの制御回路。
9. 前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、電流値、容量または基準電圧がそれぞれ異なるものが複数個設けられ、それらの複数個の定電流源、キャパシタまたは基準電圧源の中からいずれかの定電流源、キャパシタまたは基準電圧源を選択することで、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする請求項８記載のインバータの制御回路。
10. 前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、前記制御回路の外部端子を介して組み込まれることを特徴とする請求項８記載のインバータの制御回路。
11. 前記位相調整回路は、前記ドライバ回路に入力される前記信号の前記パルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される前記信号の前記パルス幅とを一致させることを特徴とする請求項１記載のインバータの駆動回路。
12. 前記位相調整回路は、前記ドライバ回路に入力される前記信号の前記パルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される前記信号の前記パルス幅とを一致させることを特徴とする請求項６記載のインバータの制御回路。

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