JP5205517B2 - データ判定/位相比較回路 - Google Patents
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Description
本発明は、クロック生成回路およびそれを備えた信号再生回路に関し、特に、単相のクロックでデータ判定と位相比較の両方を行うことが可能なデータ判定/位相比較回路、およびそれを備えたCDR(Clock Data Recovery)回路に関するものである。
図1は、本発明の前提として検討した信号再生回路を示すものである。図1に示す信号再生回路CDR_Cは、特許文献1と同様の構成例となっている。信号再生回路CDR_Cは、データ判定/位相比較回路DD/PD、平均化回路AV、位相ポインタ制御回路PCON、位相補間回路PI、および、N相クロック生成回路NPG、によって構成される。
データ判定/位相比較回路DD/PDは、n相クロックCLKnのうちデータ取得用のクロック相に同期して、データ入力Dinを判定し、判定結果をデータ出力Doutに出力する。同時に、データ判定/位相比較回路DD/PDは、n相クロックCLKnの複数のクロック相を利用することで、データ入力Dinとn相クロックCLKnの位相を比較し、n相クロックCLKnの位相がデータ入力Dinよりも早い場合にはEarly信号、n相クロックCLKnの位相がデータ入力Dinよりも遅い場合にはLate信号、を出力する。
平均化回路AVは、データ判定/位相比較回路DD/PDが出力した位相比較の結果、すなわちEarlyおよびLate信号を、ある一定期間積算することで、n相クロックCLKnとデータ入力Dinの位相の平均的なずれを算出する。その結果、n相クロックCLKnの位相がデータ入力Dinの位相よりも平均的に遅い場合にはUp信号、n相クロックCLKnの位相がデータ入力Dinの位相よりも平均的に早い場合にはDown信号、を出力する。平均化回路AVによる処理は実質的にロウパスフィルタをかけていることと等価であり、平均化回路AVの代わりにアナログロウパスフィルタを用いる場合もある。
位相ポインタ制御回路PCONは、上記Up信号およびDown信号に基づいて、位相補間回路PIの出力位相を制御する位相制御信号Sphを出力する。平均化回路AVがUp信号を出力した場合には位相補間回路の出力クロックの位相を早めるように、逆に平均化回路AVがDown信号を出力した場合には位相補間回路の出力クロックの位相を遅らせるように制御する。
位相補間回路PIは、典型的には、位相制御信号Sphに基づいて、外部から入力されたリファレンスクロックCLKrefの位相を変化させることで動作する。しかしながら、位相補間回路PIの本質的な機能は、位相制御信号Sphに基づいて出力するクロックCLKの位相を変化させることであり、例えば、リファレンスクロックを用いずに、位相制御信号Sphに基づいて出力位相を変化させることが可能な源発振器を位相補間回路PIに内蔵する、という方法も考えられる。
N相クロック生成回路NPGは、位相補間回路PIが出力した単相のクロックCLKから、データ判定/位相比較回路DD/PDで必要とするn相のクロックを生成する回路である。このとき、n相クロックのうち特定のクロック相を、再生クロックCLKoutとして信号再生回路CDR_Cの外部に出力する。
図1の信号再生回路CDR_Cによれば、n相クロックCLKnのうちデータ取得用のクロックが、常にデータ入力Dinの位相に追随し、正しいデータ判定が可能である。
図2Aおよび図2Bは、それぞれ本発明の前提として検討したデータ判定/位相比較回路DD/PDの構成例を示すものである。ただし、これらの図は回路全体のうち本質的な部分のみを描いたものであり、各信号間のリタイミング用の回路等は省かれている。
図2Aは非特許文献1で開示されたアレキサンダー方式のデータ判定/位相比較回路DD/PDの構成を示すものである。図2Aに示したデータ判定/位相比較回路DD/PDは、データ入力Dinと、互いに1シンボル周期の半分の時間だけずれた2相のクロックclkDおよびclkEを入力されて、データ出力Dout、および、位相比較信号EarlyとLateを出力する。このとき、2相クロックのうち、clkDに同期してデータ入力Dinを判定した結果をDoutとして出力する。
図2Bは特許文献1で開示されたアイトラッキング方式のデータ判定/位相比較回路DD/PDの構成を示すものである。図2Bに示したデータ判定/位相比較回路DD/PDは、データ入力Dinと、典型的には互いに1シンボル周期の1/4の時間だけずれた3相のクロックclkD、clkE、およびclkLを入力されて、データ出力Dout、および、位相比較信号EarlyとLateを出力する。このとき、3相クロックのうち、clkDに同期してデータ入力Dinを判定した結果をDoutとして出力する。
J. D. H. Alexander、"Clock Recovery from Random Binary Data"、Electronics Letters, Vol. 11、1975年10月、p.541−542
図2Aおよび図2Bに示したデータ判定/位相比較回路DD/PDは、データ出力Doutのために必要なクロックclkDに加えて、位相比較信号EarlyおよびLateを出力するためにclkDとは位相が異なるクロックを必要とする。このため、データ判定/位相比較回路DD/PDの動作のために、単相のクロックではなく、2相もしくは3相のクロックCLKnを必要とする。このため、図1に示す信号再生回路CDR_Cでは、位相補間回路PIが出力した単相のクロックCLKから、N相クロック生成回路NPGによって2相もしくは3相のクロックCLKnを生成している。
ところが、一般に、クロック相を増やすことは回路規模および消費電力の増大に直結する。とくに、データ判定/位相比較回路DD/PDは、高速なデータ入力Dinのデータ判定および位相比較をするために、高い周波数のクロックを必要とする。このため、多相クロックの生成および分配するために必要な、回路の規模および消費電力は大きなものとなる。さらに、近年、伝送速度を向上させるために、データ入力Dinおよびクロックの周波数がさらに高まってきており、多相クロックの生成および分配に用いる回路および消費電力が、信号再生回路全体の回路規模および消費電力のうちかなりの部分を占めるようになった。
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、多相クロックを用いることなく、単相のクロックのみで、データの判定と位相比較の両方が可能なデータ判定/位相比較回路を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
本実施の形態によるデータ判定/位相比較回路は、単一のクロックCLKに同期して動作する2つのデータ判定回路と、その後段に接続されたフリップフロップおよび論理積および排他的論理和からなる論理回路と、を備えた構成となっている。単一のクロックCLKに同期して動作する2つのデータ判定回路は、正しいデータ判定をするのに必要なデータ確定期間(必要セットアップ時間、および必要ホールド時間)が異なっている。
データ判定/位相比較回路のデータ出力Doutは、正しいデータ判定をするのに必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短いほうのデータ判定回路の出力に接続されている。信号再生回路がロック状態にある限り、データ出力Doutは、ほぼ正しいデータを出力していると考えられる。
位相比較信号EarlyおよびLateの出力は以下のように行う。もし、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が異なる2つのデータ判定回路が同じ判定結果を出力した場合には、Early、Lateともに出力しない。この場合には、必要なデータ確定期間が長いデータ判定回路も正しくデータを判定していることから、データ入力DinはクロックCLKに対して十分な確定時間があると考えられる。
一方、もし、2つのデータ判定回路が異なる判定結果を出力した場合には、入力データDinのCLKに対するデータ確定期間が、必要なデータ確定期間が長い方のデータ判定回路が必要とするデータ確定期間よりも短くなって、必要なデータ確定期間が長い方のデータ判定回路が誤判定をした、つまり、データ入力DinのエッジがCLKに近づいている、と考えられる。この場合、そのシンボル(注目シンボル)の1シンボル前のデータおよび1シンボル後のデータを考えることで、クロックの位相が早すぎる(Early)のか、遅すぎるのか(Late)を判断することができる。
具体的には、必要なデータ確定期間が短いほうのデータ判定結果が、注目シンボルと1つ前のシンボルとが同じ場合にはLateと判断し、注目シンボルと1つ後のシンボルとが同じ場合にはEarlyと判断する。この、クロックの位相が早すぎる(Early)のか、それとも遅すぎる(Late)のかを判断する手順については、実施の形態の説明にて更に詳細に記述する。
このような構成を用いると、データ入力Dinと単一(単相)のクロックCLKのみを入力されて、データ判定出力Doutのみならず、位相比較出力EarlyおよびLateをも出力することが可能となる。このため、前述したような多相クロックを用いる場合に比べて回路規模および消費電力を削減することが可能となる。
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、データ判定/位相比較回路が単相のクロックのみで動作可能となり、多相クロック信号の生成・分配に必要な回路規模および消費電力を削減できる。
以下に記述する各実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、各実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFET(Metal Insulator Semiconductor Field Effect Transistor)の一例としてMOS(Metal Oxide Semiconductor)トランジスタを用いる。図面において、Pチャネル型MOSトランジスタ(PMOSトランジスタ)にはゲートに丸印の記号を付すことで、Nチャネル型MOSトランジスタ(NMOSトランジスタ)と区別することとする。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図3は、本発明の実施の形態1による信号再生回路において、それを含めた光通信システムの構成例を示すブロック図である。図3に示す光通信システムは、光・電気変換ブロックOFE_BLKと、シリアル・パラレル変換ブロック(SerDes:SERializer/DESerializer)SD_BLKと、上位層論理ブロックPUによって構成される。OFE_BLKは、例えばフォトダイオード等を介して光入力データ信号IN_OPを電気信号に変換する光/電気変換回路OECと、半導体レーザ等を介して電気信号を光出力データ信号OUT_OPに変換する電気/光変換回路EOCを備えている。
図3は、本発明の実施の形態1による信号再生回路において、それを含めた光通信システムの構成例を示すブロック図である。図3に示す光通信システムは、光・電気変換ブロックOFE_BLKと、シリアル・パラレル変換ブロック(SerDes:SERializer/DESerializer)SD_BLKと、上位層論理ブロックPUによって構成される。OFE_BLKは、例えばフォトダイオード等を介して光入力データ信号IN_OPを電気信号に変換する光/電気変換回路OECと、半導体レーザ等を介して電気信号を光出力データ信号OUT_OPに変換する電気/光変換回路EOCを備えている。
SD_BLKは、入力系回路として、OECからの微小なデータ信号を所定電圧レベルのデータ信号に増幅する入力回路IF_Iと、その出力となるデータ信号Dinからデータ信号Doutおよびクロック信号CLKoutを再生する信号再生回路CDRと、CLKoutを用いてシリアルデータとなるDoutをパラレルデータ信号DAToに変換するシリアル/パラレル変換回路SPCを備えている。上位層論理ブロックPUは、このCLKoutとDAToを受けて所定の情報処理を行う。また、SD_BLKは、出力系回路として、PUからのパラレルデータ信号DATiをPUからのクロック信号CLKinを用いてシリアルデータ信号に変換するパラレル/シリアル変換回路PSCと、そのシリアルデータ信号に基づいた所定の電気信号によって電気/光変換回路EOCを駆動する出力回路IF_Oを備えている。
このような光通信システムでは、数十Gbpsを超える通信が行われるため、信号再生回路CDRにおけるクロック信号の周波数が非常に高くなる。このため、前述したように、図2Aおよび図2Bに示した多相クロックを用いてデータ判定および位相比較を行う方式では、多相クロックの生成・分配に必要な回路規模および消費電力が信号再生回路CDR全体の回路規模および消費電力のうちの大きな部分を占めることになる。そこで、後述するように、単相のクロックで動作可能な本実施の形態によるデータ判定/位相比較回路を用いることで、回路規模および消費電力を削減することが可能となる。
図4は、図3の光通信システムにおいて、その信号再生回路CDRの構成例を示すブロック図である。図4に示す信号再生回路CDRは、単相クロックデータ判定/位相比較回路SPC_DD/PD、平均化回路AV、位相ポインタ制御回路PCON、および、位相補間回路PI、によって構成される。図4に示した信号再生回路CDRは、図1に示した信号再生回路CDR_Cと比べて、N相クロック生成回路NPGがなくなっていることが特徴となっている。すなわち、単相クロックデータ判定/位相比較回路SPC_DD/PDには、データ入力Dinと、単相のクロックCLKが入力される。
単相クロックデータ判定/位相比較回路SPC_DD/PDは、単相クロックCLKに同期して、データ入力Dinを判定し、判定結果をデータ出力Doutに出力する。同時に、データ入力DinとクロックCLKの位相を比較し、クロックCLKの位相がデータ入力Dinよりも早い場合にはEarly信号、クロックCLKの位相がデータ入力Dinよりも遅い場合にはLate信号、を出力する。
平均化回路AVは、単層クロックデータ判定/位相比較回路SPC_DD/PDが出力した位相比較の結果、すなわちEarlyおよびLate信号を、ある一定期間積算することで、クロックCLKとデータ入力Dinの位相の平均的なずれを算出する。その結果、クロックCLKの位相がデータ入力Dinの位相よりも平均的に遅い場合にはUp信号、クロックCLKの位相がデータ入力Dinの位相よりも平均的に早い場合にはDown信号、を出力する。平均化回路AVによる処理は実質的にロウパスフィルタをかけていることと等価であり、平均化回路AVの代わりにアナログロウパスフィルタを用いる構成も可能である。
位相ポインタ制御回路PCONは、上記Up信号およびDown信号に基づいて、位相補間回路PIの出力位相を制御する位相制御信号Sphを出力する。平均化回路AVがUp信号を出力した場合には位相補間回路の出力クロックの位相を早めるように、逆に平均化回路AVがDown信号を出力した場合には位相補間回路の出力クロックの位相を遅らせるように制御する。
位相補間回路PIは、典型的には、位相制御信号Sphに基づいて、外部から入力されたリファレンスクロックCLKrefの位相を変化させることで動作する。これは、リファレンスクロックとして位相が90度ずつずれた4相のクロックを用い、これら4相のクロックに適切な係数をかけて足し合わせる位相補間回路といった公知の手段によって実現することができる。
また、位相補間回路PIの本質的な機能は、位相制御信号Sphに基づいて出力するクロックCLKの位相を変化させることであり、例えば、リファレンスクロックを用いずに、位相制御信号Sphに基づいて出力位相を変化させることが可能な源発振器を位相補間回路PIに内蔵する、という方法も考えられる。この場合、位相制御信号Sphに基づいて出力クロックCLKの位相を直接変える構成や、位相制御信号Sphに基づいて出力クロックCLKの周波数を変化させることで間接的に出力クロックCLKの位相を変化させる構成、といった公知な手段を用いることができる。
図5Aは、図4における単相クロックデータ判定/位相比較回路SPC_DD/PDの詳細な構成例を示す図である。図5Aに示す単相クロックデータ判定/位相比較回路SPC_DD/PDは、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODと、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADと、2つのクロック同期データ判定器の出力の排他的論理和を出力する排他的論理和回路EOR1と、Early/Late決定論理EL_LOGICとで構成される。
正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODは、クロックCLKに同期してデータ入力Dinを判定した結果を、データ出力Doutとして出力する。正しいデータ判定に必要なデータ確定期間(必要セットアップ時間必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADは、クロックCLKに同期してデータ入力Dinを判定した結果を、Dout_badとして出力する。つまり、2つのデータ判定器C_GOODとC_BADは、同一のクロックCLKに同期して同一のデータ入力Dinのデータを判定した結果を、それぞれ出力する。しかしながら、2つのデータ判定器は、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間、および必要ホールド時間)が異なるため、データの遷移のタイミングとクロックエッジとの時間関係によっては異なるデータ判定結果を出力することになる。ここで、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODと、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADと、をあわせたものを単相クロックデュアルデータ判定器SPC_DCと呼ぶことにする。
また、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODの判定結果Doutは、そのまま、単相クロックデータ判定/位相比較回路SPC_DD/PDのデータ出力Doutとして出力される。ただし、後述するEarly/Late決定論理EL_LOGICとのタイミングを合わせる等の目的で、データ判定器C_GOODの出力を、遅延回路、あるいはフリップフロップによるシフトレジスタ等によって、遅延させたものを、単相クロックデータ判定/位相比較回路SPC_DD/PDのデータ出力Doutとする構成も可能である。
排他的論理和回路EOR1は、データ判定器C_GOODの出力Doutと、データ判定器C_BADの出力Dout_badと、の排他的論理和を計算して、位相エラー信号Pherrとして出力する。
CDRの位相調整機構がロックしている状態では、データ入力Dinに対して、2つのデータ判定器C_GOODとC_BADのデータ確定期間が最大となるようにクロックCLKの位相が制御されている。したがって、CDRの位相調整機構がロックしている状態では、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODは、ほとんど常に正しくデータを判定すると考えられる。したがって、もし、データ判定器C_GOODの出力Doutと、データ判定器C_BADの出力Dout_badと、が異なるなら、データ判定器C_GOODは正しくデータ判定を行い、C_BADが誤ってデータ判定を行った、と考えられる。すなわち、データ入力DinのエッジがクロックCLKに近づいて、C_BADが正しくデータを判定するのに必要なデータ確定期間がとれなかった、詳しくは必要なセットアップ時間、もしくは必要なホールド時間がとれなかった、といえる。したがって、位相エラー信号Pherrは、単相クロックデータ判定/位相比較回路SPC_DD/PDが位相比較信号EarlyまたはLateを出力するための前提条件となっている。
Early/Late決定論理EL_LOGICは、性能の良いデータ判定器C_GOODの出力Doutと、位相エラー信号Pherrとを入力されて、クロックCLKの位相がデータ入力Dinに対して早すぎることを示す信号(Early)と、クロックCLKの位相がデータ入力Dinに対して遅すぎることを示す信号(Late)と、を出力する論理回路である。
図5BにEarly/Late決定論理EL_LOGICのより詳細な構成例を示した。図5Bに示したEarly/Late決定論理EL_LOGICは、性能の良いデータ判定器C_GOODのデータ出力Doutと、位相エラー信号Pherrと、からEarly1およびLate1を計算する内部Early/Late決定論理EL_Logic1と、位相エラー信号Pherrを必要なクロックサイクル分だけ遅延させるシフトレジスタSR1と、Early1と位相エラー信号Pherrとの論理積を計算する論理積回路AND1と、Late1と位相エラー信号Pherrとの論理積を計算する論理積回路AND2と、から構成される。
前述のように、位相エラー信号Pherrは、単相クロックデータ判定/位相比較回路SPC_DD/PDが位相比較信号EarlyまたはLateを出力するための前提条件となっている。したがって、論理的には、Early/Late決定論理EL_LOGICの、Early出力、Late出力には、位相エラー信号Pherrとの論理積回路が入ることになる。このとき、内部Early/Late決定論理EL_Logic1における遅延分だけ、位相エラー信号Pherrを遅延させる必要があるため、シフトレジスタSR1が挿入されている。シフトレジスタSR1の具体的な遅延量は、内部Early/Late決定論理EL_Logic1で生じる遅延量に合わせて決まっており、内部Early/Late決定論理EL_Logic1の実装の詳細によって、いろいろな値をとりえる。また、Early1と位相エラー信号Pherrとの論理積を計算する論理積回路AND1と、Late1と位相エラー信号Pherrとの論理積を計算する論理積回路AND2については、論理的にはEARLY/Late決定論理EL_LOGICの最終段に入る論理積回路という形で表されるが、実際の回路では論理圧縮等の論理の等価論理変換を施した結果、必ずしも、最終段に論理積回路が入らない場合も考えられる。
図6Aは、図5Bにおける内部Early/Late決定論理EL_Logic1の詳細な構成を含めて、Early/Late決定論理EL_LOGIC全体の構成例を表したものである。また、図6Bに図6Aの動作原理を表す波形図を示した。図6Bは、4種類の場合の波形図を示しており、それぞれの波形は横軸に時間を、縦軸にデータ入力Dinをとって描かれている。図中の×印は、クロック同期データ判定器の判定位置を表しており、1シンボル時間ごとにおかれている。正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODと、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADは、同一のクロックCLKに同期して、同一のデータ入力Dinを判定しており、図6Bでは、1つの×印が、C_GOODとC_BADの両方の判定位置を表している。図6Bにおいて、ケース1およびケース2はデータ入力Dinの遷移が、中央の判定位置の直前にあり、クロックCLKの位相が早すぎる場合に相当する。逆に、ケース3およびケース4はデータ入力Dinの遷移が、中央の判定位置の直後にあり、クロックCLKの位相が早すぎる場合に相当している。ケース1からケース4の全ての場合で、中央の判定位置において、データ入力Dinの遷移が判定位置に近すぎるため、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADは誤判定する可能性がある。一方で、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODは常に正しい判定をすると考えられる。結果的に、2つのクロック同期データ判定器C_GOODとC_BADの判定結果が異なることとなり、位相エラー信号Pherrが出力される。図6Bにおいて、判定位置を示す×印の周りに点線で囲った○は、この判定位置で位相エラー信号Pherrが出力される可能性があることを示している。
位相エラー信号Pherrが出力された場合に、クロック位相が早すぎる場合、つまりケース1もしくはケース2と、クロック位相が遅すぎる場合、つまりケース3もしくはケース4と、の識別は以下のようにして行うことが可能である。クロック位相が早すぎるケース1とケース2では、Pherrが出力された中央の判定位置とその1シンボル前(左側)の判定位置でデータ入力Dinが異なっている一方で、Pherrが出力された中央の判定位置とその1シンボル後(右側)の判定位置とでデータ入力Dinが同一である。逆に、クロック位相が遅すぎるケース3とケース4では、Pherrが出力された中央の判定位置とその1シンボル前(左側)の判定位置でデータ入力Dinが同一である一方で、Pherrが出力された中央の判定位置とその1シンボル後(右側)の判定位置とでデータ入力Dinが異なる。したがって、位相エラー信号Pherrが出力されたシンボルにおけるデータ入力Dinすなわち性能が良いクロック同期データ判定器C_GOODの判定結果と、その前後のシンボルにおけるデータ入力Dinすなわち性能が良いクロック同期データ判定器C_GOODの判定結果と、の排他的論理和を計算して、前後どちらでデータ入力Dinの遷移が起こっているかを調べることで、クロック位相が早すぎる場合と、クロック位相が遅すぎる場合を識別することが可能である。
図6Aに示した、内部Early/Late決定論理EL_Logic1はこの考え方に基づいた回路の構成例である。図6Aにおいて、データ出力Dout、すなわち性能が良いクロック同期データ判定器C_GOODの出力を2つのD型フリップフロップDFF1およびDFF2によって遅延させることで、合わせて3シンボル分のデータ出力Doutを記憶している。2つの排他的論理和回路EOR2およびEOR3によってこれら3シンボル分のデータ出力Dout間の排他的論理和を計算することで、位相エラー信号Pherrが入力された場合に、クロックCLKの位相がデータ入力Dinに対して早すぎることを示す信号(Early)と、クロックCLKの位相がデータ入力Dinに対して遅すぎることを示す信号(Late)と、を出力する。このとき、内部Early/Late決定論理EL_Logic1内で1シンボル分遅延が発生するため、位相エラー信号Pherr側にも1シンボル遅延させるシフトレジスタ回路SR1を挿入してある。
以上のとおり、実施の形態1による単相クロックデータ判定/位相比較回路およびそれを備えた信号再生回路を用いることで、必要なクロック相を従来の2相以上から、単相に減らすことが可能となり、回路規模および消費電力を低減することが可能となる。
(実施の形態2)
実施の形態2では、単相クロックデータ判定/位相比較回路としては図5Aに示した実施の形態1の構成と変わりがない。ただし、Early/Late決定論理は図6AのEL_LOGICに代えて図7AのEarly/Late決定論理EL_LOGIC’を用いる。
実施の形態2では、単相クロックデータ判定/位相比較回路としては図5Aに示した実施の形態1の構成と変わりがない。ただし、Early/Late決定論理は図6AのEL_LOGICに代えて図7AのEarly/Late決定論理EL_LOGIC’を用いる。
前述したように、位相エラー信号Pherrが出力されたときには、その前後どちらのシンボルでデータ入力Dinの遷移が起こっているかを調べることで、クロック位相が早すぎる場合とクロック位相が遅すぎる場合を識別することが可能である。しかしながら、図6Bで説明した実施の態様1の判定方法ではクロック位相が早すぎる、またはクロック位相が遅すぎるという識別を誤る可能性がある。図7Bにこの状況を説明する波形図を示した。
図7Bにおいて、中央の判定位置と、その1シンボル後(右側)の判定位置において、データ入力Dinの遷移が判定位置の直前または直後で起こっており、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODの判定結果と、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADの判定結果とが異なる、すなわち位相エラー信号Pherrが出力される可能性がある。しかしながら、図7Bのように、中央の判定位置ではデータ入力Dinの遷移が判定位置の前にあり、かつ、その1シンボル後(右側)の判定位置ではデータ入力Dinの遷移が判定位置の後にある場合、本来であれば、クロック位相が早すぎるのか、あるいは、クロック位相が遅すぎるのか、を識別することは不可能であり、クロックの位相が遅れた結果、図7Bの状態に陥る場合もあり得る。ところが、この場合、中央の判定位置とその1つ前(左側)の判定位置でのデータ出力Doutが異なる一方で、中央の判定位置とその1つ後(右側)の判定位置でのデータ出力Doutが同一であるため、図6Aに示した構成によるEarly/Late決定論理EL_LOGICでは、クロックCLKの位相がデータ入力Dinに対して早すぎることを示す信号(Early)が出力されることになる。この結果、信号再生回路CDRによって、クロックCLKの位相が更に遅らされることになるが、これは、本来望ましい動作ではない。逆に、クロック遅れにもかかわらずLateが出力される場合もある。
図7AのEarly/Late決定論理EL_LOGIC’は、図6AのEARLY/LATE決定論理EL_LOGICの上述の欠点を改善したものである。図7Aにおいて、位相エラー信号Pherrは、2つのD型フリップフロップDFF3およびDFF4によって遅延され、合わせて3シンボル分の位相エラー信号Pherrが記憶されている。これら3シンボル分の位相エラー信号は、否定論理和回路NOR1と論理積回路AND3に入力される。図7Aに示したEarly/Late決定論理EL_LOGIC’では、中央の判定位置でのみ位相エラー信号Pherrが出力され、その前後のシンボルでは位相エラー信号Pherrが出力されなかった場合、すなわち、図6Bに示した4種類に相当する場合のみ、Early/Late決定論理EL_LOGIC’の最終段に入る論理積回路AND1およびAND2に、位相エラー信号Pherrが入力される。この結果、図7Bのように、中央の判定位置のみならず、その前後の判定位置においても位相エラー信号Pherrが出力された場合には、Early/Late決定論理EL_LOGIC’は、Early信号およびLate信号のいずれをも出力しないこととなる。したがって、Early信号もしくはLate信号が誤って出力されることがなくなる。
以上のとおり、実施の形態2の単相クロックデータ判定/位相比較回路およびそれを備えた信号再生回路では、位相比較器が誤った位相比較結果を出力することがなくなり、信号再生回路の再生エラーの発生が減少する。
(実施の形態3)
実施の形態3は、図5Aで説明した実施の形態1の単相クロックデータ判定/位相比較回路SPC_DD/PDの各構成要素のうち、単相クロックデュアルデータ判定器SPC_DCを図8Bに示すSPC_DC’に置き換えたものである。図8Bは、図8Aの単相クロックデュアルデータ判定器SPC_DC’の原理的な動作を示す概念図である。図8Bは、横軸として時間をとり、クロックCLKと、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODが誤判定をする可能性がある期間と、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADが誤判定をする期間と、を図示したものである。ここで、性能が良いクロック同期データ判定器C_GOODは正しくデータ判定する一方で、性能が悪いクロック同期データ判定器C_BADが誤判定をする可能性がある期間は、本発明におけるデータ判定/位相比較回路において、位相比較信号が出る可能性がある期間である。このうち、図8Bに示したように、クロック立ち上がりに対して前側の期間をアイトラックウィンドウ期間1あるいはTW1,クロック立ち上がりに対して後側の期間をアイトラックウィンドウ期間2あるいはTW2、と呼ぶことにする。データ入力Dinの遷移がTW1の期間中に起こるとEarly信号が、データ入力Dinの遷移がTW2の期間中に起こるとLate信号が出力される可能性がある。
実施の形態3は、図5Aで説明した実施の形態1の単相クロックデータ判定/位相比較回路SPC_DD/PDの各構成要素のうち、単相クロックデュアルデータ判定器SPC_DCを図8Bに示すSPC_DC’に置き換えたものである。図8Bは、図8Aの単相クロックデュアルデータ判定器SPC_DC’の原理的な動作を示す概念図である。図8Bは、横軸として時間をとり、クロックCLKと、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が短い、すなわち性能が良いクロック同期データ判定器C_GOODが誤判定をする可能性がある期間と、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADが誤判定をする期間と、を図示したものである。ここで、性能が良いクロック同期データ判定器C_GOODは正しくデータ判定する一方で、性能が悪いクロック同期データ判定器C_BADが誤判定をする可能性がある期間は、本発明におけるデータ判定/位相比較回路において、位相比較信号が出る可能性がある期間である。このうち、図8Bに示したように、クロック立ち上がりに対して前側の期間をアイトラックウィンドウ期間1あるいはTW1,クロック立ち上がりに対して後側の期間をアイトラックウィンドウ期間2あるいはTW2、と呼ぶことにする。データ入力Dinの遷移がTW1の期間中に起こるとEarly信号が、データ入力Dinの遷移がTW2の期間中に起こるとLate信号が出力される可能性がある。
信号再生回路CDRの性能を高めるには、TW1と、TW2の時間幅が同程度の長さであることが必要である。信号再生回路CDRは、Early信号とLate信号の出現確率を同頻度にするようにクロック信号CLKの位相を制御するフィードバックをかけるため、例えば、TW1の時間幅が、TW2の時間幅に対して長い場合には、クロックCLKの位相が本来最適な位置に対して早すぎる位置で固定されてしまうことになる。
図8Aに示した単相クロックデュアルデータ判定器SPC_DCでは、前後のアイトラックウィンドウTW1とTW2の時間幅を同程度にするために、2つのデータ判定器C_GOODおよびC_BADに入力されるクロックに、それぞれ可変遅延回路VD1およびVD2が挿入されている。ここで、可変遅延回路VD1の遅延を増加させると、図8BのC_GOODが誤判定する可能性がある期間が遅くなるため、結果として、前側のアイトラックウィンドウTW1の時間幅は増加し、後側のアイトラックウィンドウTW2の時間幅は減少することになる。逆に、可変遅延回路VD2の遅延を増加させると、図8BのC_BADが誤判定する可能性がある期間が遅くなるため、結果として、前側のアイトラックウィンドウTW1の時間幅は減少し、後側のアイトラックウィンドウTW2の時間幅は増加することになる。したがって、2つの可変遅延回路VD1およびVD2の遅延量を適切な値に調整することで、前後のアイトラックウィンドウTW1およびTW2の時間幅を同程度になるように調整することが可能となる。
ここで、2つの可変遅延回路VD1およびVD2を、2つのデータ判定器C_GOODおよびC_BADのクロック入力に挿入する代わりに、例えば、C_GOODの前には固定の遅延を挿入し、C_BADの前に挿入されている可変遅延回路VD2のみでTW1とTW2の時間幅のバランスを調整するような構成も可能である。ここで、C_GOODの前に挿入される固定遅延は、必ずしも、回路図上で陽に表れている必要はなく、データ判定器C_GOODに不可避的に内在している遅延を利用することもできる。また、クロックに可変遅延を挿入する代わりに、それぞれのデータ判定器に入力されるデータ入力に可変遅延を入力する構成も考えられる。この場合、例えば、C_GOODのデータ入力に挿入されている遅延量を増やすと、前側のアイトラックウィンドウTW1の時間幅は減少し、後側のアイトラックウィンドウTW2の時間幅は増加することになる。
ここで、前後のアイトラックウィンドウTW1とTW2の実際の長さを調整する代わりに、信号再生回路CDRのフィードバックループにおいてEarlyとLateの頻度の比を、同一ではないある特定の値になるように調整することで、クロックCLKの位相が最適な位置にくるようする、という構成も可能である。
信号再生回路CDRの性能を高めるには、TW1とTW2の時間幅のバランスに加えて、TW1およびTW2の時間幅の絶対量にも考慮を払う必要がある。一般に、データ入力Dinに含まれるジッタ量が小さい場合には、TW1とTW2の時間幅を長くすると性能が向上し、データ入力Dinに含まれるジッタ量が大きい場合にはTW1とTW2の時間幅を短くすると性能が向上する。ここで、データ入力Dinに含まれるジッタ量は主に信号を伝送する配線損失に依存しているため、データ入力Dinに含まれるジッタ量は送受信器が使われる状況によって異なり、あらかじめ設計段階で想定することは難しい。したがって、TW1とTW2の時間幅の絶対量を、使用する状況に合わせて調整可能とすることが望ましい。
図8Bより、TW1とTW2の時間幅の絶対量の調整は、C_BADが誤判定をする可能性がある期間を調整可能とすることで、実現可能なことがわかる。図8Aに示した単相クロックデュアルデータ判定器SPC_DC’では、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間と必要ホールド時間の和)が長い、すなわち性能が悪いクロック同期データ判定器C_BADの、必要なデータ確定期間(必要セットアップ時間、および必要ホールド時間)を外部からの制御信号SHcontによって制御可能としている。
図9Aは、図8Aのデータ判定器C_BADの一構成例を示す。また、図9Bはデータ判定器C_BADの別の構成例を表す図である。図9Aのデータ判定器、および図9Bのデータ判定器の双方とも、それぞれ逆相のクロックCLKに同期して動作する2つのD型ラッチ回路(レベルトリガラッチ回路)D1_BADおよびD2_BADを含み、マスター/スレーブ構成のD型フリップフロップ回路を構成している。
図9Aに示したデータ判定器C_BADでは、マスター側のD型ラッチ回路(レベルトリガラッチ回路)D1_BADに、制御信号SHcontが入力されており、D1_BADが正しくデータ保持動作をするのに必要なデータ確定期間を、制御信号SHcontによって調整可能としている。この結果、制御信号SHcontによって、データ判定器C_BAD全体の、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間、および必要ホールド時間)を可変とし、アイトラックウィンドウTW1とTW2の時間幅の絶対量を調整することができる。
図9Bに示したデータ判定器C_BADでは、スレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D2_BADに、制御信号SHcontが入力されており、D2_BADが正しくデータ保持動作をするのに必要なデータ確定期間を、制御信号SHcontによって調整可能としている。この結果、図9Aと同様に、制御信号SHcontによって、データ判定器C_BAD全体の、正しいデータ判定に必要なデータ確定期間(必要セットアップ時間、および必要ホールド時間)を可変とし、アイトラックウィンドウTW1とTW2の時間幅の絶対量を調整することができる。
また、マスター側のD型ラッチ回路(レベルトリガラッチ回路)D1_BAD、あるいは、スレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D2_BADのみに制御信号SHcontを入力するのではなく、マスター側およびスレーブ側の両方のD型ラッチ回路(レベルトリガラッチ回路)に制御信号SHcontを入力し、2つのD型ラッチ回路(レベルトリガラッチ回路)が正しくデータ保持動作をするのに必要なデータ確定期間を、同時に調整する構成も可能である。
図10は、図9Bに示したデータ判定器C_BADの詳細な構成例を示す回路図である。図10に示したデータ判定器C_BADは、CMOS回路で一般的なパストランジスタを用いたセミスタティック構成のD型ラッチ回路(レベルトリガラッチ回路)によって構成されている。ここで、スレーブ側のD型ラッチ回路(レベルトリガラッチ回路)が正しくデータ保持動作をするのに必要なデータ確定期間を可変にするために、パストランジスタ直後のデータ判定用のCMOSインバータの各トランジスタのソース側に可変抵抗を挿入した。この可変抵抗の抵抗値を大きくすると、CMOSインバータの電流量が制限されるため、データ入力の変化に対する感度が低下し、必要なデータ確定期間が長くなる。逆に、可変抵抗の抵抗値を小さくすることで、CMOSインバータの電流量を増加させ、必要なデータ確定期間が短くなる。したがって、可変抵抗の抵抗値を制御信号SHcontで制御することで、データ判定器C_BADの必要なデータ確定期間(必要セットアップ時間、および必要ホールド時間)を可変とし、アイトラックウィンドウTW1とTW2の時間幅の絶対量を調整することが可能となる。
図10において、CMOSインバータに挿入する可変抵抗は、必ずしもNMOS側とPMOS側の両方に入れる必要はなく、NMOS側のみ、あるいはPMOS側のみに挿入する構成も可能である。この場合、動作としては、後述する実施の形態4におけるデータ判定器C_BADと同様に、データ判定器C_BADに強制的にオフセットを導入したことに相当する。
以上、本実施の形態3による単相クロックデータ判定/位相比較回路およびそれを備えた信号再生回路を用いることで、位相比較回路の前後のアイトラックウィンドウTW1およびTW2のバランスおよび絶対時間を調整することが可能となり、信号再生回路を伝送路の状態に合わせて最適な動作とすることが可能となる。
(実施の形態4)
実施の形態4では、図8Aに示した単相クロックデュアルデータ判定器の「性能が悪い」方のデータ判定器C_BADとして、図11に示すものを用いる。図11のデータ判定器C_BAD’は、2つの完全差動構成のカレントモードロジック回路(CML回路)によるD型ラッチ回路(レベルトリガラッチ回路)D1_BAD’およびD2_BAD’と、これらD型ラッチ回路(レベルトリガラッチ回路)D1_BAD’およびD2_BAD’の間に配置されている2つの可変電流源と、から構成されている。この2つの可変電流源は、カレントモードロジック回路(CML回路)のオフセット調整用に一般的に使われる回路と同様のものである。この2つの可変電流源を制御信号SHcontによって制御することで、スレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D2_BAD’に強制的にオフセットを導入することができる。オフセットが導入されることで、等価的に、データ判定器C_BADが正しくデータ判定をするのに必要なデータ確定期間を長くすることが可能である。
実施の形態4では、図8Aに示した単相クロックデュアルデータ判定器の「性能が悪い」方のデータ判定器C_BADとして、図11に示すものを用いる。図11のデータ判定器C_BAD’は、2つの完全差動構成のカレントモードロジック回路(CML回路)によるD型ラッチ回路(レベルトリガラッチ回路)D1_BAD’およびD2_BAD’と、これらD型ラッチ回路(レベルトリガラッチ回路)D1_BAD’およびD2_BAD’の間に配置されている2つの可変電流源と、から構成されている。この2つの可変電流源は、カレントモードロジック回路(CML回路)のオフセット調整用に一般的に使われる回路と同様のものである。この2つの可変電流源を制御信号SHcontによって制御することで、スレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D2_BAD’に強制的にオフセットを導入することができる。オフセットが導入されることで、等価的に、データ判定器C_BADが正しくデータ判定をするのに必要なデータ確定期間を長くすることが可能である。
たとえば、オフセットを導入することで、スレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D2_BAD’は、“1”に比べて“0”を出力しやすい状態になったとする。このとき、データ入力Dinが“0”から“1”に遷移する場合を考えると、オフセットを導入したことによりD2_BAD’は“0”を出力しやすくなっているため、D2_BAD’の出力Dout_badが、“0”から“1”に遷移するためには、オフセットがない状態に比べて長時間データ入力が確定している必要がある。一方で、データ入力Dinが“1”から“0”に遷移する場合にはオフセットがない状態に比べて必要なデータ入力の確定期間は短くなる。しかしながら、データ判定器C_BAD全体としてみたときの必要なデータ確定期間は、最も必要なデータ確定期間が長くなるようなデータパタンによって規定されているため、オフセットを導入したことで、データ判定器C_BAD’が正しくデータ判定をするのに必要なデータ確定期間は長くなる。
以上より、導入するオフセットの量を、制御信号SHcontによって調整することで、データ判定器C_BAD’の必要なデータ確定期間(必要セットアップ時間、および必要ホールド時間)を可変とし、アイトラックウィンドウTW1とTW2の時間幅の絶対量を調整することが可能となる。
ここで、図11で示した可変電流源による方法以外にも、差動信号線のpおよびnに、それぞれ可変容量を付加する、といった公知の方法によってデータ判定器C_BADにオフセットを導入することも可能である。
オフセット導入による必要データ確定期間の長時間化は、前後のアイトラックウィンドウTW1およびTW2に同じように利くため、オフセット導入に伴って、実施の形態3に関しての記述で前述した、前後のアイトラックウィンドウTW1とTW2の時間幅のアンバランスが生じる問題が起こらない、という利点がある。
以上、本実施の形態4による単相クロックデータ判定/位相比較回路およびそれを備えた信号再生回路を用いることで、位相比較器の前後のアイトラックウィンドウTW1およびTW2の絶対時間をそのバランスを保ちながら調整することが可能となり、信号再生回路を伝送路の状態に合わせて最適な動作とすることが可能となる。
(実施の形態5)
実施の形態5は、図5Aに示した実施の形態1の単相クロックデータ判定/位相比較回路SPC_DD/PDの各構成要素のうち、単相クロックデュアルデータ判定器SPC_DCを図12に示すSPC_DC”に置き換えたものである。図12の単相クロックデュアルデータ判定器SPC_DC”は、3つのD型ラッチ回路(レベルトリガラッチ回路)D3_GOOD、D4_GOOD、および、D2_BADから構成される。本回路は、図5Aに示した単相クロックデュアルデータ判定器SPC_DCにおける性能の良いデータ判定器C_GOOD、および、性能が悪いデータ判定器C_BADで、マスター側のD型ラッチ回路(レベルトリガラッチ回路)を共有しており、スレーブ側のD型ラッチ回路(レベルトリガラッチ回路)のみを別々にしたものと言える。D型ラッチ回路(レベルトリガラッチ回路)D2_BADが正しくデータ保持するのに必要なデータ確定期間を制御信号SHcontで調整することで、性能の悪いデータ判定器C_BADが正しくデータ判定するのに必要なデータ確定期間、すなわちアイトラックウィンドウTW1およびTW2の時間幅の絶対量を調整することが可能である。この調整には、実施の形態3の説明で述べた方法、もしくは実施の形態4の説明で述べた方法を適用する。
実施の形態5は、図5Aに示した実施の形態1の単相クロックデータ判定/位相比較回路SPC_DD/PDの各構成要素のうち、単相クロックデュアルデータ判定器SPC_DCを図12に示すSPC_DC”に置き換えたものである。図12の単相クロックデュアルデータ判定器SPC_DC”は、3つのD型ラッチ回路(レベルトリガラッチ回路)D3_GOOD、D4_GOOD、および、D2_BADから構成される。本回路は、図5Aに示した単相クロックデュアルデータ判定器SPC_DCにおける性能の良いデータ判定器C_GOOD、および、性能が悪いデータ判定器C_BADで、マスター側のD型ラッチ回路(レベルトリガラッチ回路)を共有しており、スレーブ側のD型ラッチ回路(レベルトリガラッチ回路)のみを別々にしたものと言える。D型ラッチ回路(レベルトリガラッチ回路)D2_BADが正しくデータ保持するのに必要なデータ確定期間を制御信号SHcontで調整することで、性能の悪いデータ判定器C_BADが正しくデータ判定するのに必要なデータ確定期間、すなわちアイトラックウィンドウTW1およびTW2の時間幅の絶対量を調整することが可能である。この調整には、実施の形態3の説明で述べた方法、もしくは実施の形態4の説明で述べた方法を適用する。
本実施の形態5では、マスター側のD型ラッチ回路(レベルトリガラッチ回路)D3_GOODは、性能の良いデータ判定器C_GOOD、および、性能が悪いデータ判定器C_BADとで共有されている。このため、もし、性能が悪いデータ判定器C_BADのスレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D2_BADを、性能が良いデータ判定器C_GOODのスレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D4_GOODと全く同一のものであれば、2つの判定器は全く同一の結果を出力することになる。この状態から、制御信号SHcontによって、性能が悪いデータ判定器C_BADのスレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D2_BADが正しくデータ保持するのに必要なデータ確定期間を長くしていくことで、アイトラックウィンドウTW1およびTW2の時間幅を望ましい量に調整することができる。このときに、実施の形態4で説明したようなオフセット導入によって、性能が悪いデータ判定器C_BADのスレーブ側のD型ラッチ回路(レベルトリガラッチ回路)D2_BADが正しくデータ保持するのに必要なデータ確定期間を長くすると、オフセット導入に伴って、実施の形態3に関して記述した、前後のアイトラックウィンドウTW1とTW2の時間幅のアンバランスが生じる問題が起こらない。したがって、前後のアイトラックウィンドウTW1とTW2の時間幅のバランスを調整する回路が不要となり、回路規模および消費電力を削減することが可能となる。
以上、実施の形態5による単相クロックデータ判定/位相比較回路およびそれを備えた信号再生回路を用いることで、マスター側のD型ラッチ回路(レベルトリガラッチ回路)を2つのデータ判定器で共有することにより回路規模および消費電力を削減することが可能となるのみならず、位相比較器の前後のアイトラックウィンドウTW1およびTW2の絶対時間をそのバランスを保ちながら調整することが可能となり、信号再生回路を伝送路の状態に合わせて最適な動作とすることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は記述された実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本発明の種々の実施の形態による光通信装置は、特に、数十Gbpsを超える通信速度を備えた光通信システムにおいて、その受信部の回路に適用して有効なものである。
CDR: 信号再生回路
SPC_DD/PD: 単相クロックデータ判定/位相比較回路
SPC_DC、SPC_DC’、SPC_DC”: 単相クロックデュアルデータ判定器
C_GOOD、C_BAD: 単相クロックデータ判定器
EL_LOGIC、EL_LOGIC’: Early/Late決定論理
DFF1、DFF2、DFF3,DFF4: D型フロップフロップ
SR1: シフトレジスタ
D1_BAD、D2_BAD、D3_GOOD、D4_GOOD: D型ラッチ回路
SPC_DD/PD: 単相クロックデータ判定/位相比較回路
SPC_DC、SPC_DC’、SPC_DC”: 単相クロックデュアルデータ判定器
C_GOOD、C_BAD: 単相クロックデータ判定器
EL_LOGIC、EL_LOGIC’: Early/Late決定論理
DFF1、DFF2、DFF3,DFF4: D型フロップフロップ
SR1: シフトレジスタ
D1_BAD、D2_BAD、D3_GOOD、D4_GOOD: D型ラッチ回路
Claims (11)
- データ入力と、単一のクロック信号のみを入力されて、データ判定および位相比較が可能な、データ判定/位相比較回路であって、
前記データ入力を、前記クロック信号に同期してデータ判定する第1のデータ判定回路と、
前記データ入力を、前記クロック信号に同期してデータ判定する第2のデータ判定回路と、
前記第1のデータ判定回路の出力と、前記第2のデータ判定回路の出力と、を入力されて、クロック位相が早すぎることを示す位相比較出力Early、あるいは、クロック位相が遅すぎることを示す位相比較結果Lateを出力する位相比較論理回路と、を備え、
前記第2のデータ判定回路は、正しくデータ判定するのに必要なデータ入力の確定期間(必要セットアップ時間と必要ホールド時間の和)が、前記第1のデータ判定回路が、正しくデータ判定するのに必要なデータ入力の確定期間(必要セットアップ時間と必要ホールド時間の和)よりも長く、
前記第1のデータ判定回路の出力結果、あるいは該出力結果を遅延させたものを、データ判定/位相比較回路全体のデータ判定結果として出力し、
前記位相比較論理回路は、前記第1のデータ判定回路の出力と、前記第2のデータ判定回路の出力と、が異なる場合にのみ、位相比較出力Early、あるいは、Lateを出力する可能性がある論理回路であることを特徴とするデータ判定/位相比較回路。 - 請求項1記載のデータ判定/位相比較回路において、
前記位相比較論理回路は、
前記第1のデータ判定回路の出力と、前記第2のデータ判定回路の出力と、が入力される2入力排他的論理和回路と、前記2入力排他的論理和回路の出力を一方の入力とする2つの2入力論理積の出力が、それぞれ、位相比較出力Early、あるいは、Lateとなっていることを特徴とするデータ判定/位相比較回路。 - 請求項1記載のデータ判定/位相比較回路において、
前記位相比較論理回路は、
前記第1のデータ判定回路の出力と、前記第2のデータ判定回路の出力と、が異なる場合、前記異なる出力のシンボルを注目シンボルとして、前記第1のデータ判定回路の前記注目シンボルと前後のシンボルとを合わせた3シンボル分の出力、および、前記第2のデータ判定回路の前記注目シンボルと前後のシンボルとを合わせた3シンボル分の出力、の、合計6シンボルの出力の組み合わせによって、位相比較出力EarlyとLateを定めることを特徴とするデータ判定/位相比較回路。 - 請求項3記載のデータ判定/位相比較回路において、
前記位相比較論理回路は、
前記第1のデータ判定回路の出力と、前記第2のデータ判定回路の出力と、が異なり、かつ、前記第1のデータ判定回路の現在の出力と、前記第1のデータ判定回路の1シンボル前の出力とが異なる場合に、位相比較出力Earlyを出力し、
前記第1のデータ判定回路の出力と、前記第2のデータ判定回路の出力と、が異なり、かつ、前記第1のデータ判定回路の現在の出力と、前記第1のデータ判定回路の1シンボル後の出力とが異なる場合に、位相比較出力Lateを出力することを特徴とするデータ判定/位相比較回路。 - 請求項3記載のデータ判定/位相比較回路において、
前記位相比較論理回路は、
現在のシンボルにおいて前記第1のデータ判定回路の出力と、前記第2のデータ判定回路の出力とが異なり、かつ、1シンボル前および1シンボル後では、前記第1のデータ判定回路の現在の出力と、前記第1のデータ判定回路の1シンボル前の出力とが同一であり、かつ、前記第1のデータ判定回路の現在の出力と、前記第1のデータ判定回路の1シンボル前の出力とが異なる場合に、位相比較出力Earlyを出力し、
現在のシンボルにおいて前記第1のデータ判定回路の出力と、前記第2のデータ判定回路の出力とが異なり、かつ、1シンボル前および1シンボル後では、前記第1のデータ判定回路の現在の出力と、前記第1のデータ判定回路の1シンボル前の出力とが同一であり、かつ、前記第1のデータ判定回路の現在の出力と、前記第1のデータ判定回路の1シンボル後の出力とが異なる場合に、位相比較出力Lateを出力することを特徴とするデータ判定/位相比較回路。 - 請求項1〜5のいずれか1項に記載のデータ判定/位相比較回路において、
前記第1のデータ判定回路が正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の比率、あるいは、前記第2のデータ判定回路が正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の比率、の一方または両方を調整する手段を有していることを特徴とするデータ判定/位相比較回路。 - 請求項1〜6のいずれか1項に記載のデータ判定/位相比較回路において、
前記第2のデータ判定回路が、正しくデータ判定するのに必要なデータ入力の確定期間(正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の和)を調整する手段を有していることを特徴とするデータ判定/位相比較回路。 - 請求項7記載のデータ判定/位相比較回路において、
前記第2のデータ判定回路の正しくデータ判定するのに必要なデータ入力の確定期間(正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の和)を調整する手段が、前記第2のデータ判定回路の内部のノードに外部からオフセットを加えること、であることを特徴とするデータ判定/位相比較回路。 - 請求項1〜5のいずれか1項に記載のデータ判定/位相比較回路において、
前記第1のデータ判定回路と、前記第2のデータ判定回路は、マスター/スレーブ構成の回路であり、かつ、マスター側の回路は、前記第1のデータ判定回路と前記第2のデータ判定回路とで共有しており、スレーブ側の回路のみが異なることを特徴とするデータ判定/位相比較回路。 - 請求項9記載のデータ判定/位相比較回路において、
前記第2のデータ判定回路のスレーブ側の回路が、正しくデータ判定するのに必要なデータ入力の確定期間(正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の和)を調整する手段を有していることを特徴とするデータ判定/位相比較回路。 - 請求項10記載のデータ判定/位相比較回路において、
前記第2のデータ判定回路のスレーブ側の回路の正しくデータ判定するのに必要なデータ入力の確定期間(正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の和)を調整する手段が、前記第2のデータ判定回路のスレーブ側の回路の内部のノードに外部からオフセットを加えること、であることを特徴とするデータ判定/位相比較回路。
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