JP5205517B2 - データ判定／位相比較回路 - Google Patents
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Description
本発明は、クロック生成回路およびそれを備えた信号再生回路に関し、特に、単相のクロックでデータ判定と位相比較の両方を行うことが可能なデータ判定／位相比較回路、およびそれを備えたＣＤＲ（Clock Data Recovery）回路に関するものである。
図１は、本発明の前提として検討した信号再生回路を示すものである。図１に示す信号再生回路ＣＤＲ＿Ｃは、特許文献１と同様の構成例となっている。信号再生回路ＣＤＲ＿Ｃは、データ判定／位相比較回路ＤＤ／ＰＤ、平均化回路ＡＶ、位相ポインタ制御回路ＰＣＯＮ、位相補間回路ＰＩ、および、Ｎ相クロック生成回路ＮＰＧ、によって構成される。
データ判定／位相比較回路ＤＤ／ＰＤは、ｎ相クロックＣＬＫｎのうちデータ取得用のクロック相に同期して、データ入力Ｄｉｎを判定し、判定結果をデータ出力Ｄｏｕｔに出力する。同時に、データ判定／位相比較回路ＤＤ／ＰＤは、ｎ相クロックＣＬＫｎの複数のクロック相を利用することで、データ入力Ｄｉｎとｎ相クロックＣＬＫｎの位相を比較し、ｎ相クロックＣＬＫｎの位相がデータ入力Ｄｉｎよりも早い場合にはＥａｒｌｙ信号、ｎ相クロックＣＬＫｎの位相がデータ入力Ｄｉｎよりも遅い場合にはＬａｔｅ信号、を出力する。
平均化回路ＡＶは、データ判定／位相比較回路ＤＤ／ＰＤが出力した位相比較の結果、すなわちＥａｒｌｙおよびＬａｔｅ信号を、ある一定期間積算することで、ｎ相クロックＣＬＫｎとデータ入力Ｄｉｎの位相の平均的なずれを算出する。その結果、ｎ相クロックＣＬＫｎの位相がデータ入力Ｄｉｎの位相よりも平均的に遅い場合にはＵｐ信号、ｎ相クロックＣＬＫｎの位相がデータ入力Ｄｉｎの位相よりも平均的に早い場合にはＤｏｗｎ信号、を出力する。平均化回路ＡＶによる処理は実質的にロウパスフィルタをかけていることと等価であり、平均化回路ＡＶの代わりにアナログロウパスフィルタを用いる場合もある。
位相ポインタ制御回路ＰＣＯＮは、上記Ｕｐ信号およびＤｏｗｎ信号に基づいて、位相補間回路ＰＩの出力位相を制御する位相制御信号Ｓｐｈを出力する。平均化回路ＡＶがＵｐ信号を出力した場合には位相補間回路の出力クロックの位相を早めるように、逆に平均化回路ＡＶがＤｏｗｎ信号を出力した場合には位相補間回路の出力クロックの位相を遅らせるように制御する。
位相補間回路ＰＩは、典型的には、位相制御信号Ｓｐｈに基づいて、外部から入力されたリファレンスクロックＣＬＫｒｅｆの位相を変化させることで動作する。しかしながら、位相補間回路ＰＩの本質的な機能は、位相制御信号Ｓｐｈに基づいて出力するクロックＣＬＫの位相を変化させることであり、例えば、リファレンスクロックを用いずに、位相制御信号Ｓｐｈに基づいて出力位相を変化させることが可能な源発振器を位相補間回路ＰＩに内蔵する、という方法も考えられる。
Ｎ相クロック生成回路ＮＰＧは、位相補間回路ＰＩが出力した単相のクロックＣＬＫから、データ判定／位相比較回路ＤＤ／ＰＤで必要とするｎ相のクロックを生成する回路である。このとき、ｎ相クロックのうち特定のクロック相を、再生クロックＣＬＫｏｕｔとして信号再生回路ＣＤＲ＿Ｃの外部に出力する。
図１の信号再生回路ＣＤＲ＿Ｃによれば、ｎ相クロックＣＬＫｎのうちデータ取得用のクロックが、常にデータ入力Ｄｉｎの位相に追随し、正しいデータ判定が可能である。
図２Ａおよび図２Ｂは、それぞれ本発明の前提として検討したデータ判定／位相比較回路ＤＤ／ＰＤの構成例を示すものである。ただし、これらの図は回路全体のうち本質的な部分のみを描いたものであり、各信号間のリタイミング用の回路等は省かれている。
図２Ａは非特許文献１で開示されたアレキサンダー方式のデータ判定／位相比較回路ＤＤ／ＰＤの構成を示すものである。図２Ａに示したデータ判定／位相比較回路ＤＤ／ＰＤは、データ入力Ｄｉｎと、互いに１シンボル周期の半分の時間だけずれた２相のクロックｃｌｋＤおよびｃｌｋＥを入力されて、データ出力Ｄｏｕｔ、および、位相比較信号ＥａｒｌｙとＬａｔｅを出力する。このとき、２相クロックのうち、ｃｌｋＤに同期してデータ入力Ｄｉｎを判定した結果をＤｏｕｔとして出力する。
図２Ｂは特許文献１で開示されたアイトラッキング方式のデータ判定／位相比較回路ＤＤ／ＰＤの構成を示すものである。図２Ｂに示したデータ判定／位相比較回路ＤＤ／ＰＤは、データ入力Ｄｉｎと、典型的には互いに１シンボル周期の１／４の時間だけずれた３相のクロックｃｌｋＤ、ｃｌｋＥ、およびｃｌｋＬを入力されて、データ出力Ｄｏｕｔ、および、位相比較信号ＥａｒｌｙとＬａｔｅを出力する。このとき、３相クロックのうち、ｃｌｋＤに同期してデータ入力Ｄｉｎを判定した結果をＤｏｕｔとして出力する。
J. D. H. Alexander、"Clock Recovery from Random Binary Data"、Electronics Letters, Ｖｏｌ． １１、１９７５年１０月、ｐ．５４１−５４２
図２Ａおよび図２Ｂに示したデータ判定／位相比較回路ＤＤ／ＰＤは、データ出力Ｄｏｕｔのために必要なクロックｃｌｋＤに加えて、位相比較信号ＥａｒｌｙおよびＬａｔｅを出力するためにｃｌｋＤとは位相が異なるクロックを必要とする。このため、データ判定／位相比較回路ＤＤ／ＰＤの動作のために、単相のクロックではなく、２相もしくは３相のクロックＣＬＫｎを必要とする。このため、図１に示す信号再生回路ＣＤＲ＿Ｃでは、位相補間回路ＰＩが出力した単相のクロックＣＬＫから、Ｎ相クロック生成回路ＮＰＧによって２相もしくは３相のクロックＣＬＫｎを生成している。
ところが、一般に、クロック相を増やすことは回路規模および消費電力の増大に直結する。とくに、データ判定／位相比較回路ＤＤ／ＰＤは、高速なデータ入力Ｄｉｎのデータ判定および位相比較をするために、高い周波数のクロックを必要とする。このため、多相クロックの生成および分配するために必要な、回路の規模および消費電力は大きなものとなる。さらに、近年、伝送速度を向上させるために、データ入力Ｄｉｎおよびクロックの周波数がさらに高まってきており、多相クロックの生成および分配に用いる回路および消費電力が、信号再生回路全体の回路規模および消費電力のうちかなりの部分を占めるようになった。
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、多相クロックを用いることなく、単相のクロックのみで、データの判定と位相比較の両方が可能なデータ判定／位相比較回路を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
本実施の形態によるデータ判定／位相比較回路は、単一のクロックＣＬＫに同期して動作する２つのデータ判定回路と、その後段に接続されたフリップフロップおよび論理積および排他的論理和からなる論理回路と、を備えた構成となっている。単一のクロックＣＬＫに同期して動作する２つのデータ判定回路は、正しいデータ判定をするのに必要なデータ確定期間（必要セットアップ時間、および必要ホールド時間）が異なっている。
データ判定／位相比較回路のデータ出力Ｄｏｕｔは、正しいデータ判定をするのに必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短いほうのデータ判定回路の出力に接続されている。信号再生回路がロック状態にある限り、データ出力Ｄｏｕｔは、ほぼ正しいデータを出力していると考えられる。
位相比較信号ＥａｒｌｙおよびＬａｔｅの出力は以下のように行う。もし、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が異なる２つのデータ判定回路が同じ判定結果を出力した場合には、Ｅａｒｌｙ、Ｌａｔｅともに出力しない。この場合には、必要なデータ確定期間が長いデータ判定回路も正しくデータを判定していることから、データ入力ＤｉｎはクロックＣＬＫに対して十分な確定時間があると考えられる。
一方、もし、２つのデータ判定回路が異なる判定結果を出力した場合には、入力データＤｉｎのＣＬＫに対するデータ確定期間が、必要なデータ確定期間が長い方のデータ判定回路が必要とするデータ確定期間よりも短くなって、必要なデータ確定期間が長い方のデータ判定回路が誤判定をした、つまり、データ入力ＤｉｎのエッジがＣＬＫに近づいている、と考えられる。この場合、そのシンボル（注目シンボル）の１シンボル前のデータおよび１シンボル後のデータを考えることで、クロックの位相が早すぎる（Ｅａｒｌｙ）のか、遅すぎるのか（Ｌａｔｅ）を判断することができる。
具体的には、必要なデータ確定期間が短いほうのデータ判定結果が、注目シンボルと１つ前のシンボルとが同じ場合にはＬａｔｅと判断し、注目シンボルと１つ後のシンボルとが同じ場合にはＥａｒｌｙと判断する。この、クロックの位相が早すぎる（Ｅａｒｌｙ）のか、それとも遅すぎる（Ｌａｔｅ）のかを判断する手順については、実施の形態の説明にて更に詳細に記述する。
このような構成を用いると、データ入力Ｄｉｎと単一（単相）のクロックＣＬＫのみを入力されて、データ判定出力Ｄｏｕｔのみならず、位相比較出力ＥａｒｌｙおよびＬａｔｅをも出力することが可能となる。このため、前述したような多相クロックを用いる場合に比べて回路規模および消費電力を削減することが可能となる。
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、データ判定／位相比較回路が単相のクロックのみで動作可能となり、多相クロック信号の生成・分配に必要な回路規模および消費電力を削減できる。
以下に記述する各実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、各実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてMOS（Metal Oxide Semiconductor）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図３は、本発明の実施の形態１による信号再生回路において、それを含めた光通信システムの構成例を示すブロック図である。図３に示す光通信システムは、光・電気変換ブロックＯＦＥ＿ＢＬＫと、シリアル・パラレル変換ブロック（ＳｅｒＤｅｓ：SERializer/DESerializer）ＳＤ＿ＢＬＫと、上位層論理ブロックＰＵによって構成される。ＯＦＥ＿ＢＬＫは、例えばフォトダイオード等を介して光入力データ信号ＩＮ＿ＯＰを電気信号に変換する光／電気変換回路ＯＥＣと、半導体レーザ等を介して電気信号を光出力データ信号ＯＵＴ＿ＯＰに変換する電気／光変換回路ＥＯＣを備えている。
図３は、本発明の実施の形態１による信号再生回路において、それを含めた光通信システムの構成例を示すブロック図である。図３に示す光通信システムは、光・電気変換ブロックＯＦＥ＿ＢＬＫと、シリアル・パラレル変換ブロック（ＳｅｒＤｅｓ：SERializer/DESerializer）ＳＤ＿ＢＬＫと、上位層論理ブロックＰＵによって構成される。ＯＦＥ＿ＢＬＫは、例えばフォトダイオード等を介して光入力データ信号ＩＮ＿ＯＰを電気信号に変換する光／電気変換回路ＯＥＣと、半導体レーザ等を介して電気信号を光出力データ信号ＯＵＴ＿ＯＰに変換する電気／光変換回路ＥＯＣを備えている。
ＳＤ＿ＢＬＫは、入力系回路として、ＯＥＣからの微小なデータ信号を所定電圧レベルのデータ信号に増幅する入力回路ＩＦ＿Ｉと、その出力となるデータ信号Ｄｉｎからデータ信号Ｄｏｕｔおよびクロック信号ＣＬＫｏｕｔを再生する信号再生回路ＣＤＲと、ＣＬＫｏｕｔを用いてシリアルデータとなるＤｏｕｔをパラレルデータ信号ＤＡＴｏに変換するシリアル／パラレル変換回路ＳＰＣを備えている。上位層論理ブロックＰＵは、このＣＬＫｏｕｔとＤＡＴｏを受けて所定の情報処理を行う。また、ＳＤ＿ＢＬＫは、出力系回路として、ＰＵからのパラレルデータ信号ＤＡＴｉをＰＵからのクロック信号ＣＬＫｉｎを用いてシリアルデータ信号に変換するパラレル／シリアル変換回路ＰＳＣと、そのシリアルデータ信号に基づいた所定の電気信号によって電気／光変換回路ＥＯＣを駆動する出力回路ＩＦ＿Ｏを備えている。
このような光通信システムでは、数十Ｇｂｐｓを超える通信が行われるため、信号再生回路ＣＤＲにおけるクロック信号の周波数が非常に高くなる。このため、前述したように、図２Ａおよび図２Ｂに示した多相クロックを用いてデータ判定および位相比較を行う方式では、多相クロックの生成・分配に必要な回路規模および消費電力が信号再生回路ＣＤＲ全体の回路規模および消費電力のうちの大きな部分を占めることになる。そこで、後述するように、単相のクロックで動作可能な本実施の形態によるデータ判定／位相比較回路を用いることで、回路規模および消費電力を削減することが可能となる。
図４は、図３の光通信システムにおいて、その信号再生回路ＣＤＲの構成例を示すブロック図である。図４に示す信号再生回路ＣＤＲは、単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤ、平均化回路ＡＶ、位相ポインタ制御回路ＰＣＯＮ、および、位相補間回路ＰＩ、によって構成される。図４に示した信号再生回路ＣＤＲは、図１に示した信号再生回路ＣＤＲ＿Ｃと比べて、Ｎ相クロック生成回路ＮＰＧがなくなっていることが特徴となっている。すなわち、単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤには、データ入力Ｄｉｎと、単相のクロックＣＬＫが入力される。
単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤは、単相クロックＣＬＫに同期して、データ入力Ｄｉｎを判定し、判定結果をデータ出力Ｄｏｕｔに出力する。同時に、データ入力ＤｉｎとクロックＣＬＫの位相を比較し、クロックＣＬＫの位相がデータ入力Ｄｉｎよりも早い場合にはＥａｒｌｙ信号、クロックＣＬＫの位相がデータ入力Ｄｉｎよりも遅い場合にはＬａｔｅ信号、を出力する。
平均化回路ＡＶは、単層クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤが出力した位相比較の結果、すなわちＥａｒｌｙおよびＬａｔｅ信号を、ある一定期間積算することで、クロックＣＬＫとデータ入力Ｄｉｎの位相の平均的なずれを算出する。その結果、クロックＣＬＫの位相がデータ入力Ｄｉｎの位相よりも平均的に遅い場合にはＵｐ信号、クロックＣＬＫの位相がデータ入力Ｄｉｎの位相よりも平均的に早い場合にはＤｏｗｎ信号、を出力する。平均化回路ＡＶによる処理は実質的にロウパスフィルタをかけていることと等価であり、平均化回路ＡＶの代わりにアナログロウパスフィルタを用いる構成も可能である。
位相ポインタ制御回路ＰＣＯＮは、上記Ｕｐ信号およびＤｏｗｎ信号に基づいて、位相補間回路ＰＩの出力位相を制御する位相制御信号Ｓｐｈを出力する。平均化回路ＡＶがＵｐ信号を出力した場合には位相補間回路の出力クロックの位相を早めるように、逆に平均化回路ＡＶがＤｏｗｎ信号を出力した場合には位相補間回路の出力クロックの位相を遅らせるように制御する。
位相補間回路ＰＩは、典型的には、位相制御信号Ｓｐｈに基づいて、外部から入力されたリファレンスクロックＣＬＫｒｅｆの位相を変化させることで動作する。これは、リファレンスクロックとして位相が９０度ずつずれた４相のクロックを用い、これら４相のクロックに適切な係数をかけて足し合わせる位相補間回路といった公知の手段によって実現することができる。
また、位相補間回路ＰＩの本質的な機能は、位相制御信号Ｓｐｈに基づいて出力するクロックＣＬＫの位相を変化させることであり、例えば、リファレンスクロックを用いずに、位相制御信号Ｓｐｈに基づいて出力位相を変化させることが可能な源発振器を位相補間回路ＰＩに内蔵する、という方法も考えられる。この場合、位相制御信号Ｓｐｈに基づいて出力クロックＣＬＫの位相を直接変える構成や、位相制御信号Ｓｐｈに基づいて出力クロックＣＬＫの周波数を変化させることで間接的に出力クロックＣＬＫの位相を変化させる構成、といった公知な手段を用いることができる。
図５Ａは、図４における単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤの詳細な構成例を示す図である。図５Ａに示す単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤは、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤと、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤと、２つのクロック同期データ判定器の出力の排他的論理和を出力する排他的論理和回路ＥＯＲ１と、Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣとで構成される。
正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤは、クロックＣＬＫに同期してデータ入力Ｄｉｎを判定した結果を、データ出力Ｄｏｕｔとして出力する。正しいデータ判定に必要なデータ確定期間（必要セットアップ時間必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤは、クロックＣＬＫに同期してデータ入力Ｄｉｎを判定した結果を、Ｄｏｕｔ＿ｂａｄとして出力する。つまり、２つのデータ判定器Ｃ＿ＧＯＯＤとＣ＿ＢＡＤは、同一のクロックＣＬＫに同期して同一のデータ入力Ｄｉｎのデータを判定した結果を、それぞれ出力する。しかしながら、２つのデータ判定器は、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間、および必要ホールド時間）が異なるため、データの遷移のタイミングとクロックエッジとの時間関係によっては異なるデータ判定結果を出力することになる。ここで、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤと、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤと、をあわせたものを単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣと呼ぶことにする。
また、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤの判定結果Ｄｏｕｔは、そのまま、単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤのデータ出力Ｄｏｕｔとして出力される。ただし、後述するＥａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣとのタイミングを合わせる等の目的で、データ判定器Ｃ＿ＧＯＯＤの出力を、遅延回路、あるいはフリップフロップによるシフトレジスタ等によって、遅延させたものを、単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤのデータ出力Ｄｏｕｔとする構成も可能である。
排他的論理和回路ＥＯＲ１は、データ判定器Ｃ＿ＧＯＯＤの出力Ｄｏｕｔと、データ判定器Ｃ＿ＢＡＤの出力Ｄｏｕｔ＿ｂａｄと、の排他的論理和を計算して、位相エラー信号Ｐｈｅｒｒとして出力する。
ＣＤＲの位相調整機構がロックしている状態では、データ入力Ｄｉｎに対して、２つのデータ判定器Ｃ＿ＧＯＯＤとＣ＿ＢＡＤのデータ確定期間が最大となるようにクロックＣＬＫの位相が制御されている。したがって、ＣＤＲの位相調整機構がロックしている状態では、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤは、ほとんど常に正しくデータを判定すると考えられる。したがって、もし、データ判定器Ｃ＿ＧＯＯＤの出力Ｄｏｕｔと、データ判定器Ｃ＿ＢＡＤの出力Ｄｏｕｔ＿ｂａｄと、が異なるなら、データ判定器Ｃ＿ＧＯＯＤは正しくデータ判定を行い、Ｃ＿ＢＡＤが誤ってデータ判定を行った、と考えられる。すなわち、データ入力ＤｉｎのエッジがクロックＣＬＫに近づいて、Ｃ＿ＢＡＤが正しくデータを判定するのに必要なデータ確定期間がとれなかった、詳しくは必要なセットアップ時間、もしくは必要なホールド時間がとれなかった、といえる。したがって、位相エラー信号Ｐｈｅｒｒは、単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤが位相比較信号ＥａｒｌｙまたはＬａｔｅを出力するための前提条件となっている。
Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣは、性能の良いデータ判定器Ｃ＿ＧＯＯＤの出力Ｄｏｕｔと、位相エラー信号Ｐｈｅｒｒとを入力されて、クロックＣＬＫの位相がデータ入力Ｄｉｎに対して早すぎることを示す信号（Ｅａｒｌｙ）と、クロックＣＬＫの位相がデータ入力Ｄｉｎに対して遅すぎることを示す信号（Ｌａｔｅ）と、を出力する論理回路である。
図５ＢにＥａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣのより詳細な構成例を示した。図５Ｂに示したＥａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣは、性能の良いデータ判定器Ｃ＿ＧＯＯＤのデータ出力Ｄｏｕｔと、位相エラー信号Ｐｈｅｒｒと、からＥａｒｌｙ１およびＬａｔｅ１を計算する内部Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿Ｌｏｇｉｃ１と、位相エラー信号Ｐｈｅｒｒを必要なクロックサイクル分だけ遅延させるシフトレジスタＳＲ１と、Ｅａｒｌｙ１と位相エラー信号Ｐｈｅｒｒとの論理積を計算する論理積回路ＡＮＤ１と、Ｌａｔｅ１と位相エラー信号Ｐｈｅｒｒとの論理積を計算する論理積回路ＡＮＤ２と、から構成される。
前述のように、位相エラー信号Ｐｈｅｒｒは、単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤが位相比較信号ＥａｒｌｙまたはＬａｔｅを出力するための前提条件となっている。したがって、論理的には、Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣの、Ｅａｒｌｙ出力、Ｌａｔｅ出力には、位相エラー信号Ｐｈｅｒｒとの論理積回路が入ることになる。このとき、内部Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿Ｌｏｇｉｃ１における遅延分だけ、位相エラー信号Ｐｈｅｒｒを遅延させる必要があるため、シフトレジスタＳＲ１が挿入されている。シフトレジスタＳＲ１の具体的な遅延量は、内部Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿Ｌｏｇｉｃ１で生じる遅延量に合わせて決まっており、内部Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿Ｌｏｇｉｃ１の実装の詳細によって、いろいろな値をとりえる。また、Ｅａｒｌｙ１と位相エラー信号Ｐｈｅｒｒとの論理積を計算する論理積回路ＡＮＤ１と、Ｌａｔｅ１と位相エラー信号Ｐｈｅｒｒとの論理積を計算する論理積回路ＡＮＤ２については、論理的にはＥＡＲＬＹ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣの最終段に入る論理積回路という形で表されるが、実際の回路では論理圧縮等の論理の等価論理変換を施した結果、必ずしも、最終段に論理積回路が入らない場合も考えられる。
図６Ａは、図５Ｂにおける内部Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿Ｌｏｇｉｃ１の詳細な構成を含めて、Ｅａｒｌｙ／Ｌａｔｅ決定論理EL＿LOGIC全体の構成例を表したものである。また、図６Ｂに図６Ａの動作原理を表す波形図を示した。図６Ｂは、４種類の場合の波形図を示しており、それぞれの波形は横軸に時間を、縦軸にデータ入力Ｄｉｎをとって描かれている。図中の×印は、クロック同期データ判定器の判定位置を表しており、１シンボル時間ごとにおかれている。正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤと、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤは、同一のクロックＣＬＫに同期して、同一のデータ入力Ｄｉｎを判定しており、図６Ｂでは、１つの×印が、Ｃ＿ＧＯＯＤとＣ＿ＢＡＤの両方の判定位置を表している。図６Ｂにおいて、ケース１およびケース２はデータ入力Ｄｉｎの遷移が、中央の判定位置の直前にあり、クロックＣＬＫの位相が早すぎる場合に相当する。逆に、ケース３およびケース４はデータ入力Ｄｉｎの遷移が、中央の判定位置の直後にあり、クロックＣＬＫの位相が早すぎる場合に相当している。ケース１からケース４の全ての場合で、中央の判定位置において、データ入力Ｄｉｎの遷移が判定位置に近すぎるため、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤは誤判定する可能性がある。一方で、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤは常に正しい判定をすると考えられる。結果的に、２つのクロック同期データ判定器Ｃ＿ＧＯＯＤとＣ＿ＢＡＤの判定結果が異なることとなり、位相エラー信号Ｐｈｅｒｒが出力される。図６Ｂにおいて、判定位置を示す×印の周りに点線で囲った○は、この判定位置で位相エラー信号Ｐｈｅｒｒが出力される可能性があることを示している。
位相エラー信号Ｐｈｅｒｒが出力された場合に、クロック位相が早すぎる場合、つまりケース１もしくはケース２と、クロック位相が遅すぎる場合、つまりケース３もしくはケース４と、の識別は以下のようにして行うことが可能である。クロック位相が早すぎるケース１とケース２では、Ｐｈｅｒｒが出力された中央の判定位置とその１シンボル前（左側）の判定位置でデータ入力Ｄｉｎが異なっている一方で、Ｐｈｅｒｒが出力された中央の判定位置とその１シンボル後（右側）の判定位置とでデータ入力Ｄｉｎが同一である。逆に、クロック位相が遅すぎるケース３とケース４では、Ｐｈｅｒｒが出力された中央の判定位置とその１シンボル前（左側）の判定位置でデータ入力Ｄｉｎが同一である一方で、Ｐｈｅｒｒが出力された中央の判定位置とその１シンボル後（右側）の判定位置とでデータ入力Ｄｉｎが異なる。したがって、位相エラー信号Ｐｈｅｒｒが出力されたシンボルにおけるデータ入力Ｄｉｎすなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤの判定結果と、その前後のシンボルにおけるデータ入力Ｄｉｎすなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤの判定結果と、の排他的論理和を計算して、前後どちらでデータ入力Ｄｉｎの遷移が起こっているかを調べることで、クロック位相が早すぎる場合と、クロック位相が遅すぎる場合を識別することが可能である。
図６Ａに示した、内部Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿Ｌｏｇｉｃ１はこの考え方に基づいた回路の構成例である。図６Ａにおいて、データ出力Ｄｏｕｔ、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤの出力を２つのＤ型フリップフロップＤＦＦ１およびＤＦＦ２によって遅延させることで、合わせて３シンボル分のデータ出力Ｄｏｕｔを記憶している。２つの排他的論理和回路ＥＯＲ２およびＥＯＲ３によってこれら３シンボル分のデータ出力Ｄｏｕｔ間の排他的論理和を計算することで、位相エラー信号Ｐｈｅｒｒが入力された場合に、クロックＣＬＫの位相がデータ入力Ｄｉｎに対して早すぎることを示す信号（Ｅａｒｌｙ）と、クロックＣＬＫの位相がデータ入力Ｄｉｎに対して遅すぎることを示す信号（Ｌａｔｅ）と、を出力する。このとき、内部Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿Ｌｏｇｉｃ１内で１シンボル分遅延が発生するため、位相エラー信号Ｐｈｅｒｒ側にも１シンボル遅延させるシフトレジスタ回路ＳＲ１を挿入してある。
以上のとおり、実施の形態１による単相クロックデータ判定／位相比較回路およびそれを備えた信号再生回路を用いることで、必要なクロック相を従来の２相以上から、単相に減らすことが可能となり、回路規模および消費電力を低減することが可能となる。
（実施の形態２）
実施の形態２では、単相クロックデータ判定／位相比較回路としては図５Ａに示した実施の形態１の構成と変わりがない。ただし、Ｅａｒｌｙ／Ｌａｔｅ決定論理は図６ＡのＥＬ＿ＬＯＧＩＣに代えて図７ＡのＥａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣ’を用いる。
実施の形態２では、単相クロックデータ判定／位相比較回路としては図５Ａに示した実施の形態１の構成と変わりがない。ただし、Ｅａｒｌｙ／Ｌａｔｅ決定論理は図６ＡのＥＬ＿ＬＯＧＩＣに代えて図７ＡのＥａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣ’を用いる。
前述したように、位相エラー信号Ｐｈｅｒｒが出力されたときには、その前後どちらのシンボルでデータ入力Ｄｉｎの遷移が起こっているかを調べることで、クロック位相が早すぎる場合とクロック位相が遅すぎる場合を識別することが可能である。しかしながら、図６Ｂで説明した実施の態様１の判定方法ではクロック位相が早すぎる、またはクロック位相が遅すぎるという識別を誤る可能性がある。図７Ｂにこの状況を説明する波形図を示した。
図７Ｂにおいて、中央の判定位置と、その１シンボル後（右側）の判定位置において、データ入力Ｄｉｎの遷移が判定位置の直前または直後で起こっており、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤの判定結果と、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤの判定結果とが異なる、すなわち位相エラー信号Ｐｈｅｒｒが出力される可能性がある。しかしながら、図７Ｂのように、中央の判定位置ではデータ入力Ｄｉｎの遷移が判定位置の前にあり、かつ、その１シンボル後（右側）の判定位置ではデータ入力Ｄｉｎの遷移が判定位置の後にある場合、本来であれば、クロック位相が早すぎるのか、あるいは、クロック位相が遅すぎるのか、を識別することは不可能であり、クロックの位相が遅れた結果、図７Ｂの状態に陥る場合もあり得る。ところが、この場合、中央の判定位置とその１つ前（左側）の判定位置でのデータ出力Ｄｏｕｔが異なる一方で、中央の判定位置とその１つ後（右側）の判定位置でのデータ出力Ｄｏｕｔが同一であるため、図６Ａに示した構成によるＥａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣでは、クロックＣＬＫの位相がデータ入力Ｄｉｎに対して早すぎることを示す信号（Ｅａｒｌｙ）が出力されることになる。この結果、信号再生回路ＣＤＲによって、クロックＣＬＫの位相が更に遅らされることになるが、これは、本来望ましい動作ではない。逆に、クロック遅れにもかかわらずＬａｔｅが出力される場合もある。
図７ＡのＥａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣ’は、図６ＡのＥＡＲＬＹ／ＬＡＴＥ決定論理ＥＬ＿ＬＯＧＩＣの上述の欠点を改善したものである。図７Ａにおいて、位相エラー信号Ｐｈｅｒｒは、２つのＤ型フリップフロップＤＦＦ３およびＤＦＦ４によって遅延され、合わせて３シンボル分の位相エラー信号Ｐｈｅｒｒが記憶されている。これら３シンボル分の位相エラー信号は、否定論理和回路ＮＯＲ１と論理積回路ＡＮＤ３に入力される。図７Ａに示したＥａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣ’では、中央の判定位置でのみ位相エラー信号Ｐｈｅｒｒが出力され、その前後のシンボルでは位相エラー信号Ｐｈｅｒｒが出力されなかった場合、すなわち、図６Ｂに示した４種類に相当する場合のみ、Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣ’の最終段に入る論理積回路ＡＮＤ１およびＡＮＤ２に、位相エラー信号Ｐｈｅｒｒが入力される。この結果、図７Ｂのように、中央の判定位置のみならず、その前後の判定位置においても位相エラー信号Ｐｈｅｒｒが出力された場合には、Ｅａｒｌｙ／Ｌａｔｅ決定論理ＥＬ＿ＬＯＧＩＣ’は、Ｅａｒｌｙ信号およびＬａｔｅ信号のいずれをも出力しないこととなる。したがって、Ｅａｒｌｙ信号もしくはＬａｔｅ信号が誤って出力されることがなくなる。
以上のとおり、実施の形態２の単相クロックデータ判定／位相比較回路およびそれを備えた信号再生回路では、位相比較器が誤った位相比較結果を出力することがなくなり、信号再生回路の再生エラーの発生が減少する。
（実施の形態３）
実施の形態３は、図５Ａで説明した実施の形態１の単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤの各構成要素のうち、単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣを図８Ｂに示すＳＰＣ＿ＤＣ’に置き換えたものである。図８Ｂは、図８Ａの単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣ’の原理的な動作を示す概念図である。図８Ｂは、横軸として時間をとり、クロックＣＬＫと、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤが誤判定をする可能性がある期間と、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤが誤判定をする期間と、を図示したものである。ここで、性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤは正しくデータ判定する一方で、性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤが誤判定をする可能性がある期間は、本発明におけるデータ判定／位相比較回路において、位相比較信号が出る可能性がある期間である。このうち、図８Ｂに示したように、クロック立ち上がりに対して前側の期間をアイトラックウィンドウ期間１あるいはＴＷ１，クロック立ち上がりに対して後側の期間をアイトラックウィンドウ期間２あるいはＴＷ２、と呼ぶことにする。データ入力Ｄｉｎの遷移がＴＷ１の期間中に起こるとＥａｒｌｙ信号が、データ入力Ｄｉｎの遷移がＴＷ２の期間中に起こるとＬａｔｅ信号が出力される可能性がある。
実施の形態３は、図５Ａで説明した実施の形態１の単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤの各構成要素のうち、単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣを図８Ｂに示すＳＰＣ＿ＤＣ’に置き換えたものである。図８Ｂは、図８Ａの単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣ’の原理的な動作を示す概念図である。図８Ｂは、横軸として時間をとり、クロックＣＬＫと、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が短い、すなわち性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤが誤判定をする可能性がある期間と、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤが誤判定をする期間と、を図示したものである。ここで、性能が良いクロック同期データ判定器Ｃ＿ＧＯＯＤは正しくデータ判定する一方で、性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤが誤判定をする可能性がある期間は、本発明におけるデータ判定／位相比較回路において、位相比較信号が出る可能性がある期間である。このうち、図８Ｂに示したように、クロック立ち上がりに対して前側の期間をアイトラックウィンドウ期間１あるいはＴＷ１，クロック立ち上がりに対して後側の期間をアイトラックウィンドウ期間２あるいはＴＷ２、と呼ぶことにする。データ入力Ｄｉｎの遷移がＴＷ１の期間中に起こるとＥａｒｌｙ信号が、データ入力Ｄｉｎの遷移がＴＷ２の期間中に起こるとＬａｔｅ信号が出力される可能性がある。
信号再生回路ＣＤＲの性能を高めるには、ＴＷ１と、ＴＷ２の時間幅が同程度の長さであることが必要である。信号再生回路ＣＤＲは、Ｅａｒｌｙ信号とＬａｔｅ信号の出現確率を同頻度にするようにクロック信号ＣＬＫの位相を制御するフィードバックをかけるため、例えば、ＴＷ１の時間幅が、ＴＷ２の時間幅に対して長い場合には、クロックＣＬＫの位相が本来最適な位置に対して早すぎる位置で固定されてしまうことになる。
図８Ａに示した単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣでは、前後のアイトラックウィンドウＴＷ１とＴＷ２の時間幅を同程度にするために、２つのデータ判定器Ｃ＿ＧＯＯＤおよびＣ＿ＢＡＤに入力されるクロックに、それぞれ可変遅延回路ＶＤ１およびＶＤ２が挿入されている。ここで、可変遅延回路ＶＤ１の遅延を増加させると、図８ＢのＣ＿ＧＯＯＤが誤判定する可能性がある期間が遅くなるため、結果として、前側のアイトラックウィンドウＴＷ１の時間幅は増加し、後側のアイトラックウィンドウＴＷ２の時間幅は減少することになる。逆に、可変遅延回路ＶＤ２の遅延を増加させると、図８ＢのＣ＿ＢＡＤが誤判定する可能性がある期間が遅くなるため、結果として、前側のアイトラックウィンドウＴＷ１の時間幅は減少し、後側のアイトラックウィンドウＴＷ２の時間幅は増加することになる。したがって、２つの可変遅延回路ＶＤ１およびＶＤ２の遅延量を適切な値に調整することで、前後のアイトラックウィンドウＴＷ１およびＴＷ２の時間幅を同程度になるように調整することが可能となる。
ここで、２つの可変遅延回路ＶＤ１およびＶＤ２を、２つのデータ判定器Ｃ＿ＧＯＯＤおよびＣ＿ＢＡＤのクロック入力に挿入する代わりに、例えば、Ｃ＿ＧＯＯＤの前には固定の遅延を挿入し、Ｃ＿ＢＡＤの前に挿入されている可変遅延回路ＶＤ２のみでＴＷ１とＴＷ２の時間幅のバランスを調整するような構成も可能である。ここで、Ｃ＿ＧＯＯＤの前に挿入される固定遅延は、必ずしも、回路図上で陽に表れている必要はなく、データ判定器Ｃ＿ＧＯＯＤに不可避的に内在している遅延を利用することもできる。また、クロックに可変遅延を挿入する代わりに、それぞれのデータ判定器に入力されるデータ入力に可変遅延を入力する構成も考えられる。この場合、例えば、Ｃ＿ＧＯＯＤのデータ入力に挿入されている遅延量を増やすと、前側のアイトラックウィンドウＴＷ１の時間幅は減少し、後側のアイトラックウィンドウＴＷ２の時間幅は増加することになる。
ここで、前後のアイトラックウィンドウＴＷ１とＴＷ２の実際の長さを調整する代わりに、信号再生回路ＣＤＲのフィードバックループにおいてＥａｒｌｙとＬａｔｅの頻度の比を、同一ではないある特定の値になるように調整することで、クロックＣＬＫの位相が最適な位置にくるようする、という構成も可能である。
信号再生回路ＣＤＲの性能を高めるには、ＴＷ１とＴＷ２の時間幅のバランスに加えて、ＴＷ１およびＴＷ２の時間幅の絶対量にも考慮を払う必要がある。一般に、データ入力Ｄｉｎに含まれるジッタ量が小さい場合には、ＴＷ１とＴＷ２の時間幅を長くすると性能が向上し、データ入力Ｄｉｎに含まれるジッタ量が大きい場合にはＴＷ１とＴＷ２の時間幅を短くすると性能が向上する。ここで、データ入力Ｄｉｎに含まれるジッタ量は主に信号を伝送する配線損失に依存しているため、データ入力Ｄｉｎに含まれるジッタ量は送受信器が使われる状況によって異なり、あらかじめ設計段階で想定することは難しい。したがって、ＴＷ１とＴＷ２の時間幅の絶対量を、使用する状況に合わせて調整可能とすることが望ましい。
図８Ｂより、ＴＷ１とＴＷ２の時間幅の絶対量の調整は、Ｃ＿ＢＡＤが誤判定をする可能性がある期間を調整可能とすることで、実現可能なことがわかる。図８Ａに示した単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣ’では、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間と必要ホールド時間の和）が長い、すなわち性能が悪いクロック同期データ判定器Ｃ＿ＢＡＤの、必要なデータ確定期間（必要セットアップ時間、および必要ホールド時間）を外部からの制御信号ＳＨｃｏｎｔによって制御可能としている。
図９Ａは、図８Ａのデータ判定器Ｃ＿ＢＡＤの一構成例を示す。また、図９Ｂはデータ判定器Ｃ＿ＢＡＤの別の構成例を表す図である。図９Ａのデータ判定器、および図９Ｂのデータ判定器の双方とも、それぞれ逆相のクロックＣＬＫに同期して動作する２つのＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ１＿ＢＡＤおよびＤ２＿ＢＡＤを含み、マスター／スレーブ構成のＤ型フリップフロップ回路を構成している。
図９Ａに示したデータ判定器Ｃ＿ＢＡＤでは、マスター側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ１＿ＢＡＤに、制御信号ＳＨｃｏｎｔが入力されており、Ｄ１＿ＢＡＤが正しくデータ保持動作をするのに必要なデータ確定期間を、制御信号ＳＨｃｏｎｔによって調整可能としている。この結果、制御信号ＳＨｃｏｎｔによって、データ判定器Ｃ＿ＢＡＤ全体の、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間、および必要ホールド時間）を可変とし、アイトラックウィンドウＴＷ１とＴＷ２の時間幅の絶対量を調整することができる。
図９Ｂに示したデータ判定器Ｃ＿ＢＡＤでは、スレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤに、制御信号ＳＨｃｏｎｔが入力されており、Ｄ２＿ＢＡＤが正しくデータ保持動作をするのに必要なデータ確定期間を、制御信号ＳＨｃｏｎｔによって調整可能としている。この結果、図９Ａと同様に、制御信号ＳＨｃｏｎｔによって、データ判定器Ｃ＿ＢＡＤ全体の、正しいデータ判定に必要なデータ確定期間（必要セットアップ時間、および必要ホールド時間）を可変とし、アイトラックウィンドウＴＷ１とＴＷ２の時間幅の絶対量を調整することができる。
また、マスター側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ１＿ＢＡＤ、あるいは、スレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤのみに制御信号ＳＨｃｏｎｔを入力するのではなく、マスター側およびスレーブ側の両方のＤ型ラッチ回路（レベルトリガラッチ回路）に制御信号ＳＨｃｏｎｔを入力し、２つのＤ型ラッチ回路（レベルトリガラッチ回路）が正しくデータ保持動作をするのに必要なデータ確定期間を、同時に調整する構成も可能である。
図１０は、図９Ｂに示したデータ判定器Ｃ＿ＢＡＤの詳細な構成例を示す回路図である。図１０に示したデータ判定器Ｃ＿ＢＡＤは、ＣＭＯＳ回路で一般的なパストランジスタを用いたセミスタティック構成のＤ型ラッチ回路（レベルトリガラッチ回路）によって構成されている。ここで、スレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）が正しくデータ保持動作をするのに必要なデータ確定期間を可変にするために、パストランジスタ直後のデータ判定用のＣＭＯＳインバータの各トランジスタのソース側に可変抵抗を挿入した。この可変抵抗の抵抗値を大きくすると、ＣＭＯＳインバータの電流量が制限されるため、データ入力の変化に対する感度が低下し、必要なデータ確定期間が長くなる。逆に、可変抵抗の抵抗値を小さくすることで、ＣＭＯＳインバータの電流量を増加させ、必要なデータ確定期間が短くなる。したがって、可変抵抗の抵抗値を制御信号ＳＨｃｏｎｔで制御することで、データ判定器Ｃ＿ＢＡＤの必要なデータ確定期間（必要セットアップ時間、および必要ホールド時間）を可変とし、アイトラックウィンドウＴＷ１とＴＷ２の時間幅の絶対量を調整することが可能となる。
図１０において、ＣＭＯＳインバータに挿入する可変抵抗は、必ずしもＮＭＯＳ側とＰＭＯＳ側の両方に入れる必要はなく、ＮＭＯＳ側のみ、あるいはＰＭＯＳ側のみに挿入する構成も可能である。この場合、動作としては、後述する実施の形態４におけるデータ判定器Ｃ＿ＢＡＤと同様に、データ判定器Ｃ＿ＢＡＤに強制的にオフセットを導入したことに相当する。
以上、本実施の形態３による単相クロックデータ判定／位相比較回路およびそれを備えた信号再生回路を用いることで、位相比較回路の前後のアイトラックウィンドウＴＷ１およびＴＷ２のバランスおよび絶対時間を調整することが可能となり、信号再生回路を伝送路の状態に合わせて最適な動作とすることが可能となる。
（実施の形態４）
実施の形態４では、図８Ａに示した単相クロックデュアルデータ判定器の「性能が悪い」方のデータ判定器Ｃ＿ＢＡＤとして、図１１に示すものを用いる。図１１のデータ判定器Ｃ＿ＢＡＤ’は、２つの完全差動構成のカレントモードロジック回路（ＣＭＬ回路）によるＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ１＿ＢＡＤ’およびＤ２＿ＢＡＤ’と、これらＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ１＿ＢＡＤ’およびＤ２＿ＢＡＤ’の間に配置されている２つの可変電流源と、から構成されている。この２つの可変電流源は、カレントモードロジック回路（ＣＭＬ回路）のオフセット調整用に一般的に使われる回路と同様のものである。この２つの可変電流源を制御信号ＳＨｃｏｎｔによって制御することで、スレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤ’に強制的にオフセットを導入することができる。オフセットが導入されることで、等価的に、データ判定器Ｃ＿ＢＡＤが正しくデータ判定をするのに必要なデータ確定期間を長くすることが可能である。
実施の形態４では、図８Ａに示した単相クロックデュアルデータ判定器の「性能が悪い」方のデータ判定器Ｃ＿ＢＡＤとして、図１１に示すものを用いる。図１１のデータ判定器Ｃ＿ＢＡＤ’は、２つの完全差動構成のカレントモードロジック回路（ＣＭＬ回路）によるＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ１＿ＢＡＤ’およびＤ２＿ＢＡＤ’と、これらＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ１＿ＢＡＤ’およびＤ２＿ＢＡＤ’の間に配置されている２つの可変電流源と、から構成されている。この２つの可変電流源は、カレントモードロジック回路（ＣＭＬ回路）のオフセット調整用に一般的に使われる回路と同様のものである。この２つの可変電流源を制御信号ＳＨｃｏｎｔによって制御することで、スレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤ’に強制的にオフセットを導入することができる。オフセットが導入されることで、等価的に、データ判定器Ｃ＿ＢＡＤが正しくデータ判定をするのに必要なデータ確定期間を長くすることが可能である。
たとえば、オフセットを導入することで、スレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤ’は、“１”に比べて“０”を出力しやすい状態になったとする。このとき、データ入力Ｄｉｎが“０”から“１”に遷移する場合を考えると、オフセットを導入したことによりＤ２＿ＢＡＤ’は“０”を出力しやすくなっているため、Ｄ２＿ＢＡＤ’の出力Ｄｏｕｔ＿ｂａｄが、“０”から“１”に遷移するためには、オフセットがない状態に比べて長時間データ入力が確定している必要がある。一方で、データ入力Ｄｉｎが“１”から“０”に遷移する場合にはオフセットがない状態に比べて必要なデータ入力の確定期間は短くなる。しかしながら、データ判定器Ｃ＿ＢＡＤ全体としてみたときの必要なデータ確定期間は、最も必要なデータ確定期間が長くなるようなデータパタンによって規定されているため、オフセットを導入したことで、データ判定器Ｃ＿ＢＡＤ’が正しくデータ判定をするのに必要なデータ確定期間は長くなる。
以上より、導入するオフセットの量を、制御信号ＳＨｃｏｎｔによって調整することで、データ判定器Ｃ＿ＢＡＤ’の必要なデータ確定期間（必要セットアップ時間、および必要ホールド時間）を可変とし、アイトラックウィンドウＴＷ１とＴＷ２の時間幅の絶対量を調整することが可能となる。
ここで、図１１で示した可変電流源による方法以外にも、差動信号線のｐおよびｎに、それぞれ可変容量を付加する、といった公知の方法によってデータ判定器Ｃ＿ＢＡＤにオフセットを導入することも可能である。
オフセット導入による必要データ確定期間の長時間化は、前後のアイトラックウィンドウＴＷ１およびＴＷ２に同じように利くため、オフセット導入に伴って、実施の形態３に関しての記述で前述した、前後のアイトラックウィンドウＴＷ１とＴＷ２の時間幅のアンバランスが生じる問題が起こらない、という利点がある。
以上、本実施の形態４による単相クロックデータ判定／位相比較回路およびそれを備えた信号再生回路を用いることで、位相比較器の前後のアイトラックウィンドウＴＷ１およびＴＷ２の絶対時間をそのバランスを保ちながら調整することが可能となり、信号再生回路を伝送路の状態に合わせて最適な動作とすることが可能となる。
（実施の形態５）
実施の形態５は、図５Ａに示した実施の形態１の単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤの各構成要素のうち、単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣを図１２に示すＳＰＣ＿ＤＣ”に置き換えたものである。図１２の単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣ”は、３つのＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ３＿ＧＯＯＤ、Ｄ４＿ＧＯＯＤ、および、Ｄ２＿ＢＡＤから構成される。本回路は、図５Ａに示した単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣにおける性能の良いデータ判定器Ｃ＿ＧＯＯＤ、および、性能が悪いデータ判定器Ｃ＿ＢＡＤで、マスター側のＤ型ラッチ回路（レベルトリガラッチ回路）を共有しており、スレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）のみを別々にしたものと言える。Ｄ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤが正しくデータ保持するのに必要なデータ確定期間を制御信号ＳＨｃｏｎｔで調整することで、性能の悪いデータ判定器Ｃ＿ＢＡＤが正しくデータ判定するのに必要なデータ確定期間、すなわちアイトラックウィンドウＴＷ１およびＴＷ２の時間幅の絶対量を調整することが可能である。この調整には、実施の形態３の説明で述べた方法、もしくは実施の形態４の説明で述べた方法を適用する。
実施の形態５は、図５Ａに示した実施の形態１の単相クロックデータ判定／位相比較回路ＳＰＣ＿ＤＤ／ＰＤの各構成要素のうち、単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣを図１２に示すＳＰＣ＿ＤＣ”に置き換えたものである。図１２の単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣ”は、３つのＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ３＿ＧＯＯＤ、Ｄ４＿ＧＯＯＤ、および、Ｄ２＿ＢＡＤから構成される。本回路は、図５Ａに示した単相クロックデュアルデータ判定器ＳＰＣ＿ＤＣにおける性能の良いデータ判定器Ｃ＿ＧＯＯＤ、および、性能が悪いデータ判定器Ｃ＿ＢＡＤで、マスター側のＤ型ラッチ回路（レベルトリガラッチ回路）を共有しており、スレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）のみを別々にしたものと言える。Ｄ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤが正しくデータ保持するのに必要なデータ確定期間を制御信号ＳＨｃｏｎｔで調整することで、性能の悪いデータ判定器Ｃ＿ＢＡＤが正しくデータ判定するのに必要なデータ確定期間、すなわちアイトラックウィンドウＴＷ１およびＴＷ２の時間幅の絶対量を調整することが可能である。この調整には、実施の形態３の説明で述べた方法、もしくは実施の形態４の説明で述べた方法を適用する。
本実施の形態５では、マスター側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ３＿ＧＯＯＤは、性能の良いデータ判定器Ｃ＿ＧＯＯＤ、および、性能が悪いデータ判定器Ｃ＿ＢＡＤとで共有されている。このため、もし、性能が悪いデータ判定器Ｃ＿ＢＡＤのスレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤを、性能が良いデータ判定器Ｃ＿ＧＯＯＤのスレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ４＿ＧＯＯＤと全く同一のものであれば、２つの判定器は全く同一の結果を出力することになる。この状態から、制御信号ＳＨｃｏｎｔによって、性能が悪いデータ判定器Ｃ＿ＢＡＤのスレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤが正しくデータ保持するのに必要なデータ確定期間を長くしていくことで、アイトラックウィンドウＴＷ１およびＴＷ２の時間幅を望ましい量に調整することができる。このときに、実施の形態４で説明したようなオフセット導入によって、性能が悪いデータ判定器Ｃ＿ＢＡＤのスレーブ側のＤ型ラッチ回路（レベルトリガラッチ回路）Ｄ２＿ＢＡＤが正しくデータ保持するのに必要なデータ確定期間を長くすると、オフセット導入に伴って、実施の形態３に関して記述した、前後のアイトラックウィンドウＴＷ１とＴＷ２の時間幅のアンバランスが生じる問題が起こらない。したがって、前後のアイトラックウィンドウＴＷ１とＴＷ２の時間幅のバランスを調整する回路が不要となり、回路規模および消費電力を削減することが可能となる。
以上、実施の形態５による単相クロックデータ判定／位相比較回路およびそれを備えた信号再生回路を用いることで、マスター側のＤ型ラッチ回路（レベルトリガラッチ回路）を２つのデータ判定器で共有することにより回路規模および消費電力を削減することが可能となるのみならず、位相比較器の前後のアイトラックウィンドウＴＷ１およびＴＷ２の絶対時間をそのバランスを保ちながら調整することが可能となり、信号再生回路を伝送路の状態に合わせて最適な動作とすることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は記述された実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本発明の種々の実施の形態による光通信装置は、特に、数十Ｇｂｐｓを超える通信速度を備えた光通信システムにおいて、その受信部の回路に適用して有効なものである。
ＣＤＲ： 信号再生回路
ＳＰＣ_ＤＤ／ＰＤ： 単相クロックデータ判定／位相比較回路
ＳＰＣ_ＤＣ、ＳＰＣ_ＤＣ’、ＳＰＣ_ＤＣ”： 単相クロックデュアルデータ判定器
Ｃ_ＧＯＯＤ、Ｃ_ＢＡＤ: 単相クロックデータ判定器
ＥＬ_ＬＯＧＩＣ、ＥＬ_ＬＯＧＩＣ’： Ｅａｒｌｙ／Ｌａｔｅ決定論理
ＤＦＦ１、ＤＦＦ２、ＤＦＦ３，ＤＦＦ４： Ｄ型フロップフロップ
ＳＲ１： シフトレジスタ
Ｄ１_ＢＡＤ、Ｄ２_ＢＡＤ、Ｄ３_ＧＯＯＤ、Ｄ４_ＧＯＯＤ： Ｄ型ラッチ回路
ＳＰＣ_ＤＤ／ＰＤ： 単相クロックデータ判定／位相比較回路
ＳＰＣ_ＤＣ、ＳＰＣ_ＤＣ’、ＳＰＣ_ＤＣ”： 単相クロックデュアルデータ判定器
Ｃ_ＧＯＯＤ、Ｃ_ＢＡＤ: 単相クロックデータ判定器
ＥＬ_ＬＯＧＩＣ、ＥＬ_ＬＯＧＩＣ’： Ｅａｒｌｙ／Ｌａｔｅ決定論理
ＤＦＦ１、ＤＦＦ２、ＤＦＦ３，ＤＦＦ４： Ｄ型フロップフロップ
ＳＲ１： シフトレジスタ
Ｄ１_ＢＡＤ、Ｄ２_ＢＡＤ、Ｄ３_ＧＯＯＤ、Ｄ４_ＧＯＯＤ： Ｄ型ラッチ回路
Claims (11)
- データ入力と、単一のクロック信号のみを入力されて、データ判定および位相比較が可能な、データ判定／位相比較回路であって、
前記データ入力を、前記クロック信号に同期してデータ判定する第１のデータ判定回路と、
前記データ入力を、前記クロック信号に同期してデータ判定する第２のデータ判定回路と、
前記第１のデータ判定回路の出力と、前記第２のデータ判定回路の出力と、を入力されて、クロック位相が早すぎることを示す位相比較出力Ｅａｒｌｙ、あるいは、クロック位相が遅すぎることを示す位相比較結果Ｌａｔｅを出力する位相比較論理回路と、を備え、
前記第２のデータ判定回路は、正しくデータ判定するのに必要なデータ入力の確定期間（必要セットアップ時間と必要ホールド時間の和）が、前記第１のデータ判定回路が、正しくデータ判定するのに必要なデータ入力の確定期間（必要セットアップ時間と必要ホールド時間の和）よりも長く、
前記第１のデータ判定回路の出力結果、あるいは該出力結果を遅延させたものを、データ判定／位相比較回路全体のデータ判定結果として出力し、
前記位相比較論理回路は、前記第１のデータ判定回路の出力と、前記第２のデータ判定回路の出力と、が異なる場合にのみ、位相比較出力Ｅａｒｌｙ、あるいは、Ｌａｔｅを出力する可能性がある論理回路であることを特徴とするデータ判定／位相比較回路。 - 請求項１記載のデータ判定／位相比較回路において、
前記位相比較論理回路は、
前記第１のデータ判定回路の出力と、前記第２のデータ判定回路の出力と、が入力される２入力排他的論理和回路と、前記２入力排他的論理和回路の出力を一方の入力とする２つの２入力論理積の出力が、それぞれ、位相比較出力Ｅａｒｌｙ、あるいは、Ｌａｔｅとなっていることを特徴とするデータ判定／位相比較回路。 - 請求項１記載のデータ判定／位相比較回路において、
前記位相比較論理回路は、
前記第１のデータ判定回路の出力と、前記第２のデータ判定回路の出力と、が異なる場合、前記異なる出力のシンボルを注目シンボルとして、前記第１のデータ判定回路の前記注目シンボルと前後のシンボルとを合わせた３シンボル分の出力、および、前記第２のデータ判定回路の前記注目シンボルと前後のシンボルとを合わせた３シンボル分の出力、の、合計６シンボルの出力の組み合わせによって、位相比較出力ＥａｒｌｙとＬａｔｅを定めることを特徴とするデータ判定／位相比較回路。 - 請求項３記載のデータ判定／位相比較回路において、
前記位相比較論理回路は、
前記第１のデータ判定回路の出力と、前記第２のデータ判定回路の出力と、が異なり、かつ、前記第１のデータ判定回路の現在の出力と、前記第１のデータ判定回路の１シンボル前の出力とが異なる場合に、位相比較出力Ｅａｒｌｙを出力し、
前記第１のデータ判定回路の出力と、前記第２のデータ判定回路の出力と、が異なり、かつ、前記第１のデータ判定回路の現在の出力と、前記第１のデータ判定回路の１シンボル後の出力とが異なる場合に、位相比較出力Ｌａｔｅを出力することを特徴とするデータ判定／位相比較回路。 - 請求項３記載のデータ判定／位相比較回路において、
前記位相比較論理回路は、
現在のシンボルにおいて前記第１のデータ判定回路の出力と、前記第２のデータ判定回路の出力とが異なり、かつ、１シンボル前および１シンボル後では、前記第１のデータ判定回路の現在の出力と、前記第１のデータ判定回路の１シンボル前の出力とが同一であり、かつ、前記第１のデータ判定回路の現在の出力と、前記第１のデータ判定回路の１シンボル前の出力とが異なる場合に、位相比較出力Ｅａｒｌｙを出力し、
現在のシンボルにおいて前記第１のデータ判定回路の出力と、前記第２のデータ判定回路の出力とが異なり、かつ、１シンボル前および１シンボル後では、前記第１のデータ判定回路の現在の出力と、前記第１のデータ判定回路の１シンボル前の出力とが同一であり、かつ、前記第１のデータ判定回路の現在の出力と、前記第１のデータ判定回路の１シンボル後の出力とが異なる場合に、位相比較出力Ｌａｔｅを出力することを特徴とするデータ判定／位相比較回路。 - 請求項１〜５のいずれか１項に記載のデータ判定／位相比較回路において、
前記第１のデータ判定回路が正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の比率、あるいは、前記第２のデータ判定回路が正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の比率、の一方または両方を調整する手段を有していることを特徴とするデータ判定／位相比較回路。 - 請求項１〜６のいずれか１項に記載のデータ判定／位相比較回路において、
前記第２のデータ判定回路が、正しくデータ判定するのに必要なデータ入力の確定期間（正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の和）を調整する手段を有していることを特徴とするデータ判定／位相比較回路。 - 請求項７記載のデータ判定／位相比較回路において、
前記第２のデータ判定回路の正しくデータ判定するのに必要なデータ入力の確定期間（正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の和）を調整する手段が、前記第２のデータ判定回路の内部のノードに外部からオフセットを加えること、であることを特徴とするデータ判定／位相比較回路。 - 請求項１〜５のいずれか１項に記載のデータ判定／位相比較回路において、
前記第１のデータ判定回路と、前記第２のデータ判定回路は、マスター／スレーブ構成の回路であり、かつ、マスター側の回路は、前記第１のデータ判定回路と前記第２のデータ判定回路とで共有しており、スレーブ側の回路のみが異なることを特徴とするデータ判定／位相比較回路。 - 請求項９記載のデータ判定／位相比較回路において、
前記第２のデータ判定回路のスレーブ側の回路が、正しくデータ判定するのに必要なデータ入力の確定期間（正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の和）を調整する手段を有していることを特徴とするデータ判定／位相比較回路。 - 請求項１０記載のデータ判定／位相比較回路において、
前記第２のデータ判定回路のスレーブ側の回路の正しくデータ判定するのに必要なデータ入力の確定期間（正しくデータ判定するのに必要な必要セットアップ時間と必要ホールド時間の和）を調整する手段が、前記第２のデータ判定回路のスレーブ側の回路の内部のノードに外部からオフセットを加えること、であることを特徴とするデータ判定／位相比較回路。
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| JP6201401B2 (ja) * | 2013-04-26 | 2017-09-27 | 富士通株式会社 | タイミング制御回路 |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60256227A (ja) * | 1984-05-22 | 1985-12-17 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 位相制御回路を具える電気回路装置 |
| JPH05129913A (ja) * | 1991-11-01 | 1993-05-25 | Nippon Precision Circuits Kk | 位相比較回路 |
| JPH11112335A (ja) * | 1997-10-08 | 1999-04-23 | Nec Corp | 位相比較回路並びにこれを用いた位相同期ループ回路及びシリアル―パラレル変換回路 |
| JPH11355133A (ja) * | 1998-06-09 | 1999-12-24 | Nec Corp | 位相比較回路 |
| JP2005005965A (ja) * | 2003-06-11 | 2005-01-06 | Hitachi Ulsi Systems Co Ltd | 位相比較回路 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60256227A (ja) * | 1984-05-22 | 1985-12-17 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 位相制御回路を具える電気回路装置 |
| JPH05129913A (ja) * | 1991-11-01 | 1993-05-25 | Nippon Precision Circuits Kk | 位相比較回路 |
| JPH11112335A (ja) * | 1997-10-08 | 1999-04-23 | Nec Corp | 位相比較回路並びにこれを用いた位相同期ループ回路及びシリアル―パラレル変換回路 |
| JPH11355133A (ja) * | 1998-06-09 | 1999-12-24 | Nec Corp | 位相比較回路 |
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