JP5203327B2 - 積層半導体装置及びその接続試験方法 - Google Patents

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Description

本発明は積層半導体装置及びその接続試験方法に係り、さらに詳しくは、第１半導体チップを含む第１半導体装置の上に第２半導体チップを含む第２半導体装置が接続部を介して接続されて積層された積層半導体装置及びそれらの間の接続試験方法に関する。
従来、第１半導体装置の上に第２半導体装置がバンプ電極を介して電気接続されて積層された積層半導体装置がある。積層半導体装置は、半導体チップが実装されたパッケージが積層されるため、パッケージオンパッケージ（ＰｏＰ）とも呼ばれる。
そのような積層半導体装置では、出荷前に接続不良が生じている製品を排除するため、第１半導体装置と第２半導体装置との接続部の接続試験が行われる。
特許文献１には、ＬＳＩチップを備えたスタックドパッケージにおいて、各ＬＳＩチップの端子と外部端子との間のオープン／ショート試験をＬＳＩチップ内部の保護ダイオードの特性を測定することによって行うことが記載されている。
特開２００１−１３２１５号公報
後述する関連技術で説明するように、積層半導体装置の接続試験を半導体チップ内の保護ダイオードの順方向オン電圧を検出して行う場合、電源ラインが共通になっていると、接続部が正常かオープンかを必ずしも正確に検出できない問題がある。
本発明は以上の課題を鑑みて創作されたものであり、積層された第１半導体装置及び第２半導体装置の電源ラインが共通になっている場合であっても、接続試験を正確に行うことができる積層半導体装置及びその接続試験方法を提供することを目的とする。
上記課題を解決するため、本発明は積層半導体装置に係り、信号ラインと、電源ラインと、グランドラインと、前記信号ラインに接続されるトランジスタ回路と、前記信号ラインと前記電源ラインとの間に接続される第１保護ダイオードと、前記信号ラインと前記グランドラインとの間に接続される第２保護ダイオードとを備えた第１半導体チップとを含む第１半導体装置と、信号ラインと、電源ラインと、グランドラインと、前記信号ラインに接続されるトランジスタ回路と、前記信号ラインと前記電源ラインとの間に接続される第１保護ダイオードと、前記信号ラインと前記グランドラインとの間に接続される第２保護ダイオードとを備えた第２半導体チップとを含み、前記第１半導体装置の上に接続部を介して、前記信号ライン、前記電源ライン及び前記グランドラインの各同士が接続されて積層された第２半導体装置とを有し、前記第１、第２半導体チップに接続される前記電源ラインは共通化されており、かつ、前記第１半導体チップの前記第１、第２保護ダイオードの順方向オン電圧は、前記第２半導体チップの前記第１、第２保護ダイオードの順方向オン電圧より高く設定されていることを特徴とする。
本発明の積層半導体装置は、第１半導体チップを含む第１半導体装置の上に第２半導体チップを含む第２半導体装置が接続部を介して電気接続されて積層されている。そして、接続部の接続試験を行う際に、半導体チップ内の保護ダイオードの順方向オン電圧を検出することにより、電気接続が正常かオープンかが判定される。
このとき、後述する関連技術で説明するように、第１半導体チップ及び第２半導体チップに接続される電源ラインが共通化されていて、かつ第１半導体チップの順方向オン電圧が第２半導体チップと同一又はそれより低い場合は、接続部の電気接続が正常かオープンかを正確に検出できない。
このため、本発明では、第１半導体チップの保護ダイオードの順方向オン電圧が第２半導体チップの保護ダイオードの順方向オン電圧より大きく設定されている。
これにより、接続試験を行う際、例えば、信号ラインから電源ラインに定電流を流し、信号ラインの接続部の電気接続が正常のときに、第２半導体チップの第１保護ダイードの順方向オン電圧（電圧が低い方）が検出されるようになっている。
あるいは、その接続部の電気接続がオープンのときには、第１半導体チップの第１保護ダイオードの順方向オン電圧（電圧が高い方）が検出される。
このように、接続部の接続試験を行う際に、電気接続が正常かオープンかを判定するときに、保護ダイオードの異なる順方向オン電圧が検出されるので、接続試験を正確に行うことができる。
あるいは、接続部が他の接続部と電気ショートしている場合は、電圧：０Ｖが検出される。正常／オープンの他に、電気ショートしていることも正確に検出することができる。
以上説明したように、本発明では、積層された第１半導体装置及び第２半導体装置の電源ラインが共通になっている場合であっても、接続試験を正確に行うことができる。
図１（ａ)は関連技術の第１の積層半導体装置を示す断面図、図１（ｂ）は関連技術の第１の積層半導体装置の接続試験方法を説明するための等価回路を示す図である。 図２（ａ)は関連技術の第２の積層半導体装置を示す断面図、図２（ｂ）は関連技術の第２の積層半導体装置の接続試験方法を説明するための等価回路を示す図である。 図３（ａ)は本発明の実施形態の積層半導体装置を示す断面図、図３（ｂ）は本発明の実施形態の積層半導体装置の接続試験方法を説明するための等価回路を示す図（その１）である。 図４は本発明の実施形態の積層半導体装置の接続試験方法を説明するための等価回路を示す図（その２）である。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（関連技術）
本発明の実施形態を説明する前に、本発明に関連する関連技術について説明する。図１及び図２は関連技術の第１、第２の積層半導体装置及びその接続試験方法をそれぞれ説明するための図である。
図１（ａ）に示すように、関連技術の第１の積層半導体装置では、第１半導体装置１００の上に第２半導体装置２００が積層されて基本構成される。第１半導体装置１００では、第１配線基板１２０の上に第１半導体チップ１４０が実装されており、第１配線基板１２０の下に端子Ｔが設けられている。
また、第２半導体装置２００では、第２配線基板２２０の中に第２半導体チップ２４０が内蔵されており、第２配線基板２２０は下側の接続端子３００（接続部Ｃ）を介して第１配線基板１２０に電気接続されている。
関連技術の第１の積層半導体装置では、第１半導体装置１００と第２半導体装置２００とは、電源ラインが独立して設けられている。第１半導体装置１００では第１電源ラインＶＣＣ１から第１半導体チップ１４０に電源が供給される。一方、第２半導体装置２００では第２電源ラインＶＣＣ２から第２半導体チップ２４０に電源が供給される。
次に、上記したように電源ラインが独立して設けられた積層半導体装置の等価回路について説明する。
図１（ｂ）に示すように、第１半導体装置１００の第１半導体チップ１４０には、トランジスタ回路ＴＣ（内部回路）とそれに接続される２つの第１、第２保護ダイオードＤ１，Ｄ２とが内蔵されている。第１半導体チップ１４０のトランジスタ回路ＴＣには第１配線基板１２０内の信号ライン４００が接続されており、それに接続される信号用端子Ｔ１が第１配線基板１２０の下に設けられている。以下、図１（ｂ）では各端子は配線基板の左横に描かれている。
第１半導体チップ１４０の電源パッド１４０ａには第１配線基板１２０内の第１電源ライン５００ａが接続されており、それに接続される第１電源用端子Ｔ２が第１配線基板１２０の下に設けられている。また、第１半導体チップ１４０のグランドパッド１４０ｂには第１配線基板１２０内の第１グランドライン６００ａが接続されており、それに接続される第１グランド用端子Ｔ３が第１配線基板１２０の下に設けられている。
そして、信号ライン４００と第１電源ライン５００ａとの間に上記した第１保護ダイオードＤ１が接続されている。また、信号ライン４００と第１グランドライン６００ａとの間に上記した第２保護ダイオードＤ２が接続されている。
静電気の影響により信号ライン４００にプラス（＋）の過電圧がかかると、第１電源ライン５００ａに接続された第１保護ダイオードＤ１が順バイアスとなって静電気が第１電源用端子Ｔ２に放電される。また、信号ライン４００にマイナス（−）の過電圧がかかると、第２保護ダイオードＤ２が順バイアスとなって静電気が第１グランド用端子Ｔ３に放電される。
このようにして、第１、第２保護ダイオードＤ１，Ｄ２の機能によって、第１半導体チップ１４０のトランジスタ回路ＴＣを高電圧による破壊から保護することができる。
また、第２半導体装置２００では、同様に、第２半導体チップ２４０にはトランジスタ回路ＴＣ（内部回路）とそれに接続される２つの第１、第２保護ダイオードＤ１，Ｄ２とが内蔵されている。
トランジスタ回路ＴＣに第２配線基板２２０内の信号ライン４２０が接続されており、それに接続される信号用端子Ｔ１Ｘが第２配線基板２２０の下に設けられている。第２配線基板２２０の信号用端子Ｔ１Ｘは、第１配線基板１２０内の信号ライン４００から分岐された分岐信号ライン４１０に接続されている。
これにより、第１半導体装置１００の信号用端子Ｔ１は、第１配線基板１２０の信号ライン４００及び分岐信号ライン４１０と、第２配線基板２２０の信号用端子ＴＩＸ及び信号ライン４２０とを介して第２半導体チップ２４０のトランジスタ回路ＴＣに接続されている。
第２半導体チップ２４０の電源パッド２４０ａには第２配線基板２２０内の電源ライン５２０が接続されており、それに接続される電源用端子Ｔ２Ｙが第２配線基板２２０の下側に設けられている。
第２配線基板２２０の電源用端子Ｔ２Ｙは第１配線基板１２０内の第２電源ライン５００ｂに接続されており、それに接続される第２電源用端子Ｔ２Ｘが第１配線基板１２０の下に設けられている。そして、第２半導体チップ２４０の第１保護ダイオードＤ１が第２配線基板２２０の信号ライン４２０と電源ライン５２０との間に接続されている。
また、第２半導体チップ２４０のグランドパッド２４０ｂに第２配線基板２２０内のグランドライン６２０が接続されており、それに接続されるグランド用端子Ｔ３Ｙが第２配線基板２２０の下に設けられている。第２配線基板２２０のグランド用端子Ｔ３Ｙは第１配線基板１２０の第２グランドライン６００ｂに接続されており、それに接続される第２グランド用端子Ｔ３Ｘが第１配線基板１２０の下に設けられている。
そして、第２半導体チップ２４０の第２保護ダイオードＤ２が第２配線基板２２０の信号ライン４２０とグランドライン６２０との間に接続されている。
第２半導体チップ２４０においても、同様に、第１、第２保護ダイオードＤ１，Ｄ２の機能によって、第２半導体チップ２４０のトランジスタ回路ＴＣを高電圧による破壊から保護することができる。
次に、図１（ｂ）の第１の積層半導体装置の接続部の接続試験を行う方法について説明する。
同じく図１（ｂ）に示すように、まず、定電流源７００と電圧計７２０を備えたオープン／ショートテスタ（不図示）を用意する。そして、第１配線基板１２０に設けられた信号用端子Ｔ１に定電流源７００と電圧計７２０を接続する。
続いて、定電流源７００から１００μＡの定電流を信号ライン４００に流す。このとき、第１配線基板１２０の信号ライン４００及び分岐信号ライン４１０を介して第２配線基板２２０の信号用端子Ｔ１Ｘから信号ライン４２０に定電流が流れる（破線経路参照）。第１配線基板１２０内の第１電源ライン５００ａは接地されていないので、信号ライン４００から分岐した分岐信号ライン４１０側にのみ定電流が流れる。
さらに、第２半導体チップ２４０内の第１保護ダイオードＤ１、第２配線基板２２０の電源ライン５２０及び電源用端子Ｔ２Ｙに定電流が流れる（破線経路参照）。続いて、第１配線基板１２０の第２電源ライン５００ｂ及び第２電源用端子Ｔ２Ｘに定電流が流れる（破線経路参照）。
第１配線基板１２０の第２電源用端子Ｔ２Ｘが接地されているため、第１配線基板１２０の信号用端子Ｔ１に流した定電流は、上記した電気経路（破線経路参照）によって第１配線基板１２０の第２電源用端子Ｔ２Ｘに流れる。
上記した電気経路の導通が正常であれば、第２半導体チップ２４０の第１保護ダイオードＤ１の順方向オン電圧（０．４５Ｖ）が電流計７２０から検出される。
これにより、第２配線基板２２０の信号用端子Ｔ１Ｘと第１配線基板１２０との電気接続が正常であることを確認することができる。上記した電気経路には第２配線基板２２０の電源用端子Ｔ２Ｙと第１配線基板１２０との接続が含まれるので、第２配線基板２２０の電源用端子Ｔ２Ｙの接続も正常であることが同時に分かる。
第２配線基板２２０の信号用端子Ｔ１Ｘと第１配線基板１２０との電気接続がオープンである場合は、定電流が流れないので電圧計７２０の電圧表示が無限大の電圧となる。また、第２配線基板２２０の信号用端子Ｔ１Ｘが他の端子と電気ショートしている場合は、電圧計７２０から０Ｖが検出される。
以上のように、第１半導体装置１００と第２半導体装置２００との電源ラインが独立して設けられている場合は、第１保護ダイオードＤ１の順方向オン電圧を検出することに基づいて、第１半導体装置１００と第２半導体装置２００との接続部の電気接続が正常か、オープンか、又は電気ショートしているかのいずれも正確に検出することができる。
次に、関連技術の第２の積層半導体装置について説明する。図２（ａ）に示すように、関連技術の第２の積層半導体装置では、電源ラインＶＣＣが共通化されている。つまり、第１半導体装置１００の第１半導体チップ１４０及び第２半導体装置２００の第２半導体チップ２４０は、共通（同一）の電源ラインＶＣＣから電源が供給される。
図２（ｂ）に示すように、前述した図１（ｂ）の等価回路との違いは、図１（ｂ）において第１配線基板１２０の第１電源ライン５００ａが第２電源ライン５００ｂに接続されており、第１配線基板１２０には一経路の電源ライン５００が設けられている。そして、第１半導体チップ１４０の第１保護ダイオードＤ１が信号ライン４００と電源ライン５００との間に接続されている。
さらに、前述した図１（ｂ）において第１配線基板１２０の第１グランドライン６００ａが第２グランドライン６００ｂに接続されており、第１配線基板１２０には一経路のグランドライン６００が設けられている。そして、第１半導体チップ１４０の第２保護ダイオードＤ２が信号ライン４００とグランドライン６００との間に接続されている。
第２半導体装置２００の等価回路は、前述した図１（ｂ）と同一で構成され、第１配線基板１２０の電源ライン５００が第２配線基板２２０の電源ライン５２０に接続され、第１配線基板１２０のグランドライン６００が第２配線基板２２０のグランドライン６２０に接続されている。
このように、第１半導体装置１００及び第２半導体装置２００では、電源ライン５００，５２０及びグランドライン６００，６２０が共通になっている。
次に、電源ラインが共通となった第２の積層半導体装置の接続部の接続試験方法について説明する。
図２（ｂ）に示すように、前述した図１（ｂ）と同様に、第１配線基板１２０の信号用端子Ｔ１にオープン／ショートテスタの定電流源７００と電圧計７２０を接続する。そして、定電流源７００から第１配線基板１２０の信号ライン４００に１００μＡの定電流を流す。
このとき、第１半導体装置１００と第２半導体装置２００は電源ライン５００，５２０が共通になっているため、第２半導体チップ２４０の第１保護ダイオードＤ１ばかりではなく、第１半導体チップ１４０の第１保護ダイオードＤ１にも定電流が流れる。第１半導体チップ１４０の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧は、第２半導体チップ２４０の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧と同一（例えば、０．４５Ｖ）に設定されている。
従って、第２配線基板２２０の信号用端子Ｔ１Ｘと第１配線基板１２０との電気接続がオープンとなっている場合であっても、第１半導体チップ１４０の第１保護ダイオードＤ１にも電流が流れて順方向オン電圧（０．４５Ｖ）が電圧計７２０から検出されてしまう。
このように、第２配線基板２２０の信号用端子Ｔ１Ｘと第１配線基板１２０との電気接続が正常であってもオープンであっても、電圧計７２０から０．４５Ｖが検出されるため、正確な接続試験を行うことができない。
また、第１半導体チップ１４０の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧が第２半導体チップ２４０の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧より低い場合においても、正確な接続試験を行うことができない。電気接続が正常であってもオープンであっても、第１半導体チップ１４０の第１保護ダイオードＤ１の順方向オン電圧が先に検出されるからである。
このように、第１半導体チップ１４０の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧が第２半導体チップ２４０の第１、第２保護ダイオードＤ１、Ｄ２の順方向オン電圧より低いかあるいはそれと同等の場合、電気接続が正常、オープンであるかを正確に検出できない問題がある。
なお、第２配線基板２２０の信号用端子Ｔ１Ｘが他の端子と電気ショートしている場合は、電圧計７２０から０Ｖが検出されるため、電気ショートしていることは確認することができる。
本願発明者は、以上の問題を鑑み、鋭意研究した結果、第１半導体装置１００と第２半導体装置２００との電源ラインが共通している場合、第１半導体チップ１４０の保護ダイオードＤ１，Ｄ２の順方向オン電圧を第２半導体チップ２４０の保護ダイオードＤ１，Ｄ２の順方向オン電圧より高く設定すればよいことを見出した。
（実施の形態）
図３は本発明の実施形態の積層半導体装置及びその接続試験方法を説明するための図である。図３（ａ）に示すように、本発明の実施形態の積層半導体装置１は、第１半導体装置１０の上に第２半導体装置２０が積層されて基本構成される。第１半導体装置１０では、第１配線基板１２の上に第１半導体チップ１４が実装されており、第１配線基板１２の下に端子Ｔが設けられている。
第２半導体装置２０では、第２配線基板２２の中に第２半導体チップ２４が内蔵されており、第２配線基板２２は接続端子３０（接続部Ｃ）を介して第１配線基板１２に電気接続されている。
第１半導体チップ１４及び第２半導体素子２４は、フリップチップ実装されていてもよいし、ボンディングワイヤで第１配線基板１２に接続されていてもよい。また、第１、第２配線基板１２，２２に複数の半導体チップが実装又は内蔵されていてもよく、キャパシタなどの受動素子を含んでいてもよい。
第１半導体装置１０と第２半導体装置２０では、電源ラインＶＣＣが共通化されて設けられている。つまり、第１半導体装置１０の第１半導体チップ１４及び第２半導体装置２０の第２半導体チップ２４は、共通（同一）の電源ラインＶＣＣから電源が供給される。
次に、本実施形態の積層半導体装置１の等価回路について説明する。図３（ｂ）に示すように、第１配線基板１２に実装された第１半導体チップ１４には、トランジスタ回路ＴＣ（内部回路）とそれに接続される２つの第１、第２保護ダイオードＤ１，Ｄ２とが内蔵されている。
第１半導体チップ１４のトランジスタ回路ＴＣには第１配線基板１２内の信号ライン４０が接続されており、それに接続される信号用端子Ｔ１が第１配線基板１２の下に設けられている。以下、図３（ｂ）では各端子は配線基板の左横に描かれている。第１配線基板１２には、信号ライン４０から分岐されて第２配線基板２２に接続される分岐信号ライン４０ａが設けられている。
第１配線基板１２には電源ライン５０が設けられており、それに接続される電源用端子Ｔ２が第１配線基板１２の下に設けられている。そして、電源ライン５０は第１半導体チップ１４の電源パッド１４ａに接続されていると共に、第１半導体チップ１４の第１保護ダイオードＤ１に接続されている。実際には、電源ライン５０は第１半導体チップ１４の接続パッド（不図示）を介して第１保護ダイオードＤ１に接続される。
このようにして、信号ライン４０と電源ライン５０と間に第１半導体チップ１４の第１保護ダイオードＤ１が接続されている。
また、第１配線基板１２にはグランドライン６０が設けられており、それに接続されるグランド用端子Ｔ３が第１配線基板１２の下に設けられている。そして、グランドライン６０は半導体チップ１４のグランドパッド１４ｂに接続されていると共に、半導体チップ１４の第２保護ダイオードＤ２に接続されている。実際には、グランドライン６０は第１半導体チップ１４の接続パッド（不図示）を介して第２保護ダイオードＤ２に接続される。
このようにして、信号ライン４０とグランドライン６０と間に第１半導体チップ１４の第２保護ダイオードＤ２が接続されている。
関連技術と同様に、静電気の影響により信号ライン４０にプラス（＋）の過電圧がかかると、電源ライン５０に接続された第１保護ダイオードＤ１が順バイアスとなって静電気が電源用端子Ｔ２に放電される。また、信号ライン４０にマイナス（−）の過電圧がかかると、第２保護ダイオードＤ２が順バイアスとなって静電気がグランド用端子Ｔ３に放電される。
このようにして、第１、第２保護ダイオードＤ１，Ｄ２の機能によって、第１半導体チップ１４のトランジスタ回路ＴＣを高電圧による破壊から保護することができる。
また、第２半導体装置２０では、同様に、第２半導体チップ２４にはトランジスタ回路ＴＣ（内部回路）とそれに接続される２つの第１、第２保護ダイオードＤ１，Ｄ２とが内蔵されている。
トランジスタ回路ＴＣに第２配線基板２２内の信号ライン４２が接続されており、それに接続される信号用端子Ｔ１Ｘ（接続部）が第２配線基板２２の下に設けられている。第２配線基板２２の信号用端子Ｔ１Ｘは、第１配線基板１２の信号ライン４０から分岐された分岐信号ライン４０ａに接続されている。
これにより、第１半導体装置１０の信号用端子Ｔ１は、第１配線基板１２の信号ライン４０及び分岐信号ライン４０ａと、第２配線基板２２の信号用端子ＴＩＸ及び信号ライン４２とを介して第２半導体チップ２４のトランジスタ回路ＴＣに接続されている（破線経路参照）。
第２配線基板２２内には電源ライン５２が設けられており、それに接続される電源用端子Ｔ２Ｙ（接続部）が第２配線基板２２の下に設けられている。第２配線基板２２の電源ライン５２は第２半導体チップ２４の電源パッド２４ａに接続されると共に、第２半導体チップ２４の第１保護ダイオードＤ１に接続されている。そして、第２配線基板２２の電源用端子Ｔ２Ｙは第１配線基板１２内の電源ライン５０に接続されている（破線経路参照）。
このようにして、第２配線基板２２の信号ライン４２と電源ライン５２との間に第２半導体チップ２４の第１保護ダイオードＤ１が接続されている。
また、第２配線基板２２内にはグランドライン６２が設けられており、それに接続されるグランド用端子Ｔ３Ｙ（接続部）が第２配線基板２２の下に設けられている。グランドライン６２は第２半導体チップ２４のグランドパッド２４ｂに接続されていると共に、第２半導体チップ２４の第２保護ダイオードＤ２に接続されている。そして、第２配線基板２２のグランド用端子Ｔ３Ｙは第１配線基板１２のグランドライン６０に接続されている。
このようにして、第２配線基板２２の信号ライン４２とグランドライン６２との間に第２半導体チップ２４の第２保護ダイオードＤ２が接続されている。
第２半導体装置２０においても、第２半導体チップ２４の第１、第２保護ダイオードＤ１，Ｄ２の機能によって、第２半導体チップ２４のトランジスタ回路ＴＣを高電圧による破壊から保護することができる。
以上のように、本実施形態の積層半導体装置１では、第１配線基板１２に設けられた電源ライン５０から第１半導体チップ１４に電源が供給される共に、第１配線基板１２の電源ライン５０に接続された第２配線基板２２の電源ライン５２から第２半導体チップ２４に電源が供給される。
また、第１配線基板１２に設けられたグランドライン６０が第１半導体チップ１４に接続されていると共に、第１配線基板１２のグランドライン６０に接続された第２配線基板２２のグランドライン６２が第２半導体チップ２４に接続されている。
つまり、第１、第２半導体チップ１４，２４に接続される電源ライン５０，５２及びグランドライン６０，６２が共通化されている。
そして、本実施形態では、第１半導体チップ１４の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧は、第２半導体チップ２４の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧より高く設定されている。
これにより、後述するように、第１、第２半導体チップ１４，２４の電源ラインが共通している場合であっても、接続部の接続試験において、正常か、オープンか、電気ショートしているかを正確に検出できるようになる。
例えば、第１半導体チップ１４の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧が０．６Ｖに設定され、第２半導体チップ２４の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧が０．４５Ｖに設定される。
次に、本実施形態の積層半導体装置の接続試験方法について説明する。同じく図３（ｂ）に示すように、まず、定電流源７０と電圧計７２を備えたオープン／ショートテスタ（不図示）を用意する。そして、第１配線基板１２に設けられた信号用端子Ｔ１に定電流源７０と電圧計７２を接続する。
続いて、定電流源７０から＋（プラス）１００μＡの定電流を信号ライン４０に流す。このとき、第１半導体チップ１４及び第２半導体チップ２４は共通した電源ライン５０，５２に接続されており、電源ライン５０，５２は接地されている。
従って、第１半導体装置１０では、信号ライン４０から第１半導体チップ１４の第１保護ダイオードＤ１を介して電源ライン５０側に電流が流れる（破線矢印参照）。
これと同時に、第２半導体装置２０では、第１配線基板１２の信号ライン４０及び分岐信号ライン４０ａから第２配線基板２２の信号用端子Ｔ１Ｘ及び信号ライン４２に定電流が流れる（破線経路参照）。
続いて、第２配線基板２２の信号ライン４２から第２半導体チップ２４の第１保護ダイオードＤ１を介して電源ライン５２側に定電流が流れる（破線経路参照）。続いて、第２配線基板２２の電源用端子Ｔ２Ｙから第１配線基板１２の電源ライン５０側に定電流が流れる（破線経路参照）。
最初に、第２配線基板２２の信号用端子Ｔ１Ｘと第１配線基板１２との電気接続が正常な場合について説明する。電気接続が正常の場合は、第２半導体チップ２４の第１保護ダイオードＤ１の順方向オン電圧（０．４５Ｖ）が電圧計７２から検出される。
このとき、第１配線基板１２の信号ライン４０から第１半導体チップ１４の第１保護ダイオードＤ１にも電流が流れている。しかしながら、第１半導体チップ１４の第１保護ダイオードＤ１の順方向オン電圧（０．６Ｖ）は、第２半導体チップ２４の第１保護ダイオードＤ１の順方向オン電圧（０．４５Ｖ）より高く設定されているので、第１半導体チップ１４の第１保護ダイオードＤ１の順方向オン電圧（０．６Ｖ）は検出されない。
またこのとき、上記電気経路には、第２配線基板２２の電源用端子Ｔ２Ｙと第１配線基板１２との接続が含まれるので、第２配線基板２２の電源用端子Ｔ２Ｙと第１配線基板１２との電気接続が正常であることが同時に分かる。
つまり、第２半導体チップ２４の第１保護ダイオードＤ１の順方向オン電圧（０．４５Ｖ）が検出される場合は、第２配線基板２２の信号用端子Ｔ１Ｘ及び電源用端子Ｔ２Ｙと第１配線基板１２との各電気接続が正常であることが同時に分かる。
次に、第２配線基板２２の信号用端子Ｔ１Ｘと第１配線基板１２との電気接続がオープンの場合について説明する。電気接続がオープンの場合は、第１配線基板１２の信号ライン４０及び分岐信号ライン４０ａから第２配線基板２２の信号用端子Ｔ１Ｘ側に定電流が流れない。
しかしながら、第１半導体装置１０の第１半導体チップ１４の第１保護ダイオードＤ１に電流が流れるので、第１半導体チップ１４の第１保護ダイオードＤ１の順方向オン電圧（０．６Ｖ）が電圧計７２から検出される。これにより、電気接続がオープンであることを特定することができる。
この場合、前述したように第２配線基板２２の信号用端子Ｔ１Ｘ及び電源用端子Ｔ２Ｙと第１配線基板１２との各電気接続を同時に試験するので、第２配線基板２２の信号用端子Ｔ１Ｘ及び電源用端子Ｔ２Ｙの少なくとも一方でオープン不良が発生していることになる。
このように、本実施形態では、第１半導体チップ１４の第１保護ダイオードＤ１の順方向オン電圧を第２半導体チップ２４の第１保護ダイオードＤ１の順方向オン電圧より大きく設定している。このため、第１、第２半導体チップ１４，２４の電源が共通になっている場合であっても、電気接続が正常かオープンかを正確に検出することができる。
また、第２配線基板２２の信号用端子Ｔ１Ｘが他の端子と電気ショートしている場合は、電圧計７２から電圧：０Ｖが検出されるので、正常、オープンの他に、電気ショートの発生を正確に検出することもできる。
次に、図４を参照しながら、第２配線基板２２のグランド用端子Ｔ３Ｙと第１配線基板１２との接続試験方法について説明する。図４に示すように、第１配線基板１２の信号用端子Ｔ１から−（マイナス）１００μＡの定電流を信号ライン４０に流す。このとき、第１半導体チップ１４及び第２半導体チップ２４は共通したグランドライン６０，６２に接続されており、グランドライン６０，６２は接地されている。
第２配線基板２２のグランド用端子Ｔ３Ｙ及び信号用端子Ｔ１Ｘと第１配線基板１２との各電気接続が正常の場合は、第１、第２配線基板１２，２２の各グランドライン６０，６２、第２半導体チップ２４の第２保護ダイオードＤ２、第２配線基板２２の信号ライン４２側に定電流が逆流する（破線経路参照）。続いて、第１配線基板１２の分岐信号ライン４０ａ及び信号ライン４０側に定電流が逆流する（破線経路参照）。
これにより、第２半導体チップ２４の第２保護ダイオードＤ２の順方向オン電圧（０．４５Ｖ）が電圧計７２から検出される。その結果、第２配線基板２２のグランド用端子Ｔ３Ｙ及び信号用端子Ｔ１Ｘの両者の電気接続が正常であることが分かる。
また、その電気接続がオープンの場合は、第２半導体チップ２４の第２保護ダイオードＤ２には定電流は逆流せず、第１配線基板１２のグランドライン６０から第１半導体チップ１４の第２保護ダイオードＤ２を介して信号ライン４０に定電流が逆流する（破線経路参照）。その結果、第１半導体チップ１４の第２保護ダイオードＤ２の順方向オン電圧（０．６Ｖ）が電圧計７２から検出される。
これにより、第２配線基板２２のグランド用端子Ｔ３Ｙ及び信号用端子Ｔ１Ｘの少なくとも一方の電気接続がオープンであることが分かる。第２配線基板２２の信号用端子Ｔ１Ｘの電気接続が正常であることが予め確認されている場合は、第２配線基板２２のグランド用端子Ｔ３Ｙがオープンであることを特定することができる。
あるいは、第２配線基板２２のグランド用端子Ｔ３Ｙが他の端子と電気ショートしている場合は、電圧計７２から０Ｖが検出される。
このようにして、第１配線基板１２の多数の信号用端子Ｔ１に定電流を順次流し、第１半導体チップ１４の保護ダイオード（Ｄ１又はＤ２）の順方向オン電圧（例えば０．６Ｖ）あるいは第２半導体チップ２４の保護ダイオード（Ｄ１又はＤ２）の順方向オン電圧（例えば０．４５Ｖ）を検出する。あるいは、電気ショートが発生している場合は０Ｖが検出される。
これにより、各接続部の電気接続が正常か、オープンか、電気ショートしているか順次判定される。接続部がオープン又は電気ショートしている場合は、その積層半導体装置は不良品として排除される。
以上説明したように、本実施形態の積層半導体装置１では、電源ラインが共通しており、第１半導体チップ１４の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧が第２半導体チップ２４の第１、第２保護ダイオードＤ１，Ｄ２の順方向オン電圧より大きく設定される。これにより、電気接続が正常か、オープンか、又は電気ショートしているかを正確に検出することができる。従って、積層半導体装置の接続試験において高い信頼性が得られる。
1…積層半導体装置、１０…第１半導体装置、１２…第１配線基板、１４…第１半導体チップ、１４ａ，２４ａ…電源用パッド、１４ｂ，２４ｂ…グランド用パッド、２０…第２半導体装置、２２…第２配線基板、２４…第２半導体チップ、３０…バンプ端子（Ｃ…接続部）、４０、４２…信号ライン、５０，５２，ＶＣＣ…電源ライン、６０、６２…グランドライン、７０…定電流源、７２…電圧計、Ｔ１，Ｔ１Ｘ…信号用端子、Ｔ２，Ｔ２Ｙ…電源用端子、Ｔ３，Ｔ３Ｙ…グランド用端子。

Claims (5)

  1. 信号ラインと、
    電源ラインと、
    グランドラインと、
    前記信号ラインに接続されるトランジスタ回路と、前記信号ラインと前記電源ラインとの間に接続される第１保護ダイオードと、前記信号ラインと前記グランドラインとの間に接続される第２保護ダイオードとを備えた第１半導体チップと
    を含む第１半導体装置と、
    信号ラインと、
    電源ラインと、
    グランドラインと、
    前記信号ラインに接続されるトランジスタ回路と、前記信号ラインと前記電源ラインとの間に接続される第１保護ダイオードと、前記信号ラインと前記グランドラインとの間に接続される第２保護ダイオードとを備えた第２半導体チップと
    を含み、前記第１半導体装置の上に接続部を介して、前記信号ライン、前記電源ライン及び前記グランドラインの各同士が接続されて積層された第２半導体装置とを有し、
    前記第１、第２半導体チップに接続される前記電源ラインは共通化されており、かつ、
    前記第１半導体チップの前記第１、第２保護ダイオードの順方向オン電圧は、前記第２半導体チップの前記第１、第２保護ダイオードの順方向オン電圧より高く設定されていることを特徴とする積層半導体装置。
  2. 信号ラインと、
    電源ラインと、
    グランドラインと、
    前記信号ラインに接続されるトランジスタ回路と、前記信号ラインと前記電源ラインとの間に接続される第１保護ダイオードと、前記信号ラインと前記グランドラインとの間に接続される第２保護ダイオードとを備えた第１半導体チップと
    を含む第１半導体装置と、
    信号ラインと、
    電源ラインと、
    グランドラインと、
    前記信号ラインに接続されるトランジスタ回路と、前記信号ラインと前記電源ラインとの間に接続される第１保護ダイオードと、前記信号ラインと前記グランドラインとの間に接続される第２保護ダイオードとを備えた第２半導体チップと
    を含み、前記第１半導体装置の上に接続部を介して、前記信号ライン、前記電源ライン及び前記グランドラインの各同士が接続されて積層された第２半導体装置とを有し、
    前記第１、第２半導体チップに接続される前記電源ラインが共通化された積層半導体装置の接続試験方法であって、
    前記第１半導体チップの前記第１、第２保護ダイオードの順方向オン電圧は、前記第２半導体チップの前記第１、第２保護ダイオードの順方向オン電圧より高く設定されており、
    前記信号ラインに定電流を流し、前記接続部の電気接続が正常のときに、前記第２半導体チップの第１保護ダイード又は前記第２保護ダイオードの順方向オン電圧が検出され、
    あるいは、前記接続部の電気接続がオープンであるときに、前記第１半導体チップの第１保護ダイオード又は前記第２保護ダイオードの順方向オン電圧が検出されることを特徴とする積層半導体装置の接続試験方法。
  3. 前記電源ラインを接地し、
    前記信号ラインにプラスの定電流を流し、前記信号ライン及び前記電源ラインの各接続部の電気接続が正常のときに、前記第２半導体チップの第１保護ダイードの順方向オン電圧が検出され、
    あるいは、前記信号ライン及び前記電源ラインの少なくとも一方の前記接続部の電気接続がオープンであるとき、前記第１半導体チップの第１保護ダイードの順方向オン電圧が検出されることを特徴とする請求項２に記載の積層半導体装置の接続試験方法。
  4. 前記グランドラインを接地し、
    前記信号ラインにマイナスの定電流を流し、前記グランドライン及び前記信号ラインの各接続部の電気接続が正常のときに、前記第２半導体チップの第２保護ダイードの順方向オン電圧が検出され、
    あるいは、前記信号ライン及び前記グランドラインの少なくとも一方の前記接続部の電気接続がオープンであるとき、前記第１半導体チップの第２保護ダイードの順方向オン電圧が検出されることを特徴とする請求項２に記載の積層半導体装置の接続試験方法。
  5. 前記接続部が他の接続部と電気ショートしているときに、電圧０Ｖが検出されることを特徴とする請求項３又は４に記載の積層半導体装置の接続試験方法。
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JP5910262B2 (ja) * 2012-04-10 2016-04-27 日本電産リード株式会社 部品内蔵基板の検査方法
JP2014202699A (ja) * 2013-04-09 2014-10-27 Ｎｅｃフィールディング株式会社 ケーブル検査システム、ケーブル検査装置、情報処理装置、ケーブル検査方法、及びケーブル検査プログラム
JP2014235119A (ja) * 2013-06-04 2014-12-15 日本電産リード株式会社 基板検査装置、基板検査方法および基板検査用治具
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63147311A (ja) * 1986-12-11 1988-06-20 Canon Inc 半導体装置
JPH08105933A (ja) * 1994-10-05 1996-04-23 Rohm Co Ltd 半導体装置の試験方法
JP3640836B2 (ja) * 1999-06-28 2005-04-20 シャープ株式会社 複合半導体集積回路装置の接続試験方法
US20060132996A1 (en) * 2004-12-17 2006-06-22 Poulton John W Low-capacitance electro-static discharge protection

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