JP6039772B1 - メモリシステム - Google Patents
メモリシステム Download PDFInfo
- Publication number
- JP6039772B1 JP6039772B1 JP2015183279A JP2015183279A JP6039772B1 JP 6039772 B1 JP6039772 B1 JP 6039772B1 JP 2015183279 A JP2015183279 A JP 2015183279A JP 2015183279 A JP2015183279 A JP 2015183279A JP 6039772 B1 JP6039772 B1 JP 6039772B1
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- cache
- dlt
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
- G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
- G06F3/064—Management of blocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Quality & Reliability (AREA)
- Computer Security & Cryptography (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
前記不揮発メモリデータ領域内のデータのうち、前記第1メモリよりもアクセス優先度の低い下位階層の第2メモリへの書き戻しを行っていないデータを、前記第2メモリに格納する前に格納する第3メモリと、を備え、
前記第3メモリのビットエラー率は、前記第1メモリのビットエラー率よりも低いメモリシステムが提供される。
Claims (10)
- 不揮発メモリデータ領域を含む第1メモリと、
前記不揮発メモリデータ領域内のデータのうち、前記第1メモリよりもアクセス優先度の低い下位階層の第2メモリへの書き戻しを行っていないデータを、前記第2メモリに格納する前に格納する第3メモリと、を備え、
前記第3メモリのビットエラー率は、前記第1メモリのビットエラー率よりも低いメモリシステム。 - 読出し要求のあった前記不揮発メモリデータ領域内のデータの誤りを訂正する誤り訂正部と、
読出し要求のあったデータのうち、前記誤り訂正部で訂正できないデータを前記第3メモリから読み出す制御を行うコントローラと、を備える請求項1に記載のメモリシステム。 - 読出し要求のあったデータが前記不揮発メモリデータ領域に格納されているか否かを判定するヒット判定部と、
前記ヒット判定部により格納されていると判定されたデータに誤りがあるか否かを検知し、誤りがあれば前記誤り訂正部での誤り訂正が可能か否かを判定する誤り訂正判定部と、を備え、
前記コントローラは、前記ヒット判定部により格納されていると判定されたデータに誤りがない場合には、前記不揮発メモリデータ領域からデータを読み出す制御を行い、前記ヒット判定部により格納されていると判定されて前記不揮発メモリデータ領域から読み出されたデータに前記誤り訂正部で誤り訂正可能な誤りがある場合には、前記誤り訂正部で誤り訂正したデータを読み出す制御を行い、前記ヒット判定部により格納されていないと判定された場合には前記第3メモリから前記読出し要求のあったデータを読み出す制御を行う請求項2に記載のメモリシステム。 - 前記コントローラは、前記第2メモリからデータを読み出す場合には、このデータを前記第3メモリには書き込まずに、前記第1メモリに書き込む制御を行う請求項2または3に記載のメモリシステム。
- 前記コントローラは、前記第3メモリに新たなデータを書き込む場合、あるいは前記第3メモリの電源をオフにする場合に、前記第3メモリに格納されたデータを前記第2メモリに書き戻す請求項2乃至4のいずれか1項に記載のメモリシステム。
- 前記第3メモリのメモリ容量は、前記第1メモリのメモリ容量よりも小さい請求項1乃至5のいずれか1項に記載のメモリシステム。
- 前記第3メモリは、前記第1メモリよりもアクセス速度が高速な揮発データ領域または不揮発データ領域を有する請求項1乃至6のいずれかに記載のメモリシステム。
- 前記第1メモリよりもアクセス優先度が高い第4メモリを備え、
前記第1メモリは、読出し要求のあったデータが前記第4メモリに格納されていなかった場合と、書込み要求により前記第4メモリからデータが追い出された場合とにアクセスされる請求項1乃至7のいずれかに記載のメモリシステム。 - 前記第1メモリは、最下位階層のキャッシュメモリであり、
前記第2メモリは、メインメモリである請求項1乃至8のいずれか1項に記載のメモリシステム。 - 前記不揮発メモリデータ領域は、MRAM(Magnetoresistive Random Access Memory)を含む請求項1乃至9のいずれかに記載のメモリシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015183279A JP6039772B1 (ja) | 2015-09-16 | 2015-09-16 | メモリシステム |
US15/263,017 US10521134B2 (en) | 2015-09-16 | 2016-09-12 | Memory system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015183279A JP6039772B1 (ja) | 2015-09-16 | 2015-09-16 | メモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6039772B1 true JP6039772B1 (ja) | 2016-12-07 |
JP2017058960A JP2017058960A (ja) | 2017-03-23 |
Family
ID=57483222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015183279A Active JP6039772B1 (ja) | 2015-09-16 | 2015-09-16 | メモリシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US10521134B2 (ja) |
JP (1) | JP6039772B1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200127793A (ko) * | 2019-05-03 | 2020-11-11 | 에스케이하이닉스 주식회사 | 메모리 장치의 캐시 시스템 및 캐시 시스템의 데이터 캐싱 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008090411A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 情報処理装置、命令制御機構及び命令制御方法 |
JP2015519640A (ja) * | 2012-04-19 | 2015-07-09 | クアルコム,インコーポレイテッド | 階層メモリの磁気抵抗ランダムアクセスメモリ(mram)アーキテクチャ |
JP2015528601A (ja) * | 2012-08-10 | 2015-09-28 | クアルコム,インコーポレイテッド | マルチコアプロセッサ用の調整可能なマルチティアstt−mramキャッシュ |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3457394B2 (ja) | 1994-09-16 | 2003-10-14 | 株式会社東芝 | 情報記憶装置 |
JP3789998B2 (ja) * | 1997-01-17 | 2006-06-28 | 株式会社ルネサステクノロジ | メモリ内蔵プロセサ |
US6078992A (en) * | 1997-12-05 | 2000-06-20 | Intel Corporation | Dirty line cache |
US20050071564A1 (en) * | 2003-09-25 | 2005-03-31 | International Business Machines Corporation | Reduction of cache miss rates using shared private caches |
EP1990728A4 (en) | 2006-02-27 | 2009-08-05 | Fujitsu Ltd | DEGENERATION CONTROLLER AND DEGENERATION CONTROL PROGRAM |
US7752395B1 (en) * | 2007-02-28 | 2010-07-06 | Network Appliance, Inc. | Intelligent caching of data in a storage server victim cache |
JP2008276646A (ja) | 2007-05-02 | 2008-11-13 | Hitachi Ltd | ストレージ装置及びストレージ装置におけるデータの管理方法 |
JP5202130B2 (ja) * | 2008-06-24 | 2013-06-05 | 株式会社東芝 | キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法 |
WO2012029137A1 (ja) | 2010-08-31 | 2012-03-08 | 富士通株式会社 | 演算処理装置、情報処理装置、及び演算処理装置の制御方法 |
US9396135B2 (en) * | 2011-05-18 | 2016-07-19 | University Of North Texas | Method and apparatus for improving computer cache performance and for protecting memory systems against some side channel attacks |
WO2013042240A1 (ja) | 2011-09-22 | 2013-03-28 | 富士通株式会社 | 情報処理装置及び情報処理装置の制御方法 |
US20140189204A1 (en) | 2012-12-28 | 2014-07-03 | Hitachi, Ltd. | Information processing apparatus and cache control method |
JP6029737B2 (ja) | 2013-02-15 | 2016-11-24 | 三菱電機株式会社 | 制御装置 |
JP6275427B2 (ja) | 2013-09-06 | 2018-02-07 | 株式会社東芝 | メモリ制御回路およびキャッシュメモリ |
JP2015135603A (ja) | 2014-01-17 | 2015-07-27 | 株式会社東芝 | ストレージ装置及びデータを書き込む記憶領域を選択する方法 |
-
2015
- 2015-09-16 JP JP2015183279A patent/JP6039772B1/ja active Active
-
2016
- 2016-09-12 US US15/263,017 patent/US10521134B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008090411A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 情報処理装置、命令制御機構及び命令制御方法 |
JP2015519640A (ja) * | 2012-04-19 | 2015-07-09 | クアルコム,インコーポレイテッド | 階層メモリの磁気抵抗ランダムアクセスメモリ(mram)アーキテクチャ |
JP2015528601A (ja) * | 2012-08-10 | 2015-09-28 | クアルコム,インコーポレイテッド | マルチコアプロセッサ用の調整可能なマルチティアstt−mramキャッシュ |
Also Published As
Publication number | Publication date |
---|---|
JP2017058960A (ja) | 2017-03-23 |
US20170075601A1 (en) | 2017-03-16 |
US10521134B2 (en) | 2019-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10691626B2 (en) | Memory channel that supports near memory and far memory access | |
JP6124366B2 (ja) | 方法、プロセッサ、システム、およびプログラム | |
JP6030085B2 (ja) | キャッシュメモリおよびプロセッサシステム | |
US8037232B2 (en) | Data protection method for power failure and controller using the same | |
US9189325B2 (en) | Memory system and operation method thereof | |
JP4989872B2 (ja) | 半導体記憶装置および演算処理装置 | |
US8966181B2 (en) | Memory hierarchy with non-volatile filter and victim caches | |
JP2005301591A (ja) | 不揮発性メモリを備えた装置及びメモリコントロ−ラ | |
KR20100097454A (ko) | 복수의 상 변화 메모리들, 버퍼램, 및 낸드 플래시 메모리를 구비한 메모리 모듈 | |
CN108292283B (zh) | 用于基于写入计数调整写入参数的设备及方法 | |
JP5259138B2 (ja) | 記憶装置 | |
JP2007199905A (ja) | 半導体記憶装置の制御方法 | |
JP2018049385A (ja) | メモリシステムおよびプロセッサシステム | |
US10235049B2 (en) | Device and method to manage access method for memory pages | |
US10496546B2 (en) | Cache memory and processor system | |
JP2007094921A (ja) | メモリカードとその制御方法 | |
JP6039772B1 (ja) | メモリシステム | |
US10402325B2 (en) | Memory system | |
JP2011070470A (ja) | 半導体記憶装置 | |
JP2006031778A (ja) | 半導体記憶装置及びメモリへのアクセス方法 | |
JP2012018700A (ja) | 演算処理装置、および記憶システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160920 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161007 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161104 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6039772 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |