JP5197691B2 - ヒステリシスコンパレータ - Google Patents

Description

本発明の実施形態は、ヒステリシスコンパレータに関する。

乾電池、バッテリーなどを電源とする民生用や産業用の半導体集積回路には、例えば電源電圧を監視する回路などにヒステリシスコンパレータが使用される。この種のコンパレータは、２つの異なる閾値を有し、バイポーラトランジスタやＢｉＣＭＯＳから構成されている（例えば、特許文献１参照。）。

バイポーラトランジスタやＢｉＣＭＯＳから構成さるヒステリシスコンパレータの出力段にバイポーラトランジスタを使用すると、出力段をオンするときに出力段のベース電圧をベースーエミッタ間電圧以上に設定する必要がある。このため、ヒステリシスコンパレータの閾値の設定範囲を広げることが困難であるという問題点がある。

特開平１１−１３３１０３号公報

本発明は、閾値の設定範囲を広げることができるヒステリシスコンパレータを提供することにある。

一つの実施形態によれば、ヒステリシスコンパレータは、基準電圧発生部、比較増幅部、第３のトランジスタ、第４のトランジスタ、第１の電流源、第５のトランジスタ、第６のトランジスタ、第２の電流源、第７のトランジスタ、第８のトランジスタ、及び第９のトランジスタが設けられる。基準電圧発生部は、一端側に第１の電圧が印加され、複数の抵抗を用いて第１の電圧を分圧して基準電圧を発生する。比較増幅部は、高電位側電源と低電位側電源の間に設けられ、差動対をなす第１及び第２のトランジスタを有し、第１のトランジスタのゲートに入力電圧が入力され、第２のトランジスタのゲートに前記基準電圧が入力される。第３のトランジスタは、基準電圧発生部の他端と低電位側電源の間に設けられる。第４のトランジスタは、高電位側電源と低電位側電源の間に設けられ、比較増幅部の出力信号がゲートに入力される。第１の電流源は、一端が高電位側電源に接続され、第１の電流を発生して他端側に流す。第５のトランジスタは、第１の端子が第１の電流源の他端に接続され、ダイオード接続される。第６のトランジスタは、第５のトランジスタの第２の端子と基準電圧発生部の他端の間に設けられ、ゲートが第３のトランジスタのゲート及び第４のトランジスタの第１の端子に接続され、第４のトランジスタの第１の端子の電位に応じて第５のトランジスタの第２の端子と基準電圧発生部の他端の間を接続する。第２の電流源は、一端が高電位側電源に接続され、第１の電流のｎ倍（ただし、ｎは２以上）の第２の電流を発生して他端側に流す。第７のトランジスタは、第１の端子が第２の電流源の他端に接続され、ゲートが第５のトランジスタのゲートに接続され、第５のトランジスタとカレントミラー回路を構成し、出力電圧を出力する。第８及び第９のトランジスタは、第７のトランジスタの第２の端子と低電位側電源の間に設けられ、縦続接続され、比較増幅部が動作しているときに常にオンしている。

本発明の第１の実施形態に係るヒステリシスコンパレータを示す回路図である。 本発明の第１の実施形態に係る比較例のヒステリシスコンパレータを示す回路図である。 本発明の第１の実施形態に係る入力電圧と基準電圧の関係に対するトランジスタの状態を示す図である。 本発明の第１の実施形態に係る第１の電圧が１．３Ｖのときのヒステリシスコンパレータの動作を示す図である。 本発明の第１の実施形態に係る第１の電圧が０．５Ｖのときのヒステリシスコンパレータの動作を示す図である。 本発明の第１の実施形態に係る基準電圧と出力電圧の変化を示す図である。 本発明の第２の実施形態に係るヒステリシスコンパレータを示す回路図である。 本発明の第２の実施形態に係る入力電圧と基準電圧の関係に対するトランジスタの状態を示す図である。

以下本発明の実施形態について図面を参照しながら説明する。

（第１の実施形態）
まず、本発明の第１の実施形態に係るヒステリシスコンパレータについて、図面を参照して説明する。図１はヒステリシスコンパレータを示す回路図である。図２は比較例のヒステリシスコンパレータを示す回路図であるである。本実施形態では、ヒステリシスコンパレータをＣＭＯＳで構成し、出力側をカレントミラー回路構成にして閾値の設定範囲を広げている。

図１に示すように、ヒステリシスコンパレータ９０には、電流源２乃至４、比較増幅部１０、基準電圧発生部２１、カレントミラー回路２３、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６、Ｎｃｈ ＭＯＳトランジスタＮＭＴ８、Ｎｃｈ ＭＯＳトランジスタＮＭＴ９、端子Ｐｖｄ、端子Ｐｖ１、端子Ｐｉｎ、端子Ｐｖｓ、及び端子Ｐｏｕｔが設けられる。

ヒステリシスコンパレータ９０は、ＣＭＯＳで構成され、２つの異なる閾値を有する。ヒステリシスコンパレータ９０は、例えば、民生用や産業用の半導体集積回路の電源電圧を監視する回路などに適用される。

端子Ｐｖｄは、高電位側電源Ｖｄｄをヒステリシスコンパレータ９０に供給する。端子Ｐｖ１は、第１の電圧Ｖ１をヒステリシスコンパレータ９０に出力する。端子Ｐｉｎは、入力電圧Ｖｉｎをヒステリシスコンパレータ９０に出力する。端子Ｐｖｓは、低電位側電源（接地電位）Ｖｓｓに接続される。端子Ｐｏｕｔは、出力電圧Ｖｏｕｔを出力する。

基準電圧発生部２１には、抵抗Ｒ１と抵抗Ｒ２が設けられる。抵抗Ｒ１は、一端に第１の電圧Ｖ１が印加され、他端がノードＮ３に接続される。抵抗Ｒ２は、一端がノードＮ３に接続され、他端がノードＮＢに接続される。基準電圧発生部２１は、縦続接続される抵抗Ｒ１及びＲ２の間（ノードＮ３）から基準電圧Ｖｒｅｆを比較増幅部１０に出力する。なお、ヒステリシスコンパレータ９０が動作するときに、閾値としての異なる２つの基準電圧を有する（詳細は、後述する）。

比較増幅部１０には、電流源１、カレントミラー回路２２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ２が設けられる。

電流源１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続され、他端側に電流を流す。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１は、ソースがノードＮ１に接続され、ゲートに入力電圧Ｖｉｎが入力され、ドレインがノードＮ２に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２は、ソースがノードＮ１に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２は、差動対として動作する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１のドレイン側（ノードＮ２）から、比較増幅部１０の非反転出力信号が出力される。ここでは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１を非反転（＋）側のトランジスタ、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２を反転（−）側のトランジスタと表記している。

カレントミラー回路２２には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ２に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレインがＰｃｈ ＭＯＳトランジスタＰＭＴ２のドレインに接続され、ゲートがドレイン及びＮｃｈ ＭＯＳトランジスタＮＭＴ１のゲートに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。

カレントミラー回路２２は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２側に電流が流れると、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１側にそれに対応する電流が流れる。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ドレイン（第１の端子）がノードＮＢ（基準電圧発生部２１の他端）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。

電流源２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮＡに接続され、他端側に電流を流す。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレイン（第１の端子）がノードＮＡ（電流源２の他端）に接続され、ゲート（制御端子）がノードＮ２に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。

ここで、（第１の端子）とはトランジスタの高電位側電源Ｖｄｄ側の端子とし、（第２の端子）とは低電位側電源（接地電位）Ｖｓｓ側の端子としている。これ以降、Ｐｃｈ ＭＯＳトランジスタの場合でもこの表記をする。

電流源３は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ４に接続され、他端側に電流Ｉａを流す。

電流源４は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ５に接続され、他端側に電流Ｉａの２倍の電流を流す。ここでは、電流Ｉａの２倍の電流を流しているが、例えば電流Ｉａのｎ倍（ただし、ｎは２以上）に設定してもよい。

カレントミラー回路２３には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５とＮｃｈ ＭＯＳトランジスタＮＭＴ７が設けられる。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ５は、ドレイン（第１の端子）がノードＮ４（電流源３の他端）に接続され、ゲートがドレインに接続されるダイオード接続のトランジスタである。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ７は、ドレインがノードＮ５に接続され、ゲートがＮｃｈ ＭＯＳトランジスタＮＭＴ５のゲートに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ７は、ヒステリシスコンパレータ９０の出力段のトランジスタとして動作し、ドレイン側（ノードＮ５）から出力電圧Ｖｏｕｔを端子Ｐｏｕｔへ出力する。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ６は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５のソース（第２の端子）とノードＮＢ（基準電圧発生部２１の他端）の間に設けられ、ゲートがノードＮＡ及びＮｃｈ ＭＯＳトランジスタＮＭＴ３のゲートに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ６は、ノードＮＡの電位に応じてＮｃｈ ＭＯＳトランジスタＮＭＴ５のソース（第２の端子）とノードＮＢ（基準電圧発生部２１の他端）の間を接続する。

具体的には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６は、ノードＮＡの電位が“Ｈｉｇｈ”レベルのときにオンしてＮｃｈ ＭＯＳトランジスタＮＭＴ５のソース（第２の端子）とノードＮＢ（基準電圧発生部２１の他端）の間を接続する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ６は、ノードＮＡの電位が“Ｌｏｗ”レベルのときにオフしてＮｃｈ ＭＯＳトランジスタＮＭＴ５のソース（第２の端子）とノードＮＢ（基準電圧発生部２１の他端）の間を遮断する。

縦続接続されるＮｃｈ ＭＯＳトランジスタＮＭＴ８及びＮＭＴ９は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ７のソース（第２の端子）と低電位側電源（接地電位）Ｖｓｓの間に設けられ、ゲートが高電位側電源Ｖｄｄに接続され、比較増幅部１０が動作するときに、常にオンしている。

図２に示すように、比較例のヒステリシスコンパレータ１００には、電流源２、電流源５、電流源６、比較増幅部１０、基準電圧発生部２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４、ＰＮＰトランジスタＱＰ１、ＮＰＮトランジスタＱＮ１、ＮＰＮトランジスタＱＮ２、抵抗Ｒ３、端子Ｐｖｄ、端子Ｐｖ１、端子Ｐｉｎ、端子Ｐｖｓ、及び端子Ｐｏｕｔが設けられる。

比較例のヒステリシスコンパレータ１００は、ＢｉＣＭＯＳで構成され、２つの異なる閾値を有する。ヒステリシスコンパレータ１００は、本実施形態のヒステリシスコンパレータ９０とは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４以降がバイポーラトランジスタで構成されている点が異なる。このため、異なる点のみ説明する。

電流源５は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１１に接続され、他端側に電流Ｉｂを流す。

ＰＮＰトランジスタＱＰ１は、エミッタがノードＮ１１に接続され、ベースがノードＮＢに接続され、コレクタが低電位側電源（接地電位）Ｖｓｓに接続される。

ＮＰＮトランジスタＱＮ１は、コレクタが高電位側電源Ｖｄｄに接続され、ベースがノードＮ１１に接続され、エミッタがノードＮ１２に接続される。抵抗Ｒ３は、一端がノードＮ１２に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。

電流源６は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１３に接続され、他端側に電流を流す。

ＮＰＮトランジスタＱＮ２は、コレクタがノードＮ１３に接続され、ベースがノードＮ１２に接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。ＮＰＮトランジスタＱＮ２は、ヒステリシスコンパレータ１００の出力段のトランジスタとして動作し、コレクタ側（ノードＮ１３）から出力電圧Ｖｏｕｔを端子Ｐｏｕｔに出力する。

ここで、ＮＰＮトランジスタＱＮ２のベース電位（ノードＮ１２の電位）が０．６Ｖ（ベース−エミッタ間電圧）以上にならないとＮＰＮトランジスタＱＮ２はオンしない。ＮＰＮトランジスタＱＮ２をオン・オフ動作するためには、ＰＮＰトランジスタＱＰ１のベース電位（ノードＮＢの電位）を０．７Ｖ以上に設定する必要がある。つまり、基準電圧Ｖｒｅｆを０．７Ｖ以下にすることができない。

したがって、ヒステリシスコンパレータ１００の閾値を０．７Ｖ以下に設定することができない。

次に、ヒステリシスコンパレータの動作について図３乃至６を参照して説明する。図３は、入力電圧と基準電圧の関係に対するトランジスタの状態を示す図である。

図３に示すように、まず、入力電圧Ｖｉｎが“Ｌｏｗ”レベル（低電位側電源（接地電位）Ｖｓｓレベル）から昇圧するときの動作について説明する。

この領域では、差動対をなすＰｃｈ ＭＯＳトランジスタＰＭＴ１はオンし、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２はオフし、ノードＮ２から非反転出力信号（“Ｈｉｇｈ”レベル）が出力される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ゲートが“Ｈｉｇｈ”レベルなのでオンしている。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４のドレイン（ノードＮＡ）は、高電位側電源Ｖｄｄ電圧よりも低く、低電位側電源（接地電位）Ｖｓｓ電圧近傍の電圧となる。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ６は、ゲートが“Ｌｏｗ”レベルなのでオフしている。このため、比較増幅部１０に入力される基準電圧Ｖｒｅｆａ（ノードＮ３の電圧）は、
Vrefa＝V1・・・・・・・・・・・・・・・・・・・・・式（１）
と表される。なお、Ｖ１は端子Ｐｖ１から基準電圧発生部２１に出力される第１の電圧である。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ６がオフしているので、カレントミラー回路２３は動作していない。出力段のＮｃｈ ＭＯＳトランジスタＮＭＴ７は、ゲートが“Ｈｉｇｈ”レベルなのでオンし、出力電圧Ｖｏｕｔが“Ｌｏｗ”レベルである。

次に、入力電圧Ｖｉｎが第１の電圧Ｖ１を超えたときの動作について説明する。

この領域では、差動対をなすＰｃｈ ＭＯＳトランジスタＰＭＴ１はオフし、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２はオンし、ノードＮ２は“Ｌｏｗ”レベルとなる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ゲートが“Ｌｏｗ”レベルなのでオフする。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４のドレイン（ノードＮＡ）は、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルの高電位側電源Ｖｄｄ電圧となる。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ６は、ゲートが“Ｈｉｇｈ”レベルとなるのでオンする。このため、比較増幅部１０に入力される基準電圧Ｖｒｅｆｂ（ノードＮ３の電圧）は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３のオン抵抗をＲｏｎ１、抵抗Ｒ１の値をｒ１、抵抗Ｒ２の値をｒ２、第１の電圧をＶ１とすると、
Vrefb＝V1×{(r2＋Ron1)／(r1＋r2＋Ron1)}・・・・・・・・式（２）
と表される。ここで、
r1、r2＞＞Ron1・・・・・・・・・・・・・・・・・・・・式（３）
に設定されているから、
Vrefb≒V1×{r2／(r1＋r2)}＜Vrefa・・・・・・・・・・・・式（４）
と表される。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、ＮＭＴ６、ＮＭＴ８、ＮＭＴ９がオンしているので、カレントミラー回路２３は動作する。出力段側の電流源に流れる電流は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５、ＮＭＴ６、ＮＭＴ３側に流れる電流Ｉａの２倍に設定されているので、出力電圧Ｖｏｕｔは“Ｈｉｇｈ”レベルとなる。

続いて、図示していないが、入力電圧Ｖｉｎが下降して基準電圧Ｖｒｅｆｂ以下になると出力電圧Ｖｏｕｔは“Ｌｏｗ”レベルとなる。

基準電圧Ｖｒｅｆａ、基準電圧Ｖｒｅｆｂは、ヒステリシスコンパレータ９０の閾値であるから、ヒステリシスコンパレータ９０のヒステリシス幅Ｖｈｙｓは、式（１）、式（４）から、
Vhys＝Vrefa−Vrefb＝V1×{r1／(r1＋r2)}・・・・・・・・・式（５）
と表される。

図４は第１の電圧Ｖ１が１．３Ｖのときのヒステリシスコンパレータの動作を示す図である。

図４に示すように、Ｖｉｎ＜Ｖｒｅｆの時刻Ｔ１までは、ノードＮ２の電位Ｖｎ２が“Ｈｉｇｈ”レベル、基準電圧Ｖｒｅｆａは１．３Ｖ、出力信号Ｖｏｕｔは接地電位となる。

時刻Ｔ１からＶｉｎ＞Ｖｒｅｆに変化し、Ｖｉｎ＜Ｖｒｅｆになる時刻Ｔ２の間では、ノードＮ２の電位Ｖｎ２が“Ｌｏｗ”レベル、基準電圧Ｖｒｅｆｂは１．２Ｖ、出力信号Ｖｏｕｔは“Ｈｉｇｈ”レベルの５Ｖとなる。

時刻Ｔ２以降（Ｖｉｎ＜Ｖｒｅｆ）は、ノードＮ２の電位Ｖｎ２が“Ｈｉｇｈ”レベル、基準電圧Ｖｒｅｆａは１．３Ｖ、出力信号Ｖｏｕｔは接地電位となる。ここでは、ヒステリシスコンパレータ９０のヒステリシス幅Ｖｈｙｓを０．１Ｖに設定している。ヒステリシスコンパレータ９０の閾値の設定範囲は１．２Ｖまでである（下限が１．２Ｖ）。

図５は第１の電圧Ｖ１が０．５Ｖのときのヒステリシスコンパレータの動作を示す図である。

図５に示すように、Ｖｉｎ＜Ｖｒｅｆの時刻Ｔ１１までは、ノードＮ２の電位Ｖｎ２が“Ｈｉｇｈ”レベル、基準電圧Ｖｒｅｆａは０．５Ｖ、出力信号Ｖｏｕｔは接地電位となる。

時刻Ｔ１１からＶｉｎ＞Ｖｒｅｆに変化し、Ｖｉｎ＜Ｖｒｅｆになる時刻Ｔ１２の間では、ノードＮ２の電位Ｖｎ２が“Ｌｏｗ”レベル、基準電圧Ｖｒｅｆｂは０．４Ｖ、出力信号Ｖｏｕｔは“Ｈｉｇｈ”レベルの５Ｖとなる。

時刻Ｔ１２以降（Ｖｉｎ＜Ｖｒｅｆ）は、ノードＮ２の電位Ｖｎ２が“Ｈｉｇｈ”レベル、基準電圧Ｖｒｅｆａは０．５Ｖ、出力信号Ｖｏｕｔは接地電位となる。ここでは、ヒステリシスコンパレータ９０のヒステリシス幅Ｖｈｙｓを０．１Ｖに設定している。ヒステリシスコンパレータ９０の閾値の設定範囲は０．４Ｖまでである（下限が０．４Ｖ）。

図６は図５の時刻Ｔ１１近傍での基準電圧と出力電圧の変化を示す図である。

図６に示すように、差動対のＰｃｈ ＭＯＳトランジスタＰＭＴ１がオンからオフに変化し、ノードＮＡの電位が上昇し始めて、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３がオフからオンに変化すると、ノードＮＢの電位が下降し時刻Ｔ３１で低電位側電源（接地電位）Ｖｓｓレベルとなる。このとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６もオフからオンに変化する。

時刻Ｔ３１では、ノードＮ３の基準電圧がＶｒｅｆａからＶｒｅｆｂに変化する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ６がオンすると、カレントミラー回路２３が動作して期間Ｔａ後の時刻Ｔ１１で出力信号Ｖｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し始める。

このため、閾値の切り換え（ＶｒｅｆａからＶｒｅｆｂ）後の信号で、出力信号Ｖｏｕｔの信号レベルが変化するので、チャタリングの発生を大幅に抑制することができる。

また、第１の電圧Ｖ１と基準電圧発生部２１の抵抗Ｒ１及びＲ２の値を適切な値に設定することで、ヒステリシスコンパレータ９０の閾値を、例えば０．１Ｖまで設定することができる。

この理由は、ヒステリシスコンパレータ９０の閾値の下限はＭＯＳトランジスタの閾値電圧に依存するからである。ＭＯＳトランジスタの閾値電圧の設定を比較的小さな値に設定することで、閾値を０．１Ｖまで設定が可能となる。

このため、比較例のＢｉＣＭＯＳ構成のヒステリシスコンパレータ１００では、閾値の下限を０．７Ｖ（ＰＮＰトランジスタＱＰ１のベース電位に要する電位）よりも低く設定できないのに対して、ヒステリシスコンパレータ９０の閾値の設定範囲を大幅に広げることができる。

上述したように、本実施形態のヒステリシスコンパレータでは、ＣＭＯＳで回路構成し、出力側をカレントミラー回路２３で構成している。カレントミラー回路２３と基準電圧発生部２１の間にはスイッチとして動作するＮｃｈ ＭＯＳトランジスタＮＭＴ６を設けている。

このため、ヒステリシスコンパレータ９０の閾値の設定範囲を従来よりも大幅に広げることができる。また、チャタリングの発生を大幅に抑制することができる。

なお、本実施形態では、比較増幅部１０の差動対をＰｃｈ ＭＯＳトランジスタで構成し、非反転出力信号をＮｃｈ ＭＯＳトランジスタＮＭＴ４のゲートに出力しているが、代わりに反転出力信号を用いる場合、比較増幅部１０以降のトランジスタをＮｃｈ ＭＯＳトランジスタからＰｃｈ ＭＯＳトランジスタに変更するのが好ましい。

（第２の実施形態）
次に、本発明の第２の実施形態に係るヒステリシスコンパレータについて、図面を参照して説明する。図７はヒステリシスコンパレータを示す回路図である。本実施形態では、ヒステリシスコンパレータを構成するＰｃｈ ＭＯＳトランジスタをＮｃｈ ＭＯＳトランジスタに入れ替え、Ｎｃｈ ＭＯＳトランジスタをＰｃｈ ＭＯＳトランジスタに入れ替えている。

以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図７に示すように、ヒステリシスコンパレータ９１には、電流源２２乃至２４、比較増幅部１１、基準電圧発生部３１、カレントミラー回路３３、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１４、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１６、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１８、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１９、端子Ｐｖｄ、端子Ｐｖ１、端子Ｐｉｎ、端子Ｐｖｓ、及び端子Ｐｏｕｔが設けられる。

ヒステリシスコンパレータ９１は、ＣＭＯＳで構成され、２つの異なる閾値を有する。ヒステリシスコンパレータ９１は、例えば、民生用や産業用の半導体集積回路の電源電圧を監視する回路などに適用される。

基準電圧発生部３１には、抵抗Ｒ１１と抵抗Ｒ１２が設けられる。抵抗Ｒ１２は、一端に第１の電圧Ｖ１が印加され、他端がノードＮ２２に接続される。抵抗Ｒ１１は、一端がノードＮ２２に接続され、他端がノードＮＢＢに接続される。基準電圧発生部３１は、縦続接続される抵抗Ｒ１１及びＲ１２の間（ノードＮ２２）から基準電圧Ｖｒｅｆを比較増幅部１１に出力する。なお、ヒステリシスコンパレータ９１が動作するときに、閾値としての異なる２つの基準電圧を有する（詳細は、後述する）。

比較増幅部１１には、電流源２１、カレントミラー回路３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ１２から構成される。

カレントミラー回路３２には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ１２が設けられる。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ２１に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレイン及びＰｃｈ ＭＯＳトランジスタＰＭＴ１１のゲートに接続される。

カレントミラー回路３２は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２側に電流が流れると、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１側にそれに対応する電流が流れる。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１は、ドレインがノードＮ２１に接続され、ゲートに入力電圧Ｖｉｎが入力される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２は、ドレインがＰｃｈ ＭＯＳトランジスタＰＭＴ１２のドレインに接続され、ゲートに基準電圧Ｖｒｅｆが入力される。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は、差動対として動作する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１のドレイン側（ノードＮ２１）から、比較増幅部１１の非反転出力信号が出力される。ここでは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１を非反転（＋）側のトランジスタ、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２を反転（−）側のトランジスタと表記している。

電流源２１は、一端がＮｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、他端側に電流を流す。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３は、ソース（第１の端子）が高電位側電源Ｖｄｄに接続され、ドレインがノードＮＢＢ（基準電圧発生部３１の他端）に接続される。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１４は、ソース（第１の端子）が高電位側電源Ｖｄｄに接続され、ゲートがノードＮ２１に接続され、ドレインがＰｃｈ ＭＯＳトランジスタＰＭＴ１３のゲート及びノードＮＡＡに接続される。

電流源２２は、一端がノードＮＡＡに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、他端側に電流を流す。

縦続接続されるＰｃｈ ＭＯＳトランジスタＰＭＴ１８及びＰＭＴ１９は、高電位側電源Ｖｄｄとカレントミラー回路３３の間に設けられ、ゲートが低電位側電源（接地電位）Ｖｓｓに接続され、比較増幅部１１が動作するときに、常にオンしている。

カレントミラー回路３３には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１５とＰｃｈ ＭＯＳトランジスタＰＭＴ１７が設けられる。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１５は、ゲートがノードＮ２３及びドレインに接続されるダイオード接続のトランジスタである。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１７は、ソース（第１の端子）がＰｃｈ ＭＯＳトランジスタＰＭＴ１８のドレインに接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＭＴ１５のゲート（ノードＮ２３）に接続され、ドレイン（第２の端子）がノードＮ２４に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１７は、ヒステリシスコンパレータ９１の出力段のトランジスタとして動作し、ドレイン側（ノードＮ２４）から出力電圧Ｖｏｕｔを端子Ｐｏｕｔへ出力する。

電流源２３は、一端がノードＮ２３に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、他端側に電流Ｉａを流す。

電流源２４は、一端がノードＮ２４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、他端側に電流Ｉａの２倍の電流を流す。ここでは、電流Ｉａの２倍の電流を流しているが、例えば電流Ｉａのｎ倍（ただし、ｎは２以上）に設定してもよい。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１６は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１５のソース（第１の端子）とノードＮＢＢ（基準電圧発生部３１の他端）の間に設けられ、ゲートがノードＮＡＡ及びＰｃｈ ＭＯＳトランジスタＰＭＴ３のゲートに接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１６は、ノードＮＡＡの電位に応じてＰｃｈ ＭＯＳトランジスタＰＭＴ１５のソース（第１の端子）とノードＮＢＢ（基準電圧発生部３１の他端）の間を接続する。

具体的には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１６は、ノードＮＡＡの電位が“Ｌｏｗ”レベルのときにオンしてＰｃｈ ＭＯＳトランジスタＰＭＴ１５のソース（第１の端子）とノードＮＢＢ（基準電圧発生部３１の他端）の間を接続する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１６は、ノードＮＡＡの電位が“Ｈｉｇｈ”レベルのときにオフしてＰｃｈ ＭＯＳトランジスタＰＭＴ１５のソース（第１の端子）とノードＮＢＢ（基準電圧発生部３１の他端）の間を遮断する。

次に、ヒステリシスコンパレータの動作について図８を参照して説明する。図８は、入力電圧と基準電圧の関係に対するトランジスタの状態を示す図である。

図８に示すように、まず、入力電圧Ｖｉｎが“Ｌｏｗ”レベル（低電位側電源（接地電位）Ｖｓｓレベル）から昇圧するときの動作について説明する。

この領域では、差動対をなすＮｃｈ ＭＯＳトランジスタＮＭＴ１１はオフし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２はオンし、ノードＮ２１から非反転出力信号（“Ｈｉｇｈ”レベル）が出力される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１４は、ゲートが“Ｈｉｇｈ”レベルなのでオフしている。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１４のドレイン（ノードＮＡＡ）は、“Ｌｏｗ”レベルとなる。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３及びＰＭＴ１６は、ゲートが“Ｌｏｗ”レベルなのでオンしている。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３、ＰＭＴ１６、ＰＭＴ１８、ＰＭＴ１９がオンしているので、カレントミラー回路３３は動作する。出力段側の電流源に流れる電流は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３、ＰＭＴ１６、ＰＭＴ１５側に流れる電流Ｉａの２倍に設定されているので、出力電圧Ｖｏｕｔは“Ｌｏｗ”レベルとなる。

この領域では、比較増幅部１１に入力される基準電圧Ｖｒｅｆａａ（ノードＮ２２の電圧）は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３のオン抵抗をＲｏｎ１１、抵抗Ｒ１１の値をｒ１１、抵抗Ｒ１２の値をｒ１２、第１の電圧をＶ１、高電位側電源電圧Ｖｄｄとすると、
Vdd＞V1・・・・・・・・・・・・・・・・・・・・・・・・式（６）
と設定されているので、
Vrefaa＝(Vdd−V1)×{(r12)／(r11＋r12＋Ron11)}・・・・・・式（７）
と表される。ここで、
R11、r12＞＞Ron１1・・・・・・・・・・・・・・・・・・・式（８）
に設定されているから、
Vrefaa≒(Vdd−V1)×{r12／(r11＋r12)}・・・・・・・・・・・式（９）
と表される。

次に、入力電圧Ｖｉｎが第１の電圧Ｖ１を超えたときの動作について説明する。

この領域では、差動対をなすＮｃｈ ＭＯＳトランジスタＮＭＴ１１はオンし、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２はオフし、ノードＮ２１は“Ｌｏｗ”レベルとなる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１４は、ゲートが“Ｌｏｗ”レベルなのでオンする。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１４のドレイン（ノードＮＡＡ）は、“Ｈｉｇｈ”レベルとなる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３及びＰＭＴ１６は、ゲートが“Ｈｉｇｈ”レベルなのでオフしている。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３、ＰＭＴ１６がオフしているので、カレントミラー回路３３は動作しない。このため、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１７のゲートが“Ｌｏｗ”レベルとなり、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１７がオンする。この結果、ノードＮ２４の出力電圧Ｖｏｕｔは“Ｈｉｇｈ”レベルとなる。

この領域では、比較増幅部１１に入力される基準電圧Ｖｒｅｆｂｂ（ノードＮ２２の電圧）は、
Vrefbb=V1・・・・・・・・・・・・・・・・・・・・・・式（１０）
と表される。

ここで、第１の実施形態と同様なヒステリシス特性を有すように、
Vrefaa＞Vrefbb・・・・・・・・・・・・・・・・・・・・式（１１）
と設定される。より詳しくは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３のオン抵抗Ｒｏｎ１１、抵抗Ｒ１１の値ｒ１１、抵抗Ｒ１２の値ｒ１２、第１の電圧Ｖ１、高電位側電源電圧Ｖｄｄの値を適切な値に設定する。この設定により、例えば第１の実施形態と同様に閾値を０．１Ｖまで設定することができる。なお、これ以降は第１の実施形態と同様なので説明を省略する。

上述したように、本実施形態のヒステリシスコンパレータでは、ＣＭＯＳで回路構成し、出力側をカレントミラー回路３３で構成している。カレントミラー回路３３と基準電圧発生部３１の間にはスイッチとして動作するＰｃｈ ＭＯＳトランジスタＰＭＴ１６を設けている。

このため、ヒステリシスコンパレータ９１の閾値の設定範囲を従来よりも大幅に広げることができる。また、チャタリングの発生を大幅に抑制することができる。

本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

実施形態では、ヒステリシスコンパレータをＭＯＳトランジスタで構成しているが、代わりにゲート絶縁膜がシリコン酸化膜と他の絶縁膜からなる複合膜やシリコン酸化膜以外の絶縁膜から構成されるＭＩＳトランジスタを使用してもよい。

また、第２の実施形態では、比較増幅部１１の非反転出力信号を用いているが、反転出力信号を用いる場合、比較増幅部１１以降のトランジスタ構成をＰｃｈ ＭＯＳトランジスタからＮｃｈ ＭＯＳトランジスタＮＭＴに変更するのが好ましい。

以上、幾つかの実施形態について述べたが、これらの実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規なヒステリシスコンパレータは、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べたヒステリシスコンパレータの形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスプリットに入るようにそのような形態或いは変形を含むことを意図している。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 一端側に第１の電圧が印加され、複数の抵抗を用いて前記第１の電圧を分圧して基準電圧を発生する基準電圧発生部と、高電位側電源と低電位側電源の間に設けられ、差動対をなす第１及び第２のトランジスタを有し、前記第１のトランジスタのゲートに入力電圧が入力され、前記第２のトランジスタのゲートに前記基準電圧が入力される比較増幅部と、前記基準電圧発生部の他端と前記低電位側電源の間に設けられる第３のトランジスタと、一端が前記高電位側電源に接続され、第１の電流を発生して他端側に流す第１の電流源と、前記第１の電流源の他端と前記低電位側電源の間に設けられ、前記比較増幅部の出力信号がゲートに入力される第４のトランジスタと、一端が前記高電位側電源に接続され、第２の電流を発生して他端側に流す第２の電流源と、第１の端子が前記第２の電流源の他端に接続され、ダイオード接続される第５のトランジスタと、前記第５のトランジスタの第２の端子と前記基準電圧発生部の他端の間に設けられ、ゲートが前記第３のトランジスタのゲート及び前記第４のトランジスタの第１の端子に接続され、前記第４のトランジスタの第１の端子の電位に応じて前記第５のトランジスタの第２の端子と前記基準電圧発生部の他端の間を接続する第６のトランジスタと、一端が前記高電位側電源に接続され、前記第２の電流の２倍の第３の電流を発生して他端側に流す第３の電流源と、第１の端子が前記第３の電流源の他端に接続され、ゲートが前記第５のトランジスタのゲートに接続され、前記第５のトランジスタとカレントミラー回路を構成し、出力電圧を出力する第７のトランジスタと、前記第７のトランジスタの第２の端子と前記低電位側電源の間に設けられ、縦続接続され、前記比較増幅部が動作しているときに常にオンしている第８及び第９のトランジスタとを具備するヒステリシスコンパレータ。

（付記２） 一端側に第１の電圧が印加され、複数の抵抗を用いて前記第１の電圧を分圧して基準電圧を発生する基準電圧発生部と、高電位側電源と低電位側電源の間に設けられ、差動対をなす第１及び第２のトランジスタを有し、前記第１のトランジスタのゲートに入力電圧が入力され、前記第２のトランジスタのゲートに前記基準電圧が入力される比較増幅部と、前記高電位側電源と前記基準電圧発生部の他端の間に設けられる第３のトランジスタと、第１の端子が前記高電位側電源に接続され、前記比較増幅部の出力信号がゲートに入力される第４のトランジスタと、一端が前記第４のトランジスタの第２の端子に接続され、他端が前記低電位側電源に接続され、他端側に第１の電流を流す第１の電流源と、第２の端子がゲートに接続され、ダイオード接続される第５のトランジスタと、一端が前記第５のトランジスタの第２の端子に接続され、他端が前記低電位側電源に接続され、第２の電流を発生して他端側に流す第２の電流源と、前記第５のトランジスタの第１の端子と前記基準電圧発生部の他端の間に設けられ、ゲートが前記第３のトランジスタのゲート及び前記第４のトランジスタの第２の端子に接続され、前記第４のトランジスタの第２の端子の電位に応じて前記第５のトランジスタの第１の端子と前記基準電圧発生部の他端の間を接続する第６のトランジスタと、ゲートが前記第５のトランジスタのゲートに接続され、前記第５のトランジスタとカレントミラー回路を構成し、出力電圧を出力する第７のトランジスタと、前記高電位側電源と前記第７のトランジスタの第１の端子の間に設けられ、縦続接続され、前記比較増幅部が動作しているときに常にオンしている第８及び第９のトランジスタと、一端が前記第７のトランジスタの第２の端子に接続され、他端が前記低電位側電源に接続され、前記第２の電流の２倍の第３の電流を発生して他端側に流す第２の電流源とを具備するヒステリシスコンパレータ。

（付記３） 前記第１及び第２のトランジスタは、Ｐｃｈ ＭＯＳトランジスタであり、前記比較増幅部の出力信号は非反転出力信号であり、前記第３乃至９のトランジスタは、Ｐｃｈ ＭＯＳトランジスタである付記２に記載のヒステリシスコンパレータ。

（付記４） 前記第１及び第２のトランジスタは、Ｎｃｈ ＭＯＳトランジスタであり、前記比較増幅部の出力信号は反転出力信号であり、前記第３乃至９のトランジスタは、Ｐｃｈ ＭＯＳトランジスタである付記２に記載のヒステリシスコンパレータ。

１〜６、２１〜２４ 電流源
１０、１１ 比較増幅部
２１、３１ 基準電圧発生部
２２、２３、３２、３３ カレントミラー回路
９０、９１、１００ ヒステリシスコンパレータ
Ｉａ、Ｉｂ 電流
Ｎ１〜５、Ｎ１１〜１３、Ｎ２１〜２４、ＮＡ、ＮＢ、ＮＡＡ、ＮＢＢ ノード
ＮＭＴ１〜９、ＮＭＴ１１、ＮＭＴ１２ Ｎｃｈ ＭＯＳトランジスタ
Ｐｉｎ、Ｐｏｕｔ、Ｐｖ１、Ｐｖｄ、Ｐｖｓ 端子
ＰＭＴ１、ＰＭＴ２、ＰＭＴ１１〜１９ Ｐｃｈ ＭＯＳトランジスタ
ＱＮ１、ＱＮ２ ＮＰＮトランジスタ
ＱＰ１ ＰＮＰトランジスタ
Ｒ１〜３、Ｒ１１、Ｒ１２ 抵抗
Ｖｄｄ 高電位側電源
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｒｅｆ 基準電圧
Ｖｓｓ 低電位側電源（接地電位）

Claims (6)

1. 一端側に第１の電圧が印加され、複数の抵抗を用いて前記第１の電圧を分圧して基準電圧を発生する基準電圧発生部と、
   高電位側電源と低電位側電源の間に設けられ、差動対をなす第１及び第２のトランジスタを有し、前記第１のトランジスタのゲートに入力電圧が入力され、前記第２のトランジスタのゲートに前記基準電圧が入力される比較増幅部と、
   前記基準電圧発生部の他端と前記低電位側電源の間に設けられる第３のトランジスタと、
   前記高電位側電源と前記低電位側電源の間に設けられ、前記比較増幅部の出力信号がゲートに入力される第４のトランジスタと、
   一端が前記高電位側電源に接続され、第１の電流を発生して他端側に流す第１の電流源と、
   第１の端子が前記第１の電流源の他端に接続され、ダイオード接続される第５のトランジスタと、
   前記第５のトランジスタの第２の端子と前記基準電圧発生部の他端の間に設けられ、ゲートが前記第３のトランジスタのゲート及び前記第４のトランジスタの第１の端子に接続され、前記第４のトランジスタの第１の端子の電位に応じて前記第５のトランジスタの第２の端子と前記基準電圧発生部の他端の間を接続する第６のトランジスタと、
   一端が前記高電位側電源に接続され、前記第１の電流のｎ倍（ただし、ｎは２以上）の第２の電流を発生して他端側に流す第２の電流源と、
   第１の端子が前記第２の電流源の他端に接続され、ゲートが前記第５のトランジスタのゲートに接続され、前記第５のトランジスタとカレントミラー回路を構成し、出力電圧を出力する第７のトランジスタと、
   前記第７のトランジスタの第２の端子と前記低電位側電源の間に設けられ、縦続接続され、前記比較増幅部が動作しているときに常にオンしている第８及び第９のトランジスタと、
   を具備することを特徴とするヒステリシスコンパレータ。
2. 前記第１及び第２のトランジスタは、Ｐｃｈ ＭＯＳトランジスタであり、前記比較増幅部の出力信号は非反転出力信号であり、前記第３乃至９のトランジスタは、Ｎｃｈ ＭＯＳトランジスタであることを特徴とする請求項１に記載のヒステリシスコンパレータ。
3. 前記第１及び第２のトランジスタは、Ｎｃｈ ＭＯＳトランジスタであり、前記比較増幅部の出力信号は反転出力信号であり、前記第３乃至９のトランジスタは、Ｎｃｈ ＭＯＳトランジスタであることを特徴とする請求項１に記載のヒステリシスコンパレータ。
4. 前記比較増幅部は縦続接続される第１及び第２の抵抗から構成され、第１及び第２の抵抗の間が前記第２のトランジスタのゲートに接続され、前記第１の抵抗の値をＲ１、前記第２の抵抗の値をＲ２、前記第１の電圧をＶ１、ヒステリシスコンパレータのヒステリシス幅をＶｈｙｓとすると、ヒステリシス幅は、
   Ｖｈｙｓ＝Ｖ１×｛Ｒ１／（Ｒ１＋Ｒ２）｝
   で表されることを特徴とする請求項１乃至３のいずれか１項に記載のヒステリシスコンパレータ。
5. 一端側に第１の電圧が印加され、複数の抵抗を用いて前記第１の電圧を分圧して基準電圧を発生する基準電圧発生部と、
   高電位側電源と低電位側電源の間に設けられ、差動対をなす第１及び第２のトランジスタを有し、前記第１のトランジスタのゲートに入力電圧が入力され、前記第２のトランジスタのゲートに前記基準電圧が入力される比較増幅部と、
   前記高電位側電源と前記基準電圧発生部の他端の間に設けられる第３のトランジスタと、
   前記高電位側電源と前記低電位側電源の間に設けられ、前記比較増幅部の出力信号がゲートに入力される第４のトランジスタと、
   第２の端子がゲートに接続され、ダイオード接続される第５のトランジスタと、
   一端が前記第５のトランジスタの第２の端子に接続され、他端が前記低電位側電源に接続され、第１の電流を発生して他端側に流す第１の電流源と、
   前記第５のトランジスタの第１の端子と前記基準電圧発生部の他端の間に設けられ、ゲートが前記第３のトランジスタのゲート及び前記第４のトランジスタの第２の端子に接続され、前記第４のトランジスタの第２の端子の電位に応じて前記第５のトランジスタの第１の端子と前記基準電圧発生部の他端の間を接続する第６のトランジスタと、
   ゲートが前記第５のトランジスタのゲートに接続され、前記第５のトランジスタとカレントミラー回路を構成し、出力電圧を出力する第７のトランジスタと、
   前記高電位側電源と前記第７のトランジスタの第１の端子の間に設けられ、縦続接続され、前記比較増幅部が動作しているときに常にオンしている第８及び第９のトランジスタと、
   一端が前記第７のトランジスタの第２の端子に接続され、他端が前記低電位側電源に接続され、前記第１の電流のｎ倍（ただし、ｎは２以上）の第２の電流を発生して他端側に流す第２の電流源と、
   を具備することを特徴とするヒステリシスコンパレータ。
6. 前記比較増幅部の出力信号のレベルが変化し、ヒステリシス動作により前記基準電圧が変化した後、前記出力信号のレベルが変化することを特徴とする請求項１乃至５のいずれか１項に記載のヒステリシスコンパレータ。

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