JP5196794B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5196794B2
JP5196794B2 JP2007017913A JP2007017913A JP5196794B2 JP 5196794 B2 JP5196794 B2 JP 5196794B2 JP 2007017913 A JP2007017913 A JP 2007017913A JP 2007017913 A JP2007017913 A JP 2007017913A JP 5196794 B2 JP5196794 B2 JP 5196794B2
Authority
JP
Japan
Prior art keywords
diode
region
cathode
anode
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007017913A
Other languages
English (en)
Other versions
JP2008186920A5 (ja
JP2008186920A (ja
Inventor
慶彦 広田
千広 田所
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2007017913A priority Critical patent/JP5196794B2/ja
Priority to US11/776,913 priority patent/US7755167B2/en
Priority to DE200710039624 priority patent/DE102007039624A1/de
Priority to KR1020070096321A priority patent/KR100941105B1/ko
Priority to CN2007101629044A priority patent/CN101236964B/zh
Publication of JP2008186920A publication Critical patent/JP2008186920A/ja
Publication of JP2008186920A5 publication Critical patent/JP2008186920A5/ja
Application granted granted Critical
Publication of JP5196794B2 publication Critical patent/JP5196794B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0761—Vertical bipolar transistor in combination with diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/93—Variable capacitance diodes, e.g. varactors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体装置に関し、より特定的には、電流型インバータのスイッチング素子と、このスイッチング素子の破壊防止の目的で設けられた２つのダイオードとを備えた半導体装置に関する。
インバータは、直流電力を交流電力に変換する機能や、交流電力の振幅、周波数、または位相を変換する機能を有しており、モータ制御、電源装置、放電灯安定器など極めて多くの用途で用いられている。インバータには、電圧源として動作する電圧形インバータと、電流源として動作する電流形インバータとがある。
図１４は、電流形インバータの回路構成を概略的に示す図である。図１４を参照して、電流形インバータ１００は、交流電源ＡＣと、スイッチング素子ＳＷ１〜ＳＷ４と、負荷Ｌとを有している。スイッチング素子ＳＷ１およびスイッチング素子ＳＷ２は直列に接続されており、スイッチング素子ＳＷ３およびスイッチング素子ＳＷ４は直列に接続されている。そして、スイッチング素子ＳＷ１およびＳＷ２の組と、スイッチング素子ＳＷ３およびＳＷ４の組とは、交流電源に対して並列に接続されている。負荷Ｌは、スイッチング素子ＳＷ１およびＳＷ２の間と、スイッチング素子ＳＷ３およびＳＷ４の間とを接続するように配置されている。電流形インバータ１００においては、スイッチング素子ＳＷ１〜ＳＷ４の各々のオン・オフを制御することで、交流電源ＡＣからの交流電力が適切に変換されて負荷Ｌに印加される。
電流形インバータ１００のスイッチング素子ＳＷ１〜ＳＷ４としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、バイポーラトランジスタ、または電界効果トランジスタなどのトランジスタが用いられる場合がある。トランジスタに逆方向電圧（エミッタ電位よりもコレクタ電位が高くなるような電圧）が印加されると、トランジスタが破壊する可能性がある。そこで、スイッチング素子ＳＷ１〜ＳＷ４に逆方向電圧が印加されることを防ぐために、スイッチング素子に対して直列に逆阻止ダイオードが接続される。逆阻止ダイオードは、カソードがスイッチング素子のコレクタと接続されるか、またはアノードがスイッチング素子のエミッタと接続される。
また、逆阻止ダイオードによって逆方向電圧が遮断される際には、スイッチング素子に瞬間的に逆方向電流（リカバリ電流）が流れ、このリカバリ電流によって発生する逆方向電圧によってスイッチング素子が破壊する可能性もある。そこで、スイッチング素子ＳＷ１〜ＳＷ４にリカバリ電流が流れないようにするために、スイッチング素子に対して並列にリカバリ電流保護ダイオードが接続される。リカバリ電流保護ダイオードは、カソードがスイッチング素子のコレクタと接続され、かつアノードがスイッチング素子のエミッタと接続される。これにより、リカバリ電流はスイッチング素子を流れずにリカバリ電流保護ダイオードの方へ流れるようになる。
なお、下記特許文献１には、逆阻止用ダイオードと還流ダイオードの対をパッケージ化した技術が開示されている。また、下記非特許文献１および非特許文献２には、従来のインバータの回路構成が開示されている。
特開昭６２−２１０８５８号公報 佐野曙見他、「ＩＧＢＴを用いた誘導加熱用電流形インバータ」、電興技報、Ｎｏ．２８、１９９４、第５４頁〜５９頁 K.Nishida, et al., "NOVEL CURRENT CONTROL SCHEME WITH DEADBEAT ALGORITHM AND ADAPTIVE LINE ENHANCER FOR THREE-PHASE CURRENT-SOURCE ACTIVE POWER FILTER", IEEE Industry Applications Conference 36th Annual Meeting, 2001
電流形インバータ１００においては、上述のようにスイッチング素子ＳＷ１〜ＳＷ４の各々に逆阻止ダイオードおよびリカバリ電流保護ダイオードが接続される。このため、電流形インバータ１００のモジュールには、逆阻止ダイオードを形成した半導体チップと、リカバリ電流保護ダイオードを形成した半導体チップとのそれぞれを設置するスペースが必要であり、電流形インバータ１００のモジュールが大型になるという問題があった。また、電流形インバータ１００のモジュールの製造の際には、逆阻止ダイオードを製造する工程と、リカバリ電流保護ダイオードを製造する工程とが必要であり、製造工程が増加するという問題があった。
これらの問題は、電流形インバータ１００のモジュールに限られるものではなく、逆素子ダイオードおよびリカバリ電流保護ダイオードをスイッチング素子に接続した構造を有する半導体装置全般において生じうる問題である。
したがって、本発明の目的は、小型化および製造工程の削減を図ることのできる半導体装置を提供することである。
本発明の一の局面に従う半導体装置は、スイッチング素子と、第１ダイオードと、第２ダイオードとを備えている。スイッチング素子のコレクタと第１ダイオードのカソードとが電気的に接続されているか、またはスイッチング素子のエミッタと第１ダイオードのアノードとが電気的に接続されている。スイッチング素子のコレクタと第２ダイオードのカソードとが電気的に接続されており、かつスイッチング素子のエミッタと第２ダイオードのアノードとが電気的に接続されている。第１ダイオードと第２ダイオードとは同一の基板に形成されている。第１ダイオードは第１アノード領域と第１カソード領域とを基板内に有する。第２ダイオードは第２アノード領域と第２カソード領域とを基板内に有する。第１および第２カソード領域は一の不純物領域によって形成されている。第２アノード領域は基板の一方の主面に形成されている。第１アノード領域は基板の他方の主面に形成されている。
本発明の他の局面に従う半導体装置は、スイッチング素子と、第１ダイオードと、第２ダイオードと、カソード電極と、第１アノード電極と、第２アノード電極とを備えている。スイッチング素子のコレクタと第１ダイオードのカソードとが電気的に接続され、またはスイッチング素子のエミッタと第１ダイオードのアノードとが電気的に接続されている。スイッチング素子のコレクタと第２ダイオードのカソードとが電気的に接続されている。スイッチング素子のエミッタと第２ダイオードのアノードとが電気的に接続されている。第１ダイオードと第２ダイオードとは同一の基板に形成されている。第１ダイオードは第１アノード領域と第１カソード領域とを基板内に有する。第２ダイオードは第２アノード領域と第２カソード領域とを基板内に有する。第２アノード領域は基板の一方の主面に形成されている。第１アノード領域は基板の他方の主面に形成されている。カソード電極は、第１および第２カソード領域の各々に接するように基板の一方の主面に形成されている。第１アノード電極は、第１アノード領域に接するように基板の他方の主面に形成されている。第２アノード電極は、第２アノード領域に接するように基板の一方の主面に形成されている。第１アノード電極からカソード電極に向かう電流通路と、第２アノード電極からカソード電極に向かう電流通路とが電気的に分離されている。
本発明のさらに他の局面に従う半導体装置は、スイッチング素子と、第１ダイオードと、第２ダイオードとを備えている。スイッチング素子のコレクタと第１ダイオードのカソードとが電気的に接続され、またはスイッチング素子のエミッタと第１ダイオードのアノードとが電気的に接続されている。スイッチング素子のコレクタと第２ダイオードのカソードとが電気的に接続されている。スイッチング素子のエミッタと第２ダイオードのアノードとが電気的に接続されている。第１ダイオードと第２ダイオードとは同一の基板に形成されている。第１ダイオードは第１アノード領域と第１カソード領域とを基板内に有する。第２ダイオードは第２アノード領域と第２カソード領域とを基板内に有する。第１および第２アノード領域は一の不純物領域によって形成されている。第２カソード領域は基板の一方の主面に形成されている。第１カソード領域は基板の他方の主面に形成されている。
本発明のさらにまた他の局面に従う半導体装置は、スイッチング素子と、第１ダイオードと、第２ダイオードと、アノード電極と、第１カソード電極と、第２カソード電極とを備えている。スイッチング素子のコレクタと第１ダイオードのカソードとが電気的に接続され、またはスイッチング素子のエミッタと第１ダイオードのアノードとが電気的に接続されている。スイッチング素子のコレクタと第２ダイオードのカソードとが電気的に接続されている。スイッチング素子のエミッタと第２ダイオードのアノードとが電気的に接続されている。第１ダイオードと第２ダイオードとは同一の基板に形成されている。第１ダイオードは第１アノード領域と第１カソード領域とを基板内に有する。第２ダイオードは第２アノード領域と第２カソード領域とを基板内に有する。第２カソード領域は基板の一方の主面に形成されている。第１カソード領域は基板の他方の主面に形成されている。アノード電極は、第１および第２アノード領域の各々に接するように基板の一方の主面に形成されている。第１カソード電極は、第１カソード領域に接するように基板の他方の主面に形成されている。第２カソード電極は、第２カソード領域に接するように基板の一方の主面に形成されている。アノード電極から第１カソード電極に向かう電流通路と、アノード電極から第２カソード電極に向かう電流通路とが電気的に分離されている。
本発明の半導体装置によれば、第１ダイオードと第２ダイオードとが同一の基板に形成されているので、第１ダイオードと第２ダイオードとが別々の基板に形成されている場合に比べて基板の枚数が削減される。その結果、基板の占有面積を低減することができ、半導体装置の小型化を図ることができる。また、２つのダイオードを一度に製造することができ、半導体装置の製造工程の削減を図ることができる。
以下、本発明の実施の形態について図面に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の回路図である。図１を参照して、本実施の形態における半導体装置５０は、たとえば図１４に示す電流形インバータ１００のスイッチング素子ＳＷ１〜ＳＷ４として用いられる半導体装置であって、スイッチング素子としてのトランジスタＴと、第１ダイオードとしてのダイオードＤ１と、第２ダイオードとしてのダイオードＤ２とを備えている。ダイオードＤ１はトランジスタＴの図中上部に配置されており、ダイオードＤ２はトランジスタＴの図中右側に配置されている。ダイオードＤ１はアノードＡ１およびカソードＫ１を有しており、カソードＫ１はトランジスタＴのコレクタＣに電気的に接続されている。ダイオードＤ２はアノードＡ２およびカソードＫ２を有しており、アノードＡ２はトランジスタＴのエミッタＥに電気的に接続されており、カソードＫ２はトランジスタＴのコレクタＣと電気的に接続されている。トランジスタＴとしてはたとえばＩＧＢＴ、バイポーラトランジスタ、または電界効果トランジスタなどが用いられる。
図２は、本発明の実施の形態１における半導体装置の構成を示す上面図である。図１および図２を参照して、半導体装置５０は、２つの基板Ｓ１およびＳ２によって構成されている。ダイオードＤ１およびＤ２は同一の基板Ｓ１に形成されており、トランジスタＴは基板Ｓ２に形成されている。基板Ｓ１およびＳ２はたとえばワイヤボンドなどにより互いに電気的に接続されている。なお、半導体装置５０は交流電源などの他のモジュールと電気的に接続されていてもよく、基板Ｓ１およびＳ２が同一基板であってもよい。
図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。図３を参照して、半導体装置５０は、ｎ型不純物領域１（一の不純物領域）と、ｐ型不純物領域４および６と、導電層２１および２２と、導電層３０と、絶縁層１８とを有している。基板Ｓ１内にはｎ型不純物領域１が形成されており、基板Ｓ１の上面におけるｎ型不純物領域１内にはｐ型不純物領域４および６が形成されている。ｐ型不純物領域４および６は互いに分離しており、ｎ型不純物領域１のみを隔てて隣接している。基板Ｓ１の上面上には絶縁層１８とが形成されており、絶縁層１８の一部を覆うように導電層２１および２２が形成されている。導電層２１および２２は互いに分離している。導電層２１は絶縁層１８上の空間よりも図中右側に形成されており、ｐ型不純物領域４に接触している。導電層２２は絶縁層１８上の空間よりも図中左側に形成されており、ｐ型不純物領域６に接触している。基板Ｓ１の図中下側には導電層３０が形成されている。
図１〜図３を参照して、半導体装置５０においては、ｎ型不純物領域１がダイオードＤ１のカソード領域（第１カソード領域）およびダイオードＤ２のカソード領域（第２カソード領域）となる。また、ｐ型不純物領域４がダイオードＤ１のアノード領域（第１アノード領域）となり、ｐ型不純物領域６がダイオードＤ２のアノード領域（第２アノード領域）となる。また、導電層２１がダイオードＤ１のアノードＡ１となり、導電層２２がダイオードＤ２のアノードＡ２となり、導電層３０がダイオードＤ１およびＤ２の共通のカソードＫ１，Ｋ２となる。さらに、図示しないが、導電層２２はトランジスタＴのエミッタＥと電気的に接続されており、導電層３０はトランジスタＴのコレクタＣと電気的に接続されている。
なお、「アノード領域」とは、ダイオードのアノードとして機能する不純物領域を意味しており、「カソード領域」とは、ダイオードのカソードとして機能する不純物領域を意味している。
本実施の形態における半導体装置５０は、トランジスタＴと、ダイオードＤ１と、ダイオードＤ２とを備えている。トランジスタＴのコレクタＣとダイオードＤ１のカソードＫ１とが電気的に接続されている。トランジスタＴのコレクタＣとダイオードＤ２のカソードＫ２とが電気的に接続されており、かつトランジスタＴのエミッタＥとダイオードＤ２のアノードＡ２とが電気的に接続されている。ダイオードＤ１とダイオードＤ２とは同一の基板Ｓ１に形成されている。
本実施の形態における半導体装置５０によれば、ダイオードＤ１とダイオードＤ２とが同一の基板Ｓ１に形成されているので、ダイオードＤ１とダイオードＤ２とが別々の基板に形成されている場合に比べて基板の枚数が削減される。その結果、基板の占有面積を低減することができ、半導体装置の小型化を図ることができる。また、２つのダイオードＤ１およびＤ２を一度に製造することができ、半導体装置の製造工程の削減を図ることができる。
また半導体装置５０では、ダイオードＤ１はｐ型不純物領域４とｎ型不純物領域１とを基板Ｓ１内に有しており、ダイオードＤ２はｐ型不純物領域６とｎ型不純物領域１とを基板Ｓ１内に有している。ダイオードＤ１およびＤ２の各々のカソード領域はｎ型不純物領域１によって形成されている。
これにより、ダイオードＤ１およびＤ２のカソード領域が共通化されるので、半導体装置の小型化を図ることができ、半導体装置の製造工程の削減を図ることができる。
また半導体装置５０では、ｐ型不純物領域４および６は互いに分離しており、かついずれも基板Ｓ１の上面におけるｎ型不純物領域１内に形成されている。
これにより、ダイオードＤ１のアノードＡ１およびダイオードＤ２のアノードＡ２を基板Ｓ１の上面に形成することができる。
さらに半導体装置５０では、ｐ型不純物領域４とｐ型不純物領域６とがｎ型不純物領域１のみを隔てて隣接している。
これにより、平面的に見た場合のダイオードＤ１のアノードＡ１とダイオードＤ２のアノードＡ２との距離が小さくなり、半導体装置の小型化を図ることができる。
（実施の形態２）
図４は、本発明の実施の形態２における半導体装置の構成を示す断面図である。図４を参照して、本実施の形態の半導体装置５０においては、ｐ型不純物領域４とｐ型不純物領域６との間のｎ型不純物領域１内に複数のｐ型不純物領域８ａ、８ｂの各々が形成されている。複数のｐ型不純物領域８ａ、８ｂの各々は基板Ｓ１の上面に形成されている。
なお、これ以外の半導体装置５０の構成および回路は、図１〜図３に示す実施の形態１における半導体装置の構造および回路と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
本実施の形態における半導体装置５０は、ｐ型不純物領域４とｐ型不純物領域６との間のｎ型不純物領域１内に形成された複数のｐ型不純物領域８ａ、８ｂをさらに備えている。
本実施の形態における半導体装置５０によれば、実施の形態１の半導体装置と同様の効果を得ることができる。加えて、ｐ型不純物領域８ａ、８ｂがガードリングとして機能する。すなわち、逆方向電圧が印加された時にｐ型不純物領域８ａ、８ｂの各々とｎ型不純物領域１との境界からｎ型不純物領域１内に空乏層が広がる。その結果、ｐ型不純物領域４および６の各々とｎ型不純物領域１との境界への電界集中をこの空乏層によって抑制することができ、半導体装置５０の耐圧を向上することができる。
なお、ｐ型不純物領域４とｐ型不純物領域６との間に形成されるｐ型不純物領域８ａ、８ｂの数は任意であり、１つのｐ型不純物領域が形成されていてもよいし、３つ以上のｐ型不純物領域が形成されていてもよい。
（実施の形態３）
図５は、本発明の実施の形態３における半導体装置の構成を示す断面図である。図５を参照して、本実施の形態の半導体装置５０においては、ｐ型不純物領域４とｐ型不純物領域６との間のｎ型不純物領域１内に絶縁層１９（トレンチ）が形成されている。絶縁層１９は絶縁層１８から図中下方へ延在している。絶縁層１８および１９は一体化して形成されていてもよい。
なお、これ以外の半導体装置５０の構成および回路は、図１〜図３に示す実施の形態１における半導体装置の構造および回路と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
本実施の形態における半導体装置５０は、ｐ型不純物領域４とｐ型不純物領域６との間のｎ型不純物領域１内に形成された絶縁層１８をさらに備えている。
本実施の形態における半導体装置５０によれば、実施の形態１の半導体装置と同様の効果を得ることができる。加えて、ｐ型不純物領域４とｐ型不純物領域６との間の電流経路が長くなるので、ｐ型不純物領域４とｐ型不純物領域６との間でのパンチスルーを抑止することができ、半導体装置５０の耐圧を向上することができる。
（実施の形態４）
図６は、本発明の実施の形態４における半導体装置の構成を示す断面図であり、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。図６を参照して、本実施の形態の半導体装置５１は、基板Ｓ１内の構成において図３に示す実施の形態１における半導体装置と異なっている。
半導体装置５１は、ｐ型不純物領域１０と、ｎ型不純物領域１１（一の不純物領域）と、ｐ型不純物領域１２と、導電層２１および２２と、導電層３０と、絶縁層１８とを有している。基板Ｓ１の下面にはｐ型不純物領域１０が形成されており、ｐ型不純物領域１０の上にはｎ型不純物領域１１が形成されている。基板Ｓ１の上面におけるｎ型不純物領域１１内にはｐ型不純物領域１２が形成されている。基板Ｓ１の上面上には絶縁層１８が形成されており、絶縁層１８の一部を覆うように導電層２２および３０が形成されている。導電層２２および３０は互いに分離している。導電層２２は絶縁層１８上の空間よりも図中左側に形成されており、ｐ型不純物領域１２に接触している。導電層３０は絶縁層１８上の空間よりも図中右側に形成されており、ｎ型不純物領域１１に接触している。基板Ｓ１の図中下側には導電層２１が形成されている。
図１、図２および図６を参照して、半導体装置５１においては、ｎ型不純物領域１１がダイオードＤ１のカソード領域（第１カソード領域）およびダイオードＤ２のカソード領域（第２カソード領域）となる。また、ｐ型不純物領域１０がダイオードＤ１のアノード領域（第１アノード領域）となり、ｐ型不純物領域１２がダイオードＤ２のアノード領域（第２アノード領域）となる。また、導電層２１がダイオードＤ１のアノードＡ１となり、導電層２２がダイオードＤ２のアノードＡ２となり、導電層３０がダイオードＤ１およびＤ２の共通のカソードＫ１，Ｋ２となる。さらに、図示しないが、導電層２２はトランジスタＴのエミッタＥと電気的に接続されており、導電層３０はトランジスタＴのコレクタＣと電気的に接続されている。
なお、半導体装置５１の回路および上面の構成は、図１および図２に示す実施の形態１における半導体装置の回路および上面の構成と同様である。
本実施の形態における半導体装置５１において、ｐ型不純物領域１０は基板Ｓ１の下面に形成されており、かつｐ型不純物領域１２は基板Ｓ１の上面に形成されている。
本実施の形態の半導体装置５１によれば、実施の形態１の半導体装置と同様の効果を得ることができる。加えて、ダイオードＤ１のアノードＡ１を基板Ｓ１の下面に形成し、かつダイオードＤ２のアノードＡ２を基板Ｓ１の上面に形成することができる。
（実施の形態５）
図７は、本発明の実施の形態５における半導体装置の構成を示す断面図である。図７を参照して、本実施の形態の半導体装置５１は、絶縁層１９をさらに備えている。絶縁層１９は、ｐ型不純物領域１０とｎ型不純物領域１１との間に形成されており、導電層３０の真下で図中上方向に延在し、導電層３０に接触している。ｎ型不純物領域１１は、絶縁層１９によってｎ型不純物領域１１ａとｎ型不純物領域１１ｂとに電気的に分離されている。つまり、導電層２１から導電層３０へ向かうダイオードＤ１の電流経路Ｐ１と、導電層２２から導電層３０へ向かうダイオードＤ２の電流経路Ｐ２とが電気的に分離されている。
なお、これ以外の半導体装置５１の構成および回路は、図６に示す実施の形態４における半導体装置の構造および回路と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
本実施の形態における半導体装置５１は、ｎ型不純物領域１１に接するように基板Ｓ１の上面上に形成された導電層３０と、ｐ型不純物領域１０に接するように基板Ｓ１の下側に形成された導電層２１と、ｐ型不純物領域１２に接するように基板Ｓ１の上面に形成された導電層２２とをさらに備えている。導電層２１から導電層３０へ向かうダイオードＤ１の電流経路Ｐ１と、導電層２２から導電層３０へ向かうダイオードＤ２の電流経路Ｐ２とが電気的に分離されている。
本実施の形態における半導体装置５１によれば、実施の形態４の半導体装置と同様の効果を得ることができる。加えて、ｐ型不純物領域１０とｐ型不純物領域１２との間でのパンチスルーを抑止することができ、半導体装置５１の耐圧を向上することができる。
（実施の形態６）
図８は、本発明の実施の形態６における半導体装置の回路図である。図８を参照して、本実施の形態における半導体装置５２の回路は、ダイオードＤ１の接続位置において図１に示す実施の形態１〜５における半導体装置の回路とは異なっている。具体的には、ダイオードＤ１のアノードＡ１はトランジスタＴのエミッタＥに電気的に接続されており、トランジスタＤ１のカソードＫ１はトランジスタＴのコレクタＣに電気的に接続されていない。
図９は、本発明の実施の形態６における半導体装置の構成を示す断面図であり、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。図６を参照して、半導体装置５２は、ｐ型不純物領域２（一の不純物領域）と、ｎ型不純物領域３および５と、導電層３１および３２と、導電層２０と、絶縁層１８とを有している。基板Ｓ１内にはｐ型不純物領域２が形成されており、基板Ｓ１の上面におけるｐ型不純物領域２内にはｎ型不純物領域３および５が形成されている。ｎ型不純物領域３および５は互いに分離しており、ｐ型不純物領域２のみを隔てて隣接している。基板Ｓ１の上面上には絶縁層１８とが形成されており、絶縁層１８の一部を覆うように導電層３１および３２が形成されている。導電層３１および３２は互いに分離している。導電層３１は絶縁層１８上の空間よりも図中右側に形成されており、ｎ型不純物領域３に接触している。導電層３２は絶縁層１８上の空間よりも図中左側に形成されており、ｎ型不純物領域５に接触している。基板Ｓ１の図中下側には導電層２０が形成されている。
なお、半導体装置５２の上面の構成は、図２に示す実施の形態１における半導体装置の上面の構成と同様である。
図１、図２および図９を参照して、半導体装置５２においては、ｐ型不純物領域２がダイオードＤ１のアノード領域（第１アノード領域）およびダイオードＤ２のアノード領域（第２アノード領域）となる。また、ｎ型不純物領域３がダイオードＤ１のカソード領域（第１カソード領域）となり、ｎ型不純物領域５がダイオードＤ２のカソード領域（第２カソード領域）となる。また、導電層３１がダイオードＤ１のカソードＫ１となり、導電層３２がダイオードＤ２のカソードＫ２となり、導電層２０がダイオードＤ１およびＤ２の共通のアノードＡ１，Ａ２となる。さらに、図示しないが、導電層３２はトランジスタＴのコレクタＣと電気的に接続されており、導電層２０はトランジスタＴのエミッタＥと電気的に接続されている。
本実施の形態における半導体装置５２は、トランジスタＴと、ダイオードＤ１と、ダイオードＤ２とを備えている。トランジスタＴのエミッタＥとダイオードＤ１のアノードＡ１とが電気的に接続されている。トランジスタＴのコレクタＣとダイオードＤ２のカソードＫ２とが電気的に接続されており、かつトランジスタＴのエミッタＥとダイオードＤ２のアノードＡ２とが電気的に接続されている。ダイオードＤ１とダイオードＤ２とは同一の基板Ｓ１に形成されている。
本実施の形態における半導体装置５２によれば、実施の形態１の半導体装置５０と同様の効果を得ることができる。
また半導体装置５２では、ダイオードＤ１はｐ型不純物領域２とｎ型不純物領域３とを基板Ｓ１内に有しており、ダイオードＤ２はｐ型不純物領域２とｎ型不純物領域５とを基板Ｓ１内に有している。ダイオードＤ１およびＤ２の各々のアノード領域はｐ型不純物領域２によって形成されている。
これにより、ダイオードＤ１およびＤ２のアノード領域が共通化されるので、半導体装置の小型化を図ることができ、半導体装置の製造工程の削減を図ることができる。
また半導体装置５２では、ｎ型不純物領域３および５は互いに分離しており、かついずれも基板Ｓ１の上面におけるｐ型不純物領域２内に形成されている。
これにより、ダイオードＤ１のカソードＫ１およびダイオードＤ２のカソードＫ２を基板Ｓ１の上面に形成することができる。
さらに半導体装置５２では、ｎ型不純物領域３とｎ型不純物領域５とがｐ型不純物領域２のみを隔てて隣接している。
これにより、平面的に見た場合のダイオードＤ１のカソードＫ１とダイオードＤ２のカソードＫ２との距離が小さくなり、半導体装置の小型化を図ることができる。
（実施の形態７）
図１０は、本発明の実施の形態７における半導体装置の構成を示す断面図である。図１０を参照して、本実施の形態の半導体装置５２においては、ｎ型不純物領域３とｎ型不純物領域５との間のｐ型不純物領域２内に複数のｎ型不純物領域７ａ、７ｂ（他の不純物領域）の各々が形成されている。複数のｎ型不純物領域７ａ、７ｂの各々は基板Ｓ１の上面に形成されている。
なお、これ以外の半導体装置５２の構成および回路は、図８および図９に示す実施の形態６における半導体装置の構造および回路と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
本実施の形態における半導体装置５２は、ｎ型不純物領域３とｎ型不純物領域５との間のｐ型不純物領域２内に形成された複数のｎ型不純物領域７ａ、７ｂをさらに備えている。
本実施の形態における半導体装置５２によれば、実施の形態６の半導体装置と同様の効果を得ることができる。加えて、ｎ型不純物領域７ａ、７ｂがガードリングとして機能する。すなわち、逆方向電圧が印加された時にｎ型不純物領域７ａ、７ｂの各々とｐ型不純物領域２との境界からｐ型不純物領域２内に空乏層が広がる。その結果、ｎ型不純物領域３および５の各々とｐ型不純物領域２との境界への電界集中をこの空乏層によって抑制することができ、半導体装置５２の耐圧を向上することができる。
なお、ｎ型不純物領域３とｎ型不純物領域５との間に形成されるｎ型不純物領域７ａ、７ｂの数は任意であり、１つのｎ型不純物領域が形成されていてもよいし、３つ以上のｎ型不純物領域が形成されていてもよい。
（実施の形態８）
図１１は、本発明の実施の形態８における半導体装置の構成を示す断面図である。図１１を参照して、本実施の形態の半導体装置５２においては、ｎ型不純物領域３とｎ型不純物領域５との間のｐ型不純物領域２内に絶縁層１９（トレンチ）が形成されている。絶縁層１９は絶縁層１８から図中下方へ延在している。絶縁層１８および１９は一体化して形成されていてもよい。
なお、これ以外の半導体装置５２の構成および回路は、図８および図９に示す実施の形態６における半導体装置の構造および回路と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
本実施の形態における半導体装置５２は、ｎ型不純物領域３とｎ型不純物領域５との間のｐ型不純物領域２内に形成された絶縁層１８をさらに備えている。
本実施の形態における半導体装置５２によれば、実施の形態６の半導体装置と同様の効果を得ることができる。加えて、ｎ型不純物領域３とｎ型不純物領域５との間の電流経路が長くなるので、ｎ型不純物領域３とｎ型不純物領域５との間でのパンチスルーを抑止することができ、半導体装置５２の耐圧を向上することができる。
（実施の形態９）
図１２は、本発明の実施の形態９における半導体装置の構成を示す断面図であり、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。図１２を参照して、本実施の形態の半導体装置５３は、基板Ｓ１内の構成において図９に示す実施の形態１における半導体装置と異なっている。半導体装置５３は、ｎ型不純物領域１３と、ｐ型不純物領域１４（一の不純物領域）と、ｎ型不純物領域１５と、導電層２０と、導電層３１および３２と、絶縁層１８とを備えている。基板Ｓ１の下面にはｎ型不純物領域１３が形成されており、ｎ型不純物領域１３の上にはｐ型不純物領域１４が形成されている。基板Ｓ１の上面におけるｐ型不純物領域１４内にはｎ型不純物領域１５が形成されている。基板Ｓ１の上面上には絶縁層１８が形成されており、絶縁層１８の一部を覆うように導電層２０および３２が形成されている。導電層２０および３２は互いに分離している。導電層２０は絶縁層１８上の空間よりも図中右側に形成されており、ｐ型不純物領域１４に接触している。導電層３２は絶縁層１８上の空間よりも図中左側に形成されており、ｎ型不純物領域１５に接触している。基板Ｓ１の図中下側には導電層３１が形成されている。なお、半導体装置５２は、上面から見た場合に、図２に示す実施の形態１の半導体装置と同様の構成を有している。
図２、図８および図１２を参照して、半導体装置５２においては、ｐ型不純物領域１４がダイオードＤ１のアノード領域（第１アノード領域）およびダイオードＤ２のアノード領域（第２アノード領域）となる。また、ｎ型不純物領域１３がダイオードＤ１のカソード領域（第１カソード領域）となり、ｎ型不純物領域１５がダイオードＤ２のカソード領域（第２カソード領域）となる。また、導電層３１がダイオードＤ１のカソードＫ１となり、導電層３２がダイオードＤ２のカソードＫ２となり、導電層２０がダイオードＤ１およびＤ２の共通のアノードＡ１，Ａ２となる。さらに、図示しないが、導電層３２はトランジスタＴのコレクタＣと電気的に接続されており、導電層２０はトランジスタＴのエミッタＥと電気的に接続されている。
なお、半導体装置５３の回路は図８に示す実施の形態６における半導体装置の回路と同様であり、半導体装置５３の上面の構成は図２に示す実施の形態１における半導体装置の上面の構成と同様である。
本実施の形態における半導体装置５３において、ｎ型不純物領域１３は基板Ｓ１の下面に形成されており、かつｎ型不純物領域１５は基板Ｓ１の上面に形成されている。
本実施の形態の半導体装置５２によれば、実施の形態１の半導体装置と同様の効果を得ることができる。加えて、ダイオードＤ１のカソードＫ１を基板Ｓ１の下面に形成し、かつダイオードＤ２のカソードＫ２を基板Ｓ１の上面に形成することができる。
（実施の形態１０）
図１３は、本発明の実施の形態１０における半導体装置の構成を示す断面図である。図１０を参照して、本実施の形態の半導体装置５３は、絶縁層１９をさらに備えている。絶縁層１９は、ｎ型不純物領域１３とｐ型不純物領域１４との間に形成されており、導電層２０の真下で図中上方向に延在し、導電層２０に接触している。ｐ型不純物領域１４は、絶縁層１９によってｐ型不純物領域１４ａとｐ型不純物領域１４ｂとに電気的に分離されている。つまり、導電層２０から導電層３１へ向かうダイオードＤ１の電流経路Ｐ３と、導電層２０から導電層３２へ向かうダイオードＤ２の電流経路Ｐ４とが電気的に分離されている。
なお、これ以外の半導体装置５３の構成および回路は、図１２に示す実施の形態９における半導体装置の構造および回路と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
本実施の形態における半導体装置５３は、ｐ型不純物領域１４に接するように基板Ｓ１の上面上に形成された導電層２０と、ｎ型不純物領域１３に接するように基板Ｓ１の下側に形成された導電層３１と、ｎ不純物領域１５に接するように基板Ｓ１の上面に形成された導電層３２とをさらに備えている。導電層２０から導電層３１へ向かうダイオードＤ１の電流経路Ｐ３と、導電層２０から導電層３２へ向かうダイオードＤ２の電流経路Ｐ４とが電気的に分離されている。
本実施の形態における半導体装置５３によれば、実施の形態９の半導体装置と同様の効果を得ることができる。加えて、ｎ型不純物領域１３とｎ型不純物領域１５との間でのパンチスルーを抑止することができ、半導体装置５３の耐圧を向上することができる。
なお、実施の形態１〜１０に示したダイオードＤ１およびＤ２のうちいずれか一方または両方にライフタイムコントロールが実施されてもよい。これにより、ダイオードのリカバリ損失を低減することができる。
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
本発明は、電力用半導体装置として適しており、特に電流型インバータのスイッチング素子を保護するための構造として適している。
本発明の実施の形態１における半導体装置の回路図である。 本発明の実施の形態１における半導体装置の構成を示す上面図である。 図２のＩＩＩ−ＩＩＩ線に沿った断面図である。 本発明の実施の形態２における半導体装置の構成を示す断面図である。 本発明の実施の形態３における半導体装置の構成を示す断面図である。 本発明の実施の形態４における半導体装置の構成を示す断面図である。 本発明の実施の形態５における半導体装置の構成を示す断面図である。 本発明の実施の形態６における半導体装置の回路図である。 本発明の実施の形態６における半導体装置の構成を示す断面図である。 本発明の実施の形態７における半導体装置の構成を示す断面図である。 本発明の実施の形態８における半導体装置の構成を示す断面図である。 本発明の実施の形態９における半導体装置の構成を示す断面図である。 本発明の実施の形態１０における半導体装置の構成を示す断面図である。 電流形インバータの回路構成を概略的に示す図である。
符号の説明
１，３，５，７，７ａ，７ｂ，１１，１１ａ，１１ｂ，１３，１５ ｎ型不純物領域、２，４，６，８ａ，８ｂ，１０，１２，１４，１４ａ，１４ｂ ｐ型不純物領域、１８，１９ 絶縁層、２０〜２２，３０〜３２ 導電層、５０〜５３ 半導体装置、１００ 電流形インバータ、Ａ１，Ａ２ アノード、Ｃ コレクタ、Ｄ１，Ｄ１ ダイオード、Ｅ エミッタ、Ｐ１〜Ｐ４ 電流経路、Ｋ１，Ｋ２ カソード、Ｌ 負荷、Ｓ１，Ｓ２ 基板、Ｔ トランジスタ、ＡＣ 交流電源、ＳＷ１〜ＳＷ４ スイッチング素子。

Claims (12)

  1. スイッチング素子と、
    第１ダイオードと、
    第２ダイオードとを備え、
    前記スイッチング素子のコレクタと前記第１ダイオードのカソードとが電気的に接続され、または前記スイッチング素子のエミッタと前記第１ダイオードのアノードとが電気的に接続され、
    前記スイッチング素子のコレクタと前記第２ダイオードのカソードとが電気的に接続され、かつ前記スイッチング素子のエミッタと前記第２ダイオードのアノードとが電気的に接続され、
    前記第１ダイオードと前記第２ダイオードとは同一の基板に形成され、
    前記第１ダイオードは第１アノード領域と第１カソード領域とを前記基板内に有し、かつ前記第２ダイオードは第２アノード領域と第２カソード領域とを前記基板内に有し、かつ前記第１および第２カソード領域は一の不純物領域によって形成され、
    前記第２アノード領域は前記基板の一方の主面に形成されており、かつ前記第１アノード領域は前記基板の他方の主面に形成されることを特徴とする、半導体装置。
  2. 前記第１および第２アノード領域は互いに分離しており、かついずれも前記基板の一方の主面における前記一の不純物領域内に形成されている、請求項１に記載の半導体装置。
  3. 前記第１アノード領域と前記第２アノード領域とが前記一の不純物領域のみを隔てて隣接している、請求項２に記載の半導体装置。
  4. 前記第１アノード領域と前記第２アノード領域との間の前記一の不純物領域内に形成され、かつ前記一の不純物領域とは異なる導電型を有する他の不純物領域をさらに備える、請求項２に記載の半導体装置。
  5. 前記第１アノード領域と前記第２アノード領域との間の前記一の不純物領域内に形成された絶縁層をさらに備える、請求項２に記載の半導体装置。
  6. スイッチング素子と、
    第１ダイオードと、
    第２ダイオードとを備え、
    前記スイッチング素子のコレクタと前記第１ダイオードのカソードとが電気的に接続され、または前記スイッチング素子のエミッタと前記第１ダイオードのアノードとが電気的に接続され、
    前記スイッチング素子のコレクタと前記第２ダイオードのカソードとが電気的に接続され、かつ前記スイッチング素子のエミッタと前記第２ダイオードのアノードとが電気的に接続され、
    前記第１ダイオードと前記第２ダイオードとは同一の基板に形成され、
    前記第１ダイオードは第１アノード領域と第１カソード領域とを前記基板内に有し、かつ前記第２ダイオードは第２アノード領域と第２カソード領域とを前記基板内に有し、
    前記第２アノード領域は前記基板の一方の主面に形成されており、かつ前記第１アノード領域は前記基板の他方の主面に形成され、
    前記第１および第２カソード領域の各々に接するように前記基板の一方の主面に形成されたカソード電極と、
    前記第１アノード領域に接するように前記基板の他方の主面に形成された第１アノード電極と、
    前記第２アノード領域に接するように前記基板の一方の主面に形成された第２アノード電極とをさらに備え、
    前記第１アノード電極から前記カソード電極に向かう電流通路と前記第２アノード電極から前記カソード電極に向かう電流通路とが電気的に分離されている、半導体装置。
  7. スイッチング素子と、
    第１ダイオードと、
    第２ダイオードとを備え、
    前記スイッチング素子のコレクタと前記第１ダイオードのカソードとが電気的に接続され、または前記スイッチング素子のエミッタと前記第１ダイオードのアノードとが電気的に接続され、
    前記スイッチング素子のコレクタと前記第２ダイオードのカソードとが電気的に接続され、かつ前記スイッチング素子のエミッタと前記第２ダイオードのアノードとが電気的に接続され、
    前記第１ダイオードと前記第２ダイオードとは同一の基板に形成され、
    前記第１ダイオードは第１アノード領域と第１カソード領域とを前記基板内に有し、かつ前記第２ダイオードは第２アノード領域と第２カソード領域とを前記基板内に有し、かつ前記第１および第２アノード領域は一の不純物領域によって形成され、
    前記第２カソード領域は前記基板の一方の主面に形成されており、かつ前記第１カソード領域は前記基板の他方の主面に形成されることを特徴とする、半導体装置。
  8. 前記第１および第２カソード領域は互いに分離しており、かついずれも前記基板の一方の主面における前記一の不純物領域内に形成されている、請求項７に記載の半導体装置。
  9. 前記第１カソード領域と前記第２カソード領域とが前記一の不純物領域のみを隔てて隣接している、請求項８に記載の半導体装置。
  10. 前記第１カソード領域と前記第２カソード領域との間の前記一の不純物領域内に形成され、かつ前記一の不純物領域とは異なる導電型を有する他の不純物領域をさらに備える、請求項８に記載の半導体装置。
  11. 前記第１カソード領域と前記第２カソード領域との間の前記一の不純物領域内に形成された絶縁層をさらに備える、請求項８に記載の半導体装置。
  12. スイッチング素子と、
    第１ダイオードと、
    第２ダイオードとを備え、
    前記スイッチング素子のコレクタと前記第１ダイオードのカソードとが電気的に接続され、または前記スイッチング素子のエミッタと前記第１ダイオードのアノードとが電気的に接続され、
    前記スイッチング素子のコレクタと前記第２ダイオードのカソードとが電気的に接続され、かつ前記スイッチング素子のエミッタと前記第２ダイオードのアノードとが電気的に接続され、
    前記第１ダイオードと前記第２ダイオードとは同一の基板に形成され、
    前記第１ダイオードは第１アノード領域と第１カソード領域とを前記基板内に有し、かつ前記第２ダイオードは第２アノード領域と第２カソード領域とを前記基板内に有し、
    前記第２カソード領域は前記基板の一方の主面に形成されており、かつ前記第１カソード領域は前記基板の他方の主面に形成され、
    前記第１および第２アノード領域の各々に接するように前記基板の一方の主面に形成されたアノード電極と、
    前記第１カソード領域に接するように前記基板の他方の主面に形成された第１カソード電極と、
    前記第２カソード領域に接するように前記基板の一方の主面に形成された第２カソード電極とをさらに備え、
    前記アノード電極から前記第１カソード電極に向かう電流通路と前記アノード電極から前記第２カソード電極に向かう電流通路とが電気的に分離されている、半導体装置。
JP2007017913A 2007-01-29 2007-01-29 半導体装置 Expired - Fee Related JP5196794B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007017913A JP5196794B2 (ja) 2007-01-29 2007-01-29 半導体装置
US11/776,913 US7755167B2 (en) 2007-01-29 2007-07-12 Semiconductor device including switching element and two diodes
DE200710039624 DE102007039624A1 (de) 2007-01-29 2007-08-22 Halbleitervorrichtung mit Schaltelement und zwei Dioden
KR1020070096321A KR100941105B1 (ko) 2007-01-29 2007-09-21 스위칭 소자와 2개의 다이오드를 구비한 반도체 장치
CN2007101629044A CN101236964B (zh) 2007-01-29 2007-09-27 具有开关元件和两个二极管的半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007017913A JP5196794B2 (ja) 2007-01-29 2007-01-29 半導体装置

Publications (3)

Publication Number Publication Date
JP2008186920A JP2008186920A (ja) 2008-08-14
JP2008186920A5 JP2008186920A5 (ja) 2009-07-30
JP5196794B2 true JP5196794B2 (ja) 2013-05-15

Family

ID=39587449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007017913A Expired - Fee Related JP5196794B2 (ja) 2007-01-29 2007-01-29 半導体装置

Country Status (5)

Country Link
US (1) US7755167B2 (ja)
JP (1) JP5196794B2 (ja)
KR (1) KR100941105B1 (ja)
CN (1) CN101236964B (ja)
DE (1) DE102007039624A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5539134B2 (ja) * 2010-09-16 2014-07-02 三菱電機株式会社 半導体装置
KR101301387B1 (ko) * 2011-09-16 2013-08-28 삼성전기주식회사 전력 반도체 모듈
CN106067799B (zh) * 2016-06-13 2019-03-05 南京芯舟科技有限公司 一种半导体器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5548958A (en) * 1978-10-02 1980-04-08 Nec Corp Semiconductor device
JPS6269564A (ja) * 1985-09-20 1987-03-30 Nec Corp 半導体装置
JPS62108578A (ja) * 1985-11-06 1987-05-19 Rohm Co Ltd 半導体装置
JPS62210858A (ja) 1986-03-10 1987-09-16 Mitsubishi Electric Corp 複合ダイオ−ド
DE3856174T2 (de) * 1987-10-27 1998-09-03 Nippon Electric Co Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET.
JP3032745B2 (ja) * 1992-09-04 2000-04-17 三菱電機株式会社 絶縁ゲート型半導体装置
JP3193827B2 (ja) 1994-04-28 2001-07-30 三菱電機株式会社 半導体パワーモジュールおよび電力変換装置
JPH09181335A (ja) * 1995-12-25 1997-07-11 Rohm Co Ltd 半導体装置
FR2773265B1 (fr) * 1997-12-30 2000-03-10 Sgs Thomson Microelectronics Circuit de protection d'interface d'abonnes
JP2001111398A (ja) * 1999-10-13 2001-04-20 Fuji Electric Co Ltd 半導体双方向スイッチ用スパイク電圧抑制回路
JP2002142443A (ja) * 2000-11-01 2002-05-17 Fuji Electric Co Ltd 電力用半導体素子駆動用ｉｃの保護回路
JP4761644B2 (ja) 2001-04-18 2011-08-31 三菱電機株式会社 半導体装置
US6657256B2 (en) 2001-05-22 2003-12-02 General Semiconductor, Inc. Trench DMOS transistor having a zener diode for protection from electro-static discharge
JP2003033044A (ja) 2001-07-09 2003-01-31 Mitsubishi Electric Corp スナバ回路
JP4511784B2 (ja) * 2001-12-20 2010-07-28 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング Ｌｅｄアレイ及びｌｅｄモジュール
JP2005057235A (ja) * 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
DE10334079B4 (de) * 2003-07-25 2008-08-21 Siemens Ag Transistormodul
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP4506276B2 (ja) 2004-05-17 2010-07-21 富士電機システムズ株式会社 自己消弧形半導体素子の駆動回路
US7297603B2 (en) * 2005-03-31 2007-11-20 Semiconductor Components Industries, L.L.C. Bi-directional transistor and method therefor
JP5034461B2 (ja) * 2006-01-10 2012-09-26 株式会社デンソー 半導体装置
JP5033335B2 (ja) * 2006-02-21 2012-09-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いたインバータ装置

Also Published As

Publication number Publication date
KR20080071054A (ko) 2008-08-01
JP2008186920A (ja) 2008-08-14
CN101236964B (zh) 2011-04-27
KR100941105B1 (ko) 2010-02-10
US20080179704A1 (en) 2008-07-31
US7755167B2 (en) 2010-07-13
CN101236964A (zh) 2008-08-06
DE102007039624A1 (de) 2008-08-07

Similar Documents

Publication Publication Date Title
US7791308B2 (en) Semiconductor element and electrical apparatus
KR101808411B1 (ko) 반도체 장치
JP6509621B2 (ja) 半導体装置
US7964911B2 (en) Semiconductor element and electrical apparatus
US7808070B2 (en) Power semiconductor component
JP6458878B2 (ja) 半導体装置
JP2010135646A (ja) 半導体装置
JPWO2018163286A1 (ja) 半導体装置および電力変換装置
US10672761B2 (en) Semiconductor device
US9018633B2 (en) Semiconductor device
US8269304B2 (en) MOS gate power semiconductor device with anode of protection diode connected to collector electrode
JP5196794B2 (ja) 半導体装置
US10748838B2 (en) Silicon carbide semiconductor device
JP6413467B2 (ja) 半導体装置
KR101060127B1 (ko) 모스 게이트 전력 반도체 소자
JP5087831B2 (ja) 半導体装置およびその製造方法
JP6047429B2 (ja) 半導体装置およびそれを用いた電力変換装置
JP2008054495A (ja) 電流印加されたパワー回路のための低インダクタンスのパワー半導体モジュール
JP6745737B2 (ja) ショットキーバリアダイオードの製造方法
JP2017199811A (ja) 半導体モジュール
JP6561496B2 (ja) 半導体装置
JP2014099484A (ja) 半導体装置
JP2010087421A (ja) 半導体装置
JP2014011395A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090615

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees