JP5196215B2

JP5196215B2 - Semiconductor device

Info

Publication number: JP5196215B2
Application number: JP2006266299A
Authority: JP
Inventors: 真野田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-09-29
Filing date: 2006-09-29
Publication date: 2013-05-15
Anticipated expiration: 2026-09-29
Also published as: JP2008085250A

Description

本発明は、半導体装置に関し、さらに詳しくは、有機半導体層を有する有機トランジスタに関する。 The present invention relates to a semiconductor device, and more particularly to an organic transistor having an organic semiconductor layer.

現在、多くの電子機器に用いられているＭＯＳ型電界効果トランジスタは、半導体層としてアモルファスシリコンまたは多結晶シリコンからなるシリコン（Ｓｉ）系材料が用いられている。これらのデバイス作製には、化学的気相成長法（Chemical Vapor Deposition；ＣＶＤ）などの真空処理室を必要とする成膜方法を用いるため、非常に高価な半導体製造装置が使用されており、製造コストを改善できる余地がある。 Currently, MOS field effect transistors used in many electronic devices use a silicon (Si) -based material made of amorphous silicon or polycrystalline silicon as a semiconductor layer. These devices are manufactured using film deposition methods that require a vacuum processing chamber such as chemical vapor deposition (CVD), so very expensive semiconductor manufacturing equipment is used. There is room to improve costs.

そこで、近年スピンコート、印刷技術、スプレー法などの真空レスプロセスにより形成が可能といわれている有機半導体材料を用いたトランジスタ構造の研究開発が注目を集めている（例えば、特許文献１参照）。そして、電子機器の低コスト化や軽量化を目指し、有機半導体材料を用いた有機トランジスタアレイを作製する技術が盛んに研究されている。 Therefore, research and development of transistor structures using organic semiconductor materials that are said to be possible to form by a vacuum-less process such as spin coating, printing technology, and spray method in recent years have attracted attention (for example, see Patent Document 1). With the aim of reducing the cost and weight of electronic devices, techniques for producing organic transistor arrays using organic semiconductor materials are being actively studied.

上述したような有機トランジスタの性能としては、映像デバイスをはじめ、多くの電子機器に組み込まれることを要求されるため、高速動作が必要である。例えば、映像信号を随時必要なデータに変換し、さらにオン／オフのスイッチング動作を高速で行えるトランジスタが必要とされている。このため、有機トランジスタの高い移動度が要求されている。また、集積化プロセスで用いられる実用的な短いチャネル領域で高い移動度を実現するには、コンタクト抵抗を低減する必要がある。 The performance of the organic transistor as described above requires high-speed operation because it is required to be incorporated in many electronic devices including video devices. For example, there is a need for a transistor that converts a video signal into necessary data at any time and can perform an on / off switching operation at high speed. For this reason, high mobility of the organic transistor is required. In order to achieve high mobility in a practical short channel region used in the integration process, it is necessary to reduce contact resistance.

特開２００６−１１４５８１号公報JP 2006-114581 A

しかしながら、上述したような有機半導体層を有する有機トランジスタは、移動度が十分ではなく、コンタクト抵抗も十分に低くないため、高いトランジスタ特性を実現することが難しい、という問題がある。 However, an organic transistor having an organic semiconductor layer as described above has a problem that it is difficult to achieve high transistor characteristics because the mobility is not sufficient and the contact resistance is not sufficiently low.

そこで、上述したような課題を解決するために、本発明は、移動度が向上し、コンタクト抵抗が低減された半導体装置を提供することを目的とする。 Accordingly, in order to solve the above-described problems, an object of the present invention is to provide a semiconductor device with improved mobility and reduced contact resistance.

上述したような目的を達成するために、本発明の半導体装置は、基板上に、ゲート電極と、ゲート絶縁膜と、一組のソース・ドレイン電極と、ソース・ドレイン電極間のゲート絶縁膜との界面近傍にチャネル領域を有する有機半導体層とを備え、有機半導体層は、グレインサイズが、チャネル領域の長さの１／５以上１以下の第１の層および第１の層のグレインサイズの１／２０以上１／１０以下の第２の層の積層構造を有するものである。 In order to achieve the above-described object, a semiconductor device of the present invention includes a gate electrode , a gate insulating film , a pair of source / drain electrodes, and a gate insulating film between the source / drain electrodes on a substrate. An organic semiconductor layer having a channel region in the vicinity of the interface , and the organic semiconductor layer has a grain size equal to or more than 1/5 of the length of the channel region and the grain size of the first layer. It has a laminated structure of the second layer of 1/20 or more and 1/10 or less.

このような半導体装置によれば、グレインサイズの異なる層を積層してなる有機半導体層のうち、グレインサイズの大きい層をゲート絶縁膜側に配置することで、ゲート絶縁膜との界面近傍のチャネル領域に配置されるグレインバウンダリーの数が低減されるため、トランジスタの移動度を向上させることが可能となる。また、有機半導体層がグレインサイズの小さい層を含むため、有機半導体層の上層側または下層側に配置されるソース・ドレイン電極の表面にサイズの小さいグレインが接する場合には、有機半導体層とソース・ドレイン電極との接触面積が増大し、トランジスタのコンタクト抵抗が低減される。 According to such a semiconductor device, among the organic semiconductor layers formed by laminating layers having different grain sizes, a layer having a large grain size is disposed on the gate insulating film side, so that a channel near the interface with the gate insulating film is provided. Since the number of grain boundaries arranged in the region is reduced, the mobility of the transistor can be improved. In addition, since the organic semiconductor layer includes a layer having a small grain size, when the grain having a small size is in contact with the surface of the source / drain electrode disposed on the upper layer side or the lower layer side of the organic semiconductor layer, the organic semiconductor layer and the source -The contact area with the drain electrode is increased, and the contact resistance of the transistor is reduced.

以上、説明したように、本発明の半導体装置によれば、グレインサイズの大きい層（第１の層）のグレインサイズを有機半導体層のチャネルの長さの１／５以上１以下に、グレインサイズの小さい層（第２の層）のグレインサイズを第１の層の１／２０以上１／１０以下とすることにより、トランジスタの移動度を確実に向上させることが可能となると共に、コンタクト抵抗が低減されるため、高いトランジスタ特性を実現することができる。 As described above, according to the semiconductor device of the present invention, the grain size of the large grain size layer (first layer) is set to 1/5 or more and 1 or less of the channel length of the organic semiconductor layer. By making the grain size of the small layer (second layer) 1/20 or more and 1/10 or less that of the first layer, it is possible to improve the mobility of the transistor and improve the contact resistance. Therefore, high transistor characteristics can be realized.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

本発明の半導体装置に係わる実施の形態の一例を、ボトムゲート・ボトムコンタクト型のトランジスタ構造を例にとり、図１の断面模式図によって説明する。 An example of an embodiment of a semiconductor device according to the present invention will be described with reference to a cross-sectional schematic diagram of FIG. 1, taking a bottom-gate / bottom-contact transistor structure as an example.

この図に示すように、例えばガラス基板からなる基板１１上には、例えばクロム（Ｃｒ）と金（Ａｕ）が順次積層された２層構造のゲート電極１２が設けられている。また、このゲート電極１２を覆う状態で、基板１１上には、例えばポリビニルフェノール（Poly Vinyl Phenol（ＰＶＰ））からなるゲート絶縁膜１３が設けられている。ここで、ゲート絶縁膜１３としては、表面の平坦性に優れた膜を用いることが好ましく、平坦性が高い程、後述する有機半導体層の第１の層のグレインサイズを大きくすることが可能である。このような絶縁材料としては、上記ＰＶＰの他にも酸化シリコン（ＳｉＯ₂）が用いられる。このゲート絶縁膜１３上には、例えばＡｕからなるソース・ドレイン電極１４が設けられている。 As shown in this figure, a gate electrode 12 having a two-layer structure in which, for example, chromium (Cr) and gold (Au) are sequentially laminated is provided on a substrate 11 made of, for example, a glass substrate. Further, a gate insulating film 13 made of, for example, polyvinyl phenol (Poly Vinyl Phenol (PVP)) is provided on the substrate 11 so as to cover the gate electrode 12. Here, as the gate insulating film 13, it is preferable to use a film having excellent surface flatness. The higher the flatness, the larger the grain size of the first layer of the organic semiconductor layer described later. is there. As such an insulating material, silicon oxide (SiO ₂ ) is used in addition to the PVP. On the gate insulating film 13, source / drain electrodes 14 made of, for example, Au are provided.

また、上記ソース・ドレイン電極１４上を含むゲート絶縁膜１３上には、例えばペンタセンからなる有機半導体層１５が設けられている。有機半導体層１５は、ソース・ドレイン電極１４間のゲート絶縁膜１３との界面近傍の領域がチャネル領域１５’となる。 An organic semiconductor layer 15 made of, for example, pentacene is provided on the gate insulating film 13 including the source / drain electrodes 14. In the organic semiconductor layer 15, a region in the vicinity of the interface with the gate insulating film 13 between the source / drain electrodes 14 becomes a channel region 15 ′.

ここで、本発明の特徴的な構成としては、有機半導体層１５がグレインサイズの異なる層を積層してなる。ここでは、例えば有機半導体層１５が、第１の層１５ａとこの第１の層１５ａよりもグレインサイズの小さい第２の層１５ｂとを備えており、ゲート絶縁膜１３上に、第１の層１５ａと第２の層１５ｂとがこの順に積層されていることとする。 Here, as a characteristic configuration of the present invention, the organic semiconductor layer 15 is formed by laminating layers having different grain sizes. Here, for example, the organic semiconductor layer 15 includes a first layer 15 a and a second layer 15 b having a grain size smaller than that of the first layer 15 a, and the first layer is formed on the gate insulating film 13. It is assumed that 15a and the second layer 15b are laminated in this order.

これにより、グレインサイズの大きい第１の層１５ａが有機半導体層１５のゲート絶縁膜１３側に配置されるため、有機半導体層１５のチャネル領域１５’に配置されるグレインバウンダリーの数が抑制され、トランジスタの移動度を向上させることが可能となる。 Thereby, since the first layer 15a having a large grain size is disposed on the gate insulating film 13 side of the organic semiconductor layer 15, the number of grain boundaries disposed in the channel region 15 ′ of the organic semiconductor layer 15 is suppressed. Thus, the mobility of the transistor can be improved.

また、グレインサイズの小さい第２の層１５ｂが第１の層１５ａ上に配置されることで、上記チャネル領域１５’を構成する第１の層１５ａのグレイン間の空隙が、小さいサイズのグレインで埋め込まれた状態となる。これにより、グレイン間の電気的接続がスムーズになるため、移動度が向上する。また、ソース・ドレイン電極１４上にも第１の層１５ａのグレイン間の空隙が生じるが、第２の層１５ｂを構成する小さいサイズのグレインで埋め込まれることで、ソース・ドレイン電極１４と有機半導体層１５との接触面積が増大し、コンタクト抵抗が低減される。 In addition, since the second layer 15b having a small grain size is disposed on the first layer 15a, the voids between the grains of the first layer 15a constituting the channel region 15 ′ are grains having a small size. It becomes an embedded state. Thereby, since the electrical connection between grains becomes smooth, mobility improves. Moreover, although the space | gap between the grains of the 1st layer 15a arises also on the source / drain electrode 14, it fills with the grain of the small size which comprises the 2nd layer 15b, and the source / drain electrode 14 and organic semiconductor The contact area with the layer 15 increases and the contact resistance is reduced.

ここで、第１の層１５ａのグレインサイズは、チャネル長Ｌを５μｍとした場合に、１μｍ以上５μｍ以下（チャネル長Ｌの１／５以上１以下）であることが好ましく、第２の層１５ｂのグレインサイズは、０．０５μｍ以上０．５μｍ以下（第１の層１５ａのグレインサイズの１／２０以上１／１０以下）であることが好ましい。各層が上記範囲のグレインサイズでそれぞれ形成されることで、トランジスタの移動度を確実に向上させることが可能となる。また、第１の層１５ａの膜厚は５０ｎｍ〜３００ｎｍ、第２の層１５ｂの膜厚は４０ｎｍ〜３００ｎｍの範囲で形成されることとする。 Here, the grain size of the first layer 15a is preferably 1 μm to 5 μm (1/5 to 1 of the channel length L) when the channel length L is 5 μm, and the second layer 15b The grain size is preferably 0.05 μm to 0.5 μm (1/20 to 1/10 of the grain size of the first layer 15a). By forming each layer with a grain size in the above range, the mobility of the transistor can be reliably improved. The first layer 15a is formed to have a thickness of 50 to 300 nm, and the second layer 15b is formed to have a thickness of 40 to 300 nm.

上述したような構成のトランジスタ構造は、次のような工程順で製造される。 The transistor structure configured as described above is manufactured in the following process sequence.

まず、図２（ａ）に示すように、ガラス基板からなる基板１１上に、例えば真空蒸着法により、ＣｒとＡｕとをこの順に成膜し、通常のフォトリソグラフィー技術により、パターンニングすることで、ゲート電極１２を形成する。 First, as shown in FIG. 2A, a Cr and Au film is formed in this order on a substrate 11 made of a glass substrate, for example, by vacuum deposition, and is patterned by a normal photolithography technique. Then, the gate electrode 12 is formed.

次に、例えばスピンコート法により、ゲート電極１２を覆う状態で、基板１１上に、架橋材が添加されたＰＶＰからなる有機材料を塗布する。その後、ベークすることで、架橋を促進させて、ゲート絶縁膜１３を形成する。ＰＶＰからなる有機材料の架橋が促進されることで、有機溶媒耐性が高まるため、ゲート絶縁膜１３上でフォトリソグラフィー工程を行うことが可能となる。 Next, an organic material made of PVP to which a cross-linking material is added is applied onto the substrate 11 in a state of covering the gate electrode 12 by, for example, spin coating. Thereafter, the gate insulating film 13 is formed by baking to promote crosslinking. By promoting the cross-linking of the organic material made of PVP, the resistance to the organic solvent is increased, so that the photolithography process can be performed on the gate insulating film 13.

次いで、図２（ｂ）に示すように、例えば真空蒸着法により、ゲート絶縁膜１３上に、Ａｕを成膜した後、通常のフォトリソグラフィー技術により、このＡｕ膜をパターンニングすることで、ソース・ドレイン電極１４を形成する。 Next, as shown in FIG. 2B, after depositing Au on the gate insulating film 13 by, for example, a vacuum deposition method, the Au film is patterned by a normal photolithography technique. -The drain electrode 14 is formed.

次に、図２（ｃ）に示すように、例えば真空蒸着法により、ソース・ドレイン電極１４上を含むゲート絶縁膜１３上に、ペンタセンからなる有機半導体層を形成する。この有機半導体層は、第１の層と第１の層よりもグレインサイズの小さい第２の層を順次積層してなる。ここでは、各層のグレインサイズを、真空蒸着法の成膜レートにより制御することとする。 Next, as shown in FIG. 2C, an organic semiconductor layer made of pentacene is formed on the gate insulating film 13 including the source / drain electrodes 14 by, for example, a vacuum deposition method. This organic semiconductor layer is formed by sequentially laminating a first layer and a second layer having a grain size smaller than that of the first layer. Here, the grain size of each layer is controlled by the deposition rate of the vacuum deposition method.

この場合、まず、成膜レートを低速にすることで、グレインサイズの大きい第１の層１５ａを成膜する。ここでいう低速とは、０．００５ｎｍ／ｓ以上０．０５ｎｍ／ｓ以下であり、さらに好ましくは０．００５ｎｍ／ｓ以上０．０１ｎｍ／ｓ以下である。この範囲の成膜レートで蒸着を行うことで、１μｍ以上５μｍ以下の範囲のグレインサイズを有する第１の層１５ａが形成される。ここでは、例えば０．００５ｎｍ／ｓの成膜レートで蒸着を行うことで、第１の層１５ａを５０ｎｍの膜厚で形成する。なお、上記成膜レートは蒸着源の加熱温度で規定され、成膜レートが安定するまで、蒸着源と基板１１との間は遮断されていることとする。 In this case, first, the first layer 15a having a large grain size is formed by lowering the film formation rate. The low speed here is 0.005 nm / s or more and 0.05 nm / s or less, and more preferably 0.005 nm / s or more and 0.01 nm / s or less. By performing vapor deposition at a film formation rate in this range, the first layer 15a having a grain size in the range of 1 μm to 5 μm is formed. Here, for example, the first layer 15a is formed to a thickness of 50 nm by performing vapor deposition at a film formation rate of 0.005 nm / s. The film formation rate is defined by the heating temperature of the vapor deposition source, and the vapor deposition source and the substrate 11 are shut off until the film formation rate is stabilized.

続いて、図２（ｄ）に示すように、上記成膜レートを、第１の層１５ａを成膜した際の成膜レートよりも高速にして蒸着を行うことで、第１の層１５ａ上に第２の層１５ｂを形成する。この成膜レートを高速にすることで、ペンタセンのグレインサイズは第１の層１５ａよりも小さくなる。ここでいう高速とは、０．０５ｎｍ／ｓより速く、さらに好ましくは０．７ｎｍ／ｓ以上である。この範囲の成膜レートで蒸着を行うことで、０．０５μｍ以上０．５μｍ以下のグレインサイズを有する第２の層１５ｂが形成される。ここでは、第１の層１５ａの成膜レートよりも１００倍以上速い例えば０．７ｎｍ／ｓの成膜レートで蒸着を行い、第２の層１５ｂを４０ｎｍの膜厚で形成する。これにより、第１の層１５ａと第２の層１５ｂとが順次積層された有機半導体層１５が形成される。 Subsequently, as shown in FIG. 2D, the deposition is performed at a higher rate than the deposition rate when the first layer 15a is deposited, so that the deposition on the first layer 15a is performed. Then, the second layer 15b is formed. By increasing the film forming rate, the grain size of pentacene becomes smaller than that of the first layer 15a. The high speed here is faster than 0.05 nm / s, more preferably 0.7 nm / s or more. By performing vapor deposition at a film formation rate in this range, the second layer 15b having a grain size of 0.05 μm or more and 0.5 μm or less is formed. Here, vapor deposition is performed at a film formation rate of, for example, 0.7 nm / s, which is 100 times faster than the film formation rate of the first layer 15a, and the second layer 15b is formed with a film thickness of 40 nm. Thereby, the organic semiconductor layer 15 in which the first layer 15a and the second layer 15b are sequentially stacked is formed.

以上のようにして、本実施形態のボトムゲート・ボトムコンタクト型の有機トランジスタが形成される。 As described above, the bottom-gate / bottom-contact organic transistor of this embodiment is formed.

このような半導体装置によれば、グレインサイズの大きい第１の層１５ａをゲート絶縁膜１３側に配置することで、チャネル領域１５’に配置されるグレインバウンダリーの数が低減されるため、トランジスタの移動度を向上させることが可能となる。また、第１の層１５ａ上にグレインサイズの小さい第２の層１５ｂが配置されることで、ソース・ドレイン電極１４上の第１の層１５ａのグレイン間の空隙が、第２の層１５ｂを構成する小さいサイズのグレインで埋め込まれるため、ソース・ドレイン電極１４と有機半導体層１５との接触面積が増大し、コンタクト抵抗が低減される。これによっても移動度を向上させることができる。したがって、高いトランジスタ特性を実現させることができる。 According to such a semiconductor device, by arranging the first layer 15a having a large grain size on the gate insulating film 13 side, the number of grain boundaries arranged in the channel region 15 ′ is reduced. It becomes possible to improve the mobility. In addition, since the second layer 15b having a small grain size is disposed on the first layer 15a, the gap between the grains of the first layer 15a on the source / drain electrode 14 causes the second layer 15b. Since the grains are embedded with the small size grains, the contact area between the source / drain electrodes 14 and the organic semiconductor layer 15 is increased, and the contact resistance is reduced. This can also improve mobility. Therefore, high transistor characteristics can be realized.

さらに、本実施形態の半導体装置によれば、上記チャネル領域１５’を構成する第１の層１５ａのグレイン間の空隙も、第２の層１５ｂを構成する小さいサイズのグレインで埋め込まれることで、グレイン間の電気的接続がスムーズになり、さらに移動度を向上させることができる。 Furthermore, according to the semiconductor device of the present embodiment, the gap between the grains of the first layer 15a constituting the channel region 15 ′ is also filled with the small size grains constituting the second layer 15b. The electrical connection between the grains becomes smooth, and the mobility can be further improved.

なお、ここでは、ボトムゲート・ボトムコンタクト型の有機トランジスタを例にとって説明したが、本発明はこれに限定されず、ソース・ドレイン電極１４が有機半導体層１５上に形成されたボトムゲート・トップコンタクト型の有機トランジスタであっても、同様効果を奏することが可能である。ただし、ボトムコンタクト型の方が、有機半導体層１５とソース・ドレイン電極１４との間のコンタクト抵抗が顕著に増大する場合があるため、本発明を好適に用いることができる。 Here, the bottom gate / bottom contact type organic transistor has been described as an example. However, the present invention is not limited to this, and the bottom gate / top contact in which the source / drain electrodes 14 are formed on the organic semiconductor layer 15 is described. Even if it is a type of organic transistor, the same effect can be obtained. However, since the bottom contact type may significantly increase the contact resistance between the organic semiconductor layer 15 and the source / drain electrodes 14, the present invention can be preferably used.

ここで、上述したボトムゲート・ボトムコンタクト型のトランジスタについて、真空蒸着法により有機半導体層を成膜する際の成膜レートを変化させた場合のトランジスタの真性移動度およびコンタクト抵抗の変化について、図３に示す。ここで、真性移動度とは、コンタクト抵抗の影響を除外した、チャネルが本来備えている移動度を指し、チャネル長を変えた場合のソース−ドレイン間の抵抗をプロットして、その傾きから求められるものである。なお、ここでは、成膜レートを一定にした単層構造で有機半導体層をそれぞれ形成した。また、ゲート絶縁膜としては、ＳｉＯ₂の単層膜を用いた場合と、ＳｉＯ₂とＰＶＰとをこの順に積層させた積層膜を用いた場合の２例で行った。 Here, with respect to the bottom gate / bottom contact type transistor described above, the change in the intrinsic mobility and contact resistance of the transistor when the film formation rate is changed when the organic semiconductor layer is formed by vacuum deposition is shown in FIG. 3 shows. Here, intrinsic mobility refers to the mobility inherent to the channel, excluding the effect of contact resistance, and is obtained from the slope by plotting the resistance between the source and drain when the channel length is changed. It is what Here, each of the organic semiconductor layers was formed in a single layer structure with a constant film formation rate. In addition, as the gate insulating film, _two cases were used: a case where a single layer film of SiO ₂ was used and a case where a laminated film in which SiO ₂ and PVP were laminated in this order was used.

このグラフに示すように、成膜レートが遅くなるにつれて真性移動度が高くなることが確認された。これは、成膜レートを遅くすることで、グレインサイズの大きな有機半導体層が形成され、チャネル領域に配置されるグレインバウンダリーの数が抑制されるためと考えられる。また、成膜レートが速くなるにつれてコンタクト抵抗が低くなることが確認された。これは、成膜レートを速くすることで、グレインサイズの小さい有機半導体層が形成され、有機半導体層とソース・ドレイン電極との接触面積が増大するためと考えられる。 As shown in this graph, it was confirmed that the intrinsic mobility increases as the film formation rate decreases. This is presumably because by slowing the film formation rate, an organic semiconductor layer having a large grain size is formed, and the number of grain boundaries arranged in the channel region is suppressed. Further, it was confirmed that the contact resistance decreases as the film formation rate increases. This is presumably because an organic semiconductor layer having a small grain size is formed by increasing the deposition rate, and the contact area between the organic semiconductor layer and the source / drain electrodes is increased.

（第２実施形態）
次に、本発明の第２の実施形態を図４の断面模式図を用いて説明する。ここでは、トップゲート・ボトムコンタクト型の有機トランジスタの例について説明する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described using the schematic cross-sectional view of FIG. Here, an example of a top gate / bottom contact type organic transistor will be described.

この図に示すように、例えばガラス基板からなる基板２１上には、例えばＣｒとＡｕが順次積層された２層構造のソース・ドレイン電極２２が設けられている。また、このソース・ドレイン電極２２上を含む基板２１上には、例えばペンタセンからなる有機半導体層２３が設けられている。有機半導体層２３は、ソース・ドレイン電極２２間のゲート絶縁膜２４との近傍領域がチャネル領域２３’となる。 As shown in this figure, a source / drain electrode 22 having a two-layer structure in which, for example, Cr and Au are sequentially laminated is provided on a substrate 21 made of, for example, a glass substrate. An organic semiconductor layer 23 made of, for example, pentacene is provided on the substrate 21 including the source / drain electrodes 22. In the organic semiconductor layer 23, a region in the vicinity of the gate insulating film 24 between the source / drain electrodes 22 becomes a channel region 23 ′.

ここで、本発明の特徴的な構成としては、有機半導体層２３がグレインサイズの異なる層を積層してなる。ここでは、例えば有機半導体層２３が、第１の層２３ａとこの第１の層２３ａよりもグレインサイズの小さい第２の層２３ｂとを備えており、基板２１上に第２の層２３ｂと第１の層２３ａとがこの順に積層されていることとする。なお、上記第１の層２３ａと第２の層２３ｂの各グレインサイズおよび膜厚については、図１を用いて説明した第１実施形態と同様であることとする。 Here, as a characteristic configuration of the present invention, the organic semiconductor layer 23 is formed by laminating layers having different grain sizes. Here, for example, the organic semiconductor layer 23 includes a first layer 23 a and a second layer 23 b having a grain size smaller than the first layer 23 a, and the second layer 23 b and the second layer 23 b are formed on the substrate 21. The first layer 23a is laminated in this order. The grain sizes and film thicknesses of the first layer 23a and the second layer 23b are the same as those in the first embodiment described with reference to FIG.

このように、グレインサイズの大きい第１の層２３ａが有機半導体層２３のゲート絶縁膜２４側に配置されることで、有機半導体層２３のチャネル領域２３’に配置されるグレインバウンダリーの数を抑制できるため、トランジスタの移動度を向上させることが可能となる。 As described above, the first layer 23 a having a large grain size is disposed on the gate insulating film 24 side of the organic semiconductor layer 23, thereby reducing the number of grain boundaries disposed in the channel region 23 ′ of the organic semiconductor layer 23. Therefore, the mobility of the transistor can be improved.

また、ソース・ドレイン電極２２上には第１の層２３ａよりもグレインサイズの小さい第２の層２３ｂが配置されることで、ソース・ドレイン電極２２上にグレインサイズの大きい第１の層２３ａが配置される場合と比較して、ソース・ドレイン電極２２と有機半導体層２３との間に生じる空隙が抑制されるため、ソース・ドレイン電極２２と有機半導体層２３との接触面積が増大し、コンタクト抵抗が低減される。 Further, the second layer 23b having a grain size smaller than that of the first layer 23a is disposed on the source / drain electrode 22, so that the first layer 23a having a larger grain size is formed on the source / drain electrode 22. Compared with the arrangement, the gap generated between the source / drain electrode 22 and the organic semiconductor layer 23 is suppressed, so that the contact area between the source / drain electrode 22 and the organic semiconductor layer 23 increases, and the contact Resistance is reduced.

さらに、上述した有機半導体層２３上には、例えばポリパラキシリレンからなるゲート絶縁膜２４が配置され、ゲート絶縁膜２４上には、例えばＡｕからなるゲート電極２５がパターン形成されている。 Furthermore, a gate insulating film 24 made of, for example, polyparaxylylene is disposed on the organic semiconductor layer 23 described above, and a gate electrode 25 made of, for example, Au is patterned on the gate insulating film 24.

また、上述したような構成のトランジスタ構造は、次のような工程順で製造される。 Further, the transistor structure having the above-described configuration is manufactured in the following process order.

まず、図５（ａ）に示すように、ガラス基板からなる基板１１上に、例えば真空蒸着法により、Ａｕ膜を成膜し、通常のフォトリソグラフィー技術により、パターンニングすることで、ソース・ドレイン電極２２を形成する。 First, as shown in FIG. 5A, an Au film is formed on a substrate 11 made of a glass substrate by, for example, a vacuum deposition method, and is patterned by a normal photolithography technique, whereby a source / drain is formed. The electrode 22 is formed.

次に、図５（ｂ）に示すように、例えば真空蒸着法により、ソース・ドレイン電極２２上を含む基板２１上に、ペンタセンからなる有機半導体層を形成する。この有機半導体層は、第２の層と第２の層よりもグレインサイズの大きい第１の層とを順次積層してなる。本実施形態においても、各層のグレインサイズを、真空蒸着法の成膜レートにより制御することとする。 Next, as shown in FIG. 5B, an organic semiconductor layer made of pentacene is formed on the substrate 21 including the source / drain electrodes 22 by, for example, vacuum deposition. This organic semiconductor layer is formed by sequentially laminating a second layer and a first layer having a grain size larger than that of the second layer. Also in this embodiment, the grain size of each layer is controlled by the deposition rate of the vacuum deposition method.

この場合、まず、成膜レートを低速にすることで、グレインサイズの小さい第２の層２３ｂを成膜する。この第２の層２３ｂを成膜する際の成膜レートの範囲は、第１実施形態で図２（ｄ）を用いて説明した第２の層１５ｂを成膜する際の成膜レートと同一であることとする。 In this case, first, the second layer 23b having a small grain size is formed by lowering the film formation rate. The range of the film formation rate when forming the second layer 23b is the same as the film formation rate when forming the second layer 15b described with reference to FIG. 2D in the first embodiment. Suppose that

続いて、図５（ｃ）に示すように、上記成膜レートを、第１の層１５ａを成膜した際の成膜レートよりも低速にして蒸着を行うことで、第２の層２３ｂ上に第１の層２３ａを成膜する。この成膜レートを低速にすることで、ペンタセンのグレインサイズは第１の層２３ｂよりも大きくなる。この第２の層２３ａを成膜する際の成膜レートは、第１実施形態で図２（ｃ）を用いて説明した第１の層１５ａを成膜する際の成膜レートと同一の範囲であることとする。以上のようにして、第２の層２３ｂと第１の層２３ａとが順次積層された有機半導体層２３が形成される。 Subsequently, as shown in FIG. 5C, the deposition is performed at a rate lower than the deposition rate when the first layer 15a is deposited, thereby performing deposition on the second layer 23b. First, the first layer 23a is formed. By reducing the film formation rate, the grain size of pentacene becomes larger than that of the first layer 23b. The film formation rate when forming the second layer 23a is the same as the film formation rate when forming the first layer 15a described with reference to FIG. 2C in the first embodiment. Suppose that As described above, the organic semiconductor layer 23 in which the second layer 23b and the first layer 23a are sequentially stacked is formed.

次いで、図５（ｄ）に示すように、例えば化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により、有機半導体層２３上に、ポリパラキシリレンからなるゲート絶縁膜２４を形成する。このポリパラキシリレンは、プラズマを使用せずに、室温での成膜が可能であるため、ペンタセンからなる有機半導体層２３に対するダメージが少ない。このため、ポリパラキシリレンの成膜工程により、ペンタセンの半導体特性を大きく損なうことはない。 Next, as shown in FIG. 5D, a gate insulating film 24 made of polyparaxylylene is formed on the organic semiconductor layer 23 by, for example, a chemical vapor deposition (CVD) method. Since this polyparaxylylene can be formed at room temperature without using plasma, there is little damage to the organic semiconductor layer 23 made of pentacene. For this reason, the semiconductor properties of pentacene are not significantly impaired by the polyparaxylylene film forming step.

続いて、図５（ｅ）に示すように、例えば真空蒸着法により、ゲート絶縁膜２４上に、Ａｕを成膜した後、通常のフォトリソグラフィー技術により、このＡｕ膜をパターンニングすることで、ゲート電極２５を形成する。なお、デバイスのデザインルールによっては、シャドウマスクを介してＡｕからなるゲート電極２５をパターン形成してもよい。 Subsequently, as shown in FIG. 5E, after Au is formed on the gate insulating film 24 by, for example, vacuum deposition, the Au film is patterned by a normal photolithography technique. A gate electrode 25 is formed. Depending on the device design rule, the gate electrode 25 made of Au may be patterned through a shadow mask.

以上のようにして、本実施形態のトップゲート・ボトムコンタクト型の有機トランジスタが形成される。 As described above, the top gate / bottom contact type organic transistor of this embodiment is formed.

このような半導体装置によれば、第１実施形態と同様に、グレインサイズの大きい第１の層２３ａがゲート絶縁膜２４側に配置されることで、トランジスタの移動度を向上させることが可能となる。また、ソース・ドレイン電極２２が設けられた基板２１上にグレインサイズの小さい第２の層２３ｂが配置されることで、ソース・ドレイン電極２２と有機半導体層２３との接触面積が増大し、コンタクト抵抗が低減される。これによっても移動度を向上させることができる。したがって、高いトランジスタ特性を実現させることができる。 According to such a semiconductor device, as in the first embodiment, the first layer 23a having a large grain size is disposed on the gate insulating film 24 side, whereby the mobility of the transistor can be improved. Become. In addition, since the second layer 23b having a small grain size is disposed on the substrate 21 on which the source / drain electrodes 22 are provided, the contact area between the source / drain electrodes 22 and the organic semiconductor layer 23 is increased. Resistance is reduced. This can also improve mobility. Therefore, high transistor characteristics can be realized.

なお、上述した第１実施形態および第２実施形態では、有機半導体層１５、２３として、ペンタセンを用いた例について説明したが、ＴＩＰＳ−ペンタセン、アントラセン、アントラジチオフェン等からなる他の有機半導体材料を用いてもよい。また、ここでは、有機半導体層１５、２３が２層構造である例について説明するが、グレインサイズの異なる層が積層されていれば、２層以上で構成されていてもよい。 In the first embodiment and the second embodiment described above, examples in which pentacene is used as the organic semiconductor layers 15 and 23 have been described. However, other organic semiconductor materials made of TIPS-pentacene, anthracene, anthradithiophene, or the like. May be used. Although an example in which the organic semiconductor layers 15 and 23 have a two-layer structure will be described here, the layers may be composed of two or more layers as long as layers having different grain sizes are stacked.

また、上記実施形態では、有機半導体層１５、２３を構成する第１の層１５ａ、２３ａおよび第２の層１５ｂ、２３ｂについて、各層のグレインサイズを真空蒸着法の成膜レートにより制御する例について説明した。しかし、本発明はこれに限定されず、蒸着を行う際の基板１１、２１の温度により、各層のグレインサイズを制御することも可能である。この場合には、基板の温度が高いとグレインサイズが大きくなる。また、成膜レートと基板の温度の両方を調整することで、グレインサイズを制御してもよい。さらに、有機半導体層１５，２３の成膜方法についても真空蒸着法に限定されることなく、塗布法等その他の方法で成膜してもよい。 Moreover, in the said embodiment, about the example which controls the grain size of each layer with the film-forming rate of a vacuum evaporation method about the 1st layers 15a and 23a and the 2nd layers 15b and 23b which comprise the organic-semiconductor layers 15 and 23. explained. However, the present invention is not limited to this, and the grain size of each layer can be controlled by the temperature of the substrates 11 and 21 during vapor deposition. In this case, the grain size increases as the substrate temperature increases. Further, the grain size may be controlled by adjusting both the film formation rate and the substrate temperature. Furthermore, the method for forming the organic semiconductor layers 15 and 23 is not limited to the vacuum deposition method, and the film may be formed by other methods such as a coating method.

さらに、本発明の具体的な実施例について説明する。 Further, specific examples of the present invention will be described.

（実施例１）
第１実施形態と同様の製造方法でボトムゲート・ボトムコンタクト型の有機トランジスタを製造した。すなわち、真空蒸着法により、０．００５ｎｍ／ｓの成膜レートで、ソース・ドレイン電極１４が設けられたゲート絶縁膜１３上に、第１の層１５ａを５０ｎｍの膜厚で形成し、０．７ｎｍ／ｓの成膜レートで第１の層１５ａ上に第２の層１５ｂを４０ｎｍの膜厚で形成することで、有機半導体層１５を形成した。 Example 1
A bottom-gate / bottom-contact organic transistor was manufactured by the same manufacturing method as in the first embodiment. That is, the first layer 15a is formed to a thickness of 50 nm on the gate insulating film 13 provided with the source / drain electrodes 14 by a vacuum deposition method at a film formation rate of 0.005 nm / s. The organic semiconductor layer 15 was formed by forming the second layer 15b with a film thickness of 40 nm on the first layer 15a at a film formation rate of 7 nm / s.

（比較例１）
真空蒸着法により、０．００５ｎｍ／ｓの成膜レートで、ソース・ドレイン電極１４が設けられたゲート絶縁膜１３上に、有機半導体層を５０ｎｍの膜厚で形成した以外は、実施例１と同様の方法で、有機トランジスタを製造した。これにより、実施例１におけるグレインサイズの大きい第１の層１５ａと同程度のグレインサイズを有する有機半導体層が単一層で形成される。 (Comparative Example 1)
Example 1 except that an organic semiconductor layer was formed to a thickness of 50 nm on the gate insulating film 13 provided with the source / drain electrodes 14 by a vacuum deposition method at a film formation rate of 0.005 nm / s. An organic transistor was manufactured in the same manner. Thereby, an organic semiconductor layer having a grain size comparable to that of the first layer 15a having a large grain size in Example 1 is formed as a single layer.

（比較例２）
真空蒸着法により、０．７ｎｍ／ｓの成膜レートで、有機半導体層１５を５０ｎｍの膜厚で形成した以外は、実施例１と同様の方法で、有機トランジスタを製造した。これにより、実施例１におけるグレインサイズの小さい第２の層１５ｂと同程度のグレインサイズを有する有機半導体層が単一層で形成される。 (Comparative Example 2)
An organic transistor was manufactured in the same manner as in Example 1 except that the organic semiconductor layer 15 was formed with a film thickness of 50 nm at a film formation rate of 0.7 nm / s by vacuum deposition. Thereby, the organic semiconductor layer having the same grain size as the second layer 15b having a small grain size in the first embodiment is formed as a single layer.

そして、実施例１および比較例１、２の各トランジスタについて、チャネル長（Ｌｇ）が１０μｍのときの移動度、真性移動度およびコンタクト抵抗を評価した。その結果を表１に示す。

For each transistor of Example 1 and Comparative Examples 1 and 2, the mobility, intrinsic mobility, and contact resistance when the channel length (Lg) was 10 μm were evaluated. The results are shown in Table 1.

この表に示すように、実施例１の有機トランジスタは、有機半導体層が単層で形成される比較例１、２の有機トランジスタと比較して、移動度および真性移動度が高いことが確認された。また、実施例１の有機トランジスタは、比較例２の有機トランジスタと比較して、コンタクト抵抗は高くなるものの、比較例１の有機トランジスタと比較して、コンタクト抵抗が約１／３に低減されることが確認された。 As shown in this table, the organic transistor of Example 1 was confirmed to have higher mobility and intrinsic mobility than the organic transistors of Comparative Examples 1 and 2 in which the organic semiconductor layer was formed as a single layer. It was. In addition, although the contact resistance of the organic transistor of Example 1 is higher than that of the organic transistor of Comparative Example 2, the contact resistance is reduced to about 1/3 as compared with the organic transistor of Comparative Example 1. It was confirmed.

本発明の半導体装置に係る第１実施形態を説明するための断面図である。It is sectional drawing for demonstrating 1st Embodiment based on the semiconductor device of this invention. 本発明の半導体装置に係る第１実施形態の製造方法を説明するための製造工程断面図である。It is manufacturing process sectional drawing for demonstrating the manufacturing method of 1st Embodiment which concerns on the semiconductor device of this invention. ペンタセンの成膜レートと抵抗および真性移動度との関係を示すグラフである。It is a graph which shows the relationship between the film-forming rate of pentacene, resistance, and intrinsic mobility. 本発明の半導体装置に係る第２実施形態を説明するための断面図である。It is sectional drawing for demonstrating 2nd Embodiment based on the semiconductor device of this invention. 本発明の半導体装置に係る第２実施形態の製造方法を説明するための製造工程断面図である。It is manufacturing process sectional drawing for demonstrating the manufacturing method of 2nd Embodiment which concerns on the semiconductor device of this invention.

符号の説明Explanation of symbols

１１，２１…基板、１２，２５…ゲート電極、１３，２４…ゲート絶縁膜、１４，２２…ソース・ドレイン電極、１５，２３…有機半導体層、１５ａ，２３ａ…第１の層、１５ｂ，２３ｂ…第２の層 11, 21 ... substrate, 12, 25 ... gate electrode, 13, 24 ... gate insulating film, 14, 22 ... source / drain electrode, 15, 23 ... organic semiconductor layer, 15 a, 23 a ... first layer, 15 b, 23 b ... second layer

Claims

基板上に、ゲート電極と、
ゲート絶縁膜と、
一組のソース・ドレイン電極と、
前記ソース・ドレイン電極間の前記ゲート絶縁膜との界面近傍にチャネル領域を有する有機半導体層とを備え、
前記有機半導体層は、グレインサイズが、前記チャネル領域の長さの１／５以上１以下の第１の層および前記第１の層のグレインサイズの１／２０以上１／１０以下の第２の層の積層構造を有する
半導体装置。 On a substrate, a gate electrode,
A gate insulating film ;
A pair of source / drain electrodes;
An organic semiconductor layer having a channel region in the vicinity of the interface between the source / drain electrodes and the gate insulating film ;
The organic semiconductor layer includes a first layer whose grain size is 1/5 or more and 1 or less of the length of the channel region, and a second layer whose grain size is 1/20 or more and 1/10 or less of the grain size of the first layer. A semiconductor device having a laminated structure of layers .

前記第１の層は前記ゲート絶縁膜側に配置されている、請求項１に記載の半導体装置。 Before Symbol The first layer is disposed on the gate insulating film side, the semiconductor device according to claim 1.

前記基板上に前記ゲート電極、前記ゲート絶縁膜および前記有機半導体層をこの順に積層し、前記ソース・ドレイン電極を前記ゲート絶縁膜と前記有機半導体層との間に配置してなるボトムゲート・ボトムコンタクト型であり、
前記ソース・ドレイン電極上を含む前記ゲート絶縁膜上に、前記第１の層と前記第２の層とをこの順に積層してなる、請求項１に記載の半導体装置。 Said gate electrode before SL on the substrate, wherein the gate insulating film and the organic semiconductor layer laminated in this order, a bottom gate formed by arranging the source and drain electrodes between the organic semiconductor layer and the gate insulating film Bottom contact type
The semiconductor device according to claim 1 , wherein the first layer and the second layer are stacked in this order on the gate insulating film including the source / drain electrodes.

前記基板上に前記有機半導体層、前記ゲート絶縁膜および前記ゲート電極をこの順に積層し、前記ソース・ドレイン電極を前記基板と前記有機半導体層との間に配置してなるトップゲート・ボトムコンタクト型であり、
前記ソース・ドレイン電極上を含む前記基板上に、前記第２の層と前記第１の層とをこの順に積層してなる、請求項１に記載の半導体装置。 The organic semiconductor layer before SL on the substrate, the gate insulating film and the gate electrode are laminated in this order, top-gate bottom-contact formed by arranging between the source and drain electrode and the substrate and the organic semiconductor layer Type
The semiconductor device according to claim 1 , wherein the second layer and the first layer are stacked in this order on the substrate including the source / drain electrodes.

前記第１の層の膜厚は５０ｎｍ〜３００ｎｍであり、前記第２の層の膜厚は４０ｎｍ〜３００ｎｍの範囲である、請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the first layer has a thickness of 50 nm to 300 nm, and the second layer has a thickness of 40 nm to 300 nm.