JP5187852B2 - Predictive diagnosis architecture and predictive diagnosis method for defective memory cells - Google Patents
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Description
本発明は、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法に関する技術である。 The present invention relates to an architecture and a method for predicting and diagnosing a defective memory cell, in which a defective memory cell having a small margin in an SRAM block is subjected to a predictive diagnosis in advance by an accelerated test, and an error can be avoided.
ＬＳＩの大部分を占めるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）は、その使用環境の変化によって生じる動作エラーを完全に排除できない。特に、近年のＳＲＡＭは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ)を増大させている。
このようなＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキによって生じるエラーを回避するために、エラー発生を予知診断できる技術が必要とされる。
SRAM (Static Random Access) occupying most of LSI
Memory) cannot completely eliminate operation errors caused by changes in its usage environment. In particular, in recent SRAMs, CMOS process technology mounted on SoC has progressed, processing dimensions (scaling size) of integrated circuits have been reduced, higher chip density and lower chip cost have been realized, and memory capacity has increased. Yes. Such a reduction in the scaling size increases the variation in threshold voltage of the transistors constituting the SRAM memory cell, reduces the noise margin for reading and writing in the memory cell, destabilizes the memory cell operation, The error rate (BER) is increased.
In order to avoid such an error caused by variations in the threshold voltage of the transistors constituting the SRAM memory cell, a technique capable of predicting the occurrence of the error is required.
一方、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性（ＱｏＢ：Ｑｕａｌｉｔｙ ｏｆ Ｂｉｔ）を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモードと、１ビットが２個のメモリセルを連結して構成されるモードとを動的に切り替えることができ、モードを切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行えるといった新規な半導体メモリ（以下、「ＱｏＢ
ＳＲＡＭ」と記す）を既に提案している（特許文献１を参照）。
On the other hand, the present inventors can dynamically change the bit reliability (QoB: Quality of Bit) of the memory cell according to the application and the memory condition, and ensure the operation stability and reduce the power consumption. For the purpose of providing a memory capable of realizing high reliability, a mode in which 1 bit is constituted by one memory cell and a mode in which 1 bit is constituted by linking two memory cells are provided. It is possible to switch dynamically, and by switching modes, it is possible to increase the operation stability of 1 bit, increase the cell current of the read operation (speed up the read operation), and perform self-repair of bit errors Semiconductor memory (hereinafter referred to as “QoSB”)
Has been proposed (refer to Patent Document 1).
かかる提案中の半導体メモリ（ＱｏＢ ＳＲＡＭ）の一実施例は、図１に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成とされる。 One embodiment of such a proposed semiconductor memory (QoB SRAM) is connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, as shown in FIG. A memory cell comprising a pair of cross-coupled inverters, a pair of switch portions provided between the bit line and the output of the inverter, and one word line whose conduction of the switch portions can be controlled , A pair of P-type MOS transistors (M20, M21) and one mode control line capable of controlling the P-type MOS transistor to conduct are added between data holding nodes of two adjacent memory cells. The configuration is
ここで、図１のメモリセルの回路動作を簡単に説明する。図１に示すメモリセル（ＭＣ０１）は、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。
Here, the circuit operation of the memory cell of FIG. 1 will be briefly described. A memory cell (MC01) shown in FIG. 1 includes a P-type MOS transistor (M00) and an N-type MOS transistor (M02) connected in series between a power supply potential VVDDA and a ground potential VGNDA, and a power supply potential VVDDA and a ground potential VGNDA. A latch circuit composed of a P-type MOS transistor (M01) and an N-type MOS transistor (M03) connected in series is formed. The memory cell (MC01) itself is a general 6-transistor memory cell.
Similarly, in memory cell (MC10), P-type MOS transistor (M10) and N-type MOS transistor (M12) connected in series between power supply potential VVDDB and ground potential VGNDB, and between power supply potential VVDDB and ground potential VGNDB. A latch circuit including a P-type MOS transistor (M11) and an N-type MOS transistor (M13) connected in series to each other is formed. The memory cell (MC10) itself is a memory cell having a general 6-transistor configuration.
メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（ｍ１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（ｍ０）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。 In the memory cell (MC01), the gate terminals of the P-type MOS transistor (M00) and the N-type MOS transistor (M02) are both connected to the node ( m1 ) of the P-type MOS transistor (M01) and the N-type MOS transistor (M03). Has been. The gate terminals of the P-type MOS transistor (M01) and the N-type MOS transistor (M03) are both connected to the node ( m0 ) of the P-type MOS transistor (M00) and the N-type MOS transistor (M02). Since the transistors M00 to M03 are thus cross-coupled, the P-type MOS transistors (M00, M01) operate as load transistors, and the N-type MOS transistors (M02, M03) operate as drive transistors. The same applies to the memory cell (MC10).
またメモリセル（ＭＣ０１）は、相補なビットライン（ＢＬ，ＢＬ＿Ｎ）と、ノード（ｍ０，ｍ１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬＡ）により制御される。すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作するのである。
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬ，ＢＬ＿Ｎ）と、ノード（ｎ０，ｎ１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＡ）により制御される。
The memory cell (MC01) includes a switch unit of N-type MOS transistors (M04, M05) connected between the complementary bit lines (BL, BL_N) and the nodes ( m0, m1 ). The gate terminals of the N-type MOS transistors (M04, M05) are both connected to a common word line (WLA), and the gate potential of the N-type MOS transistors (M04, M05) is controlled by the word line (WLA). . That is, in the memory cell (MC01), the P-type MOS transistors (M00, M01) are used as load transistors, the N-type MOS transistors (M02, M03) are driven transistors, and the N-type MOS transistors (M04, M05) are used. It operates as a switch unit.
The memory cell (MC10) also includes a switch unit of N-type MOS transistors (M14, M15) connected between the complementary bit lines (BL, BL_N) and the nodes ( n0, n1 ). The gate terminals of the N-type MOS transistors (M14, M15) are both connected to a common word line (WLA), and the gate potential of the N-type MOS transistors (M14, M15) is controlled by the word line (WLA). .
そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（ｍ０とｎ０の間、ｍ１とｎ１の間）に、モード制御スイッチ部となる１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が設けられ、このＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）の導通を制御する１本のモード制御ライン（／ＣＴＲＬ）が設けられている。 A pair of P-type MOS transistors (M20, M21) serving as a mode control switch unit are provided between the data holding nodes (between m0 and n0 , between m1 and n1 ) of the memory cells (MC01, MC10). One mode control line (/ CTRL) for controlling the conduction of the P-type MOS transistors (M20, M21) is provided.
以上のような回路構成のメモリセルでは、１ビットのデータをメモリセル（ＭＣ０１）に記憶する場合と、１ビットのデータをメモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）の２つのメモリセルに記憶する場合とを、モード制御ライン（／ＣＴＲＬ）を用いて、使い分けることが可能である。上記回路構成のメモリセルは、１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現する。この通常モードから高信頼モードに切り替えることによって、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を図ることができ、またビットエラーの自己修復が行える。 In the memory cell having the circuit configuration as described above, 1-bit data is stored in the memory cell (MC01) and 1-bit data is stored in the two memory cells, the memory cell (MC01) and the memory cell (MC10). The mode control line (/ CTRL) can be used properly. The memory cell having the above circuit configuration has two modes: a mode in which 1 bit is constituted by one memory cell (normal mode) and a mode in which 1 bit is constituted by connecting two memory cells (high reliability mode). Therefore, the bit reliability of the memory cell can be dynamically changed according to the application and the memory condition, and the operation stability is ensured to realize low power consumption and high reliability. By switching from the normal mode to the high reliability mode, it is possible to increase the operation stability of 1 bit, increase the cell current of the read operation (speed up the read operation), and perform self-repair of bit errors.
この通常モードと高信頼モードといった動作モードは、図２に示すように、メモリセルブロック毎に動的に変化させることが可能である。かかる高信頼モードへ動的に切り替えるために、不良メモリセルや動作環境の変化に伴う動作マージンの劣化の検知やその予測診断が必要となっている。 The operation modes such as the normal mode and the high reliability mode can be dynamically changed for each memory cell block as shown in FIG. In order to dynamically switch to such a high-reliability mode, it is necessary to detect deterioration of an operation margin accompanying a change in a defective memory cell or an operating environment and to predict the diagnosis thereof.
上述したように、ＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキによって生じるエラーを回避するために、エラー発生を予知診断できる技術が必要とされている。 As described above, in order to avoid errors caused by variations in threshold voltages of transistors constituting SRAM memory cells, a technique capable of predicting and predicting the occurrence of errors is required.
本発明は、上記状況に鑑みて、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法を提供することを目的とする。 In view of the above circumstances, an object of the present invention is to provide an architecture and a defective memory cell predictive diagnosis method in which a defective memory cell having a small margin in an SRAM block can be predicted in advance by an acceleration test and an error can be avoided. And
上記目的を達成するため、本発明は、ＳＲＡＭブロックにおいて、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断することを図る。本発明にかかる加速試験は、ＳＲＡＭブロック中に加速試験用のメモリセルブロックと通常動作用のメモリセルブロックを用意し、通常動作と並行して行う。また、通常動作を行っていない空きブロックが生じたメモリセルブロックに対して加速試験を行う。これにより、動作環境の変化やメモリセルの動作マージンの経年劣化などによるエラーを、通常動作を行う前に事前に予知することが可能となる。
加速試験試行ブロックに対してエラーを誘発させることにより、不良メモリセルによる動作エラーの予知を行い、エラー回避などの対策処理を行うことを可能とする。
In order to achieve the above object, according to the present invention, in an SRAM block, an error in a memory cell having a small operation margin caused by a variation in threshold voltage is intentionally generated by an acceleration test, and an error occurring during normal operation is detected. We plan to make a prognostic diagnosis in advance. The acceleration test according to the present invention is performed in parallel with the normal operation by preparing the memory cell block for the acceleration test and the memory cell block for the normal operation in the SRAM block. Further, an acceleration test for the memory cell blocks of free blocks not operating normally arises. As a result, errors due to changes in the operating environment, aging degradation of the operation margin of the memory cell, and the like can be predicted in advance before normal operation is performed.
By inducing an error in the accelerated test trial block, it is possible to predict an operation error due to a defective memory cell and to perform countermeasure processing such as error avoidance.
本発明の第１の観点の不良メモリ予知診断アーキテクチャーは、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーであって、前記ＳＲＡＭブロックは、１ビットのメモリセルが、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルにおいて、更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有し、選択された電圧制御を実行する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えた構成とされる。
通常動作を行っていない空きブロックが生じた通常動作用のメモリセルブロックに対して加速試験を行い、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断する。
According to a first aspect of the present invention, there is provided a failure memory prediction / diagnostic architecture in which a failure memory cell having a small margin in a SRAM block is subjected to a prediction diagnosis in advance by an acceleration test, and an error can be avoided. 1 bit memory cell, a pair of cross-coupled inverters connected to a path leading to each of a pair of bit lines, each output corresponding to a column of memory cells, and a bit line In a 1-bit memory cell composed of a pair of switch portions provided between the outputs of the inverter and one word line for controlling conduction of the switch portions,
1) Voltage control means for extending the cycle time when the word line voltage is applied to more than three times the cycle time during the normal operation of reading the memory cell;
2) Voltage control means for extending the cycle time when the bit line is charged until after the word line is started up,
3) voltage control means for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
4) Voltage control means for raising the word line applied voltage to 1.1 to 1.3 times the memory cell power supply potential;
Accelerating test means having at least one voltage control means selected from and executing the selected voltage control ;
Means for detecting a bit reversal error of a memory cell;
It is set as the structure provided with.
An acceleration test is performed on a memory cell block for normal operation in which an empty block not performing normal operation is generated, and an error in a memory cell having a small operation margin caused by variations in threshold voltage is intentionally detected by the acceleration test. And predictive diagnosis of errors that occur during normal operation.
かかる構成によれば、６トランジスタで構成されるメモリセルに対して、不良メモリセルや動作環境の変化に伴う動作マージンの劣化を予測検知し、不良メモリセルと判断したメモリセルの使用を不許可にするなどを行い、エラーを回避できる。
ここで、上記１）〜４）の電圧制御手段のうち、どの手段を使用しても構わない。選択された１つの手段でもよいし、２以上の手段を用いてもよい。
上記１），２）の電圧制御手段を用いる場合、ハードウェアにダメージを与えにくく、ハードエラーが生じるリスクを低減できる。
According to such a configuration, for a memory cell composed of 6 transistors, the deterioration of the operation margin due to a change in the defective memory cell or the operating environment is predicted and detected, and the use of the memory cell determined to be a defective memory cell is not permitted. To avoid errors.
Here, any of the voltage control means 1) to 4 ) may be used. One selected means may be used, or two or more means may be used.
When the voltage control means of 1) and 2) are used, it is difficult to damage hardware and the risk of hardware errors can be reduced.
次に、本発明の第２の観点の不良メモリ予知診断アーキテクチャーは、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーであって、前記ＳＲＡＭブロックは、１ビットのメモリセルが、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成され、隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリであり、更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有し、選択された電圧制御を実行する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えた構成とされる。
通常動作を行っていない空きブロックが生じた通常動作用のメモリセルブロックに対して加速試験を行い、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断して、不良メモリセルや動作環境の変化に伴う動作マージンの劣化を予測検知し、上記の１ビット／ｎセルモードへ動的に切り替える。
Next, a bad memory prediction diagnosis architecture according to a second aspect of the present invention is an architecture capable of performing a prediction diagnosis in advance by an accelerated test on a defective memory cell having a small margin in an SRAM block, and avoiding an error. The SRAM block includes a pair of cross-coupled inverters in which a 1-bit memory cell is connected to a path leading to each of a pair of bit lines, each output corresponding to a column of memory cells; a pair of switching unit provided between the output of the bit line and the inverter, one word line for controlling the conduction of the switch section is composed of a mode control switch between the data holding nodes of adjacent memory cells And a mode control line for controlling the conduction of the mode control switch unit. A mode composed of a memory cell (1 bit / one cell mode) and a mode composed of n memory cells each having 1 bit (n is 2 or more) (1 bit / n cell mode) A semiconductor memory that can be switched dynamically using a control line, and
1) Voltage control means for extending the cycle time when the word line voltage is applied to more than three times the cycle time during the normal operation of reading the memory cell;
2) Voltage control means for extending the cycle time when the bit line is charged until after the word line is started up,
3) voltage control means for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
4) Voltage control means for raising the word line applied voltage to 1.1 to 1.3 times the memory cell power supply potential;
Accelerating test means having at least one voltage control means selected from and executing the selected voltage control ;
Means for detecting a bit reversal error of a memory cell;
It is set as the structure provided with.
An acceleration test is performed on a memory cell block for normal operation in which an empty block not performing normal operation is generated, and an error in a memory cell having a small operation margin caused by variations in threshold voltage is intentionally detected by the acceleration test. In order to predict and diagnose errors that occur during normal operation in advance, it is possible to predict and detect deterioration of the operating margin due to a change in a defective memory cell or operating environment, and dynamically switch to the 1-bit / n-cell mode described above. .
かかる構成によれば、不良メモリセルや動作環境の変化に伴う動作マージンの劣化を予測検知し、提案中の半導体メモリ（ＱｏＢ
ＳＲＡＭ）による高信頼モードへ動的に切り替えることが可能となる。
According to such a configuration, it is possible to predict and detect the deterioration of the operation margin due to the change of the defective memory cell or the operation environment, and to propose the proposed semiconductor memory
It is possible to dynamically switch to the high reliability mode by SRAM).
次に、本発明の不良メモリセル予知診断方法は、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できる不良メモリセル予知診断方法であって、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、下記Ｓ１）〜Ｓ４）から選択される少なくとも１つの電圧制御ステップを、通常動作を行っていない空きブロックが生じた通常動作用のメモリセルブロックに対して加速試験として実行し得る構成とされる。
Ｓ１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御ステップ
Ｓ２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御ステップ
Ｓ３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御ステップ
Ｓ４）ワードライン印加電圧を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御ステップ
Next, the defective memory cell predictive diagnostic method of the present invention is a defective memory cell predictive diagnostic method which can perform a predictive diagnosis in advance by an accelerated test on a defective memory cell having a small margin in an SRAM block and avoid an error. Are provided between a pair of cross-coupled inverters connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter At least one voltage control step selected from the following S1) to S4) in an SRAM block composed of a memory cell composed of a pair of switch sections and one word line for controlling conduction of the switch sections , It can be executed as an acceleration test for a normal operation memory cell block in which an empty block that is not performing normal operation has occurred. It is set as the structure.
S1) Voltage control step for extending the cycle time when the word line voltage is applied to more than three times the cycle time during the normal operation of reading the memory cell. S2) Raising the cycle time when charging the bit line. Voltage control step S3) to extend to the later voltage control step S4) to increase the bit line potential to 1.1 to 1.3 times the memory cell power supply potential. Voltage control step to increase 1.3 times
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。 According to this configuration, it is possible to induce a bit inversion error in a memory cell having a small operation margin caused by variations in threshold voltage, detect the bit inversion error, and predict a defective memory cell in advance.
本発明は、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるといった効果を有する。 The present invention has an effect that a faulty memory cell having a small margin in the SRAM block can be predicted and diagnosed in advance by an acceleration test to avoid an error.
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The scope of the present invention is not limited to the following examples and illustrated examples, and many changes and modifications can be made.
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、用意する加速試験用のメモリセルブロックに対して、以下の１）〜４）のいずれかの処理を施すことにより、エラーを誘発させる。例えば、図３に示すように、ＳＲＡＭブロックがＢＬＫ０〜ＢＬＫ１５まで１６ブロックある場合に、図３の矢印で示すＢＬＫ１２を加速試験ブロックとして、以下の１）〜４）から選択される処理を施す。 Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In the SRAM block composed of a memory cell composed of a pair of switch sections and one word line for controlling conduction of the switch section, the following 1) The error is induced by performing any one of the processes 4) to 4) . For example, as shown in FIG. 3, when there are 16 SRAM blocks from BLK0 to BLK15, processing selected from the following 1) to 4) is performed using BLK12 indicated by the arrow in FIG. 3 as an acceleration test block.
１）ワードライン電圧印加時間延長
２）ビットライン充電時間延長
３）ビットライン電圧上昇
４）ワードライン印加電圧上昇
1) Word line voltage application time extension 2) Bit line charging time extension 3) Bit line voltage increase 4) Word line application voltage increase
上記の１）〜４）のうち、特に１），２）の処理はハードウェアにダメージを与えにくいものであり、加速試験に伴うハードエラーが生じるリスクを低減できる。これらの処理は、図４に示されるように、電圧制御手段が加速試験用のメモリセルブロックに電圧を供給して行う。
そして、加速試験用のメモリセルブロックからデータを読み出し、ＥＣＣ（Ｅｒｒｏｒ
Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）などのビット反転エラー検出手段が、加速試験結果をＣＰＵ（図示しない）に出力する。
以下、１）〜４）の処理について詳細な説明を行う。
Among the above 1) to 4) , the processes 1) and 2) are particularly difficult to damage the hardware, and the risk of hard errors associated with the acceleration test can be reduced. As shown in FIG. 4, these processes are performed by the voltage control means supplying a voltage to the memory cell block for the acceleration test.
Then, data is read from the memory cell block for the acceleration test, and ECC (Error
Bit inversion error detection means such as Check and Correct outputs the acceleration test result to a CPU (not shown).
Hereinafter, the processes 1) to 4) will be described in detail.
１．ワードライン電圧印加時間延長
実施例１では、加速試験用のメモリセルブロックに対して、ワードライン電圧印加時間延長の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例１の不良メモリセル予知診断方法は、メモリセルブロックに対して、ワードラインの電圧印加時のサイクルタイムを、メモリセル読み出しの通常動作時のサイクルタイムの３倍以上に延長させることで、すなわち、ワードラインを立ち上げる時間を通常の３倍以上に延長させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
1. Extending word line voltage application time In the first embodiment, a word line voltage application time extension process is performed on a memory cell block for an acceleration test to induce a soft error due to a decrease in operation margin caused by threshold voltage variation. A method for predicting and diagnosing a defective memory cell will be described.
The defective memory cell predictive diagnosis method according to the first embodiment extends the cycle time when a word line voltage is applied to a memory cell block to three times or more of the cycle time during normal operation of reading a memory cell. That is, by extending the rise time of the word line to three times or more than usual, a bit inversion error is induced in the memory cell in which the read operation margin is reduced due to the variation in threshold voltage.
図５は、メモリセルの読み出し時のワードライン（ＷＬ），ビットライン（ＢＬ，／ＢＬ），及び内部ノード（ｍ０，ｍ１）の保持データの波形を示している。ここで、図５（１）は通常時のメモリセル読み出しを示しており、図５（２）はワードライン（ＷＬ）印加時間延長時のメモリセル読み出しを示している。 FIG. 5 shows waveforms of data held in the word lines (WL), bit lines (BL, / BL), and internal nodes (m0, m1) at the time of reading from the memory cell. Here, FIG. 5A shows normal memory cell reading, and FIG. 5B shows memory cell reading when the word line (WL) application time is extended.
また、図６は、６トランジスタで構成されるメモリセルの回路構成図である。図６（１）は、メモリセルに対する通常時の読み出しの場合で、内部ノード（ｍ０）には“１”のデータが保持されており、内部ノード（ｍ１）には“０”のデータが保持されており、読み出し後も内部ノード（ｍ０）には“１”が保持され、内部ノード（ｍ１）には“０”が保持され、正常な読み出しとなった状態（ＰＡＳＳ）を示している。図６（２）は、メモリセルに対するワードライン（ＷＬ）印加時間延長時の読み出しの場合で、読み出し後に内部ノード（ｍ０）の保持データが“１”から“０”に反転し、また内部ノード（ｍ１）の保持データが“０”から“１”に反転して、読み出しエラーとなった状態（ＦＡＩＬ）を示している。 FIG. 6 is a circuit configuration diagram of a memory cell including six transistors. FIG. 6 (1) shows a case of normal reading from a memory cell, in which data “1” is held in the internal node (m0) and data “0” is held in the internal node (m1). Thus, even after reading, “1” is held in the internal node (m0), and “0” is held in the internal node (m1), indicating a normal reading state (PASS). FIG. 6B shows the case of reading when the word line (WL) application time is extended to the memory cell. After reading, the data held in the internal node (m0) is inverted from “1” to “0”. The state (FAIL) in which the held data of (m1) is inverted from “0” to “1” and a read error occurs is shown.
図５（２）に示されるように、ワードライン（ＷＬ）の立ち上げ時間を延長することにより、内部ノード（ｍ０，ｍ１）にビットラインからの電流がより多く流れ込むため、通常よりも、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになるのである。
以上のように、ワードラインの電圧印加時間を延長させることで、読み込み時のデータ反転を誘発することが可能である。
As shown in FIG. 5 (2), by extending the rise time of the word line (WL), more current from the bit line flows into the internal nodes (m0, m1). The potential of the internal node (m1) holding “0” is likely to rise. For this reason, data inversion is induced in a memory cell having a small read margin due to variations in threshold voltage.
As described above, it is possible to induce data inversion at the time of reading by extending the voltage application time of the word line.
２．ビットライン充電時間延長
実施例２では、加速試験用のメモリセルブロックに対して、ビットライン充電時間延長の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例２の不良メモリセル予知診断方法は、メモリセルブロックに対して、ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
2. Bitline Charging Time Extension In the second embodiment, a bitline charging time extension process is performed on the memory cell block for the acceleration test to induce a soft error due to a decrease in operating margin caused by threshold voltage variation. A defective memory cell predictive diagnosis method will be described.
The defective memory cell predictive diagnosis method according to the second embodiment is such that the cycle time at the time of charging the bit line is extended until the word line is raised for the memory cell block, thereby performing a read operation due to variations in threshold voltage. A bit reversal error is induced in a memory cell having a small margin.
図７は、ビットライン充電時のプリチャージ信号（ＰＣ＿Ｎ），ワードライン（ＷＬ），及びビットライン（ＢＬ，／ＢＬ）の波形を示している。ここで、図７（１）は通常のビットライン充電時を示しており、図７（２）はビットライン充電時間延長時を示している。 FIG. 7 shows waveforms of the precharge signal (PC_N), the word line (WL), and the bit line (BL, / BL) during the bit line charging. Here, FIG. 7 (1) shows a normal bit line charging time, and FIG. 7 (2) shows a bit line charging time extension time.
また、図８は、６トランジスタで構成されるメモリセルの回路に、ビットライン充電のためのプリチャージ信号回路を加えた回路構成図である。図８は、メモリセルに対するビットライン充電時間延長時の場合で、ビットライン充電後に内部ノード（ｍ０）の保持データが“１”から“０”に反転し、また内部ノード（ｍ１）の保持データが“０”から“１”に反転して、読み出しエラーとなった状態を示している。 FIG. 8 is a circuit configuration diagram in which a precharge signal circuit for charging a bit line is added to a circuit of a memory cell including six transistors. FIG. 8 shows a case where the bit line charging time is extended for the memory cell, and the data held in the internal node (m0) is inverted from “1” to “0” after the bit line is charged, and the data held in the internal node (m1). Inverts from “0” to “1” to indicate a read error.
プリチャージ信号（ＰＣ＿Ｎ）によって、ビットラインの充電は制御される。従来は、図７（１）に示されるように、ワードライン（ＷＬ）が立ち上がる前に、プリチャージ信号（ＰＣ＿Ｎ）を“Ｈ”の状態にしてビットラインの充電は終了する。これに対して、実施例２は、図７（２）に示されるように、ビットラインの充電をワードライン（ＷＬ）が立ち上げ後まで継続・延長することにより、メモリセルの内部ノード（ｍ０，ｍ１）にビットラインから電流をより多く流れ込ませる。これにより、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになるのである。
以上のように、ビットラインの充電時間を延長させることで、読み込み時のデータ反転を誘発することが可能である。
Bit line charging is controlled by a precharge signal (PC_N). Conventionally, as shown in FIG. 7A, before the word line (WL) rises, the precharge signal (PC_N) is set to the “H” state to complete the charging of the bit line. In contrast, in the second embodiment, as shown in FIG. 7 (2), the charging of the bit line is continued and extended until after the word line (WL) rises, whereby the internal node (m0) of the memory cell. , M1) causes more current to flow from the bit line. As a result, the potential of the internal node (m1) on the side holding “0” is likely to rise. For this reason, data inversion is induced in a memory cell having a small read margin due to variations in threshold voltage.
As described above, it is possible to induce data inversion at the time of reading by extending the charging time of the bit line.
３．ビットライン電位上昇
実施例３では、加速試験用のメモリセルブロックに対して、ビットライン電位上昇の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例３の不良メモリセル予知診断方法は、メモリセルブロックに対して、ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
なお、ビットライン電位をメモリセル電源電位の１．３倍よりも上昇させた場合には、ハードウェアに与えるダメージリスクが大きくなる。また、１．１倍よりも小さな上昇の場合は、ビット反転エラーが誘発されにくい。
3. Bitline Potential Rise In the third embodiment, the memory cell block for the acceleration test is subjected to a process for raising the bitline potential, and a defective memory that induces a soft error accompanying a reduction in operation margin caused by threshold voltage variation. A cell predictive diagnosis method will be described.
The defective memory cell predictive diagnosis method according to the third embodiment increases the bit line potential 1.1 to 1.3 times the memory cell power supply potential with respect to the memory cell block, thereby varying the threshold voltage. A bit inversion error is induced in a memory cell having a small read operation margin.
Note that when the bit line potential is raised to 1.3 times the memory cell power supply potential, the risk of damage to hardware increases. Further, when the rise is smaller than 1.1 times, a bit inversion error is hardly induced.
図９は、ビットライン電位上昇の回路図を示している。また、図１０は、ビットライン電位上昇に伴うデータ反転時のビットラインの波形を示している。図１０に示されるように、ビットライン電位をメモリセル電源電位の１．３倍に上昇させた場合、読み出し途中で内部ノード（ｍ０，ｍ１）の保持データが反転し、始めは“１”を保持していたビットライン（ＢＬ）側が放電されていく波形が表れている。
これは、上述した実施例１のワードライン電圧印加時間延長の場合と同様、内部ノード（ｍ０，ｍ１）にビットラインからの電流がより多く流れ込むため、通常よりも、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになる。
以上のように、ビットライン電位を上昇させることで、読み込み時のデータ反転を誘発することが可能である。
FIG. 9 shows a circuit diagram of the bit line potential rise. FIG. 10 shows the waveform of the bit line at the time of data inversion accompanying a rise in the bit line potential. As shown in FIG. 10, when the bit line potential is raised to 1.3 times the memory cell power supply potential, the data held in the internal nodes (m0, m1) is inverted during reading, and “1” is initially set. A waveform is shown in which the bit line (BL) that has been held is discharged.
This is because the current from the bit line flows into the internal nodes (m0, m1) more similarly to the case of extending the word line voltage application time of the first embodiment described above, so that “0” is maintained than usual. The potential of the internal node (m1) on the other side is likely to rise. For this reason, data inversion is induced in a memory cell having a small read margin due to variations in threshold voltage.
As described above, it is possible to induce data inversion at the time of reading by increasing the bit line potential.
（その他の実施例）
４．ワードライン印加電圧上昇
上述の実施例１では、ワードライン電圧印加時間を延長させることによりビット反転エラーを誘発させているが、その他の実施例として、加速試験用のメモリセルブロックに対して、ワードラインの印加電圧をワードラインの電源電位の１．１〜１．３倍に上昇させることにより、しきい値電圧バラツキによって生じる動作マージンの低下に伴うビット反転エラーを誘発させるといった不良メモリセル予知診断方法がある。
(Other examples)
4). In the first embodiment described above, the bit inversion error is induced by extending the word line voltage application time. However, as another embodiment, the word line applied voltage is increased with respect to the memory cell block for the acceleration test. Predictive diagnosis of a defective memory cell in which the voltage applied to the line is raised to 1.1 to 1.3 times the power supply potential of the word line, thereby inducing a bit reversal error accompanying a reduction in the operation margin caused by the threshold voltage variation. There is a way.
本発明は、コンピュータのキャッシュメモリ等に使用されるＳＲＡＭに有用である。 The present invention is useful for an SRAM used for a cache memory of a computer or the like.
ＭＣ０１，ＭＣ１０ メモリセル MC01, MC10 memory cell
Claims (3)
前記ＳＲＡＭブロックは、
１ビットのメモリセルが、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成され、
更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有し、選択された電圧制御を実行する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備え、
通常動作を行っていない空きブロックが生じた通常動作用のメモリセルブロックに対して加速試験を行い、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断する、
ことを特徴とする不良メモリ予知診断アーキテクチャー。 An architecture in which a defective memory cell with a small margin in the SRAM block can be predicted in advance by an accelerated test and an error can be avoided,
The SRAM block is
A 1-bit memory cell
Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter A pair of switch units, and one word line for controlling the conduction of the switch units ,
Furthermore,
1) Voltage control means for extending the cycle time when the word line voltage is applied to more than three times the cycle time during the normal operation of reading the memory cell;
2) Voltage control means for extending the cycle time when the bit line is charged until after the word line is started up,
3) voltage control means for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
4) Voltage control means for raising the word line applied voltage to 1.1 to 1.3 times the memory cell power supply potential;
Accelerating test means having at least one voltage control means selected from and executing the selected voltage control ;
Means for detecting a bit reversal error of a memory cell;
Equipped with a,
Accelerated test is performed on the memory cell block for normal operation in which an empty block that is not performing normal operation is generated,
An error in a memory cell with a small operation margin caused by variations in threshold voltage is intentionally generated by an acceleration test, and an error occurring during normal operation is predicted and diagnosed in advance.
This is a bad memory predictive diagnosis architecture.
前記ＳＲＡＭブロックは、
１ビットのメモリセルが、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成され、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリであり、
更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有し、選択された電圧制御を実行する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備え、
通常動作を行っていない空きブロックが生じた通常動作用のメモリセルブロックに対して加速試験を行い、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断して、不良メモリセルや動作環境の変化に伴う動作マージンの劣化を予測検知し、上記の１ビット／ｎセルモードへ動的に切り替える、
ことを特徴とする不良メモリ予知診断アーキテクチャー。 An architecture in which a defective memory cell with a small margin in the SRAM block can be predicted in advance by an accelerated test and an error can be avoided,
The SRAM block is
A 1-bit memory cell
Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter A pair of switch units, and one word line for controlling the conduction of the switch units ,
A mode control switch unit between data holding nodes of adjacent memory cells, and one mode control line for controlling conduction of the mode control switch unit,
A mode in which 1 bit is composed of one memory cell (1 bit / 1 cell mode) and a mode in which 1 bit is composed of n (n is 2 or more) memory cells connected (1 bit / n Cell mode) is a semiconductor memory that can be dynamically switched using a mode control line,
Furthermore,
1) Voltage control means for extending the cycle time when the word line voltage is applied to more than three times the cycle time during the normal operation of reading the memory cell;
2) Voltage control means for extending the cycle time when the bit line is charged until after the word line is started up,
3) voltage control means for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
4) Voltage control means for raising the word line applied voltage to 1.1 to 1.3 times the memory cell power supply potential;
Accelerating test means having at least one voltage control means selected from and executing the selected voltage control ;
Means for detecting a bit reversal error of a memory cell;
Equipped with a,
Accelerated test is performed on the memory cell block for normal operation in which an empty block that is not performing normal operation is generated,
Errors in memory cells with small operating margins caused by threshold voltage variations are intentionally generated by accelerated tests, and errors that occur during normal operation are predicted and diagnosed in advance to change defective memory cells and operating environments. Predicting and detecting the degradation of the operating margin associated with the above, and dynamically switching to the 1-bit / n-cell mode described above,
This is a bad memory predictive diagnosis architecture.
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、
Ｓ１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御ステップ、
Ｓ２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御ステップ、
Ｓ３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御ステップ、
Ｓ４）ワードライン印加電圧を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御ステップ、
から選択される少なくとも１つの電圧制御ステップを、
通常動作を行っていない空きブロックが生じた通常動作用のメモリセルブロックに対して加速試験として実行し、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。 A defective memory cell predictive diagnosis method capable of performing a predictive diagnosis in advance by an accelerated test on a defective memory cell having a small margin in an SRAM block and avoiding an error,
Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In an SRAM block composed of memory cells composed of a pair of switch sections and one word line for controlling conduction of the switch sections,
S1) a voltage control step for extending the cycle time when the word line voltage is applied to three times or more of the cycle time during the normal operation of reading the memory cell;
S2) a voltage control step for extending the cycle time at the time of charging the bit line until after the start of the word line;
S3) a voltage control step for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
S4) a voltage control step of increasing the word line applied voltage to 1.1 to 1.3 times the memory cell power supply potential;
At least one voltage control step is selected from,
Execute as an accelerated test for memory cell blocks for normal operation in which empty blocks that are not performing normal operation occur,
Defective memory cell predictive diagnosis characterized by inducing a bit inversion error in a memory cell with a small operation margin caused by variations in threshold voltage, detecting the bit inversion error, and predicting a defective memory cell in advance Method.
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