JP5184132B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology capable of preventing a chip crack in a wire bonding process to increase a manufacturing yield in a semiconductor apparatus in which a plurality of semiconductor chips are laminated in multiple stages. <P>SOLUTION: A dummy bump 16 is formed on a non-connected pad electrode 10N to which a bonding wire 11 of a lower stage chip 3D is not connected. Thereby, when the bonding wire 11 is connected to a pad electrode 10 of an upper stage chip 3U positioned on the non-connected pad electrode 10N of the lower stage chip 3D, the dummy bump 16 formed on the non-connected pad electrode 10N of the lower stage chip 3D supports the upper stage chip 3U to reduce the deflection of the upper stage chip 3U, and a crack generated in the pad electrode 10 of the upper stage chip 3U can be prevented. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、半導体装置およびその製造技術に関し、特に、複数の半導体チップが多段に積層された半導体装置およびその製造に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device in which a plurality of semiconductor chips are stacked in multiple stages and a technique effective when applied to the manufacturing thereof.

半導体チップを複数段重ねた積層構造の半導体装置が実用化されており、高い信頼性や機能性を有するための様々な構造や製造方法が提案されている。   A semiconductor device having a laminated structure in which a plurality of semiconductor chips are stacked has been put into practical use, and various structures and manufacturing methods for having high reliability and functionality have been proposed.

例えば特開２００４−３１９８９２号公報（特許文献１）には、基板上に第１の半導体チップを搭載した後にプラズマ処理を施し、第１の半導体チップ上に第２の半導体チップを搭載した後に再度プラズマ処理を施すことにより、樹脂材料の剥離を防止する技術が記載されている。   For example, Japanese Patent Laid-Open No. 2004-319892 (Patent Document 1) discloses that after a first semiconductor chip is mounted on a substrate, plasma treatment is performed, and after a second semiconductor chip is mounted on the first semiconductor chip, again. A technique for preventing peeling of a resin material by performing a plasma treatment is described.

また、特開２００６−１５６９０９号公報（特許文献２）には、搭載基板の表面上にスペーサを介して第１半導体メモリチップと第２半導体メモリチップとが搭載されており、その搭載基板表面部に、第１半導体メモリチップおよび第２半導体メモリチップの選択信号が供給されるボンディングパッドに対応して別々に設けられた電極と、選択信号を除いて同じ信号がそれぞれに供給される複数のボンディングパッドに対応して共通に設けられた複数の電極とを有するマルチチップモジュールが開示されている。
特開２００４−３１９８９２号公報 特開２００６−１５６９０９号公報 Japanese Patent Laid-Open No. 2006-156909 (Patent Document 2) has a first semiconductor memory chip and a second semiconductor memory chip mounted on a surface of a mounting substrate via a spacer, and the surface of the mounting substrate. In addition, electrodes provided separately corresponding to bonding pads to which selection signals of the first semiconductor memory chip and the second semiconductor memory chip are supplied, and a plurality of bondings to which the same signal except for the selection signal is supplied respectively. A multi-chip module having a plurality of electrodes provided in common corresponding to pads is disclosed.
JP 2004-319892 A JP 2006-156909 A

近年、メモリチップを複数段重ねた積層構造の大容量向けメモリパッケージが実用化されている。本発明者らは、スペーサを介してメモリチップを多段に積層した構造のメモリパッケージの開発を行っている。このメモリパッケージでは、各々のメモリチップの側縁部に複数のパッド電極を設けており、複数のパッド電極はボンディングワイヤによって配線基板の主面に設けられた複数のリード電極とそれぞれ電気的に接続されている。   In recent years, large-capacity memory packages having a stacked structure in which a plurality of memory chips are stacked have been put into practical use. The present inventors have developed a memory package having a structure in which memory chips are stacked in multiple stages via spacers. In this memory package, a plurality of pad electrodes are provided on the side edge of each memory chip, and the plurality of pad electrodes are electrically connected to a plurality of lead electrodes provided on the main surface of the wiring board by bonding wires, respectively. Has been.

しかしながら、本発明者らの検討によれば、上記メモリパッケージでは、以下に説明する種々の技術的課題が存在することが分かった。   However, according to studies by the present inventors, it has been found that there are various technical problems described below in the memory package.

本発明者らは、５０μｍ以上の厚さのメモリチップを４段（スペーサを含めると７段）重ねた積層構造のメモリパッケージを製造している。しかし、半導体装置の高集積化（高機能化または高性能化）に対応するため、さらに段数を増した積層構造のメモリパッケージへの要求が強まっている。そこで、本発明者らは、半導体装置の薄型化も考慮して、メモリチップの厚さをさらに薄くして２５μｍとし、メモリチップを８段（スペーサを含めると１５段）重ねた積層構造のメモリパッケージを検討した。   The inventors of the present invention manufacture a memory package having a stacked structure in which memory chips having a thickness of 50 μm or more are stacked in four stages (7 stages including a spacer). However, in order to cope with high integration (higher function or higher performance) of semiconductor devices, there is an increasing demand for a memory package having a stacked structure with an increased number of stages. Accordingly, the present inventors also considered a reduction in the thickness of the semiconductor device, and further reduced the thickness of the memory chip to 25 μm, and a memory having a stacked structure in which the memory chips are stacked in eight stages (15 stages including a spacer). Considered the package.

ところが、メモリチップの厚さを２５μｍとした場合、ボンディングワイヤが接続されるパッド電極にクラックが発生して、ボンディングワイヤとパッド電極との接続不良が生ずることが明らかとなった。また、パッド電極にクラックが発生すると、その後の製造工程等において、さらにクラックが広がり、パッド電極に隣接する配線が切断されて製品不良を引き起こしてしまう。例えば多段に積層された複数の半導体チップを樹脂封止体で封止するモールド工程において成型金型に熱硬化性絶縁樹脂を注入する際の圧力によってクラックは広がり、また、上記モールド工程における熱硬化性絶縁樹脂を硬化させる加熱処理または配線基板の裏面に半田バンプを接続する工程におけるリフロー処理による半導体チップの反りによってもクラックは広がってしまう（半導体装置の信頼性が低下する）。   However, it has been clarified that when the thickness of the memory chip is 25 μm, a crack occurs in the pad electrode to which the bonding wire is connected, resulting in a connection failure between the bonding wire and the pad electrode. In addition, when a crack occurs in the pad electrode, the crack further spreads in subsequent manufacturing processes and the wiring adjacent to the pad electrode is cut to cause a product defect. For example, in a molding process in which a plurality of semiconductor chips stacked in multiple stages are sealed with a resin sealing body, cracks spread due to pressure when a thermosetting insulating resin is injected into a molding die, and thermosetting in the molding process described above. The crack also spreads due to the warp of the semiconductor chip due to the heat treatment for curing the insulating insulating resin or the reflow treatment in the process of connecting the solder bumps to the back surface of the wiring board (the reliability of the semiconductor device is reduced).

上段チップと下段チップとの間にはスペーサが設けられているが、下段チップの主面の側縁部には複数のパッド電極が設けられているため、その部分にはスペーサが設けられない。すなわち、スペーサが設けられていない上段チップと下段チップとの間には空間（オーバーハング）が有り、その空間内で、ボンディングワイヤを下段チップのパッド電極へ接続し、そしてボンディングワイヤのループを形成している。上記クラックは、下段チップのパッド電極のうち、ボンディングワイヤが接続されていないパッド電極（以下、単に未接続パッド電極と記す）の上に位置する上段チップのパッド電極において発生しており、下段チップにボンディングワイヤが接続されたパッド電極の上に位置する上段チップ゜のパッド電極では発生していない。このことから、メモリチップの厚さが２５μｍと薄くなるとメモリチップの剛性が低下して、ワイヤボンディング時の荷重によって上段のメモリチップがたわみ、パッド電極にクラックが発生すると考えられる。   Although a spacer is provided between the upper chip and the lower chip, since a plurality of pad electrodes are provided on the side edge of the main surface of the lower chip, no spacer is provided in that portion. That is, there is a space (overhang) between the upper chip and the lower chip where no spacer is provided, in which the bonding wire is connected to the pad electrode of the lower chip, and a bonding wire loop is formed. doing. The crack is generated in the pad electrode of the upper chip located above the pad electrode to which the bonding wire is not connected (hereinafter simply referred to as an unconnected pad electrode) among the pad electrodes of the lower chip. It does not occur in the pad electrode of the upper chip located above the pad electrode to which the bonding wire is connected. From this, it is considered that when the thickness of the memory chip is reduced to 25 μm, the rigidity of the memory chip is lowered, the upper memory chip is bent by a load during wire bonding, and a crack is generated in the pad electrode.

図１９（ａ）および（ｂ）は、上段チップがたわむ様子を説明する模式図を示している。図１９（ａ）は下段チップの片側の側縁部に設けられたパッド電極が全て未接続パッド電極の場合の側面から見た断面図であり、図１９（ｂ）は下段チップの片側の側縁部に設けられたパッド電極のうち１つが未接続パッド電極の場合の側面から見た模式図である。配線基板５１の主面上に下段チップ５２が搭載され、下段チップ５２の主面上にスペーサ５３が積層され、さらにスペーサ５３の主面上に上段チップ５４が積層されている。   FIGS. 19A and 19B are schematic views illustrating how the upper chip bends. FIG. 19A is a cross-sectional view seen from the side surface in the case where all the pad electrodes provided on one side edge of the lower chip are unconnected pad electrodes, and FIG. 19B is one side of the lower chip. It is the schematic diagram seen from the side surface in case one of the pad electrodes provided at the edge is an unconnected pad electrode. A lower chip 52 is mounted on the main surface of the wiring substrate 51, a spacer 53 is stacked on the main surface of the lower chip 52, and an upper chip 54 is stacked on the main surface of the spacer 53.

図１９（ａ）に示すように、下段チップ５２の片側の側縁部に設けられたパッド電極が全て未接続パッド電極の場合は、上段チップ５４のオーバーハングの部分全体がたわむため、上段チップ５４の片側の側縁部に設けられたパッド電極の一部または全部にクラックが発生してしまう。また、図１９（ｂ）に示すように、下段チップ５２の片側の側縁部に未接続パッド電極が１つしかない場合であっても、未接続パッド電極の真上の上段チップ５４のパッド電極にボンディングワイヤ５５を接続する際には、その部分において上段チップ５４がたわむため、未接続パッド電極の真上の上段チップ５４のパッド電極にクラックが発生してしまう。   As shown in FIG. 19A, when all the pad electrodes provided on one side edge of the lower chip 52 are unconnected pad electrodes, the entire overhang portion of the upper chip 54 bends, so the upper chip A crack is generated in a part or all of the pad electrode provided on the side edge of one side of 54. Further, as shown in FIG. 19B, even if there is only one unconnected pad electrode on one side edge of the lower chip 52, the pad of the upper chip 54 directly above the unconnected pad electrode. When the bonding wire 55 is connected to the electrode, the upper chip 54 bends at that portion, so that a crack occurs in the pad electrode of the upper chip 54 directly above the unconnected pad electrode.

メモリチップの厚さが５０μｍ以上の場合は、半導体チップ自体に剛性があり、たわみ難いことから、上段チップのパッド電極にクラックは発生しないと考えられる。また、メモリチップの厚さが２５μｍの場合であっても、上段チップ゜のパッド電極の下に、下段チップのパッド電極に接続するボンディングワイヤが形成されていれば、その下段チップのパッド電極に接続するボンディングワイヤが支えとなって、上段チップがたわみ難くなり、上段チップのパッド電極にクラックは発生しないと考えられる。   When the thickness of the memory chip is 50 μm or more, the semiconductor chip itself is rigid and difficult to bend, so that it is considered that no cracks occur in the pad electrode of the upper chip. Even if the thickness of the memory chip is 25 μm, if a bonding wire connected to the pad electrode of the lower chip is formed below the pad electrode of the upper chip, the pad electrode of the lower chip is formed. It is considered that the upper chip is not easily bent due to the bonding wire to be connected, and no crack is generated in the pad electrode of the upper chip.

また、現在、メモリチップは接着層、例えば１０μｍ程度の厚さのＤＡＦ（Die Attach Film）を介して配線基板上またはスペーサ上に搭載されているが、ＤＡＦの厚さを、例えば３０μｍ以上とすることにより、メモリチップの抗折強度を向上させることができる。しかし、複数のメモリチップを多段に積層する半導体装置では、ＤＡＦの厚さを厚くすると半導体装置の全体の厚さも厚くなり、半導体装置の薄型化に対応することが困難となる。   At present, the memory chip is mounted on the wiring board or the spacer via an adhesive layer, for example, a DAF (Die Attach Film) having a thickness of about 10 μm. The thickness of the DAF is, for example, 30 μm or more. As a result, the bending strength of the memory chip can be improved. However, in a semiconductor device in which a plurality of memory chips are stacked in multiple stages, when the thickness of the DAF is increased, the entire thickness of the semiconductor device is also increased, making it difficult to cope with the reduction in thickness of the semiconductor device.

本発明の目的は、半導体装置の高集積化を実現することのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of realizing high integration of a semiconductor device.

また、本発明の他の目的は、半導体装置の薄型化を実現することのできる技術を提供することにある。   Another object of the present invention is to provide a technique capable of realizing a thin semiconductor device.

また、本発明の他の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。   Another object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

また、本発明の他の目的は、複数の半導体チップを多段に積層した半導体装置において、ワイヤボンディング工程におけるチップクラックを防いで製造歩留まりを向上させることのできる技術を提供することにある。   Another object of the present invention is to provide a technique capable of preventing a chip crack in a wire bonding process and improving a manufacturing yield in a semiconductor device in which a plurality of semiconductor chips are stacked in multiple stages.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものを簡単に説明すれば、次のとおりである。   Of the inventions disclosed in this application, typical ones will be briefly described as follows.

（１）複数の第１パッド電極が形成された主面を有し、配線基板の主面上に搭載された第１半導体チップと、第１半導体チップの主面上に積層されたスペーサと、複数の第２パッド電極が形成された主面を有し、スペーサ上に積層された第２半導体チップと、第１半導体チップの主面に形成された第１パッド電極と配線基板の主面に形成された電極とを電気的に接続する複数の第１ワイヤと、第２半導体チップの主面に形成された第２パッド電極と配線基板の主面に形成された電極とを電気的に接続する複数の第２ワイヤと、第１半導体チップ、スペーサ、第２半導体チップ、複数の第１ワイヤおよび複数の第２ワイヤを封止する封止体とを含む半導体装置である。複数の第１パッド電極は、第１ワイヤが電気的に接続されない未接続パッド電極を有しており、未接続パッド電極上には第２半導体チップを支えるダミーパターンが形成されている。もしくはスペーサにより、複数の第１パッド電極が形成された領域を除いた第１半導体チップの回路素子部を覆っている。   (1) A first semiconductor chip having a main surface on which a plurality of first pad electrodes are formed and mounted on the main surface of the wiring board; a spacer stacked on the main surface of the first semiconductor chip; A second semiconductor chip having a main surface on which a plurality of second pad electrodes are formed and stacked on the spacer; a first pad electrode formed on the main surface of the first semiconductor chip; and a main surface of the wiring substrate. A plurality of first wires for electrically connecting the formed electrodes, a second pad electrode formed on the main surface of the second semiconductor chip, and an electrode formed on the main surface of the wiring board are electrically connected And a sealing body that seals the first semiconductor chip, the spacer, the second semiconductor chip, the plurality of first wires, and the plurality of second wires. The plurality of first pad electrodes have unconnected pad electrodes to which the first wires are not electrically connected, and a dummy pattern that supports the second semiconductor chip is formed on the unconnected pad electrodes. Alternatively, the circuit element portion of the first semiconductor chip excluding the region where the plurality of first pad electrodes are formed is covered by the spacer.

（２）配線基板上に、未接続パッド電極を有する複数の第１パッド電極が形成された主面を有する第１半導体チップを搭載する工程と、第１半導体チップの主面に形成された複数の第１パッド電極と配線基板の主面に形成された複数の電極とをそれぞれ複数の第１ワイヤで電気的に接続する工程と、未接続パッド電極上にダミーパターンを形成する工程と、第１半導体チップ上にスペーサを積層する工程と、スペーサ上に、複数の第２パッド電極が形成された主面を有する第２半導体チップを積層する工程と、第２半導体チップの主面に形成された複数の第２パッド電極と配線基板の主面に形成された複数の電極とをそれぞれ複数の第２ワイヤで電気的に接続する工程と、第１半導体チップ、スペーサ、第２半導体チップ、複数の第１ワイヤおよび複数の第２ワイヤを樹脂で封止する工程とを含む半導体装置の製造方法である。上記ダミーパターンは、複数の第１ワイヤが順次形成される一連のワイヤボンディングのなかで、複数の第１ワイヤと同一材料により形成される。また、上記ダミーパターンは、未接続パッド電極上にポッティング法により樹脂を塗布した後、熱処理を施すことにより形成される。また、上記ダミーパターンは、未接続パッド電極上にペースト材料を塗布した後、熱処理を施すことにより形成される。   (2) A step of mounting a first semiconductor chip having a main surface on which a plurality of first pad electrodes having unconnected pad electrodes are formed on a wiring board; and a plurality of steps formed on the main surface of the first semiconductor chip. Electrically connecting the first pad electrode and the plurality of electrodes formed on the main surface of the wiring board with a plurality of first wires, forming a dummy pattern on the unconnected pad electrode, A step of laminating a spacer on one semiconductor chip, a step of laminating a second semiconductor chip having a main surface on which a plurality of second pad electrodes are formed, and a main surface of the second semiconductor chip. Electrically connecting a plurality of second pad electrodes and a plurality of electrodes formed on the main surface of the wiring board with a plurality of second wires, respectively, a first semiconductor chip, a spacer, a second semiconductor chip, a plurality of First wire And a plurality of second wire is a method of manufacturing a semiconductor device including the step of sealing with resin. The dummy pattern is formed of the same material as the plurality of first wires in a series of wire bonding in which the plurality of first wires are sequentially formed. The dummy pattern is formed by applying a resin on the unconnected pad electrode by a potting method and then performing a heat treatment. The dummy pattern is formed by applying a paste material on the unconnected pad electrode and then performing a heat treatment.

（３）配線基板上に、未接続パッド電極を含む複数の第１パッド電極が形成された主面を有する第１半導体チップを搭載する工程と、第１半導体チップの主面に形成された複数の第１パッド電極と配線基板の主面に形成された複数の電極とをそれぞれ複数の第１ワイヤで電気的に接続する工程と、第１半導体チップ上に、凸形状部を有するスペーサを積層する工程と、スペーサ上に、複数の第２パッド電極が形成された主面を有する第２半導体チップを積層する工程と、第２半導体チップの主面に形成された複数の第２パッド電極と配線基板の主面に形成された複数の電極とをそれぞれ複数の第２ワイヤで電気的に接続する工程と、第１半導体チップ、スペーサ、第２半導体チップ、複数の第１ワイヤおよび複数の第２ワイヤを樹脂で封止する工程とを有する半導体装置の製造方法である。上記スペーサは、スペーサの凸形状部が未接続パッド電極を覆うように、第１半導体チップ上に積層されている。また、上記スペーサが、複数の第１パッド電極が形成された領域を除いて第１半導体チップの回路素子部を覆っている。   (3) A step of mounting a first semiconductor chip having a main surface on which a plurality of first pad electrodes including unconnected pad electrodes are formed on a wiring board, and a plurality of formed on the main surface of the first semiconductor chip. A step of electrically connecting the first pad electrode and the plurality of electrodes formed on the main surface of the wiring board with a plurality of first wires, respectively, and laminating a spacer having a convex portion on the first semiconductor chip A step of stacking a second semiconductor chip having a main surface on which a plurality of second pad electrodes are formed on the spacer, and a plurality of second pad electrodes formed on the main surface of the second semiconductor chip; A step of electrically connecting a plurality of electrodes formed on the main surface of the wiring board with a plurality of second wires, respectively, a first semiconductor chip, a spacer, a second semiconductor chip, a plurality of first wires, and a plurality of first wires; 2 wires are sealed with resin A method of manufacturing a semiconductor device having a step. The spacer is stacked on the first semiconductor chip so that the convex portion of the spacer covers the unconnected pad electrode. The spacer covers the circuit element portion of the first semiconductor chip except for the region where the plurality of first pad electrodes are formed.

本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, the effects obtained by one embodiment will be briefly described as follows.

ワイヤボンディング工程におけるチップクラックを防ぐことにより、複数の半導体チップを多段に積層した半導体装置の製造歩留まりを向上させることができる。   By preventing chip cracks in the wire bonding process, it is possible to improve the manufacturing yield of a semiconductor device in which a plurality of semiconductor chips are stacked in multiple stages.

本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In this embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Some or all of the modifications, details, supplementary explanations, and the like are related.

また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Further, in this embodiment, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), unless otherwise specified, or in principle limited to a specific number in principle. The number is not limited to the specific number, and may be a specific number or more. Further, in the present embodiment, the constituent elements (including element steps and the like) are not necessarily essential unless particularly specified and apparently essential in principle. Yes. Similarly, in this embodiment, when referring to the shape, positional relationship, etc. of the component, etc., the shape, etc. substantially, unless otherwise specified, or otherwise considered in principle. It shall include those that are approximate or similar to. The same applies to the above numerical values and ranges.

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。   In the drawings used in the present embodiment, hatching may be added even in a plan view for easy understanding of the drawings. In this embodiment, the term “wafer” mainly refers to a Si (Silicon) single crystal wafer, but not only to this, but also to form an SOI (Silicon On Insulator) wafer and an integrated circuit thereon. It refers to an insulating film substrate or the like. The shape includes not only a circle or a substantially circle but also a square, a rectangle and the like.

また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。   In all the drawings for explaining the embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
本実施の形態１による複数の半導体チップを多段に積層した半導体装置について図１〜図３を用いて説明する。図１は半導体装置の構成を説明する要部断面図、図２は図１のＡ領域を拡大した要部断面図、図３（ａ）および（ｂ）はそれぞれ図１のＢ−Ｂ′線における要部平面図およびＣ−Ｃ′線における要部平面図である。 (Embodiment 1)
A semiconductor device in which a plurality of semiconductor chips according to the first embodiment are stacked in multiple stages will be described with reference to FIGS. 1 is a cross-sectional view of a main part for explaining the configuration of the semiconductor device, FIG. 2 is a cross-sectional view of a main part in which the region A of FIG. 1 is enlarged, and FIGS. FIG. 2 is a plan view of the main part of FIG. 2 and a plan view of the main part of the line CC ′.

図１〜図３に示すように、半導体装置１Ａは、配線基板２の互いの反対側に位置する主面２ｘおよび裏面２ｙのうちの主面２ｘ側に８段のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈとコントローラチップ４を積層して搭載し、配線基板２の裏面２ｙ側に外部接続用端子としてボール状の半田バンプ５を複数配置したパッケージ構造となっている。上記８段のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのなかで上段に位置するメモリチップ（以下、単に上段チップと記載する場合もある）と下段に位置するメモリチップ（以下、単に下段チップと記載する場合もある）との間には、それぞれスペーサ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇが配置されている。なお、以下の説明では、単に上段チップまたは下段チップと記載している場合は、上記８段のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのなかで、１つのスペーサを挟んで上下に位置する２つのメモリチップのことを言う。   As shown in FIGS. 1 to 3, the semiconductor device 1 </ b> A includes eight stages of memory chips 3 a, 3 b, 3 c on the main surface 2 x side of the main surface 2 x and the back surface 2 y located on the opposite sides of the wiring substrate 2. , 3d, 3e, 3f, 3g and 3h and the controller chip 4 are stacked and mounted, and a plurality of ball-like solder bumps 5 are arranged on the back surface 2y side of the wiring board 2 as external connection terminals. . Among the above eight-stage memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h, a memory chip located in the upper stage (hereinafter sometimes simply referred to as an upper stage chip) and a memory chip located in the lower stage Spacers 6 a, 6 b, 6 c, 6 d, 6 e, 6 f and 6 g are respectively arranged between them (hereinafter sometimes simply referred to as a lower chip). In the following description, when only the upper chip or the lower chip is described, one spacer is selected from the eight memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g, and 3h. It refers to two memory chips that are positioned above and below.

配線基板２の主面２ｘ上にはＤＡＦ７を介して１段目のメモリチップ３ａが搭載されている。その厚さ方向と交差する平面形状は四角形であり、その厚さは、例えば２５μｍである。ＤＡＦ７の厚さは、例えば１０μｍである。   On the main surface 2x of the wiring board 2, a first-stage memory chip 3a is mounted via a DAF 7. The planar shape intersecting with the thickness direction is a quadrangle, and the thickness is, for example, 25 μm. The thickness of DAF 7 is, for example, 10 μm.

メモリチップ３ａの主面上には、回路素子部と、この回路素子部とそれぞれ電気的に接続された複数のパッド電極（第１パッド電極）１０が形成されている。   On the main surface of the memory chip 3a, a circuit element portion and a plurality of pad electrodes (first pad electrodes) 10 respectively electrically connected to the circuit element portion are formed.

メモリチップ３ａの主面上にはＤＡＦ８を介して１段目のスペーサ６ａが積層されている。その厚さ方向と交差する平面形状は四角形であり、その平面寸法は上記メモリチップ３ａの平面寸法よりも小さい。スペーサ６ａの厚さは、配線基板２の主面に配置されている電極（リード電極）９とメモリチップ３ａの主面（第1主面）に配置されたパッド電極（第1パッド電極）１０とを電気的に接続するボンディングワイヤ１１の高さによって決まるが、本実施の形態１では、例えば４０μｍとした。ＤＡＦ８の厚さは、例えば１０μｍである。また、スペーサ６ａは、例えば単結晶シリコンからなる。   On the main surface of the memory chip 3a, a first-stage spacer 6a is laminated via a DAF 8. The planar shape intersecting the thickness direction is a quadrangle, and the planar dimension is smaller than the planar dimension of the memory chip 3a. The thickness of the spacer 6a is such that the electrode (lead electrode) 9 disposed on the main surface of the wiring board 2 and the pad electrode (first pad electrode) 10 disposed on the main surface (first main surface) of the memory chip 3a. In the first embodiment, for example, the thickness is set to 40 μm. The thickness of DAF 8 is, for example, 10 μm. The spacer 6a is made of, for example, single crystal silicon.

さらに、スペーサ６ａの主面上にはＤＡＦ７を介して２段目のメモリチップ３ｂが積層されている。メモリチップ３ｂの平面形状、その厚さおよびパッド電極の配置等はメモリチップ３ａと同じである。また、メモリチップ３ｂの主面上には、メモリチップ３ａと同様に、回路素子部と、この回路素子部とそれぞれ電気的に接続された複数のパッド電極（第２パッド電極）１０が形成されている。   Furthermore, the second-stage memory chip 3b is stacked on the main surface of the spacer 6a via the DAF 7. The planar shape of the memory chip 3b, its thickness, the arrangement of pad electrodes, and the like are the same as those of the memory chip 3a. Further, on the main surface of the memory chip 3b, a circuit element portion and a plurality of pad electrodes (second pad electrodes) 10 respectively electrically connected to the circuit element portion are formed in the same manner as the memory chip 3a. ing.

メモリチップ３ａの平面寸法よりもスペーサ６ａの平面寸法を小さくして、メモリチップ３ａの主面の側縁部にパッド電極１０を配置している。このため、２段目のメモリチップ３ｂの側縁部はオーバーハングとなっている。スペーサ６ａの端部からメモリチップ３ｂの端部までの距離、すなわちメモリチップ３ｂがオーバーハングとなる寸法（図２の符号Ｌ１で示す寸法）は３μｍ以上であり、スペーサ６ａの端部からメモリチップ３ｂの主面（第２主面）に配置されたパッド電極（第２パッド電極）１０までの寸法（図２の符号Ｌ２で示す寸法）は２μｍ以上である。   The planar dimension of the spacer 6a is made smaller than the planar dimension of the memory chip 3a, and the pad electrode 10 is disposed on the side edge of the main surface of the memory chip 3a. For this reason, the side edge portion of the second-stage memory chip 3b is overhanging. The distance from the end of the spacer 6a to the end of the memory chip 3b, that is, the dimension over which the memory chip 3b overhangs (the dimension indicated by the symbol L1 in FIG. 2) is 3 μm or more. The dimension up to the pad electrode (second pad electrode) 10 (the dimension indicated by the symbol L2 in FIG. 2) arranged on the main surface (second main surface) of 3b is 2 μm or more.

３段目〜８段目のメモリチップ３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの平面形状、その厚さおよびパッド電極の配置等は、上記１段目のメモリチップ３ａと同様であり、また２段目〜７段目のスペーサ６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇの平面形状および厚さ等は、上記１段目のスペーサ６ａと同様であるので、ここでの繰り返しの説明は省略する。８段目のメモリチップ３ｈの主面にはＤＡＦ７を介してコントローラチップ４が搭載されている。その厚さ方向と交差する平面形状は四角形であり、その平面寸法は、上記メモリチップ３ｈの平面寸法よりも小さい。コントローラチップ４の厚さは、例えば２５μｍである。   The planar shape, thickness, and pad electrode arrangement of the third to eighth memory chips 3c, 3d, 3e, 3f, 3g and 3h are the same as those of the first memory chip 3a. The planar shapes and thicknesses of the second to seventh stage spacers 6b, 6c, 6d, 6e, 6f and 6g are the same as those of the first stage spacer 6a, and therefore, repeated description is omitted here. To do. The controller chip 4 is mounted on the main surface of the eighth-stage memory chip 3h via the DAF 7. The planar shape intersecting the thickness direction is a quadrangle, and the planar dimension is smaller than the planar dimension of the memory chip 3h. The thickness of the controller chip 4 is, for example, 25 μm.

メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、ならびにコントローラチップ４は、これに限定されないが、主に単結晶シリコンからなる半導体基板と、この半導体基板の主面に形成された複数の半導体素子と、半導体基板の主面上において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成となっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム、タングステンまたは銅などを主成分とする金属膜で形成されている。表面保護膜は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。   The memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g, and 3h, and the controller chip 4 are not limited thereto, but are formed on a semiconductor substrate mainly made of single crystal silicon and a main surface of the semiconductor substrate. A plurality of semiconductor elements, a multilayer wiring layer in which a plurality of insulating layers and wiring layers are stacked on the main surface of the semiconductor substrate, and a surface protection film formed so as to cover the multilayer wiring layer It has become. The insulating layer is made of, for example, a silicon oxide film. The wiring layer is formed of a metal film whose main component is, for example, aluminum, tungsten, or copper. The surface protective film is formed of a multilayer film in which an inorganic insulating film such as a silicon oxide film or a silicon nitride film and an organic insulating film are stacked.

メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの主面の側縁部には、一方向（図３に示すＸ方向）に沿って複数のパッド電極１０が配置されている。これらパッド電極１０は、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの多層配線層のうちの最上層の配線からなり、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの表面保護膜にそれぞれのパッド電極１０に対応して形成された開口部により露出している。これらパッド電極１０が配置された領域よりも内側のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆおよび３ｇの主面上にスペーサ６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇがそれぞれ搭載されている。パッド電極１０は、例えばその一辺の寸法を０．０７〜０．１μｍとする四角形である。   A plurality of pad electrodes 10 are arranged along one direction (the X direction shown in FIG. 3) on the side edges of the main surfaces of the memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h. . These pad electrodes 10 are composed of the uppermost wiring of the multilayer wiring layers of the memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h, and the memory chips 3a, 3b, 3c, 3d, 3e, 3f. , 3g and 3h are exposed through openings formed corresponding to the respective pad electrodes 10. Spacers 6b, 6c, 6d, 6e, 6f and 6g are respectively mounted on the main surfaces of the memory chips 3a, 3b, 3c, 3d, 3e, 3f and 3g inside the region where the pad electrodes 10 are arranged. Yes. The pad electrode 10 is, for example, a quadrangle whose one side has a dimension of 0.07 to 0.1 μm.

コントローラチップ４の主面の側縁部には、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの複数のパッド電極１０が沿う一方向と直交する他方向（図３に示すＹ方向）に沿って複数のパッド電極１３が配置されている。これらパッド電極１３は、コントローラチップ４の多層配線層のうちの最上層の配線からなり、コントローラチップ４の表面保護膜にそれぞれのパッド電極１３に対応して形成された開口部により露出している。パッド電極１３は、例えばその一辺の寸法を０．０７〜０．１μｍとする四角形である。   On the side edge of the main surface of the controller chip 4, another direction orthogonal to one direction along which the plurality of pad electrodes 10 of the memory chips 3 a, 3 b, 3 c, 3 d, 3 e, 3 f, 3 g and 3 h are along (shown in FIG. 3) A plurality of pad electrodes 13 are arranged along the (Y direction). These pad electrodes 13 are composed of the uppermost wiring of the multilayer wiring layers of the controller chip 4 and are exposed through openings formed in the surface protective film of the controller chip 4 corresponding to the respective pad electrodes 13. . The pad electrode 13 is, for example, a quadrangle whose one side has a dimension of 0.07 to 0.1 μm.

配線基板２は、その厚さ方向と交差する平面形状が四角形になっている。配線基板２は、これに限定されないが、主に、コア材と、このコア材の主面を覆うようにして形成された保護膜と、このコア材の主面と反対側に位置する裏面を覆うようにして形成された保護膜とを有する構成になっており、コア材は、例えばその主面、裏面および内部に配線を有する多層配線構造になっている。コア材の各絶縁層は、例えばガラス繊維にエポキシ系またはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成されている。コア材の各配線層は、例えば銅を主成分とする金属膜で形成されている。コア材の主面上の保護膜は、主にコア材の最上層に形成された配線を保護する目的で形成されている。   The wiring board 2 has a quadrangular planar shape that intersects the thickness direction. The wiring board 2 is not limited to this, but mainly includes a core material, a protective film formed so as to cover the main surface of the core material, and a back surface located on the opposite side of the main surface of the core material. The core material has, for example, a multilayer wiring structure having wirings on the main surface, the back surface, and the inside of the core material. Each insulating layer of the core material is formed of, for example, a highly elastic resin substrate in which glass fiber is impregnated with epoxy or polyimide resin. Each wiring layer of the core material is formed of, for example, a metal film containing copper as a main component. The protective film on the main surface of the core material is formed mainly for the purpose of protecting the wiring formed on the uppermost layer of the core material.

配線基板２の主面２ｘには、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、ならびにコントローラチップ４の端部から配線基板２の端部の間の領域において、配線基板２の各辺に沿って１列の複数のリード電極９が配置されている。これらリード電極９は、配線基板２のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上の保護膜にそれぞれのリード電極９に対応して形成された開口部により露出している。   The main surface 2x of the wiring board 2 includes the memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g, and 3h, and the wiring board in the region between the end of the controller chip 4 and the end of the wiring board 2. A plurality of lead electrodes 9 in one row are arranged along each of the two sides. These lead electrodes 9 are constituted by a part of each of a plurality of uppermost layer wirings formed on the core material of the wiring board 2 and are formed on the protective film on the main surface of the core material corresponding to each lead electrode 9. It is exposed through the opening.

配線基板２の裏面２ｙには、複数の裏面パッド電極１４が配置されている。これら裏面パッド電極１４は、配線基板２のコア材に形成された複数の最下層配線のそれぞれの一部分で構成され、コア材の裏面上の保護膜にそれぞれの裏面パッド電極１４に対応して形成された開口部により露出している。コア材に形成された複数の最上層配線と複数の最下層配線とは、コア材を貫通する複数の貫通孔の内部に形成される配線によってそれぞれ電気的に接続されている。   A plurality of back surface pad electrodes 14 are arranged on the back surface 2 y of the wiring board 2. These back surface pad electrodes 14 are constituted by a part of each of a plurality of lowermost layer wirings formed on the core material of the wiring board 2 and are formed on the protective film on the back surface of the core material corresponding to each back surface pad electrode 14. The exposed opening is exposed. The plurality of uppermost layer wirings and the plurality of lowermost layer wirings formed in the core material are electrically connected to each other by wirings formed in a plurality of through holes penetrating the core material.

１段目のメモリチップ３ａの主面に配置された複数のパッド電極１０と、配線基板２の主面２ｘに配置された複数のリード電極９とが、複数のボンディングワイヤ１１によってそれぞれ電気的に接続されている。同様に、２段目〜８段目のメモリチップ３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの主面に配置された複数のパッド電極１０と、配線基板２の主面２ｘに配置された複数のリード電極９とが、複数のボンディングワイヤ１１によってそれぞれ電気的に接続されている。さらに、コントローラチップ４の主面に配置された複数のパッド電極１３と、配線基板２の主面２ｘに配置された複数のリード電極９とが、複数のボンディングワイヤ１１によってそれぞれ電気的に接続されている。ボンディングワイヤ１１には、例えば１５〜２０μｍφの金線を用いる。ボンディングワイヤ１１は、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、ならびにコントローラチップ４の主面に配置されたパッド電極１０，１３に接続される。さらに配線基板２の主面２ｘに配置されたリード電極９に接続される。   A plurality of pad electrodes 10 arranged on the main surface of the first-stage memory chip 3a and a plurality of lead electrodes 9 arranged on the main surface 2x of the wiring board 2 are electrically connected by a plurality of bonding wires 11, respectively. It is connected. Similarly, the plurality of pad electrodes 10 arranged on the main surfaces of the second to eighth memory chips 3b, 3c, 3d, 3e, 3f, 3g and 3h and the main surface 2x of the wiring board 2 are arranged. A plurality of lead electrodes 9 are electrically connected to each other by a plurality of bonding wires 11. Further, the plurality of pad electrodes 13 arranged on the main surface of the controller chip 4 and the plurality of lead electrodes 9 arranged on the main surface 2x of the wiring board 2 are electrically connected by a plurality of bonding wires 11 respectively. ing. For the bonding wire 11, for example, a gold wire of 15 to 20 μmφ is used. The bonding wires 11 are formed on the main surfaces of the memory chips 3a, 3b, 3c, 3d, 3e, 3g, 3g, and 3h, and the controller chip 4 by, for example, nail head bonding (ball bonding) using ultrasonic vibration in combination with thermocompression bonding. Are connected to the pad electrodes 10 and 13 arranged in the. Further, it is connected to the lead electrode 9 disposed on the main surface 2x of the wiring board 2.

メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、コントローラチップ４、ならびにボンディングワイヤ１１は、配線基板２の主面２ｘ上に形成された樹脂封止体１５によって封止されている。樹脂封止体１５は、低応力化を図る目的として、例えばフェノール系硬化剤、シリコーンゴムおよび多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体１５は、例えばトランスファモールド法により形成される。樹脂封止体１５によって封止された半導体装置１Ａの厚さ（図１の符号Ｌ３で示す寸法）は、例えば１．４ｍｍ程度である。   The memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h, the controller chip 4 and the bonding wires 11 are sealed by a resin sealing body 15 formed on the main surface 2x of the wiring board 2. Yes. For the purpose of reducing the stress, the resin sealing body 15 is formed of an epoxy thermosetting insulating resin to which, for example, a phenolic curing agent, silicone rubber, and a large number of fillers (for example, silica) are added. The resin sealing body 15 is formed by, for example, a transfer mold method. The thickness of the semiconductor device 1A sealed by the resin sealing body 15 (the dimension indicated by the symbol L3 in FIG. 1) is, for example, about 1.4 mm.

配線基板２の裏面２ｙに形成された複数の裏面パッド電極１４には、それぞれ複数の半田バンプ５が電気的にかつ機械的に接続されている。半田バンプ５としては、鉛を実質的に含まない鉛フリー半田組成の半田バンプ、例えばＳｎ−１［ｗｔ％］Ａｇ−０．５［ｗｔ％］Ｃｕ組成の半田バンプが用いられる。   A plurality of solder bumps 5 are electrically and mechanically connected to the plurality of back surface pad electrodes 14 formed on the back surface 2y of the wiring board 2, respectively. As the solder bump 5, a solder bump having a lead-free solder composition that does not substantially contain lead, for example, a solder bump having a Sn-1 [wt%] Ag-0.5 [wt%] Cu composition is used.

ところで、上記図１〜図３を用いて説明したように、半導体装置１Ａでは１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのそれぞれの主面に配置された複数のパッド電極１０と、配線基板２の主面２ｘに配置された複数のリード電極９とが、複数のボンディングワイヤ１１によってそれぞれ電気的に接続されている。しかし、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのそれぞれの主面に配置された複数のパッド電極１０の中には、ボンディングワイヤ１１が接続されず、配線基板２の主面２ｘに配置されたリード電極１０と電気的に接続されない未接続パッド電極、例えばチップセレクトピン等がある。各メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈには、このボンディングワイヤ１１が接続されない未接続パッド電極が２〜３個程度ある。このため、前述したように、下段チップにボンディングワイヤ１１が接続されていない未接続パッド電極があると、その上に位置する上段チップのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわみ、上段チップのパッド電極１０さらにはそのパッド電極１０に隣接する配線層にクラックが発生するという問題が生じてしまう。そこで、本願発明では、ボンディングワイヤ１１が接続されない未接続パッド電極上に上段チップを支える手段を設けている。   By the way, as described with reference to FIGS. 1 to 3, in the semiconductor device 1A, the main surfaces of the first to eighth memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h, respectively. The plurality of pad electrodes 10 arranged on the substrate 10 and the plurality of lead electrodes 9 arranged on the main surface 2x of the wiring board 2 are electrically connected by a plurality of bonding wires 11, respectively. However, the bonding wires 11 are not connected to the plurality of pad electrodes 10 arranged on the main surfaces of the memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g, and 3h, and the wiring board 2 is not connected. There are unconnected pad electrodes, such as chip select pins, which are not electrically connected to the lead electrodes 10 disposed on the main surface 2x. Each of the memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h has about 2 to 3 unconnected pad electrodes to which the bonding wires 11 are not connected. Therefore, as described above, if there is an unconnected pad electrode to which the bonding wire 11 is not connected to the lower chip, the upper chip is connected when the bonding wire 11 is connected to the pad electrode 10 of the upper chip positioned thereabove. This causes a problem that cracks occur in the pad electrode 10 of the upper chip and the wiring layer adjacent to the pad electrode 10. Therefore, in the present invention, means for supporting the upper chip is provided on the unconnected pad electrode to which the bonding wire 11 is not connected.

次に、本実施の形態１による下段チップの主面に配置された未接続パッド電極上に設けられた上段チップを支えるダミーパターンについて説明する。図４（ａ）はボンディングワイヤを支えの手段とする上下段チップを拡大した要部断面図であり、図４（ｂ）はダミーバンプを支えの手段とする上下段チップを拡大した要部断面図である。   Next, a dummy pattern for supporting the upper chip provided on the unconnected pad electrode arranged on the main surface of the lower chip according to the first embodiment will be described. 4A is an enlarged cross-sectional view of the main part of the upper and lower chip using the bonding wire as a supporting means, and FIG. 4B is an enlarged cross-sectional view of the main part of the upper and lower chip using the dummy bump as a supporting means. It is.

図４（ａ）に示すように、下段チップ３Ｄのパッド電極１０にボンディングワイヤ１１が接続されていると、そのボンディングワイヤ１１が支えとなって、上記パッド電極１０の上に位置する上段チップ３Ｕのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップ３Ｕがたわまないので、上段チップ３Ｕのパッド電極１０にはクラックが発生し難い。   As shown in FIG. 4A, when the bonding wire 11 is connected to the pad electrode 10 of the lower chip 3D, the bonding wire 11 is supported and the upper chip 3U located on the pad electrode 10 is supported. Since the upper chip 3U does not bend when the bonding wire 11 is connected to the pad electrode 10, the pad electrode 10 of the upper chip 3U is unlikely to crack.

また、図４（ｂ）に示すように、下段チップ３Ｄのボンディングワイヤ１１が接続されない未接続パッド電極１０Ｎには、上段チップ３Ｕを支えるダミーパターンとして、ダミーバンプ１６が配置されている。このダミーバンプ１６が支えとなって、上記未接続パッド電極１０Ｎの上に位置する上段チップ３Ｕのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップ３Ｕがたまわないので、上段チップ３Ｕのパッド電極１０にはクラックが発生し難い。ダミーバンプ１６の高さは、スペーサ６の厚さと、下段チップ３Ｄとスペーサ６との間にあるＤＡＦ８の厚さの合計の厚さと同じ、またはそれよりも低くしている。ダミーバンプ１６には、例えば金線を用いており、ボンディングワイヤ１１と同様に、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法によりダミーバンプ１６は未接続パッド電極１０Ｎ上に形成されるのみで、配線基板の電極（リード電極）９とは電気的に接続されないものである。   Further, as shown in FIG. 4B, dummy bumps 16 are arranged as dummy patterns for supporting the upper chip 3U on the unconnected pad electrodes 10N to which the bonding wires 11 of the lower chip 3D are not connected. Since the dummy bump 16 is supported, the upper chip 3U does not accumulate when the bonding wire 11 is connected to the pad electrode 10 of the upper chip 3U located above the unconnected pad electrode 10N. 10 is less likely to crack. The height of the dummy bump 16 is the same as or lower than the total thickness of the spacer 6 and the DAF 8 between the lower chip 3D and the spacer 6. For example, a gold wire is used as the dummy bump 16, and the dummy bump 16 is formed on the unconnected pad electrode 10 </ b> N by the nail head bonding (ball bonding) method in which ultrasonic vibration is used in combination with the thermocompression bonding similarly to the bonding wire 11. It is only electrically connected to the electrode (lead electrode) 9 of the wiring board.

図５（ａ），（ｂ），（ｃ）および（ｄ）はそれぞれメモリチップが１段目から４段目まで順次積層された場合の半導体装置の一部を示す要部平面図と要部断面図である。   5A, 5B, 5C, and 5D are a plan view and a main part of a main part showing a part of a semiconductor device when memory chips are sequentially stacked from the first stage to the fourth stage, respectively. It is sectional drawing.

図５（ａ）に示すように、１段目のメモリチップ３ａの未接続パッド電極１０Ｎ、例えばチップセレクトピンには、ダミーバンプ１６が接続されている。ダミーバンプ１６の高さは、スペーサ６ａの厚さ（例えば２５μｍ）とＤＡＦ８の厚さ（例えば１０μｍ）の合計の厚さ（例えば３５μｍ）と同じか、またはそれよりも低くしている。   As shown in FIG. 5A, dummy bumps 16 are connected to unconnected pad electrodes 10N of the first-stage memory chip 3a, for example, chip select pins. The height of the dummy bump 16 is equal to or lower than the total thickness (for example, 35 μm) of the thickness of the spacer 6a (for example, 25 μm) and the thickness of the DAF 8 (for example, 10 μm).

図５（ｂ）に示すように、スペーサ６ａを介して１段目のメモリチップ３ａの主面上に積層された２段目のメモリチップ３ｂのパッド電極１０であり、上記１段目のメモリチップ３ａの未接続パッド電極１０Ｎの真上に位置するパッド電極１０には、ボンディングワイヤ１１が接続されている。このボンディングワイヤ１１を接続する際は、１段目のメモリチップ３ａの未接続パッド電極１０Ｎに接続したダミーバンプ１６が支えとなって、２段目のメモリチップ３ｂのたわみを防ぐことができる。   As shown in FIG. 5B, the pad electrode 10 of the second-stage memory chip 3b stacked on the main surface of the first-stage memory chip 3a via the spacer 6a, the first-stage memory A bonding wire 11 is connected to the pad electrode 10 located immediately above the unconnected pad electrode 10N of the chip 3a. When the bonding wires 11 are connected, the dummy bumps 16 connected to the unconnected pad electrodes 10N of the first-stage memory chip 3a are supported to prevent the second-stage memory chip 3b from being bent.

図５（ｃ）に示すように、上記１段目のメモリチッ３ａの未接続パッド電極１０Ｎの真上に位置し、スペーサ６ｂを介して２段目のメモリチップ３ｂの主面上に積層された３段目のメモリチップ３ｃの未接続パッド電極１０Ｎ、例えばチップセレクトピンには、ダミーバンプ１６が接続されている。ダミーバンプ１６の高さは、スペーサ６ｂの厚さ（例えば２５μｍ）とＤＡＦ８の厚さ（例えば１０μｍ）の合計の厚さ（例えば３５μｍ）と同じか、またはそれよりも低くしている。このダミーバンプ１６を接続する際は、２段目のメモリチップ３ｂのパッド電極１０に接続したボンディングワイヤ１１のループ部分が支えとなって、３段目のメモリチップ３ｃのたわみを防ぐことができる。   As shown in FIG. 5C, the first-stage memory chip 3a is positioned directly above the unconnected pad electrode 10N and stacked on the main surface of the second-stage memory chip 3b via the spacer 6b. Dummy bumps 16 are connected to unconnected pad electrodes 10N of the third-stage memory chip 3c, for example, chip select pins. The height of the dummy bump 16 is equal to or lower than the total thickness (for example, 35 μm) of the thickness of the spacer 6 b (for example, 25 μm) and the thickness of the DAF 8 (for example, 10 μm). When this dummy bump 16 is connected, the loop portion of the bonding wire 11 connected to the pad electrode 10 of the second-stage memory chip 3b is supported, and the deflection of the third-stage memory chip 3c can be prevented.

図５（ｄ）に示すように、スペーサ６ｃを介して３段目のメモリチップ３ｃの主面上に積層された４段目のメモリチップ３ｄのパッド電極１０であり、上記１段目のメモリチップ３ａの未接続パッド電極１０Ｎおよび上記３段目のメモリチップ３ｃの未接続パッド電極１０Ｎの真上に位置するパッド電極１０には、ボンディングワイヤ１１が接続されている。このボンディングワイヤ１１を接続する際は、３段目のメモリチップ３ｃの未接続パッド電極１０Ｎに接続したダミーバンプ１６が支えとなって、４段目のメモリチップ３ｄのたわみを防ぐことができる。   As shown in FIG. 5D, the pad electrode 10 of the fourth-stage memory chip 3d stacked on the main surface of the third-stage memory chip 3c via the spacer 6c, and the first-stage memory A bonding wire 11 is connected to the unconnected pad electrode 10N of the chip 3a and the pad electrode 10 located immediately above the unconnected pad electrode 10N of the third-stage memory chip 3c. When the bonding wires 11 are connected, the dummy bumps 16 connected to the unconnected pad electrodes 10N of the third-stage memory chip 3c are supported, and the deflection of the fourth-stage memory chip 3d can be prevented.

前述の図５（ａ）〜（ｄ）に示したように、多段にメモリチップ３ａ，３ｂ，３ｃおよび３ｄが積層された場合は、ダミーバンプ１６またはボンディングワイヤ１１のループ部分が支えとなって、メモリチップ３ｂ，３ｃおよび３ｄのたわみをそれぞれ防ぐことができる。従って、未接続パッド電極１０Ｎがどのメモリチップ３ａ，３ｂ，３ｃおよび３ｄにあっても、また未接続パッド電極１０Ｎがそれぞれのメモリチップ３ａ，３ｂ，３ｃおよび３ｄのどの場所に配置されていても、メモリチップ３ｂ，３ｃおよび３ｄのたわみを防ぐことができる。   As shown in FIGS. 5A to 5D, when the memory chips 3a, 3b, 3c and 3d are stacked in multiple stages, the loop portion of the dummy bump 16 or the bonding wire 11 serves as a support. Deflection of the memory chips 3b, 3c and 3d can be prevented. Therefore, no matter which memory chip 3a, 3b, 3c and 3d the unconnected pad electrode 10N is located in, and where the unconnected pad electrode 10N is arranged in each memory chip 3a, 3b, 3c and 3d. The deflection of the memory chips 3b, 3c and 3d can be prevented.

ダミーバンプ１６の構造としては、フラットバンプ、ノーマルバンプ（プルカットバンプ）、リバースバンプ（Ｔバンプ）、またはボール形状のバンプなどを用いることができる。図６（ａ）、（ｂ）および（ｃ）にそれぞれフラットバンプ、ノーマルバンプおよびリバースバンプの構造図を示す。   As the structure of the dummy bump 16, a flat bump, a normal bump (pull cut bump), a reverse bump (T bump), a ball-shaped bump, or the like can be used. FIGS. 6A, 6B, and 6C are structural diagrams of flat bumps, normal bumps, and reverse bumps, respectively.

図６（ａ）に示すフラットバンプは、例えば以下のように形成することができる。まず、キャピラリの先端に形成されたワイヤ端のボールを、キャピラリの下降に伴いメモリチップの主面に配置されたパッド電極に押し付けて接続する。続いて、一旦、キャピラリを上昇させてクランプを閉じることでワイヤを切り離した後、フラットトップキャピラリでボールの登頂部を押してフラットにする。ボールの登頂部が平坦化されることから、ダミーバンプ１６の高さを揃えることができる。   The flat bump shown in FIG. 6A can be formed as follows, for example. First, a wire end ball formed at the tip of the capillary is pressed against the pad electrode disposed on the main surface of the memory chip as the capillary is lowered. Subsequently, the capillary is raised once and the wire is cut by closing the clamp, and then the top of the ball is pushed flat with the flat top capillary to be flat. Since the top of the ball is flattened, the heights of the dummy bumps 16 can be made uniform.

図６（ｂ）に示すノーマルバンプは、例えば以下のように形成することができる。まず、フラットバンプと同様に、キャピラリの先端に形成されたワイヤ端のボールを、キャピラリの下降に伴いメモリチップの主面に配置されたパッド電極に押し付けて接続する。続いて、一旦、キャピラリを上昇させてクランプを閉じることでワイヤを切り離した後、同じキャピラリを下降させてボールの登頂部を押さえる。従って、１つのキャピラリでボールの形成とボールの登頂部の平坦化ができるので、上記フラットバンプよりもＴＡＴ（Turn Around Time）を短縮することができる。   The normal bump shown in FIG. 6B can be formed as follows, for example. First, similarly to the flat bump, a wire end ball formed at the tip of the capillary is pressed and connected to a pad electrode arranged on the main surface of the memory chip as the capillary is lowered. Subsequently, the capillary is once raised and the wire is cut by closing the clamp, and then the same capillary is lowered to press the top of the ball. Therefore, since the ball can be formed and the top of the ball can be flattened with one capillary, TAT (Turn Around Time) can be shortened as compared with the flat bump.

図６（ｃ）に示すリバースバンプは、例えば以下のように形成することができる。まず、フラットバンプと同様に、キャピラリの先端に形成されたワイヤ端のボールを、キャピラリの下降に伴いメモリチップの主面に配置されたパッド電極に押し付けて接続する。続いて、キャピラリを上昇させてリバースさせた後、クランプを閉じることでワイヤを切り離し、その後、上記キャピラリを下降させてボールの登頂部を押さえる。従って、ダミーバンプ１６の高さを上記フラットバンプまたは上記ノーマルバンプよりも高くすることができるので、所望する高さのダミーバンプ１６を容易に形成することが可能となる。   The reverse bump shown in FIG. 6C can be formed as follows, for example. First, similarly to the flat bump, a wire end ball formed at the tip of the capillary is pressed and connected to a pad electrode arranged on the main surface of the memory chip as the capillary is lowered. Subsequently, after the capillary is raised and reversed, the wire is cut by closing the clamp, and then the capillary is lowered to press the top of the ball. Therefore, since the height of the dummy bump 16 can be made higher than that of the flat bump or the normal bump, the dummy bump 16 having a desired height can be easily formed.

また、図示は省略するが、ボール形状のバンプは、例えば以下のように形成することができる。まず、スパーク時間を長くしてキャピラリの先端に、例えば上記ノーマルバンプよりも大きいボールを形成した後、キャピラリの下降に伴いメモリチップの主面に配置されたパッド電極に押し付けて接続する。続いて、一旦、キャピラリを上昇させてクランプを閉じることでワイヤを切り離した後、同じキャピラリを下降させてボールの登頂部を押さえる。従って、ボール形状のバンプを形成することにより、上記ノーマルバンプよりも大きいダミーバンプ１６が形成できるので、メモリチップのたわみを支える力を強くすることができる。但し、ボール形状のバンプの径をパッド電極の平面寸法よりも小さくすることが好ましい。   Although illustration is omitted, ball-shaped bumps can be formed as follows, for example. First, after increasing the spark time, a ball larger than the normal bump is formed at the tip of the capillary, for example, and then pressed against the pad electrode disposed on the main surface of the memory chip as the capillary is lowered. Subsequently, the capillary is once raised and the wire is cut by closing the clamp, and then the same capillary is lowered to press the top of the ball. Therefore, by forming ball-shaped bumps, dummy bumps 16 larger than the normal bumps can be formed, so that the force that supports the deflection of the memory chip can be increased. However, it is preferable to make the diameter of the ball-shaped bump smaller than the planar dimension of the pad electrode.

ダミーバンプ１６の形状は、これらに限定されるものではないが、メモリチップのたわみを支えるための高さと大きさとがダミーバンプ１６には要求される。このため、ダミーバンプ１６を形成する際のワイヤ端のボールを形成するスパーク時間、ワイヤを融着する加熱温度、キャピラリをパッド電極に押し付ける際の押圧荷重、ワイヤの塑性変形を補助し、パッド電極の接合面との融着を促す超音波発振、荷重と超音波を加える時間等のワイヤボンディングのパラメータが最適化される。   The shape of the dummy bumps 16 is not limited to these, but the height and size for supporting the deflection of the memory chip are required for the dummy bumps 16. For this reason, the spark time for forming the wire end ball when forming the dummy bump 16, the heating temperature for fusing the wire, the pressing load for pressing the capillary against the pad electrode, and plastic deformation of the wire are assisted. Wire bonding parameters such as ultrasonic oscillation for promoting fusion with the joint surface and time for applying the load and ultrasonic waves are optimized.

次に、本実施の形態１による半導体装置１Ａの製造工程について図７〜図１４を用いて説明する。図７〜図１４は半導体装置１Ａの製造工程中の要部断面図である。   Next, the manufacturing process of the semiconductor device 1A according to the first embodiment will be described with reference to FIGS. 7 to 14 are fragmentary cross-sectional views of the semiconductor device 1A during the manufacturing process.

まず、図７に示すように、配線基板２、１段目のメモリチップ３ａおよび１段目のスペーサ６ａが準備される。配線基板２の主面２ｘのリード電極９は、配線基板２の図示しない貫通孔（およびその貫通孔に埋め込まれた金属材料などからなるプラグ、またはその貫通孔の側壁に形成された導体層）や配線基板２の内部の配線層などを介して、配線基板２の裏面２ｙの裏面パッド電極１４と電気的に接続されている。   First, as shown in FIG. 7, the wiring board 2, the first-stage memory chip 3a, and the first-stage spacer 6a are prepared. The lead electrodes 9 on the main surface 2x of the wiring board 2 are through holes (not shown) of the wiring board 2 (and plugs made of a metal material or the like embedded in the through holes, or conductor layers formed on the side walls of the through holes). And the back surface pad electrode 14 on the back surface 2 y of the wiring board 2 through a wiring layer inside the wiring board 2 and the like.

メモリチップ３ａは、例えば単結晶シリコンなどからなる半導体ウエハの主面に、複数の半導体素子と、半導体ウエハの主面上において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを形成した後、必要に応じて半導体ウエハの裏面研削を行ってから、ダイシングなどにより半導体ウエハを各半導体チップに分離したものである。例えばメモリチップ３ａとしてＦＬＡＳＨメモリなどを用いることができる。メモリチップ３ａの主面には、メモリチップ３ａ内に形成された複数の半導体素子に電気的に接続された複数のパッド電極１０および複数の未接続パッド電極１０Ｎが表面保護膜から露出するように形成されている。   The memory chip 3a includes a plurality of semiconductor elements on a main surface of a semiconductor wafer made of, for example, single crystal silicon, and a multilayer wiring layer in which a plurality of insulating layers and wiring layers are stacked on the main surface of the semiconductor wafer. After the surface protective film formed so as to cover the multilayer wiring layer is formed, the back surface of the semiconductor wafer is ground if necessary, and then the semiconductor wafer is separated into each semiconductor chip by dicing or the like. For example, a FLASH memory or the like can be used as the memory chip 3a. A plurality of pad electrodes 10 and a plurality of unconnected pad electrodes 10N electrically connected to a plurality of semiconductor elements formed in the memory chip 3a are exposed on the main surface of the memory chip 3a from the surface protective film. Is formed.

スペーサ６ａは、例えば単結晶シリコンからなり、半導体素子が形成されていない半導体ウエハを必要に応じて研削した後、半導体ウエハをダイシングなどにより所定の形状の半導体チップに分離したものを用いることができる。   The spacer 6a may be made of, for example, single crystal silicon, and a semiconductor wafer on which a semiconductor element is not formed is ground as necessary, and then the semiconductor wafer is separated into semiconductor chips having a predetermined shape by dicing or the like. .

次に、チップボンディング工程において、配線基板２の所定の位置に、ＤＡＦ７を介してメモリチップ３ａの裏面を接着（固定）する。メモリチップ３ａは、メモリチップ３ａの主面が上方を向き、裏面が下方を向くように搭載される。続いて、メモリチップ３ａの所定の位置に、ＤＡＦ８を介してスペーサ６ａを接着する。ＤＡＦ８は、熱硬化性絶縁樹脂であり（例えばエポキシ樹脂であり、フィラーなどを含んでいてもよい）、加熱により硬化して、メモリチップ３ａを配線基板２上に固着でき、スペーサ６ａをメモリチップ３ａ上に固着することができる。   Next, in the chip bonding step, the back surface of the memory chip 3 a is bonded (fixed) to a predetermined position of the wiring board 2 via the DAF 7. The memory chip 3a is mounted such that the main surface of the memory chip 3a faces upward and the back surface faces downward. Subsequently, a spacer 6a is bonded to a predetermined position of the memory chip 3a through the DAF 8. The DAF 8 is a thermosetting insulating resin (for example, an epoxy resin and may contain a filler). The DAF 8 can be cured by heating to fix the memory chip 3a on the wiring board 2, and the spacer 6a is attached to the memory chip. It can be fixed on 3a.

次に、図８に示すように、ワイヤボンディング工程において、メモリチップ３ａの所定のパッド電極１０と配線基板２の所定のリード電極９とを、例えば金線などの金属細線からなるボンディングワイヤ１１を介して電気的に接続し、同時に、メモリチップ３ａの未接続パッド電極１０Ｎ上に、ボンディングワイヤ１１と同じ材料、すなわち金線などの金属細線からなるダミーバンプ１６を形成する。ダミーバンプ１６としては、前述したフラットバンプ、ノーマルバンプ、リバースバンプまたはボール形状バンプを例示することができる。これにより、メモリチップ３ａのパッド電極１０にボンディングワイヤ１１が接続され、未接続パッド電極１０Ｎにダミーバンプ１６が接続される。ボンディングワイヤ１１およびダミーバンプ１６は、ボンディングワイヤ１１群とダミーバンプ１６群とをそれぞれまとめて異なる工程で形成されるのではなく、１つのメモリチップにおける一連のワイヤボンディングのなかで、例えばボンディングワイヤ１１、ダミーバンプ１６、ボンディングワイヤ１１、ボンディングワイヤ１１というように連続して形成される。   Next, as shown in FIG. 8, in the wire bonding step, a predetermined pad electrode 10 of the memory chip 3a and a predetermined lead electrode 9 of the wiring board 2 are bonded to a bonding wire 11 made of a fine metal wire such as a gold wire, for example. At the same time, a dummy bump 16 made of the same material as the bonding wire 11, that is, a fine metal wire such as a gold wire, is formed on the unconnected pad electrode 10N of the memory chip 3a. Examples of the dummy bump 16 include the flat bump, the normal bump, the reverse bump, and the ball-shaped bump described above. As a result, the bonding wire 11 is connected to the pad electrode 10 of the memory chip 3a, and the dummy bump 16 is connected to the unconnected pad electrode 10N. The bonding wires 11 and the dummy bumps 16 are not formed by different processes by combining the bonding wire 11 group and the dummy bump 16 group, but in a series of wire bonding in one memory chip, for example, the bonding wire 11 and the dummy bump 16 16, the bonding wire 11 and the bonding wire 11 are formed continuously.

次に、図９に示すように、２段目のメモリチップ３ｂおよび２段目のスペーサ６ｂが準備される。メモリチップ３ｂおよびスペーサ６ｂは、それぞれ１段目のメモリチップ３ａおよび１段目のスペーサ６ａと同様であるので、ここでの説明は省略する。   Next, as shown in FIG. 9, a second-stage memory chip 3b and a second-stage spacer 6b are prepared. Since the memory chip 3b and the spacer 6b are the same as the first-stage memory chip 3a and the first-stage spacer 6a, respectively, description thereof is omitted here.

次に、チップボンディング工程において、スペーサ６ａの所定の位置に、ＤＡＦ７を介してメモリチップ３ｂの裏面を接着する。メモリチップ３ｂは、メモリチップ３ｂの主面が上方を向き、裏面が下方を向くように搭載される。続いて、メモリチップ３ｂの所定の位置に、ＤＡＦ８を介してスペーサ６ｂを接着する。   Next, in the chip bonding step, the back surface of the memory chip 3b is bonded to a predetermined position of the spacer 6a via the DAF 7. The memory chip 3b is mounted such that the main surface of the memory chip 3b faces upward and the back surface faces downward. Subsequently, a spacer 6b is bonded to a predetermined position of the memory chip 3b via the DAF 8.

次に、ワイヤボンディング工程において、メモリチップ３ｂの所定のパッド電極１０と配線基板２の所定のリード電極９とを、例えば金線などの金属細線からなるボンディングワイヤ１１を介して電気的に接続し、同時に、メモリチップ３ｂの未接続パッド電極１０Ｎ上に、ボンディングワイヤ１１と同じ材料、すなわち金線などの金属細線からなるダミーバンプ１６を形成する。ダミーバンプ１６としては、前述したフラットバンプ、ノーマルバンプ、リバースバンプまたはボール形状バンプを例示することができる。これにより、メモリチップ３ｂのパッド電極１０にボンディングワイヤ１１が接続され、未接続パッド電極１０Ｎにダミーバンプ１６が接続される。   Next, in the wire bonding step, the predetermined pad electrode 10 of the memory chip 3b and the predetermined lead electrode 9 of the wiring board 2 are electrically connected via a bonding wire 11 made of a fine metal wire such as a gold wire. At the same time, a dummy bump 16 made of the same material as the bonding wire 11, that is, a fine metal wire such as a gold wire, is formed on the unconnected pad electrode 10N of the memory chip 3b. Examples of the dummy bump 16 include the flat bump, the normal bump, the reverse bump, and the ball-shaped bump described above. As a result, the bonding wires 11 are connected to the pad electrodes 10 of the memory chip 3b, and the dummy bumps 16 are connected to the unconnected pad electrodes 10N.

次に、図１０に示すように、３段目のメモリチップ３ｃおよび３段目のスペーサ６ｃが準備される。メモリチップ３ｃおよびスペーサ６ｃは、それぞれ１段目のメモリチップ３ａおよび１段目のスペーサ６ａと同様であるので、ここでの説明は省略する。   Next, as shown in FIG. 10, a third-stage memory chip 3c and a third-stage spacer 6c are prepared. Since the memory chip 3c and the spacer 6c are the same as the first-stage memory chip 3a and the first-stage spacer 6a, respectively, description thereof is omitted here.

次に、チップボンディング工程において、スペーサ６ｂの所定の位置に、ＤＡＦ７を介してメモリチップ３ｃの裏面を接着する。メモリチップ３ｃは、メモリチップ３ｃの主面が上方を向き、裏面が下方を向くように搭載される。続いて、メモリチップ３ｃの所定の位置に、ＤＡＦ８を介してスペーサ６ｃを接着する。   Next, in the chip bonding step, the back surface of the memory chip 3c is bonded to a predetermined position of the spacer 6b via the DAF 7. The memory chip 3c is mounted such that the main surface of the memory chip 3c faces upward and the back surface faces downward. Subsequently, a spacer 6c is bonded to a predetermined position of the memory chip 3c through the DAF 8.

次に、ワイヤボンディング工程において、メモリチップ３ｃの所定のパッド電極１０と配線基板２の所定のリード電極９とを、例えば金線などの金属細線からなるボンディングワイヤ１１を介して電気的に接続し、同時に、メモリチップ３ｃの未接続パッド電極１０Ｎ上に、ボンディングワイヤ１１と同じ材料、すなわち金線などの金属細線からなるダミーバンプ１６を形成する。ダミーバンプ１６としては、前述したフラットバンプ、ノーマルバンプ、リバースバンプまたはボール形状バンプを例示することができる。これにより、メモリチップ３ｃのパッド電極１０にボンディングワイヤ１１が接続され、未接続パッド電極１０Ｎにダミーバンプ１６が接続される。   Next, in the wire bonding step, the predetermined pad electrode 10 of the memory chip 3c and the predetermined lead electrode 9 of the wiring board 2 are electrically connected via a bonding wire 11 made of a thin metal wire such as a gold wire. At the same time, a dummy bump 16 made of the same material as the bonding wire 11, that is, a fine metal wire such as a gold wire, is formed on the unconnected pad electrode 10N of the memory chip 3c. Examples of the dummy bump 16 include the flat bump, the normal bump, the reverse bump, and the ball-shaped bump described above. As a result, the bonding wire 11 is connected to the pad electrode 10 of the memory chip 3c, and the dummy bump 16 is connected to the unconnected pad electrode 10N.

その後、図１１に示すように、前述した１段目〜３段目のメモリチップ３ａ，３ｂ，３ｃと同様にして、４段目〜８段目のメモリチップ３ｄ，３ｅ，３ｆ，３ｇおよび３ｈを積層し、また、前述した１段目〜３段目のスペーサ６ａ，６ｂおよび６ｃと同様にして、４段目〜７段目のメモリチップ６ｄ，６ｅ，６ｆおよび６ｇを積層する。   Thereafter, as shown in FIG. 11, the fourth to eighth memory chips 3d, 3e, 3f, 3g, and 3h are performed in the same manner as the first to third memory chips 3a, 3b, and 3c. The fourth to seventh memory chips 6d, 6e, 6f and 6g are stacked in the same manner as the first to third spacers 6a, 6b and 6c described above.

次に、図１２に示すように、コントローラチップ４が準備される。コントローラチップ４は、例えば単結晶シリコンなどからなる半導体ウエハの主面に、複数の半導体素子と、半導体ウエハの主面上において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを形成した後、必要に応じて半導体ウエハの裏面研削を行ってから、ダイシングなどにより半導体ウエハを各半導体チップに分離したものである。コントローラチップ４の主面には、コントローラチップ４内に形成された複数の半導体素子に電気的に接続された複数のパッド電極が表面保護膜から露出するように形成されている。   Next, as shown in FIG. 12, the controller chip 4 is prepared. The controller chip 4 includes a plurality of semiconductor elements on a main surface of a semiconductor wafer made of, for example, single crystal silicon, and a multilayer wiring layer in which a plurality of insulating layers and wiring layers are stacked on the main surface of the semiconductor wafer. After the surface protective film formed so as to cover the multilayer wiring layer is formed, the back surface of the semiconductor wafer is ground if necessary, and then the semiconductor wafer is separated into each semiconductor chip by dicing or the like. A plurality of pad electrodes electrically connected to a plurality of semiconductor elements formed in the controller chip 4 are formed on the main surface of the controller chip 4 so as to be exposed from the surface protective film.

次に、チップボンディング工程において、８段目のメモリチップ３ｈの所定の位置に、ＤＡＦ７を介してコントローラチップ４の裏面を接着する。コントローラチップ４は、コントローラチップ４の主面が上方を向き、裏面が下方を向くように搭載される。続いて、ワイヤボンディング工程において、コントローラチップ４の所定のパッド電極と配線基板２の所定のリード電極９とを、例えば金線などの金属細線からなるボンディングワイヤ１１を介して電気的に接続する。   Next, in the chip bonding step, the back surface of the controller chip 4 is bonded to a predetermined position of the eighth-stage memory chip 3h via the DAF 7. The controller chip 4 is mounted such that the main surface of the controller chip 4 faces upward and the back surface faces downward. Subsequently, in a wire bonding step, a predetermined pad electrode of the controller chip 4 and a predetermined lead electrode 9 of the wiring substrate 2 are electrically connected via a bonding wire 11 made of a fine metal wire such as a gold wire.

次に、図１３に示すように、モールド工程において、配線基板２上に、１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、コントローラチップ４、１段目〜７段目のスペーサ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇ、ならびにボンディングワイヤ１１を覆うように、例えばエポキシ系の熱硬化性絶縁樹脂などからなる樹脂封止体１５を形成する。   Next, as shown in FIG. 13, in the molding process, the first to eighth stage memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h, the controller chip 4, A resin sealing body 15 made of, for example, an epoxy-based thermosetting insulating resin is provided so as to cover the first to seventh stage spacers 6a, 6b, 6c, 6d, 6e, 6f and 6g and the bonding wire 11. Form.

１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、ならびにコントローラチップ４のワイヤボンディングが行われた配線基板２を、樹脂封止体形成用の成型金型の第１金型および第２金型で挟み、ゲートを介してキャビティ内に樹脂材料を注入し、加熱などにより樹脂を硬化させた後、第１金型および第２金型を離型し、樹脂封止体１５が形成された配線基板２をエジェクタピンにより第１金型から離型する。このようにして、樹脂封止体１５が形成される。   Molding of the first to eighth memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g, and 3h and the wiring board 2 on which the controller chip 4 is wire-bonded for forming a resin sealing body The mold is sandwiched between the first mold and the second mold, a resin material is injected into the cavity through the gate, and the resin is cured by heating, and then the first mold and the second mold are released. Then, the wiring board 2 on which the resin sealing body 15 is formed is released from the first mold by the ejector pins. In this way, the resin sealing body 15 is formed.

下金型である上記第２金型には、複数の真空吸引孔が設けられている。モールド工程に際し、真空吸引孔を介して配線基板２の裏面側を吸引吸着することにより、配線基板２をしっかり押さえ、第２金型の熱などに起因する配線基板２の反りや歪みなどを抑制することができる。   The second mold, which is a lower mold, is provided with a plurality of vacuum suction holes. During the molding process, the back side of the wiring board 2 is sucked and sucked through the vacuum suction holes, thereby firmly holding the wiring board 2 and suppressing warping or distortion of the wiring board 2 due to the heat of the second mold. can do.

また、上金型である上記第１金型には、キャビティやゲートが設けられている。キャビティは、樹脂封止体形成用の樹脂注入領域であり、ここに注入された樹脂材料が硬化して樹脂封止体１５が形成される。キャビティは、配線基板２上に搭載された１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、コントローラチップ４、１段目〜７段目のスペーサ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇ、ならびにボンディングワイヤ１１を収容可能な形状を有している。ゲートは、樹脂封止体１５を形成するための溶融樹脂がキャビティ内に注入される注入口である。また、第１金型には、エジェクタピンがキャビティ内に突出可能に設けられており、モールド工程後に樹脂封止体１５が形成された配線基板２をエジェクタピンにより第１金型から離型できるように構成されている。   The first mold, which is the upper mold, is provided with a cavity and a gate. The cavity is a resin injection region for forming a resin sealing body, and the resin material injected therein is cured to form the resin sealing body 15. The cavities are the first to eighth memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h mounted on the wiring board 2, the controller chip 4, and the first to seventh spacers. 6a, 6b, 6c, 6d, 6e, 6f and 6g, and a shape capable of accommodating the bonding wire 11. The gate is an injection port through which molten resin for forming the resin sealing body 15 is injected into the cavity. Further, the first mold is provided with an ejector pin that can protrude into the cavity, and the wiring board 2 on which the resin sealing body 15 is formed after the molding process can be released from the first mold by the ejector pin. It is configured as follows.

次に、図１４に示すように、配線基板２の裏面２ｙに半田バンプ５を形成する。例えば配線基板２の裏面２ｙを上方に向けた状態で、配線基板２の裏面２ｙに設けられた裏面パッド電極１４上に半田ボールを搭載し、例えば２４０℃程度の温度でリフロー処理を行って、配線基板２の裏面２ｙの裏面パッド電極１４に接合する半田バンプ５を形成する。   Next, as shown in FIG. 14, solder bumps 5 are formed on the back surface 2 y of the wiring board 2. For example, a solder ball is mounted on the back surface pad electrode 14 provided on the back surface 2y of the wiring substrate 2 with the back surface 2y of the wiring substrate 2 facing upward, and a reflow process is performed at a temperature of about 240 ° C., for example. Solder bumps 5 to be bonded to the back surface pad electrodes 14 on the back surface 2y of the wiring board 2 are formed.

その後、必要に応じて配線基板２を所定の位置で切断して個片に切り離し、半導体装置１Ａが得られる。製造された半導体装置１Ａは、半田バンプ５によってマザーボードなどに搭載することができる。   Thereafter, if necessary, the wiring board 2 is cut at a predetermined position and separated into individual pieces, whereby the semiconductor device 1A is obtained. The manufactured semiconductor device 1 </ b> A can be mounted on a mother board or the like by the solder bumps 5.

また、他の形態として、モールド工程において、配線基板２上に搭載された複数の１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、コントローラチップ４、１段目〜７段目のスペーサ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇ、ならびにボンディングワイヤ１１の全体を熱硬化性絶縁樹脂などからなる樹脂封止体１５によって封止し、その後、樹脂封止体１５および配線基板２をダイシングして各個片に切断または分離し、半導体装置１Ａを製造することもできる。   As another form, in the molding process, a plurality of first to eighth stage memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h mounted on the wiring substrate 2, and a controller chip 4 The first to seventh stage spacers 6a, 6b, 6c, 6d, 6e, 6f and 6g and the entire bonding wire 11 are sealed with a resin sealing body 15 made of a thermosetting insulating resin, and the like. Alternatively, the resin sealing body 15 and the wiring substrate 2 can be diced and cut or separated into individual pieces to manufacture the semiconductor device 1A.

このように、本実施の形態１によれば、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのパッド電極１０にはボンディングワイヤ１１が接続され、未接続パッド電極１０Ｎにはダミーバンプ１６が接続されているので、上段チップ゜のパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわみ、上段チップの電極パッド１０にクラックが発生するという問題を回避することができる。メモリチップ３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのパッド電極１０のクラックの発生を防ぐことができるので、メモリチップ３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのパッド電極１０とボンディングワイヤ１１との接続不良を防ぐことができ、さらに、その後の工程（例えば樹脂封止体１５を形成する工程や半田バンプ５を接続する工程など）でのクラックの広がりによるメモリチップ３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのパッド電極１０に隣接する配線層の切断等を防ぐことができる。   Thus, according to the first embodiment, the bonding wires 11 are connected to the pad electrodes 10 of the memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h, and the unconnected pad electrodes 10N are connected to the unconnected pad electrodes 10N. Since the dummy bumps 16 are connected, it is possible to avoid the problem that the upper chip bends when the bonding wire 11 is connected to the pad electrode 10 of the upper chip, and cracks occur in the electrode pad 10 of the upper chip. Since the generation of cracks in the pad electrodes 10 of the memory chips 3b, 3c, 3d, 3e, 3f, 3g and 3h can be prevented, the pad electrodes 10 of the memory chips 3b, 3c, 3d, 3e, 3f, 3g and 3h Connection failure with the bonding wire 11 can be prevented, and the memory chips 3b and 3c due to the spread of cracks in the subsequent processes (for example, the process of forming the resin sealing body 15 and the process of connecting the solder bumps 5). , 3d, 3e, 3f, 3g, and 3h can be prevented from cutting the wiring layer adjacent to the pad electrode 10.

（実施の形態２）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、複数の半導体チップを多段に積層した半導体装置であるが、下段チップの未接続パッド電極に設けられた上段チップを支えるダミーパターンが前述した実施の形態１と相違する。 (Embodiment 2)
The semiconductor device according to the second embodiment is the same as the first embodiment described above, and is a semiconductor device in which a plurality of semiconductor chips are stacked in multiple stages, but the upper chip provided on the unconnected pad electrode of the lower chip is used. The supporting dummy pattern is different from that of the first embodiment.

すなわち、前述した実施の形態１では、下段チップの未接続パッド電極１０Ｎには、上段チップを支えるダミーパターンとして、ダミーバンプ１６が配置されている。このダミーバンプ１６が支えとなって、下段チップの未接続パッド電極１０Ｎの上に位置する上段チップのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップのパッド電極１０にクラックが生じ難くなる。これに対して、本実施の形態２では、ダミーバンプ１６に代えて安価な樹脂またはペースト材料からなる支えを下段チップの未接続パッド電極１０Ｎ上に形成する。   That is, in the first embodiment described above, the dummy bumps 16 are arranged on the unconnected pad electrodes 10N of the lower chip as dummy patterns that support the upper chip. The upper chip is not bent when the bonding wire 11 is connected to the pad electrode 10 of the upper chip located above the unconnected pad electrode 10N of the lower chip, with the dummy bumps 16 as a support. Cracks are unlikely to occur in the electrode 10. On the other hand, in the second embodiment, instead of the dummy bumps 16, a support made of an inexpensive resin or paste material is formed on the unconnected pad electrode 10N of the lower chip.

このような本実施の形態２による複数のメモリチップを多段に積層した半導体装置を図１５に示す半導体装置の要部断面図を用いて説明する。   Such a semiconductor device in which a plurality of memory chips according to the second embodiment are stacked in multiple stages will be described with reference to a cross-sectional view of the main part of the semiconductor device shown in FIG.

図１５に示すように、半導体装置１Ｂを構成し、１段目〜７段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆおよび３ｇの未接続パッド電極１０Ｎに支えとして樹脂１７が配置されている。樹脂１７は、例えばポッティング法により形成される樹脂、例えば液性エポキシ系樹脂であり、未接続パッド電極１０Ｎ上にポッティング法により樹脂を塗布した後、熱処理を施して硬化させることにより形成することができる。樹脂１７に代えてペースト材料（例えば微細な金属粉末に有機樹脂成分などの添加剤を加えたペースト状のインキ）を用いてもよく、例えば未接続パッド電極１０Ｎ上にペースト材料を塗布した後、熱処理を施して樹脂成分を分解除去することにより形成することができる。   As shown in FIG. 15, the semiconductor device 1B is configured, and a resin 17 is arranged as a support on the unconnected pad electrodes 10N of the first to seventh memory chips 3a, 3b, 3c, 3d, 3e, 3f and 3g. Has been. The resin 17 is, for example, a resin formed by a potting method, for example, a liquid epoxy resin, and can be formed by applying a resin on the unconnected pad electrode 10N by a potting method and then curing it by heat treatment. it can. Instead of the resin 17, a paste material (for example, a paste-like ink obtained by adding an additive such as an organic resin component to a fine metal powder) may be used. For example, after applying the paste material on the unconnected pad electrode 10N, It can be formed by performing heat treatment to decompose and remove the resin component.

このように、本実施の形態２によれば、上段チップを支えるダミーパターンとして、安価な樹脂１７またはペースト材料を下段チップの未接続パッド電極１０Ｎ上に配置することができる。これにより、上段チップのたわみを防ぐことができ、さらに下段チップの未接続パッド電極１０Ｎ上に支えを置くことによる、その増加する材料費を安価に抑えることができる。   As described above, according to the second embodiment, the inexpensive resin 17 or paste material can be disposed on the unconnected pad electrode 10N of the lower chip as a dummy pattern that supports the upper chip. As a result, it is possible to prevent the deflection of the upper chip, and to suppress the increased material cost due to placing the support on the unconnected pad electrode 10N of the lower chip at low cost.

（実施の形態３）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、複数の半導体チップを多段に積層した半導体装置であるが、下段チップの未接続パッド電極に設けられた上段チップを支えるダミーパターンが前述した実施の形態１と相違する。 (Embodiment 3)
The semiconductor device according to the second embodiment is the same as the first embodiment described above, and is a semiconductor device in which a plurality of semiconductor chips are stacked in multiple stages, but the upper chip provided on the unconnected pad electrode of the lower chip is used. The supporting dummy pattern is different from that of the first embodiment.

すなわち、前述した実施の形態１では、下段チップの未接続パッド電極１０Ｎには、上段チップを支えるダミーパターンとして、ダミーバンプ１６が配置されている。このダミーバンプ１６が支えとなって、下段チップの未接続パッド電極１０Ｎの上に位置する上段チップ゜のパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップ゜のパッド電極１０にクラックが生じ難くなる。これに対して、前述した実施の形態１では四角形としていた上段チップと下段チップとの間に置かれるスペーサの平面形状を、本実施の形態３では四角形に凸形状部を有する平面形状とし、下段チップの未接続パッド電極１０Ｎをスペーサの一部である上記凸形状部で覆い、上段チップの支えとする。   That is, in the first embodiment described above, the dummy bumps 16 are arranged on the unconnected pad electrodes 10N of the lower chip as dummy patterns that support the upper chip. The upper bump is supported by the dummy bump 16 so that the upper chip does not bend when the bonding wire 11 is connected to the pad electrode 10 of the upper chip positioned on the unconnected pad electrode 10N of the lower chip. The pad electrode 10 is less likely to crack. On the other hand, the planar shape of the spacer placed between the upper chip and the lower chip, which has been a quadrangle in the first embodiment described above, is a planar shape having a convex portion in a quadrangle in the present third embodiment. The unconnected pad electrode 10N of the chip is covered with the convex portion which is a part of the spacer to support the upper chip.

このような本実施の形態３による複数のメモリチップを多段に積層した半導体装置を図１６に示す半導体装置の要部平面図を用いて説明する。図１６では、半導体装置１Ｃの１段目のメモリチップ３ａと、２段目のメモリチップ３ｂと、１段目のメモリチップ３ａと２段目のメモリチップ３ｂとの間に設けられた１段目のスペーサ１８とを用いて、本実施の形態３を説明しているが、これに限定されるものではなく、他の段のメモリチップやスペーサにおいても、同様に適用することができる。   Such a semiconductor device in which a plurality of memory chips according to the third embodiment are stacked in multiple stages will be described with reference to a plan view of the main part of the semiconductor device shown in FIG. In FIG. 16, the first stage memory chip 3a, the second stage memory chip 3b, and the first stage provided between the first stage memory chip 3a and the second stage memory chip 3b of the semiconductor device 1C. Although the third embodiment has been described using the eye spacers 18, the present invention is not limited to this, and can be similarly applied to other stages of memory chips and spacers.

図１６に示すように、基本となる平面形状を四角形とし、メモリチップ３ａのボンディングワイヤ１１が接続されるパッド電極１０を露出させ、メモリチップ３ａのボンディングワイヤ１１が接続されない未接続パッド電極１０Ｎを覆うように凸形状部を有するスペーサ１８をメモリチップ３ａとメモリチップ３ｂとの間に設けている。スペーサ１８の凸形状部が支えとなって、メモリチップ３ａの未接続パッド電極１０Ｎの上に位置するメモリチップ３ｂのパッド電極１０にボンディングワイヤ１１を接続する際にメモリチップ３ｂがたわまないので、メモリチップ３ｂのパッド電極１０にクラックが生じ難くなる。   As shown in FIG. 16, the basic planar shape is rectangular, the pad electrode 10 to which the bonding wire 11 of the memory chip 3a is connected is exposed, and the unconnected pad electrode 10N to which the bonding wire 11 of the memory chip 3a is not connected is formed. A spacer 18 having a convex portion is provided between the memory chip 3a and the memory chip 3b so as to cover it. When the bonding wire 11 is connected to the pad electrode 10 of the memory chip 3b positioned on the unconnected pad electrode 10N of the memory chip 3a, the convex portion of the spacer 18 is supported, and the memory chip 3b is not bent. Therefore, cracks are unlikely to occur in the pad electrode 10 of the memory chip 3b.

このように、本実施の形態３によれば、スペーサを加工する工程は増えるが、確実に上段チップのたわみを防ぐことができる。   As described above, according to the third embodiment, the number of steps for processing the spacer increases, but it is possible to reliably prevent the upper chip from being bent.

（実施の形態４）
本実施の形態４による半導体装置は、前述した実施の形態１と同様であり、複数の半導体チップを多段に積層した半導体装置であるが、下段チップの未接続パッド電極上に設けられた上段チップを支えるダミーパターンが前述した実施の形態１と相違する。 (Embodiment 4)
The semiconductor device according to the fourth embodiment is the same as that of the first embodiment described above, and is a semiconductor device in which a plurality of semiconductor chips are stacked in multiple stages, but the upper chip provided on the unconnected pad electrode of the lower chip. The dummy pattern that supports the difference is different from the first embodiment described above.

すなわち、前述した実施の形態１では、下段チップの未接続パッド電極１０Ｎには、上段チップを支えるダミーパターンとして、ダミーバンプ１６が配置されている。このダミーバンプ１６が支えとなって、下段チップの未接続パッド電極１０Ｎの上に位置する上段チップ゜の主面に配置されたパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップの主面に配置されたパッド電極１０にクラックが生じ難くなる。これに対して、本実施の形態４では、前述した実施の形態１において使用したスペーサの平面寸法よりも大きい平面寸法のスペーサを使用して、上段チップのたわみを低減する。   That is, in the first embodiment described above, the dummy bumps 16 are arranged on the unconnected pad electrodes 10N of the lower chip as dummy patterns that support the upper chip. The upper chip is bent when the bonding wire 11 is connected to the pad electrode 10 disposed on the main surface of the upper chip located above the unconnected pad electrode 10N of the lower chip, with the dummy bump 16 as a support. Therefore, the pad electrode 10 disposed on the main surface of the upper chip is less likely to crack. On the other hand, in the fourth embodiment, the upper chip deflection is reduced by using a spacer having a larger planar dimension than that of the spacer used in the first embodiment.

スペーサは、前述した実施の形態１において説明したように、一般に、例えば単結晶シリコンからなり、半導体素子が形成されていない半導体ウエハを必要に応じて研削した後、半導体ウエハをダイシングなどにより所定の形状の半導体チップに分離したものを用いている。このため、半導体ウエハから取得されるスペーサの数を増やすためにスペーサは、比較的小さく形成している。前述した実施の形態１では、例えば前述の図２に示すように、スペーサ６ａの端部からメモリチップ３ｂの端部までの距離、すなわちメモリチップ３ｂがオーバーハングとなる寸法（Ｌ１）は３μｍ以上、スペーサ６ａの端部からメモリチップ３ｂのパッド電極１０までの寸法（Ｌ２）は２μｍ以上としている。   As described in the first embodiment, the spacer is generally made of, for example, single crystal silicon, and after grinding a semiconductor wafer on which a semiconductor element is not formed, if necessary, the semiconductor wafer is predetermined by dicing or the like. The separated semiconductor chip is used. For this reason, in order to increase the number of spacers acquired from the semiconductor wafer, the spacers are formed relatively small. In the first embodiment described above, for example, as shown in FIG. 2, the distance from the end of the spacer 6a to the end of the memory chip 3b, that is, the dimension (L1) at which the memory chip 3b overhangs is 3 μm or more. The dimension (L2) from the end of the spacer 6a to the pad electrode 10 of the memory chip 3b is 2 μm or more.

本実施の形態４では、スペーサの端部から下段チップの未接続パッド電極までの寸法を、例えば２μｍ未満とし、例えば下段チップに形成された回路素子部とパッド電極とを電気的に接続する配線上にスペーサの端部を配置する。これにより、上段チップのオーバーハングが低減するので、上段チップのたわみを低減することができる。   In the fourth embodiment, the dimension from the end of the spacer to the unconnected pad electrode of the lower chip is, for example, less than 2 μm, and for example, the wiring that electrically connects the circuit element unit formed on the lower chip and the pad electrode Place the end of the spacer on top. Thereby, since the overhang of the upper chip is reduced, the deflection of the upper chip can be reduced.

このような本実施の形態４による複数の半導体チップを多段に積層した半導体装置を図１７（ａ）および（ｂ）にそれぞれ示す半導体装置の要部平面図および要部断面図を用いて説明する。図１７では、半導体装置１Ｄの１段目のメモリチップ３ａと、２段目のメモリチップ３ｂと、１段目のメモリチップ３ａと２段目のメモリチップ３ｂとの間に設けられた１段目のスペーサ１９とを用いて、本実施の形態４を説明しているが、これに限定されるものではなく、他の段のメモリチップやスペーサにおいても、同様に適用することができる。   Such a semiconductor device in which a plurality of semiconductor chips according to the fourth embodiment are stacked in multiple stages will be described with reference to a plan view and a cross-sectional view of a relevant part of the semiconductor device shown in FIGS. 17 (a) and 17 (b). . In FIG. 17, the first stage memory chip 3a, the second stage memory chip 3b, and the first stage provided between the first stage memory chip 3a and the second stage memory chip 3b of the semiconductor device 1D. Although the fourth embodiment has been described using the eye spacers 19, the present invention is not limited to this, and can be similarly applied to other stages of memory chips and spacers.

図１７に示すように、スペーサ１９の平面寸法を大きくすることにより、スペーサ１９の端部からメモリチップ３ａの未接続パッド電極１０Ｎまでの距離を、例えば２μｍ未満とする。これにより、スペーサ１９の端部はメモリチップ３ａのメモリマットから未接続パッド電極１０Ｎまでの間に位置し、例えばスペーサ１９によりメモリチップ３ａのメモリマット（半導体素子の形成領域）２０は完全に覆われる。   As shown in FIG. 17, by increasing the planar dimension of the spacer 19, the distance from the end of the spacer 19 to the unconnected pad electrode 10N of the memory chip 3a is set to, for example, less than 2 μm. Thus, the end of the spacer 19 is located between the memory mat of the memory chip 3a and the unconnected pad electrode 10N. For example, the memory mat (semiconductor element formation region) 20 of the memory chip 3a is completely covered by the spacer 19. Is called.

このように、本実施の形態４によれば、スペーサ１９の端部から下段チップの未接続パッド電極１０Ｎまでの距離を、例えば２μｍ未満と短くすることにより、上段チップのたわみを低減することができる。   As described above, according to the fourth embodiment, the deflection of the upper chip can be reduced by shortening the distance from the end of the spacer 19 to the unconnected pad electrode 10N of the lower chip, for example, less than 2 μm. it can.

（実施の形態５）
前述した実施の形態１〜４では、多段に積層した複数のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈを搭載した半導体装置１Ａ，１Ｂ，１Ｃおよび１Ｄについて説明したが、本実施の形態５では、機能が互いに異なり、また、チップサイズが互いに異なる上段チップと下段チップとをスペーサを介して積層した半導体装置を説明する。 (Embodiment 5)
In the first to fourth embodiments described above, the semiconductor devices 1A, 1B, 1C, and 1D on which the plurality of memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g, and 3h are stacked have been described. In the fifth embodiment, a semiconductor device will be described in which upper and lower chips having different functions and different chip sizes are stacked with a spacer interposed therebetween.

すなわち、前述した実施の形態１では、チップサイズが全て同じであり、またパッド電極の位置も同じとした複数のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈを多段に積層し、この中のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅおよび３ｆの未接続パッド電極１０Ｎにダミーバンプ１６を配置している。従って、上段チップのパッド電極１０の真下に下段チップの未接続パッド電極１０Ｎが配置されており、ボンディングワイヤ１１を接続する際のキャピラリからの最も強い力が加わる位置の真下に、支えとなるダミーバンプ１６が形成されている。このダミーバンプ１６が支えとなって、下段チップの未接続パッド電極１０Ｎの真上に位置する上段チップのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップ゜のパッド電極１０にクラックが生じ難くなる。   That is, in the first embodiment described above, a plurality of memory chips 3a, 3b, 3c, 3d, 3e, 3f, 3g and 3h having the same chip size and the same pad electrode positions are stacked in multiple stages. The dummy bumps 16 are disposed on the unconnected pad electrodes 10N of the memory chips 3a, 3b, 3c, 3d, 3e and 3f. Therefore, the unconnected pad electrode 10N of the lower chip is disposed directly below the pad electrode 10 of the upper chip, and a dummy bump serving as a support is directly below the position where the strongest force from the capillary is applied when the bonding wire 11 is connected. 16 is formed. The upper bump is supported by the dummy bump 16 so that the upper chip does not bend when the bonding wire 11 is connected to the pad electrode 10 of the upper chip located directly above the unconnected pad electrode 10N of the lower chip. The pad electrode 10 is less likely to crack.

これに対して、本実施の形態５は、上段チップのパッド電極１０の真下に下段チップの未接続パッド電極１０Ｎが配置されておらず、上段チップのパッド電極１０の真下からずれた位置に下段チップの未接続パッド電極１０Ｎが配置されている。このような場合であっても、下段チップの未接続パッド電極１０Ｎに上段チップを支える手段を設けることにより、上段チップのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップのパッド電極１０にクラックが生じ難くなる。   On the other hand, in the fifth embodiment, the unconnected pad electrode 10N of the lower chip is not disposed directly below the pad electrode 10 of the upper chip, and the lower stage is located at a position shifted from just below the pad electrode 10 of the upper chip. An unconnected pad electrode 10N of the chip is arranged. Even in such a case, the upper chip is not bent when the bonding wire 11 is connected to the pad electrode 10 of the upper chip by providing means for supporting the upper chip to the unconnected pad electrode 10N of the lower chip. Therefore, cracks are unlikely to occur in the pad electrode 10 of the upper chip.

このような本実施の形態５による２つの半導体チップを積層した半導体装置を図１８を用いて説明する。図１８（ａ）は下段チップが搭載され、さらに下段チップ上にスペーサが積層された配線基板および上段チップの要部平面図、（ｂ）は（ａ）に示した下段チップおよびスペーサが搭載された実装基板にさらに上段チップを搭載した場合の要部平面図、（ｃ）は（ｂ）のＥ−Ｅ′線における要部断面図を示している。下段チップは、例えばマイコン系チップ、上段チップは、例えばメモリチップである。   A semiconductor device in which two semiconductor chips according to the fifth embodiment are stacked will be described with reference to FIG. 18A is a plan view of a main part of a wiring board in which a lower chip is mounted and a spacer is stacked on the lower chip and the upper chip, and FIG. 18B is a plan view of the lower chip and spacer shown in FIG. The principal part top view at the time of mounting an upper stage chip | tip further on the mounted board | substrate further, (c) has shown the principal part sectional drawing in the EE 'line of (b). The lower chip is, for example, a microcomputer chip, and the upper chip is, for example, a memory chip.

図１８（ａ）に示すように、配線基板２２の主面上にＤＡＦを介して下段チップ（マイコン系チップ）２３が搭載されている。配線基板２２の主面には、下段チップ２３の端部から配線基板２２の端部の間の領域において、配線基板２２の各辺に沿って１列または２列の複数のリード電極２４が配置されている。これらリード電極２４は、配線基板２２のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上の保護膜にそれぞれのリード電極２４に対応して形成された開口部により露出している。また、下段チップ２２の主面には、側縁部に沿って１列の複数のパッド電極２５が配置されている。これらパッド電極２５は、下段チップ２２の多層配線層のうちの最上層の配線からなり、下段チップ２２の表面保護膜にそれぞれのパッド電極２５に対応して形成された開口部により露出している。これらパッド電極２５が配置された領域よりも内側の下段チップ２２の主面上にＤＡＦを介してスペーサ２６が搭載されている。   As shown in FIG. 18A, a lower chip (microcomputer chip) 23 is mounted on the main surface of the wiring board 22 via a DAF. On the main surface of the wiring board 22, one or two rows of lead electrodes 24 are arranged along each side of the wiring board 22 in a region between the end of the lower chip 23 and the end of the wiring board 22. Has been. These lead electrodes 24 are constituted by a part of each of a plurality of uppermost layer wirings formed on the core material of the wiring board 22, and are formed on the protective film on the main surface of the core material corresponding to each lead electrode 24. It is exposed through the opening. In addition, a plurality of pad electrodes 25 in a row are arranged along the side edge on the main surface of the lower chip 22. These pad electrodes 25 are composed of the uppermost wiring of the multilayer wiring layers of the lower chip 22, and are exposed through openings formed in the surface protective film of the lower chip 22 corresponding to the pad electrodes 25. . A spacer 26 is mounted on the main surface of the lower chip 22 inside the region where the pad electrodes 25 are disposed via a DAF.

下段チップ２３の主面に配置された複数のパッド電極２５と、配線基板２２の主面に配置された複数のリード電極２４とが、複数のボンディングワイヤ２７によってそれぞれ電気的に接続されている。ボンディングワイヤ２７は、例えば１５〜２０μｍφの金線であり、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法により形成される。また、下段チップ２３の主面に配置された複数のパッド電極２５の中には、配線基板２２のリード電極２４と電気的に接続されない未接続パッド電極２５Ｎが含まれており、この未接続パッド電極２５Ｎには、ダミーバンプ２８が接続されている。   A plurality of pad electrodes 25 arranged on the main surface of the lower chip 23 and a plurality of lead electrodes 24 arranged on the main surface of the wiring substrate 22 are electrically connected by a plurality of bonding wires 27, respectively. The bonding wire 27 is, for example, a gold wire of 15 to 20 μmφ, and is formed by, for example, a nail head bonding method in which ultrasonic vibration is used in combination with thermocompression bonding. The plurality of pad electrodes 25 arranged on the main surface of the lower chip 23 include an unconnected pad electrode 25N that is not electrically connected to the lead electrode 24 of the wiring board 22, and this unconnected pad A dummy bump 28 is connected to the electrode 25N.

図１８（ｂ）および（ｃ）は、スペーサ２６上にＤＡＦを介して上段チップ（メモリチップ）２９を搭載した状態を示している。上段チップ２９の厚さ方向と交差する平面形状は四角形であるが、上段チップ２９の一方向（図１８に示すＸ方向）に沿った２辺の長さは上記一方向と交差する他方向（図１８に示すＹ方向）に沿った２辺の長さよりも短い形状であり、上段チップ２９の一方向（Ｘ方向）に沿った２辺の長さはスペーサ２６の一辺よりも短く、上段チップ２９の他方向（Ｙ方向）に沿った２辺の長さは下段チップ２３の一辺よりも長くなっている。   18B and 18C show a state where an upper chip (memory chip) 29 is mounted on the spacer 26 via a DAF. The planar shape intersecting the thickness direction of the upper chip 29 is a quadrangle, but the length of two sides along one direction (the X direction shown in FIG. 18) of the upper chip 29 is the other direction intersecting the one direction ( 18 has a shape shorter than the length of two sides along the Y direction), and the length of the two sides along one direction (X direction) of the upper chip 29 is shorter than one side of the spacer 26. The length of two sides along the other direction (Y direction) of 29 is longer than one side of the lower chip 23.

上段チップ２９の主面には、一方向（Ｘ方向）の側縁部に沿って１列の複数のパッド電極３０が配置されている。これらパッド電極３０は、上段チップ２９の多層配線層のうちの最上層の配線からなり、上段チップ２９の表面保護膜にそれぞれのパッド電極３０に対応して形成された開口部により露出している。上段チップ２９の主面に配置された複数のパッド電極３０と、配線基板２２の主面に配置された複数のリード電極２４とが、複数のボンディングワイヤ３１によってそれぞれ電気的に接続されている。ボンディングワイヤ３１は、例えば１５〜２０μｍφの金線であり、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法により形成される。上段チップ２９の他方向（Ｙ方向）に沿った方向では、上段チップ２９の端部からスペーサ２６の端部までの距離（上段チップ２９のオーバーハング）がスペーサ２６の端部から下段チップ２３の端部までの距離よりも大きくなっている。このため、上段チップ２９のパッド電極３０にボンディングワイヤ３１を接続する際の上段チップ２９のたわみが、比較的大きくなると考えられる。しかし、上段チップ２９のパッド電極３０の真下に必ずしも位置するとは限らないが、下段チップ２３のパッド電極２５上にはボンディングワイヤ２７が形成され、未接続パッド電極２５Ｎにはダミーバンプ２８が形成されているので、これらボンディングワイヤ２７およびダミーバンプ２８が支えとなって、上段チップ２９のたわみを防ぐことができる。   On the main surface of the upper chip 29, one row of a plurality of pad electrodes 30 is arranged along a side edge portion in one direction (X direction). These pad electrodes 30 are composed of the uppermost wiring of the multilayer wiring layers of the upper chip 29 and are exposed through openings formed in the surface protective film of the upper chip 29 corresponding to the respective pad electrodes 30. . A plurality of pad electrodes 30 arranged on the main surface of the upper chip 29 and a plurality of lead electrodes 24 arranged on the main surface of the wiring substrate 22 are electrically connected by a plurality of bonding wires 31, respectively. The bonding wire 31 is, for example, a gold wire of 15 to 20 μmφ, and is formed by, for example, a nail head bonding method in which ultrasonic vibration is used in combination with thermocompression bonding. In the direction along the other direction (Y direction) of the upper chip 29, the distance from the end of the upper chip 29 to the end of the spacer 26 (overhang of the upper chip 29) is from the end of the spacer 26 to the lower chip 23. It is larger than the distance to the edge. For this reason, it is considered that the deflection of the upper chip 29 when the bonding wire 31 is connected to the pad electrode 30 of the upper chip 29 is relatively large. However, although not necessarily located directly below the pad electrode 30 of the upper chip 29, a bonding wire 27 is formed on the pad electrode 25 of the lower chip 23, and a dummy bump 28 is formed on the unconnected pad electrode 25N. Therefore, the bonding wires 27 and the dummy bumps 28 serve as a support, and the deflection of the upper chip 29 can be prevented.

なお、本実施の形態６では、下段チップ２３をマイコン系チップ、上段チップ２９をメモリチップとする半導体装置を例示したが、これに限定されるものではなく、互いの平面形状または平面寸法の異なる下段チップ２３および上段チップ２９に適用することができる。   In the sixth embodiment, a semiconductor device in which the lower chip 23 is a microcomputer chip and the upper chip 29 is a memory chip is illustrated. However, the present invention is not limited to this, and the planar shape or the planar dimensions are different from each other. The present invention can be applied to the lower chip 23 and the upper chip 29.

また、本実施の形態６では、上段チップ２９を支える手段としてダミーバンプ２８を例示したが、これに限定されるものではなく、例えば前述した実施の形態２で説明した樹脂１７またはペースト材料を用いることができる。   In the sixth embodiment, the dummy bumps 28 are exemplified as means for supporting the upper chip 29. However, the present invention is not limited to this. For example, the resin 17 or the paste material described in the second embodiment is used. Can do.

このように、本実施の形態６によれば、互いに異なる機能を有する複数の半導体チップ（例えば下段チップ２３および上段チップ２９）をスペーサ２６を介して積層する場合であっても、下段チップ２３のパッド電極２５に接続されたボンディングワイヤ２７および未接続パッド電極２５Ｎに接続されたダミーバンプ２８によって上段チップ２９を支えることができるので、上段チップ２９のたわみを防ぐことができる。   As described above, according to the sixth embodiment, even when a plurality of semiconductor chips having different functions (for example, the lower chip 23 and the upper chip 29) are stacked via the spacers 26, Since the upper chip 29 can be supported by the bonding wire 27 connected to the pad electrode 25 and the dummy bump 28 connected to the unconnected pad electrode 25N, the upper chip 29 can be prevented from being bent.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、配線基板上に複数の半導体チップを多段に積層し、各々の半導体チップの主面に配置された複数のパッド電極と配線基板の主面に配置された複数のリード電極とをボンディングワイヤで接続する半導体装置に適用することができる。   In the present invention, a plurality of semiconductor chips are stacked in multiple stages on a wiring board, and a plurality of pad electrodes arranged on the main surface of each semiconductor chip and a plurality of lead electrodes arranged on the main surface of the wiring board are bonded. The present invention can be applied to a semiconductor device connected with a wire.

本実施の形態１による半導体装置の構成を説明する要部断面図である。1 is a main part sectional view for explaining the configuration of a semiconductor device according to a first embodiment; 図１のＡ領域を拡大した要部断面図である。It is principal part sectional drawing to which the A area | region of FIG. 1 was expanded. （ａ）は図１のＢ−Ｂ′線における要部平面図、（ｂ）は図１のＣ−Ｃ′線における要部平面図である。(A) is a principal part top view in the BB 'line of FIG. 1, (b) is a principal part top view in the CC' line of FIG. （ａ）は本実施の形態１によるボンディングワイヤを支えの手段とする上下段チップを拡大した要部断面図、（ｂ）は本実施の形態１によるダミーバンプを支えの手段とする上下段チップを拡大した要部断面図である。(A) is an enlarged cross-sectional view of the main part of the upper and lower chip using the bonding wire according to the first embodiment as a support means, and (b) is the upper and lower chip using the dummy bump as a support means according to the first embodiment. It is the expanded principal part sectional drawing. （ａ），（ｂ），（ｃ）および（ｄ）はそれぞれ本実施の形態１によるメモリチップが１段目から４段目まで順次積層された場合の半導体装置の一部を示す要部平面図と要部断面図である。(A), (b), (c) and (d) are principal planes showing a part of the semiconductor device when the memory chips according to the first embodiment are sequentially stacked from the first stage to the fourth stage, respectively. It is a figure and principal part sectional drawing. （ａ），（ｂ）および（ｃ）はダミーバンプの様々な形状を説明するバンプの構造図である。(A), (b) and (c) are bump structure diagrams for explaining various shapes of dummy bumps. 本実施の形態１による半導体装置の製造工程中における半導体装置の要部断面図である。7 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process of the semiconductor device according to the first embodiment; FIG. 図７に続く半導体装置の製造工程中における半導体装置の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step of the semiconductor device following that of FIG. 7; 図８に続く半導体装置の製造工程中における半導体装置の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step of the semiconductor device following that of FIG. 8; 図９に続く半導体装置の製造工程中における半導体装置の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step of the semiconductor device following that of FIG. 9; 図１０に続く半導体装置の製造工程中における半導体装置の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step of the semiconductor device following that of FIG. 10; 図１１に続く半導体装置の製造工程中における半導体装置の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step of the semiconductor device following that of FIG. 11; 図１２に続く半導体装置の製造工程中における半導体装置の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step of the semiconductor device following that of FIG. 12; 図１３に続く半導体装置の製造工程中における半導体装置の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step of the semiconductor device following that of FIG. 13; 本実施の形態２による半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device by this Embodiment 2. FIG. 本実施の形態３による半導体装置の要部平面図である。It is a principal part top view of the semiconductor device by this Embodiment 3. FIG. （ａ）および（ｂ）はそれぞれ本実施の形態４による半導体装置の要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the semiconductor device by this Embodiment 4, respectively. （ａ）は下段チップが搭載され、さらに下段チップ上にスペーサが積層された配線基板および上段チップの要部平面図、（ｂ）は（ａ）に示した下段チップおよびスペーサが搭載された実装基板にさらに上段チップを搭載した場合の要部平面図、（ｃ）は（ｂ）のＥ−Ｅ′線における要部断面図である。(A) is a wiring board in which a lower chip is mounted and a spacer is stacked on the lower chip, and a plan view of the main part of the upper chip, and (b) is a mounting in which the lower chip and the spacer shown in (a) are mounted. The principal part top view at the time of mounting an upper stage chip | tip further on a board | substrate, (c) is principal part sectional drawing in the EE 'line of (b). 本発明者らが検討した複数の半導体チップを多段に積層した半導体装置のワイヤボンディング工程における半導体チップのたわみを説明する模式図である。It is a schematic diagram explaining the deflection | deviation of the semiconductor chip in the wire bonding process of the semiconductor device which laminated | stacked the several semiconductor chip investigated by the present inventors in multistage.

符号の説明Explanation of symbols

１Ａ，１Ｂ，１Ｃ，１Ｄ 半導体装置
２ 配線基板
２ｘ 主面
２ｙ 裏面
３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ メモリチップ
３Ｄ 下段チップ
３Ｕ 上段チップ
４ コントローラチップ
５ 半田バンプ
６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ スペーサ
７，８ ＤＡＦ
９ リード電極
１０ パッド電極
１０Ｎ 未接続パッド電極
１１ ボンディングワイヤ
１３ パッド電極
１４ 裏面パッド電極
１５ 樹脂封止体
１６ ダミーバンプ
１７ 樹脂
１８，１９ スペーサ
２０ メモリマット
２２ 配線基板
２３ 下段チップ
２４ リード電極
２５ パッド電極
２５Ｎ 未接続パッド電極
２６ スペーサ
２７ ボンディングワイヤ
２８ ダミーバンプ
２９ 上段チップ
３０ パッド電極
３１ ボンディングワイヤ
５１ 実装配線
５２ 下段チップ
５３ スペーサ
５４ 上段チップ
５５ ボンディングワイヤ 1A, 1B, 1C, 1D Semiconductor device 2 Wiring board 2x Main surface 2y Back surface 3a, 3b, 3c, 3d, 3e, 3f, 3g, 3h Memory chip 3D Lower chip 3U Upper chip 4 Controller chip 5 Solder bump 6, 6a, 6b, 6c, 6d, 6e, 6f, 6g Spacer 7, 8 DAF
9 Lead Electrode 10 Pad Electrode 10N Unconnected Pad Electrode 11 Bonding Wire 13 Pad Electrode 14 Back Pad Electrode 15 Resin Encapsulant 16 Dummy Bump 17 Resin 18, 19 Spacer 20 Memory Mat 22 Wiring Substrate 23 Lower Chip 24 Lead Electrode 25 Pad Electrode 25N Unconnected pad electrode 26 Spacer 27 Bonding wire 28 Dummy bump 29 Upper chip 30 Pad electrode 31 Bonding wire 51 Mounting wiring 52 Lower chip 53 Spacer 54 Upper chip 55 Bonding wire

Claims (7)

以下の工程を含むことを特徴とする半導体装置の製造方法：A method for manufacturing a semiconductor device comprising the following steps:
（ａ）上面、前記上面に形成された複数のリード電極、および前記上面とは反対側の下面を有する配線基板を準備する工程；(A) preparing a wiring board having an upper surface, a plurality of lead electrodes formed on the upper surface, and a lower surface opposite to the upper surface;
（ｂ）第１主面、前記第１主面に形成された複数の第１パッド電極、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記第１裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面上に搭載する工程；(B) a first semiconductor chip having a first main surface, a plurality of first pad electrodes formed on the first main surface, and a first back surface opposite to the first main surface; A step of mounting on the upper surface of the wiring board such that is opposite the upper surface of the wiring board;
（ｃ）前記複数の第１パッド電極が露出するように、前記第１半導体チップの前記第１主面上にスペーサを搭載する工程；(C) mounting a spacer on the first main surface of the first semiconductor chip so that the plurality of first pad electrodes are exposed;
（ｄ）前記第１半導体チップの前記複数の第１パッド電極と前記配線基板の前記複数のリード電極とを、複数の第１ワイヤを介してそれぞれ電気的に接続する工程；(D) electrically connecting the plurality of first pad electrodes of the first semiconductor chip and the plurality of lead electrodes of the wiring board via a plurality of first wires;
（ｅ）第２主面、前記第２主面に形成された複数の第２パッド電極、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを、前記第２裏面が前記スペーサと対向するように、前記スペーサ上に搭載する工程；(E) a second semiconductor chip having a second main surface, a plurality of second pad electrodes formed on the second main surface, and a second back surface opposite to the second main surface; Mounting on the spacer so as to face the spacer;
（ｆ）前記第２半導体チップの前記複数の第２パッド電極と前記配線基板の前記複数のリード電極とを、複数の第２ワイヤを介してそれぞれ電気的に接続する工程；(F) electrically connecting the plurality of second pad electrodes of the second semiconductor chip and the plurality of lead electrodes of the wiring board via a plurality of second wires;
ここで、here,
前記複数の第１パッド電極は、前記配線基板の前記リード電極と電気的に接続されない未接続パッド電極を有しており、The plurality of first pad electrodes have unconnected pad electrodes that are not electrically connected to the lead electrodes of the wiring board,
前記（ｅ）工程に先立って、前記未接続パッド電極上にダミーパターンを配置しておき、Prior to the step (e), a dummy pattern is disposed on the unconnected pad electrode,
前記（ｅ）工程では、前記複数の第２パッド電極のうちの一つが前記ダミーパターン上に位置するように、前記第２半導体チップを前記スペーサ上に搭載する。In the step (e), the second semiconductor chip is mounted on the spacer so that one of the plurality of second pad electrodes is positioned on the dummy pattern. 請求項１記載の半導体装置の製造方法において、In the manufacturing method of the semiconductor device according to claim 1,
前記（ｆ）工程では、キャピラリで前記第２ワイヤの一部を前記第２パッド電極に押し付けることで、前記第２ワイヤと前記第２パッド電極とを接続することを特徴とする半導体装置の製造方法。In the step (f), the second wire and the second pad electrode are connected by pressing a part of the second wire against the second pad electrode with a capillary. Method. 請求項２記載の半導体装置の製造方法において、The method of manufacturing a semiconductor device according to claim 2.
前記（ｆ）工程の後、前記第１半導体チップ、前記第２半導体チップ、前記スペーサ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを樹脂で封止することを特徴とする半導体装置の製造方法。After the step (f), the first semiconductor chip, the second semiconductor chip, the spacer, the plurality of first wires, and the plurality of second wires are sealed with resin. Production method. 請求項３記載の半導体装置の製造方法において、In the manufacturing method of the semiconductor device according to claim 3,
前記ダミーパターンは、前記第１ワイヤから成り、The dummy pattern consists of the first wire,
前記（ｄ）工程において、前記ダミーパターンを前記未接続パッド電極に接合することを特徴とする半導体装置の製造方法。In the step (d), the dummy pattern is joined to the unconnected pad electrode. 請求項３記載の半導体装置の製造方法において、In the manufacturing method of the semiconductor device according to claim 3,
前記ダミーパターンは、樹脂またはペースト材料から成り、The dummy pattern is made of resin or paste material,
前記（ｅ）工程に先立って、前記未接続パッド電極上に前記樹脂または前記ペースト材料を塗布し、熱処理を施すことを特徴とする半導体装置の製造方法。Prior to the step (e), the resin or the paste material is applied onto the unconnected pad electrode, and a heat treatment is performed. 請求項３記載の半導体装置の製造方法において、In the manufacturing method of the semiconductor device according to claim 3,
前記ダミーパターンは、前記スペーサの一部から成り、The dummy pattern consists of a part of the spacer,
前記（ｅ）工程に先立って、前記スペーサの前記一部が前記未接続パッド電極上に位置するように、前記第１半導体チップの前記第１主面上に前記スペーサを搭載することを特徴とする半導体装置の製造方法。Prior to the step (e), the spacer is mounted on the first main surface of the first semiconductor chip such that the part of the spacer is positioned on the unconnected pad electrode. A method for manufacturing a semiconductor device. 上面、前記上面に形成された複数のリード電極、および前記上面とは反対側の下面を有する配線基板と、
第１主面、前記第１主面に形成された複数の第１パッド電極、および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面上に搭載された第１半導体チップと、
前記複数の第１パッド電極が露出するように、前記第１半導体チップの前記第１主面上に搭載されたスペーサと、
第２主面、前記第２主面に形成された複数の第２パッド電極、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記スペーサと対向するように、前記スペーサ上に搭載された第２半導体チップと、
前記第１半導体チップの前記複数の第１パッド電極と前記配線基板の前記複数のリード電極とを、それぞれ電気的に接続する複数の第１ワイヤと、
前記第２半導体チップの前記複数の第２パッド電極と前記配線基板の前記複数のリード電極とを、それぞれ電気的に接続する複数の第２ワイヤと、
を含み、
前記複数の第１パッド電極は、前記配線基板の前記リード電極と電気的に接続されない未接続パッド電極を有しており、
前記未接続パッド電極上には、ダミーパターンが配置されており、
前記第２半導体チップは、前記複数の第２パッド電極のうちの一つが前記ダミーパター
ン上に位置するように、前記スペーサ上に搭載されていることを特徴とする半導体装置。 A wiring board having an upper surface, a plurality of lead electrodes formed on the upper surface, and a lower surface opposite to the upper surface;
A first main surface; a plurality of first pad electrodes formed on the first main surface; and a first back surface opposite to the first main surface , wherein the first back surface is the top surface of the wiring board. A first semiconductor chip mounted on the upper surface of the wiring board so as to be opposed to
A spacer mounted on the first main surface of the first semiconductor chip such that the plurality of first pad electrodes are exposed ;
A second main surface, a plurality of second pad electrodes formed on the second main surface, and a second back surface opposite to the second main surface , wherein the second back surface faces the spacer. A second semiconductor chip mounted on the spacer;
Wherein the plurality of the lead electrodes of the plurality of first pad electrode and the wiring substrate of the first semiconductor chip, a plurality of first wires electrically connected,
Wherein the plurality of the lead electrodes of the plurality of second pad electrode and the wiring substrate of the second semiconductor chip, a plurality of second wires electrically connected,
It includes,
The plurality of first pad electrodes have unconnected pad electrodes that are not electrically connected to the lead electrodes of the wiring board ,
A dummy pattern is disposed on the unconnected pad electrode ,
In the second semiconductor chip, one of the plurality of second pad electrodes is the dummy pattern.
The semiconductor device is mounted on the spacer so as to be located on the surface.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5673423B2 (en) 2011-08-03 2015-02-18 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method of semiconductor device
JP2013093483A (en) * 2011-10-27 2013-05-16 Semiconductor Components Industries Llc Semiconductor device and manufacturing method of the same
JP2016048756A (en) 2014-08-28 2016-04-07 マイクロン テクノロジー， インク． Semiconductor device
KR102185706B1 (en) * 2017-11-08 2020-12-02 삼성전자주식회사 Fan-out semiconductor package
US10643919B2 (en) 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package
CN110444528B (en) * 2018-05-04 2021-04-20 晟碟信息科技（上海）有限公司 Semiconductor device including dummy pull-down wire bond
CN116314114B (en) * 2023-05-24 2023-08-04 遂宁合芯半导体有限公司 Semiconductor packaging structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018204A (en) * 2001-08-27 2003-03-06 삼성전자주식회사 Multi chip package having spacer
JP2005197491A (en) * 2004-01-08 2005-07-21 Matsushita Electric Ind Co Ltd Semiconductor device
JP4494240B2 (en) * 2005-02-03 2010-06-30 富士通マイクロエレクトロニクス株式会社 Resin-sealed semiconductor device
JP5205867B2 (en) * 2007-08-27 2013-06-05 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
JP5529371B2 (en) * 2007-10-16 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル Semiconductor device and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784244B2 (en) 2018-02-20 2020-09-22 Samsung Electronics Co., Ltd. Semiconductor package including multiple semiconductor chips and method of manufacturing the semiconductor package

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