GaN等の窒化物半導体材料は、絶縁破壊電圧が高い、飽和ドリフト速度が大きいなどの諸特性がある。そのため、高速、高電圧、高出力特性を持つトランジスタ等の半導体素子の材料に用いられる。
GaNには、立方晶系のものと六方晶系のものがあり、結晶性の良いものは六方晶系に属するウルツ鉱型の結晶である。c軸方向に分極をもち、c面に平行にヘテロ接合を形成すれば、ピエゾ効果によりピエゾ界面に空間固定電荷を発生させることができる。一方、a面やm面に平行にヘテロ接合を形成すれば空間固定電荷は発生せず、この場合には、InGaAs系のヘテロ接合と同じように、ドーピングによりキャリアを供給して2次元電子ガスを形成する。
そのため、トランジスタ等の電子デバイスのキャリアの走行するチャンネル部分の形成には二通りの方法がある。ピエゾ効果を用いてヘテロ界面に高移動度の2次元電子ガスを発生させ、そこをキャリアの走行するチャンネルとして用いる方法と、ピエゾ効果を用いずドーピングによりヘテロ界面に電子を供給して2次元電子ガスを発生させ、それをチャンネルとして用いる方法である。また、ホールについても同様であり、ピエゾ効果を用いて二次元ホールガスを発生させ、それをチャンネルとして用いることも可能である。これらの二次元電子ガスや二次元ホールガスは、二次元キャリアガスであり、量子効果により閉じ込められ、散乱確率が低減することにより、移動度が高い、シート抵抗が低いなどの伝導特性を持つ。
ピエゾ効果によりヘテロ界面に2次元電子ガスを発生させる場合には、c面と平行に形成されたAlGaN/GaNヘテロ接合やInAlN/GaNヘテロ接合を主に用いる。AlGaNやGaNおよびInAlNは、AlやGaおよびInの組成が異なれば、異なる自発分極やピエゾ特性を持つ。そのため、AlGaN/GaNヘテロ界面には、AlGaN層とGaN層の異なる自発分極や、格子定数の差により発生した歪みによるピエゾ分極により、空間固定電荷が発生する。InAlN/GaNの場合においても同じである。
また、ウルツ鉱型の窒化物半導体はc軸方向に非対称である。そして、c面にはIII族面とV族面の二種類がある。GaNの場合にはGa面とN面がある。しかし、+c方向と−c方向の定義が明確に決まっていない。そこで、一般的な方法と同様に、ここでも、III族面が結晶表面であれば結晶表面方向が+c方向、V族面が結晶表面であれば結晶表面方向は−c方向と結晶方位を定める。つまり、III族面は+c面、V族面は−c面とする。同じ層構造であっても、基板表面が+c面の場合と−c面の場合では、分極の方向が逆であるので、ヘテロ界面に形成される空間固定電荷は正負が反対になる。
現在、主に作製されている窒化物半導体を用いたトランジスタは、ピエゾ効果を用いたAlGaN/GaNヘテロ接合電界効果型トランジスタである。このトランジスタの結晶構造を形成する場合には、結晶成長用基板上にIII族面が表面になるように素子構造を結晶成長させる。結晶基板としては、サファイア基板や、SiC基板、シリコン基板、GaN基板等を用いる。基板側からGaNをまず成長させて、その上にAlGaN層を成長させる。このような構造であると、AlGaN/GaNヘテロ界面にはプラスの空間固定電荷が発生し、その結果、電子が引き寄せられる。引き寄せられた電子は、バンドギャップの大きなAlGaN層とプラスの空間固定電荷のクーロン力により閉じ込められて、ヘテロ界面のGaN層側に2次元電子ガスを形成する。
トランジスタの素子の構造としては、一般には、結晶成長基板上に約2〜3μmのノンドープのGaNを成長させ、その上にAlGaN層を20〜40nm程度成長させた構造を用いる。AlGaN層には、オーミック抵抗の低減と、シートキャリア密度を上げるために、n型のドーピングを行う。ソース電極とドレイン電極には、オーミック抵抗にするためにAlなどの金属を用いる。また、ゲート電極にはショットキーコンタクトにするために白金やニッケルなどの金属を用いる。
高耐圧化で問題になっているのは、AlGaN層に欠陥が多く、ゲートリーク電流が大きいこと、シートキャリア密度が高く、ゲート近辺のドレイン側が空乏化した時にその部分に電界が集中することなどである。
高耐圧化のためには、まず、ゲートリーク電流の低減が重要である。これはゲートリーク電流が、空乏化した高電界領域に入って、衝突イオン化により増幅し、絶縁破壊を引き起こすのを防ぐためである。そのためには、ゲート電極とAlGaNバリアー層の間に絶縁膜を用いたMetal−Insulator−Smiconductor(MIS)構造が有効である。
また、シートキャリア密度が高いため、空乏化したチャンネル近辺は電界集中がおこりやすい。その電界集中を緩和するために、高誘電率の絶縁膜で素子表面をカバーし、電界が素子表面の絶縁膜にも広がるようにして電界集中を防ぐことも有効である。例えば、酸化硅素膜と窒化硅素膜を用いて素子表面をカバーすることにより、オフ耐圧として1.3KV、オン抵抗として1.7mΩcm2の素子が得られている。(非特許文献1)
同じく、電界集中を緩和するためには、フィールドプレートも重要な方法である。これは、電界の集中するゲート近辺のドレイン側の表面近辺に、ゲート電極またはソース電極と接続したフィールドプレートを、ある一定の距離を離して位置させる方法である。(特許文献1)
また、p型シリコン基板を用いて、その上にAlGaN/GaNヘテロ接合電界効果型トランジスタを作成し、それにソース電極を電気的に接続することにより、p型基板をフィールドプレートとして用いる構造もある。(非特許文献2)
AlGaNバリアー層表面に電子のトラップ準位があると、耐圧が上昇することがわかっている。これは、チャンネル内で加速された電子がAlGaNバリアー層を乗り越えて表面に到達し、トラップ順位に捕獲されるためである。その結果、表面がマイナスに帯電し、プラスに帯電している空乏化した領域の電界を弱める。しかし、この現象自体がストレスを印加すると電流コラプスが生じる原因であるなどの実用上の問題がある。
一方、シリコン系のデバイスではリサーフ構造(RESURF)を用いて、高耐圧化が行われている。RESURFは、REduced SURface Fieldの略である。(非特許文献3)
これは、n型チャンネル層に平行してp型層を設けることにより、空乏化した時に発生する空間電荷による電界集中を防ぐ構造である。n型チャンネル層が空乏化した後にできるプラスの空間電荷と、n型チャンネルと平行して存在するp型層が空乏化してできるマイナスの空間電荷の電気力線が打ち消し合うことにより、ゲート近辺のドレイン側に発生する電界集中を防ぐ構造である。この構造は、素子設計が重要であり、ドーピングの形状や密度を制御して、n型チャンネル層の電子密度とp型層のホール密度を調整し、電界集中が起きないようにする。
このようにして、素子内の空間電荷を制御し、空乏化した時に大きな電界が生じるのを防ぐのは、チャージコンペンセイションである。リサーフ構造においては、チャンネルと平行して極性の異なる層を設けて電界の制御を行っている。シリコンデバイス等に用いられているスーパージャンクションと原理的には同じものと考えられる。
窒化物半導体を用いたヘテロ接合電界効果型トランジスタにおいても、リサーフ構造と同様にチャンネルと平行にp型層を有していると考えられる構造は存在する。これらは、素子表面にGaN系保護層を設けた構造である。つまり、GaN/AlGaN/GaN構造を有しており、基板側のGaN/AlGaN界面に2次元電子ガスチャンネルがあり、AlGaNバリアー層と表面のGaN保護層との間にp型層があると考えられる。
また、電流コラプスを低減し、オン耐圧を向上させる方法の一つが提案されている(特許文献2)。この層構造では、チャンネルのバリアーであるAlGaN層と表面のGaN層の間にピエゾ効果によりマイナスのチャージが発生し、そこにp型層を形成される。この構造においては、そのp型層を用いて、チャンネル中で加速された電子が、AlGaNバリアー層表面に到達するのを防ぐ構造である。その結果、電流コラプスが低減される。また、p型層が、ゲートのショットキー障壁を大きくするためゲートの耐圧が向上する。それらの結果、50V程度までドレインのオン耐圧が向上する。
この構造においては、p型層のホール密度の20〜80%に相当する量のドーピングを表面GaN系保護層に行い、チャンネル中の電子密度よりもp型層のホール密度の方を小さくしている。また、AlGaNバリアー層が厚いためチャンネルと表面p型層が離れている。そのため、チャンネルが空乏化した時にp型層が空乏化してもチャンネル部分に発生する電界をすべて打ち消すことができない。そのため、リサーフ構造の効果はほとんどない。また、表面GaN層がドーピングしてあると、p型層とゲートもしくはソースが電気的に接続していない。よって、チャンネルの空乏化に伴ってp型層が空乏化した場合に、ホールを再注入する機構がない。
また、同様な構造として、GaN/AlGaN/GaNへテロ構造を用いた構造が知られている(特許文献3)。この構造においては、p型層の記述はないが、表面にGaNキャップ層を用いており、ピエゾ効果によりマイナスの空間固定電荷が形成されていると考えられる。しかしながら、GaN/AlGaN/GaNと平行して、さらに、AlGaN/GaNヘテロ構造があり、そこに空間固定電荷が発生する。そのため、面密度の制御がなされてなく、リサーフ構造の効果はない。
また、同じく、GaN/AlGaN/GaNヘテロ構造を用いて、高耐圧化を行った報告がある(非特許文献4)。この構造は、ヘテロ接合を構成する33nm厚のAlGaN層上に、5nm厚のGaN層(キャップ層)を設けた構造であり、オン耐圧として80〜110V程度が得られている。この構造においても、AlGaNバリアー層が厚いため、チャンネルと表面p型層が離れている。そのため、ゲート近辺のリサーフ効果はあまり無いと考えられる。
また、同じく、GaN/AlGaN/GaNへテロ構造のキャリア密度等の電気伝導特性に関して調べた報告もある(非特許文献5)。この報告では、AlGaNバリアーの両側に、2次元電子ガスと2次元ホールガスが形成されることが記載されている。GaN/AlGaN/GaNの構造においては、AlGaN層の厚さを20nmから50nmまで変化させて、2次元電子ガスや、2次元ホールガスのキャリア密度とホール密度を調べている。
また、基板側からGaN/AlGaN/Graded−AlGaN/GaN構造を持つヘテロ接合電界効果型トランジスタが開示されている(特許文献4)。この構造では、AlGaNバリアー層と表面のGaN層の接合面にホールが形成されるのを防ぐために、AlGaNからGaNへ組成を段階的に変化させ、かつ、そこにシリコンドーピングを行う構造である。よってリサーフ構造とは異なるものである。
特開2004−342907号公報
特開2002−359256号公報
特開2005−86102号公報
米国特許公開(US)20050077541
N. -Q. Zhang, B. Moran, S. P. DenBaars, U. K. Mishra, X. W. Wang and T. P. Ma, "Effects of surface traps on breakdown voltage and switching speed of GaN power switching HEMTs, " IEDM Tech. Dig., pp. 589-592, 2001.
Masahiro Hikita, Manabu Yanagihara, Kazushi Nakazawa, Hiroaki Ueno, Yutaka Hirose, Tetsuzo Ueda, Yasuhiro Uemoto, Tsuyoshi Tanaka, Daisuke Ueda, and Takashi Egawa, "350V/150A AlGaN/GaN power HFET on Silicon substrate with source-via grounding (SVG) structure," IEDM Tech. Dig., pp. 803-806, 2004.
J. A. Appels and H. M. J. Vaes, "High Voltage Thin Layer Devices (RESURF DEVICES)", IEDM Tech. Dig., pp. 238-241, 1979」「Vijay Parthasarathy, Vishnu Khemka, Ronghua Zhu and Amitava Bose, "SOA Improvement by a Double RESURF LDMOS Technique in a Power IC Technology," IEDM Tech. Dig., pp. 81-84, 1982.
Min-Woo Ha, Seung-Chul Lee, Jin-Cherl Her, Kwang-Seok Seo, and Min-Koo Han, "A New ICP-CVD SiO2 Passivation for High Voltage Switching AlGaN/GaN HFETs", Extended Abstracts of the 2005 International Conference on Solid State Devices and Materials, Kobe, 2005, pp. 210-211.
Sten Heikman, Stacia Keller, Yuan Wu, James S. Speck, Steven P. DenBaars, and Umesh K. Mishra, Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures, Journal of Applied Physics, Vol. 93, No. 12, 2003, pp. 10114-10118.
Kazuaki Kunihiro, Kensuke Kasahara, Yuji Takahashi, and Yasuo Ohno, Experimental Evaluation of Impact Ionization Coefficients in GaN, IEEE Electron Device Letter, Vol. 20, No. 12, Dec. 1999, pp. 608-610.
以下、本発明を実施する場合の実施例の態様について具体的に説明する。まず、半導体材料について説明する。本発明による窒化物半導体ヘテロ接合トランジスタにおいて用いることの可能な窒化物半導体材料は、III族元素とV族元素から構成される窒素を含む半導体であり、ここで、含むことの可能なIII族元素はAl、In、Ga、Bなどである。また、V族元素はN、P、As、Sbなどである。
本発明による窒化物半導体ヘテロ接合トランジスタの構造において、チャンネル部分として2次元電子ガスや2次元ホールガスなどが走行する部分は、GaNなどの二元素からなる結晶の構造とするのが良い。これは、AlGaNやInGaNなどの三元素の混晶さらに四元素の混晶は、組成の不均一性から生じる合金散乱が大きいためである。しかしながら、Inについては電子の有効質量を小さくできることから、InGaNの場合には、移動度の向上が期待できる。しかし、In組成が大きなInGaN材料はバンドギャップが小さくなり、耐圧がGaNよりも大きく劣化するため、In組成の小さなInGaN材料を用いることが好ましい。
少量のホウ素を含むBAlNは、AlNよりもバンドギャップを大きくすることが可能であり、電子やホールの障壁層に用いることが可能である。また、結晶性の点から、III族元素であるInやB、V族元素のP、As、Sbを、このウルツ鉱構造に用いる場合には、結晶性が劣化しないような範囲で用いることが可能である。
n型チャンネルやp型チャンネルに用いる2次元電子ガスや2次元ホールガスを形成する構造とするには、シングルヘテロ構造またはダブルヘテロ構造を用いて電子やホールを閉じ込める障壁を形成し、ピエゾ効果もしくはドーピングによりプラスまたはマイナスの空間固定電荷をヘテロ界面に形成する構造とする。プラスの電荷には電子が、マイナスの電荷にはホールが引き寄せられる。
プラスの空間固定電荷に引き寄せられた電子は、ダブルヘテロ構造により形成された量子井戸によって閉じ込められ、2次元電子ガスを形成する。または、シングルヘテロ障壁とプラスの空間固定電荷により発生したクーロン力によって閉じ込められ2次元電子ガスを形成する。また、マイナスの空間固定電荷によって引き寄せられたホールも同様に2次元ホールガスを形成する。
以上のような半導体材料のトランジスタ構造とすることにより、2次元電子ガスと2次元ホールガスを形成させて、これらを平行に近接させてリサーフ構造を形成する。ただし、電界制御チャンネルに用いる層は、量子井戸に閉じ込められた2次元キャリアガスを用いる必要は必ずしもない。高速な動作が必要ない場合、あるいは、耐圧だけあれば良い場合などには、2次元状のキャリアを用いる。
2次元電子ガスをチャンネルとして用いる場合も、2次元ホールガスをチャンネルとして用いる場合も、本質的にトランジスタ構造の設計は同じである。そこで、2次元電子ガスをチャンネルとして用いる場合について、2次元電子ガスをチャンネルとするヘテロ接合電界効果型トランジスタの構造を例示して説明する。
ドレイン電流が飽和している場合、あるいは、ゲート電圧がしきい値電圧以下の場合において、つまり、ドレイン電流の飽和領域および遮断領域となっている場合において、n型の2次元電子ガスチャンネルは空乏化する。このn型の2次元電子ガスチャンネルが空乏化すると、2次元状のホールからなるp型の電界制御チャンネルも空乏化することが可能なように、n型チャンネルに平行にかつ近接させて、電界制御チャンネルを位置させる必要がある。
n型チャンネルとp型電界制御チャンネルが近接して位置すると、動作させない状態においても、互いに相手を空乏化させる効果がある。その結果、n型チャンネルのシートキャリア密度を低減させ、n型チャンネルを高抵抗化させる部分がある。そのため、リサーフ構造を形成するp型電界制御チャンネルの影響としては、ドレイン電流の飽和領域や遮断領域において、n型チャンネルの空乏化を制御する電界制御の効果と、ドレイン電流の線形領域において、n型チャンネルを高抵抗化する影響の二つの点がある。
まず、n型チャンネルを高抵抗化する影響を考慮して、どこまで近接して窒化物半導体材料を用いる利点があるかという点から、n型チャンネルとp型電界制御チャンネルの距離の範囲を決める。
p型電界制御チャンネルが近接すると、電子密度が下がり、n型チャンネルが高抵抗化するが、素子設計においてはn型チャンネルの電子密度が顕著に低減しない距離をおく必要がある。この場合の顕著に低減しない距離とは、ヘテロ接合電界効果型トランジスタの実用上必要な素子抵抗を満たす範囲内になるように、n型チャンネルの電子密度を低減させない距離である。
あるいは、ドレイン電流の線形領域において素子抵抗が上昇しないように、n型チャンネル内の電子が顕著に低下しない距離の範囲内で、n型チャンネルとp型電界制御チャンネルを平行に近接させる構造である。どの程度までキャリア密度が低下しても実用上の利点があるかは、素子設計や、用途によって異なる。
キャリア密度の低下は、素子抵抗、特にオン抵抗を上昇させる。窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタの優位性は、主に、InGaAs系トランジスタに対する耐圧性、高出力性である。そこで、AlGaN/GaNヘテロ構造を用いたヘテロ接合電界効果型トランジスタと、InGaAs系トランジスタを比較してみる。
移動度とキャリア密度を比較する。AlGaN/GaNへテロ界面に形成される2次元電子ガスにおいては、移動度は約1000〜2000cm/Vs、シートキャリア密度は約0.5〜2.5×1013cm−2である。キャリアとキャリアの散乱があるため、移動度はシートキャリア密度が大きいほど小さくなる。一方で、InGaAsでは移動度は約8500cm/Vs、シートキャリア密度は約1.5×1012cm−2である。AlGaN/GaNへテロ構造を用いた場合の方が移動度が小さいが、シートキャリア密度が大きいため、InGaAs材料を用いた場合の1/2からほぼ同程度の範囲のシート抵抗が得られることが分かる。
一方、絶縁破壊電圧は、GaNは2MV/cm、GaAsは0.4MV/cmであり、GaN材料の方が5倍程度大きい。コンタクト抵抗を無視すればオン抵抗は、ソースとドレイン間のシート抵抗に比例する。そのため、同じ素子サイズで比較すると、InGaAs材料を用いたトランジスタに対してAlGaN/GaNヘテロ接合電界効果型トランジスタは、オン抵抗は0.5〜1倍、耐圧は5倍程度になると考えられる。
また、オン抵抗が同じ条件ならば、たとえ、シートキャリア密度を1/5から1/10程度に低減させても、耐圧は同等以上が得られる場合があることになる。つまり、シートキャリア密度が1/5から1/10以下にならない距離の範囲で、n型チャンネルとp型電界制御チャンネルを位置させれば良い。その範囲では、窒化物半導体材料の長所が生かされることになる。
実際の実験結果においては、Al組成比が25%のAlGaNをGaN層ではさんだ構造において、AlGaN層の両側にできるn型チャンネルとp型電界制御チャンネルの距離、つまり、AlGaN層の厚さが25nmにおいては、ドレイン電流が約2/3程度になる、すなわち、チャンネル抵抗が約1.5倍程度になることが分かっている。
チャンネルに高い濃度の二次元電子ガスが存在する場合には、フェルミレベルはほぼ伝導帯端近辺にあり、二次元電子ガスの濃度の桁が代わらない限り、フェルミレベルはあまり変化しない。またp型電界制御チャンネルの二次元ホールガスについても同様であり、高い面密度のホールが存在する限り、フェルミレベルはほぼ価電子帯端近辺にある。
ドレイン電圧が低い場合、もしくはチャンネルに加わる電界が弱い場合には、フェルミレベルが一定の条件が成り立っている。つまり、二次元電子ガスのフェルミレベルと、二次元状のホールのフェルミレベルは同じ高さである。いいかえるならば、チャンネルとp型電界制御チャンネルの間には強い電界が存在し、その電界がエネルギーバンドを曲げることにより、二次元電子ガスと二次状のホールのフェルミレベルを一定にしているということである。
この強い電界は、n型チャンネル部分にあるプラスの空間電荷と、p型電界制御チャンネルの部分にあるマイナスの空間電荷によって発生している。これは、n型チャンネルとp型電界制御チャンネルが近接することにより、電子密度とホール密度が下がった結果、n型チャンネルもしくはp型層自身の中性条件がくずれて生じたものである。
このような考察から、シートキャリア密度の変化量は、n型チャンネルとp型電界制御チャンネルの間の距離の関数として簡単にあらわすことが可能である。
そのため、移動度がキャリア密度が変化しても変化しないと仮定することにより、距離が変わった場合にどのように抵抗が変わるか計算することができる。n型チャンネルとp型電界制御チャンネルの間の距離が50nmにおいては約15%の増加、100nmにおいては約8%程度になる。また、逆に約9〜10nm程度すれば、チャンネル抵抗は5倍から10倍程度になる。ただし、実際には、シートキャリア密度が減ると、キャリア同士の散乱が減少するため、移動度が変化する。その結果、近接してキャリア密度が半分になったとしても、抵抗が倍まではならない。
このことから、n型チャンネルの電子への供給層を用いない場合には、100nm程度の距離をおくことにより、n型チャンネル内のキャリア密度の低減を約8%以下に抑えることができることが分かる。
また、一方で、InGaAs系のデバイスよりも少しでも優位であれば良い場合には、n型チャンネルとp型電界制御チャンネルの距離を10nm程度にまで、せばめることが可能である。
以上から、どの程度までn型チャンネルとp型電界制御チャンネルを近接させることができるか設計可能である。
つぎに、どの程度まで、n型チャンネルとp型電界制御チャンネルを離しても、リサーフの効果があるかという点からも、n型チャンネルとp型電界制御チャンネルの距離の範囲を決めることができる。
ドレイン電流の飽和領域や遮断領域においては、素子構造によっても異なるが、ゲートとドレイン間のn型チャンネルのゲート近辺やドレイン近辺が局所的に空乏化する。局所的に空乏化したチャンネルでは、電子が排出され、プラスの空間固定電荷のみが残り、それが局所的な電界集中を発生させる。
素子設計において具体的に距離を決める場合には、n型チャンネルのシートキャリア密度、p型電界制御チャンネルのキャリア密度、n型チャンネルとp型電界制御チャンネルの間の材料のバンドギャップ、ドーピングプロファイル(濃度とその分布)、誘電率等を含めて素子設計を行う必要がある。
しかしながら、電界の効果は、素子構造の幾何学的な考察から、少なくとも、n型チャンネルとp型電界制御チャンネルの距離は、ソースとドレイン間の距離よりも小さくする必要がある。あるいは、ゲートとドレイン間の距離よりも小さくする必要がある。特に、低オン抵抗で、かつ高速化を目的とした素子においては、ソースとドレイン間の距離およびゲート長を短くするため、このような素子設計が必要な場合がある。
高速化を行う場合には、ゲート長は約0.1μm以下にすることが可能である。またソース〜ゲート間、ゲート〜ドレイン間も現在のステッパー技術を用いれば、0.2〜0.3μm以下にすることが可能である。このような素子においては、n型チャンネルとp型電界制御チャンネルとの距離を0.2〜0.7μm以下にすることが最低限重要である。
また、空乏層の長さから、具体的にn型チャンネルとp型電界制御チャンネルの距離を決めることも可能である。やはり簡単な幾何学的な考察から、ブレークダウンが起こる時の空乏層の長さよりは、n型チャンネルとp型電界制御チャンネルの間の距離を短くする方が良いことは明白である。
n型チャンネル層のキャリア密度は、0.5〜2×1013cm−2と高いが、二次元電子ガスであるため、空乏化した場合に発生するプラスの空間電荷からの電気力線(電界)は、n型チャンネルと垂直方向にも発生するため、ドレインからゲート方向へ大きな電圧を発生させにくい。
p型電界制御チャンネルとn型チャンネルの距離は、数値解析を用いたシミュレーション等によっても最適な値を求めることができるが、現状では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの解析モデルは不完全である。
しかし、実験データを解析することから、電子が飽和ドリフト速度で走行している距離を調べることは、可能である。ブレークダウンはチャンネル内で加速した電子の衝突イオン化によって起こることをモデル化し、ブレークダウンの特性を解析して、400nm程度の長さであることがわかっている(非特許文献6)。このことから、n型チャンネルとp型電界制御チャンネルは400nm以下にすることが良い。
次に、ピエゾ効果によりAlGaN/GaN界面に2次元電子ガスを発生させ、これをチャンネルとして用いる場合を例として、より詳細に説明する。
まず、素子構造の成長に用いる基板の方向について説明する。ヘテロ界面に垂直な方向に分極成分があるようにし、その界面において、分極率の変化により空間電荷が発生するようにする。サファイア基板やSiC基板、シリコン基板などを用いることが可能である。サファイア基板や4Hおよび6HのSiC基板の場合には、c面、a面、r面、m面等を用いる。シリコン基板の場合には、(111)基板を用いる。この場合には、熱力学的に安定な窒化物半導体のIII族面が基板表面になるように成長させる。GaNが成長した場合には、Ga面が上になるようになる。この時には、基板側から、GaN/AlGaN/GaNの層構造を作製すると、GaN/AlGaN界面にn型チャンネルが、AlGaN/GaN界面にp型電界制御チャンネルが形成される。
また、窒化ガリウム基板を用いることも可能である。窒化ガリウム基板のGa面に成長させた場合には、GaN/AlGaN/GaN構造の特性は上記と同じになる。窒化ガリウム基板の窒素面上に基板側からGaN/AlGaN/GaNの順番に成長させると、基板側からGaN/AlGaNの界面にはp型電界制御チャンネルが形成され、AlGaN/GaNの界面にはn型チャンネルが形成される。
この三層構造においては、挟まれたAlGaN層の厚さを制御することにより、2次元電子ガスとp型電界制御チャンネルの距離を制御することができる。また、両側に同じ組成の窒化物を用いることにより、n型チャンネルとp型電界制御チャンネル部分に等しい分極を発生させられる。つまり、正負が逆で、等しい面密度の空間固定電荷を発生させられる。その結果、n型チャンネルとp型電界制御チャンネルのキャリア面密度をほぼ同じにすることができる。他の組み合わせ、例えば、InAlN/GaNや、AlGaN/InGaNにおいても同様である。
GaNとAlGaNのヘテロ接合の形成には、最適な組成、つまり、アルミ組成比としては、20%〜40%が良い。それ以上の高アルミ組成のAlGaNを用いてヘテロ界面を形成すると、二次元電子ガスの移動度が下がり、トランジスタの特性が劣化する。具体的には、アルミ組成比として40%〜50%以上用いると、移動度が大きく劣化する。
また、GaN/AlGaN/GaNの場合に、n型チャンネルとp型電界制御チャンネルの距離が近接しキャリア密度が低減している場合には、キャリア密度の補償を行うのがよい。
しかしながら、実際のデバイスを作製する場合においては、素子の層構造を成長させる時に、格子緩和が起きたり、薄いp型の基板を用いたり、あるいは、表面に空中配線があったりする場合がある。また、ドーピングしなくても窒素抜け等によりn型になる場合がある。つまり、バックグラウンドのキャリア密度も存在する。その時には、GaN/AlGaN/GaNのような対称な構造を用いて、同じ面密度のプラスとマイナスの空間固定電荷を発生させたとしても、リサーフの効果が得られるとは限らない。または、GaN/AlGaN/GaNの二つの界面に同じ面密度の空間固定電荷が発生するとは限らない。この場合には、素子構造全体の空間固定電荷やキャリアの分布、電極の位置、格子緩和を考慮して素子設計を行う必要がある。
そして、非対称の層構造を用いて調整する必要がある場合がある。例えば、キャップ層にn型ドーピングを行った場合である。その場合には、n型のドーピング量に等しいマイナスの空間固定電荷があるため、p型のドーピングを行うか、ピエゾ効果により発生する空間固定電荷を制御することによって、空間的なチャージを制御する必要がある。そのような時には、InGaN/AlGaN/GaN等の非対称な構造を用いて発生する電子とホールの面密度を制御するように構成することが好ましい。
III族面が素子表面になるような層構造の場合には、基板側からGaN/AlGaN/InGaNの順に成長させると、AlGaN/InGaN界面にp型層が形成される。そのInの組成を変化させることにより、マイナスの空間固定電荷を調整できる。また、当然のことながら、ドーピングによって調整することも可能である。
III族面が素子表面である結晶方位を持ち、ピエゾ分極と自発分極によってチャンネルを形成する場合について、実施例1、実施例2、および実施例3により説明する。
(実施例1)
実施例1の窒化物半導体ヘテロ接合トランジスタとして、まず、素子表面側に2次元電子ガスからなるチャンネルを有し、チャンネルに対して基板側にp型電界制御チャンネルを有し、電界制御チャンネルがソース電極に接続しているトランジスタの構造について説明する。図1は、本発明の実施例1の窒化物半導体ヘテロ接合トランジスタの構造の説明図である。図1において、1は基板、2はAlxGa1−xN層、3はGaN層、4はAlyGa1−yNバリアー層、5はソース電極、6はゲート電極、7はドレイン電極、8はSiN膜である。この窒化物半導体ヘテロ接合トランジスタの層構造は、基板1の側から、AlxGa1−xN層2、GaN層3、AlyGa1−yNバリアー層4から構成されており、n型チャンネル(3,4)より、基板側に2次元状のp型電界制御チャンネル(2,3)があり、ソース電極5が電界制御チャンネル(2,3)に導通している構造を持つ。
ゲート電極6は、白金、ニッケル、パラジウムなどを用いる。ドレイン電極7やソース電極5のチャンネルへのオーミックコンタクトには、アルミニウムなどを用いる。ソース電極5の電界制御チャンネルへのオーミック電極は、白金、ニッケル、パラジウムなどを用いる。そのため、ゲート電極6と同時に形成可能である。
2次元電子ガスからなるチャンネルは、GaN層3とAlyGa1−yNバリアー層4の間のヘテロ界面に形成される。2次元電子ガスの波動関数は、おもにGaN層3の側にあるが、その裾は1〜3nm程度AlyGa1−yNバリアー層4に入り込んでいる。また、p型電界制御チャンネルは、AlxGa1−xN層2とGaN層3の間のヘテロ界面に形成される。おなじく、GaN層3の側に、主にホールは存在する。
チャンネルと電界制御チャンネルは、空乏化した時に、ほぼ同じ面密度の空間固定電荷をもっていなければならない。つまり、同じ面密度のピエゾ効果による分極と自発分極による電荷を持っていなければならない。そのため、AlxGa1−xN層2とAlyGa1−yNバリアー層4の組成xとyはほぼ等しい必要がある。xとyの組成は、2次元電子ガスの特性から、0.2〜0.4が望ましい。
また、他の電荷が存在しないようにする必要がある。特に、バッファー層には注意を要する。成長条件がきちんとしている場合には、AlxGa1−xN層2と同じ組成のバッファー層を用いれば良い。
しかし、例えば、サファイア基板上にバッファー層としてGaN層を形成し、その上にAlxGa1−xN層2を形成した場合には、バッファー層とAlxGa1−xN層2の間に電荷が生じる場合がある。AlxGa1−xN層2が空乏層の長さに比較して十分に厚い場合や、バッファー層が薄くほとんど絶縁体である場合には問題がない。しかしながら、バッファー層が厚い場合には、GaNバッファー層とAlxGa1−xN層2の間にピエゾ効果によりプラスの空間電荷が発生する。よって、この場合は、p型のドーピングにより補償して中性化する必要がある。高濃度のp型のドーピングは困難なので、GaNバッファー層からAlxGa1−xN層2にかけてある厚さの範囲で組成を徐々に変化させ、必要とするp型ドーピングの濃度を下げることができる。AlNバッファー層を用いる場合も同様である。AlNバッファー層とAlxGa1−xN層2の間には、ピエゾ分極や自発分極によりマイナスの空間固定電荷が発生する。これに対しては、n型のドーピングにより同様に補償する。
AlxGa1−xN層2の厚さは、1から4μmで良い。GaN層3の厚さは、チャンネルと電界制御チャンネル間の距離を決める。10nm〜40nm程度だとチャンネルのシート抵抗は下がるが、リサーフの効果は大きい。薄いと電子密度が大きく下がり素子抵抗が大きくなる。実施例1のように、n型のチャンネルに対してゲート電極6と反対側の基板側に電界制御チャンネルがある場合には、チャンネルと電界制御チャンネルの距離が大きくしてもゲート電圧によってチャンネル電流を制御可能である。そのため電界制御チャンネル40nm以上であっても良い。AlyGa1−yNバリアー層4の厚さは、20nm〜40nmで良い。表面のSiN膜は、電流コラプスを防ぐのに効果がある。また、耐圧が上がってくると、素子自身の耐圧よりも、素子表面の耐圧の方が低くなる。素子表面で放電が容易に発生する。図には示していないが、素子表面を酸化硅素膜等の耐圧の大きな膜で保護する。
図2は実施例1の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。図2において、1は基板、2はAlxGa1−xN層、3はGaN層、4はAlyGa1−yNバリアー層、5はソース電極、6はゲート電極、7はドレイン電極、8はSiN膜、9はGaN層、10はAlzGa1−zN障壁層である。この構造のAlGaN/GaNヘテロ接合電界効果型トランジスタは、障壁層を持つ構造とした変形である。図2に示す構造は、図1の構造とは異なり、チャンネルと電界制御チャンネルの間に、AlzGa1−zN障壁層10を設けて、電子とホールが容易に移動しない構造としている。すなわち、この構造では、n型チャンネル(3,4)より基板側に2次元状のp型電界制御チャンネル(2,9)があり、ソース電極5が電界制御チャンネル(2,9)に導通しており、このn型チャンネル(3,4)と電界制御チャンネル(2,9)の間に障壁層(10)がある構造を持つ構成である。
この構造においては、AlzGa1−zN障壁層10の組成zにも依存するが、電子が走行するGaN層3と、ホールが走行するGaN層9の厚さは、1.5nm以上にする。それ以下では、ほぼ、電子とホールは、GaN層3やGaN層9に閉じ込められずに、AlzGa1−zN障壁層10に大きく広がることになる。一方、3nm以下ならば、量子井戸構造となり、効率よく閉じ込めが可能となる。実施例1と同様に、ここでの組成xとyはほぼ等しい必要がある。2次元電子ガスチャンネルと2次元状のホールの密度は、zとxの差、x−z、または、y−zで決まる。この値が0.2〜0.4が良い。
図3は、図2に示すトランジスタ構造のチャンネルと電界チャンネル部分のバンド構造を示す図である。トランジスタのチャンネルと電界制御チャンネルおよびその間に位置する障壁層のエネルギーバンドを示しており、ピエゾ分極や自発分極により形成された空間固定電荷q1>0とq2>0、および距離等によって、電子とホールの密度が決まる。また、q1>q2である。
図4は実施例1の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を説明する図である。実施例1の窒化物半導体ヘテロ接合トランジスタの別の変形例を示している。この変形例のトランジスタ構造は、n型チャンネル(3〜4)より基板側に2次元状のp型電界制御チャンネル(2〜9)があり、ソース電極5が電界制御チャンネル(2〜9)に導通しており、このn型チャンネル(3〜4)と電界制御チャンネル(2〜9)の間に障壁層(10)がある構造のトランジスタ構造となっている。
図4において、1は基板、2はAlxGa1−xN層、3はGaN層、4はAlyGa1−yNバリアー層、5はソース電極、6はゲート電極、7はドレイン電極、8はSiN膜、9はGaN層である。10はAlzGa1−zN障壁層、11はAlvGa1−vN障壁層、12はAlwGa1−wN障壁層である。この変形例の構造は、チャンネルと電界制御チャンネルのシートキャリア密度が低い場合に、それを補償する構造である。単純にキャリア密度をあげるには、AlxGa1−xN層2と、AlyGa1−yNバリアー層4のアルミ組成xとyを等しいまま、大きくすれば良い。例えば、x=y=0.6などである。しかしながら、アルミ組成が大きいと、合金散乱等が発生する。そのため、チャンネルを構成するバリアー層のアルミ組成は、20%から40%程度にする必要がある。よって、AlvGa1−vN層11とAlwGa1−wN層12を挿入して、それらの組成vとwを0.2〜0.4に保ったまま、AlxGa1−xN層2とAlyGa1−yNバリアー層4の組成xとyを、vとwよりも大きくすれば良い。AlvGa1−vN層11とAlwGa1−wN層12の厚さは、波動関数のしみ込みの厚さ程度にする。つまり1〜2nm以下が良い。
(実施例2)
次に、同じくピエゾ分極と自発分極によってチャンネルを形成する場合であって、素子表面側にp型電界制御チャンネルを有し、p型電界制御チャンネルに対して基板側に2次元電子ガスからなるチャンネルを有し、p型電界制御チャンネルがゲート電極に接続している構造による実施例の窒化物半導体ヘテロ接合トランジスタについて説明する。
図5は、本発明の実施例2の窒化物半導体ヘテロ接合トランジスタの構造を説明する図である。図5において、21は基板、22はGaN層、23はA1yGa1−yNバリアー層、24はGaN層、25はソース電極、26はゲート電極、27はドレイン電極、28はSiN膜である。このトランジスタの層構造は、基板21側から、GaN層22、AlyGa1−yNバリアー層23、GaN層24である。すなわち、2次元状のp型電界制御チャンネル(23,24)より基板側にn型チャンネル(22,23)があり、ゲート電極26が電界制御チャンネル(23,24)に導通している構造を持つトランジスタ構造である。
ゲート電極26は、白金、ニッケル、パラジウムなどを用いる。これらの金属はp型層へのオーミックコンタクトにも用いられる金属である。電子が空乏化し電界が集中しているゲート端のドレイン側の部分を通して、ホールが排出されることが可能である。また、ドレイン電極27では、電極より電子が供給され、p型の電界制御チャンネルは空乏化しており、ホールはほとんど流れ込まない。しかしながら、電流が流れ込む構造とする場合には、ドレイン電極27の下部および近辺のGaN層24が除去された構造とする。
2次元電子ガスからなるチャンネルは、GaN層22とAlyGa1−yNバリアー層23の間のヘテロ界面に形成される。また、p型電界制御チャンネルは、AlyGa1−yN層23とGaN層24の間のヘテロ界面に形成される。
バッファー層や、キャリアの面密度等についての制約は実施例1と同様である。AlyGa1−yNバリアー層23の厚さについては、薄い方が良い。表面は必要に応じて、酸化珪素等でカバーするのが良い。また絶縁性の高いフッ素系のオイル等でも良い。
図6は、図5に示す素子のドレイン電圧とドレイン電流の特性を示す図である。図5に示す実施例2の構造で、オン耐圧が200V以上ある素子のドレイン電圧−電流特性が図6に示されている。素子構造は、(0001)c面サファイア基板上にGaNバッファー層を用いて、厚さ4μmのノンドープGaN層、厚さ17nmのAlyGa1−yNバリアー層(y=0.25)、厚さ5nmのノンドープGaN層である。
この層構造において、シート抵抗は500〜600Ω程度である。ソース〜ドレイン間隔が2μm、ゲート長が2μm、ゲート〜ドレイン間が7μmである。この構造は、AlyGa1−yNバリアー層23の厚さが薄いため、リサーフの効果が高い。また、AlyGa1−yNバリアー層との表面のGaN層の間のホール密度は非常に薄くなっている。図6に示す特性図は、測定範囲が200Vまでの測定機器を用いた結果を示している。このため、それ以上は測定できていない。AlyGa1−yNバリアー層が薄いため、最大電流は300mA/mm程度である。しかし、通常の素子でオン耐圧は50〜100V程度であり、2倍以上特性が改善できている。
図6に示す特性図において、Vgが−3V以下で、ドレイン電圧が200V近辺でドレイン電流が流れているのは、基板側のGaN層中を流れているためである。基板側のGaN層の抵抗は10MΩ程度あるが、それでも流れていることが分かる。
そのため、このような場合には、基板側のGaN層に薄くpドーピングを行うようにすると良い。チャンネル等の面密度に比較して十分に小さければ良い。数μmのGaN層に対しては、約1016cm−3以下ならば良い。
図7は、本発明の実施例2の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。窒化物半導体ヘテロ接合トランジスタの実施例2の変形例の構造を示している。図7において、21は基板、22はGaN層、24はGaN層、25はソース電極、26はゲート電極、27はドレイン電極、28はSiN膜、29はAlxGa1−xNバリアー層、30はAlyGa1−yNバリアー層、31はAlzGa1−zNバリアー層である。図7に示す実施例2の変形例のトランジスタ構造においては、チャンネルと電界制御チャンネルの間に設けられるバリアー層が、AlxGa1−xNバリアー層29、AlyGa1−yNバリアー層30、AlzGa1−zNバリアー層31の三層構造になっている。この構造は、チャンネルと電界制御チャンネルの間に、ホールと電子の障壁を高くする効果と、各チャンネル内のキャリア密度を補償する効果との両方を持つ。
単に障壁層を大きくするだけならば、チャンネルと電界制御チャンネルの間にアルミ組成の大きなAlGaN層バリアー層を設ければ良い。しかしながら、ヘテロ接合において大きな組成変化を行うと結晶の格子定数差が大きく、結晶欠陥が発生し、移動度等が低下する。そのため、図7に示すような構造を用いる。
この構造においては、チャンネルはGaN層22とAlxGa1−xNバリアー層29の接合面に形成され、電界制御チャンネルはAlzGa1−zNバリアー層31とGaN層24の接合面に形成される。AlxGa1−xNバリアー層29の組成は、チャンネルの電気特性、例えばシート抵抗が最低になるようにする。例えば、x=0.2〜0.4にする。
一方、AlyGa1−yNバリアー層30の組成yは、y>xとなるようにする。AlxGa1−xNバリアー層29の厚さが薄ければ、AlxGa1−xNバリアー層29とAlyGa1−yNバリアー層30の間にチャンネルが形成されることはなく、その間に分極により形成されたプラスの空間固定電荷は、チャンネル内の電子を増やす働きをする。つまり、AlxGa1−xNバリアー層29とAlyGa1−yNバリアー層30の接合面は、キャリア供給層として働く。
また、y>xであるため、AlyGa1−yNバリアー層30は電子とホールのバリアーとして働く。ここで、y=1の場合には、AlNを障壁層として用いることになる。z<yのときは、AlyGa1−yNバリアー層30とAlzGa1−zNバリアー層31の界面にマイナスの空間固定電荷が発生し、ホールのキャリアを増やす働きがある。つまりキャリア供給層として作用する。
図8は、実施例2の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を示す図である。図9は、図8に示すトランジスタのチャンネルと電界制御チャンネルのエネルギーバンド図である。図8に示す変形例のトランジスタ構造は、図7の構造に、更に、AlvGa1−vNバリアー層32とAlwGa1−wNバリアー層33を設けた構造となっており、図9に、そのバンド構造が示されている。GaN層22とGaN層24の厚さは2〜4nmにすれば、閉じ込めが効率よく行われる。チャンネルの二次元電子ガスは、GaN層22に閉じ込められる。それにより、遮断領域におけるソース〜ドレイン間の暗電流を低減することができる。また、p型電界制御チャンネル内のホールは、GaN層24に閉じ込められる。
チャンネル部分のチャンネルが空乏化した時のプラスの空間固定電荷の密度は、AlvGa1−vNバリアー層32とAlyGa1−yNバリアー層30のアルミ組成の差y−vで決まる。また、電界制御チャンネル部分の空乏化した時のマイナスの空間固定電荷の密度はAlwGa1−wNバリアー層33とAlyGa1−yNバリアー層30のアルミ組成の差y−wで決まる。これは、実質的に等しい必要があることから、v=wである必要がある。
(実施例3)
図10は、本発明の実施例3の窒化物半導体ヘテロ接合トランジスタの構造を示す図である。図10において、41は基板、42はA1xGa1−xNバリアー層、43はGaN層、44はAlyGa1−yNバリアー層、45はGaN層である。46はソース電極、47はゲート電極、48はドレイン電極、49は絶縁膜である。この層構造は、チャンネルを上下から電界制御チャンネルで挟んだ構造である。素子の層構造は、基板41、AlxGa1−xN層42、GaN層43、AlyGa1−yNバリアー層44、GaN層45からなっている。チャンネルは、GaN層43とAlyGa1−yNバリアー層44のヘテロ界面に形成される。基板41の側の電界制御チャンネルはAlxGa1−xN層42とGaN層43のヘテロ界面に形成される。素子表面側の電界制御チャンネルはAlyGa1−yNバリアー層44とGaN層45のヘテロ界面に形成される。
表面層はGaN層を用いるのが良い。それにより、アルミの酸化等による素子の劣化を防ぐことができる。ゲート下のソース側をリセス構造によりエッチングし、チャンネルを空乏化させる。さらに、チャンネルより基板側の電界制御チャンネルにより、より空乏化させる。これによって、ゲート電圧がかかってない状態で、ゲート下のチャンネルを空乏化し、ノーマリーオフ動作とすることができる。ゲート電極部分は、MIS構造にする必要はない。しかしながら、最大電流を上げるためには、ソース電極側のリセス構造部には、MIS構造を用いるのが望ましい。
一方ゲート電極47のドレイン側は、GaN層45に接続させる。これにより、ホールの排出と注入が可能なようにする。チャンネルと、電界制御チャンネルが空乏化した時の空間固定電荷の面密度を実質的に等しくするには、n型のドーピングを用いる。チャンネル部分については、ヘテロ接合のAlyGa1−yNバリアー層44側近辺にドーピングする。基板側の電界制御チャンネル部分についてはヘテロ接合のAlxGa1−xN層42側にドーピングする。素子表面側の電界制御チャンネルについては、ヘテロ接合のAlyGa1−yNバリアー層44側にドーピングする。
チャンネルに対して基板側と素子表面側にある二つの電界制御チャンネルに等しい面密度のドーピングを行う必要はない。ノーマリーオン化のためであれば、基板下側の電界制御チャンネルへより高い面密度のドーピングを行った方が効果的である。
また、チャンネル部分にドーピングする必要がない場合もある。電界制御チャンネルにのみドーピングして、チャンネルと電界制御チャンネルが空乏化した時の空間固定電荷の面密度が実質的に等しくなれば良い。さらに、素子表面側の電界制御チャンネルにほとんどドーピングすることにより面密度を実質的に等しくすれば、ゲート下のリセス構造によりドーピング部分が除去されるので、ノーマリーオフ化が効果的に行える。
以上、III族面が素子の表面側になる結晶方位の場合について述べたが、V族面が素子の上側になる場合についても、以上で述べた方法を応用することによりリサーフ構造を形成することが可能である。
また、二次元ホールガスをチャンネルとするp型チャンネルを用いる場合についても同様である。この場合については、実施例1〜実施例3の層構造を窒化ガリウム基板のV族面上に形成し、ソースとドレインに用いている電極材料とゲートに用いている電極材料を入れ替えられることにより、可能となる。
また、ピエゾ効果を用いないで、nチャンネルとp型層を形成することも可能である。この場合には、m面やa面の窒化ガリウム基板を用いれば良い。分極の方向は、基板表面と平行になり、その結果、ピエゾ効果により空間電荷が発生することがない。この場合において、ヘテロ接合に二次元電子ガスを作成する方法は、InGaAs系の電子デバイスにおける方法と同様である。ヘテロバリアー側にドーピングし、キャリア供給層を形成することにより、ヘテロ界面に二次元電子ガスが形成される。二次元ホールガスについても同様である。この場合においても、電子とホールのシートキャリア密度になるようにすれば良い。正確には、空乏化した時に発生する空間電荷が実質的に等しい密度になるようにする。
本発明による窒化物半導体ヘテロ接合トランジスタのリサーフ効果は、ヘテロ接合電界効果型トランジスタのみならず、ヘテロ接合バイポーラトランジスタにおいても応用可能である。具体的には、遮断領域において空乏層の発生するベースとコレクタ間に用いれば良い。そして、電界制御チャンネルが、エミッタまたはグランドに、直接または半導体層を介して電気的に導通しているリサーフ構造を用いれば耐圧を向上させることが可能である。あるいは、電界制御チャンネルが、ベースに、直接または半導体層を介して電気的に導通しているリサーフ構造でも良い。
次に、本発明による窒化物半導体ヘテロ接合トランジスタの実際のプロセスの方法を説明する。一例として、図5示すワイドバンドギャップ系半導体のへテロ接合電界効果トランジスタの製造プロセスは、以下の通りである。
基板にはサファイア(0001)c面を用いる。SiCやGaNなどの基板を用いても良い。GaN基板を用いる場合には、III族面が成長面である基板を用いる。
サファイア基板とGaNは格子定数の差が16.3%と大きいためサファイア基板上に直接GaNを成長すると多量の結晶欠陥がGaN層に導入される。これを避けるためには基板とGaN層の間に緩衝層をいれる。
ここで、AlNやAlGaN等のバッファー層を用いると、バッファー層とその上のGaN層の間にピエゾ効果によりマイナスの空間固定電荷が形成される可能性がある。そこで、低温GaNバッファー層を用いる。
その上にノンドープGaN層を2〜4μm程度成長する。ノンドープGaN層の抵抗が低いと、ドレイン電流が完全に遮断しない。そのため、シート抵抗としては、10MΩ程度以上のものを用いる。その上にアルミの組成比が25%のAlGaNバリアーを17nm成長する。合金散乱を防ぎ移動度を向上させるために、AlGaNバリアー層と下地のGaN層の間に1〜2nm程度の厚さのAlN層を挿入しても良い。さらにAlGaNバリアー層上にノンドープのGaN層を5nm以上成長させる。
以上のヘテロ接合電界効果型トランジスタ製造のための結晶構造ができたら、次にトランジスタ構造形成のためのパターニング段階に入る。
まず、フォトレジストを用いてメサの形状を作製する。ソース、ゲート、ドレインが並ぶ方向に100μm、ゲート幅方向に50μmの長方形のメサでよい。ゲートの幅よりもメサの幅が広いとゲートの横を通って電流が流れてしまうため、ゲートの幅とメサの幅は同じ幅にする。このメサは、同じ基板上の他の素子と電気的に絶縁するためでもある。作製方法は、通常に用いられているステッパーを用いた露光方法を用いれば良い。その後、メサの形状になっているフォトレジストをマスクとして用いて、成長した基板をドライエッチングによりメサパターン状に加工する。
このメサエッチングにより同じ基板状の素子と素子の間が分離され、お互いの素子間に電流が流れないようになる。ドライエッチングは、例えば、電子サイクロトロン共鳴(ECR)法を用いた塩素プラズマを用いて行う。ドライエッチングは、ウエットエッチング法に比べ、エッチングの異方性つまり垂直性があり、エッチング速度の制御が簡単である。エッチングレートは、エピタキシャル膜の結晶品質、塩素プラズマの圧力、加速エネルギーなどによって違うが一時間に500〜700 nmである。50nm程度エッチングして、AlGaNバリアー層とその上のGaN層を除去する。
素子分離については、塩素系のガスを用いたドライエッチング以外にもイオン注入によっても可能である。窒素イオン等を高速で打ち込むことにより、電気的に絶縁性を持たせて、素子分離を行えば良い。
メサエッチング後、メサ以外の部分に絶縁膜を形成する。絶縁膜には、酸化硅素膜、窒化硅素膜等を用いることができる。メサの端で、ゲート電極がある部分は注意する。メサの側面のGaN/AlGaN/GaN層構造にゲート電極が接すると、ゲートリーク電流が増加するので、メサ側面も絶縁膜によりカバーされるようにする。
その後、ソース電極とドレイン電極を形成する。ソース電極及びドレイン電極の電極メタルとしては、基板表面側から、Ti/Al/Ni/Au(30/220/40/50nm)の構造を用いる。電極メタル蒸着には高真空電子ビーム蒸着法を用いる。電子ビーム蒸着後リフトオフ法でソース及びドレイン部分以外のメタルを除去する。リフトオフ用の溶液としてはアセトンを用いれば良い。
その後、電極メタルとAlGaN/GaN層との合金化のためアニールを行う。アニールは高速のランプアニール法(RTA)を用い、800℃で30秒間行なう。ただし、アニールの装置によって熱電対の指示が異なるなどの条件が違うため、条件出しを行う必要がある。
次はゲート電極を形成する。ゲートのパターニングは、フォトリソグラフィ法を用いるが、ゲート長が短く微細パターンを用いる場合には電子ビームリソグラフィ法を用いる。例えば、ゲートの長さが200nm以下の場合は、電子ビームリソグラフィ法を用いるとよい。ゲート電極メタルとしては、基板表面側から、Ni/Au(50/200nm)を用いる。ゲートメタルの形成にも高真空電子ビーム蒸着法を用いる。ゲート電極パターンのリフトオフにはアセトン溶液を用いれば良い。ゲート電極については、アニールは行なわない。その後必要に応じて、電極パッド等を金やメッキを用いて作成する。