JP5181522B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、窒化物半導体を用いた半導体装置とその製造方法に関する。 The present invention relates to a semiconductor device using a nitride semiconductor and a manufacturing method thereof.
非特許文献1に、窒化物半導体を用いた横型の半導体装置の一例が開示されている。図11に、非特許文献1に開示されている半導体装置300の断面図を模式的に示す。半導体装置300は、サファイア基板320と、サファイア基板320上に設けられているp型のボディ領域322と、ボディ領域322の表面部の一部に設けられているn型のドレイン領域331及びn型のソース領域335と、ドレイン領域331に電気的に接続されているドレイン電極332と、ソース領域335に電気的に接続されているソース電極336と、ドレイン領域331とソース領域335を隔てているボディ領域322にゲート絶縁膜333を介して対向しているゲート電極334を備えている。
Non-Patent
図11に示す半導体装置300では、ドレイン領域331とソース領域335は、p型のボディ領域322の表面部にn型不純物をイオン注入することによって形成される。一方、n型不純物がイオン注入されなかった表面部は、ゲート電極334の一部が対向するボディ領域322になる。本発明者らの検討によると、ボディ領域322に含まれるp型不純物の濃度が濃いと、イオン注入で導入したn型不純物の活性化率が低いことが分かってきた。このため、ボディ領域322に含まれるp型不純物の濃度が濃いと、ドレイン領域331とソース領域335のシート抵抗が増加し、この結果、半導体装置300のオン抵抗が増大することが分かってきた。この課題に対しては、ボディ領域322に含まれるp型不純物の濃度を薄くすれば、ドレイン領域331とソース領域335のシート抵抗の増加を抑えることができる。しかし、この場合、ゲート電極334が対向するボディ領域322に含まれるp型不純物の濃度も薄くなり、ゲート閾値電圧が小さくなるという問題が顕在化してくる。即ち、従来の半導体装置300には、オン抵抗とゲート閾値電圧の間にトレードオフの関係が存在している。
In the
上記トレードオフ関係は、ボディ領域322の表面部に含まれているp型不純物の濃度が、水平面内で一定であることに起因する。従来の半導体装置300では、p型不純物が水平面内で一定であるボディ領域322に対してイオン注入し、n型不純物が導入された部分をドレイン領域331とソース領域335にし、n型不純物が導入されなかった部分をボディ領域322にする。この製造方法では、ボディ領域322に含まれているp型不純物の濃度を薄くし、ドレイン領域331とソース領域335にとって好都合な濃度にしたときは、ゲート閾値電圧にとって不都合な濃度になってしまう。一方、ボディ領域322に含まれているp型不純物の濃度を濃くし、ゲート閾値電圧にとって好都合な濃度にしたときは、ドレイン領域331とソース領域335にとって不都合な濃度になってしまう。p型不純物の濃度がボディ領域322の水平面内で一定である限り、上記問題は解消されない。
The trade-off relationship is due to the fact that the concentration of the p-type impurity contained in the surface portion of the
本発明は、p型不純物の濃度を水平面内で異なるようにすることで、オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係を打破する技術を提供することを目的としている。 An object of the present invention is to provide a technique for overcoming the trade-off relationship existing between the on-resistance and the gate threshold voltage by making the concentration of the p-type impurity different in the horizontal plane.
本明細書で開示される技術は、p型不純物の濃度を水平面内で異なるように形成し、p型不純物の濃度が薄い部分にドレイン領域及びソース領域を選択的に形成し、p型不純物の濃度が濃い部分に対向してゲート電極を選択的に形成することを特徴としている。具体的には、不純物拡散抑制膜を利用してp型不純物の拡散に差を設けることによって、p型不純物の濃度を水平面内で異なるようにする。実質的には、不純物拡散抑制膜を形成する工程を増加するだけで、p型不純物の濃度を水平面内で異なるようすることができ、その結果、オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係を打破することができる。 The technique disclosed in this specification forms p-type impurity concentrations different in a horizontal plane, selectively forms a drain region and a source region in a portion where the p-type impurity concentration is low, A feature is that a gate electrode is selectively formed to face a portion having a high concentration. Specifically, the concentration of the p-type impurity is varied in the horizontal plane by providing a difference in the diffusion of the p-type impurity using the impurity diffusion suppression film. In essence, the concentration of the p-type impurity can be made different in the horizontal plane simply by increasing the number of steps for forming the impurity diffusion suppression film, and as a result, there is a trade-off between the on-resistance and the gate threshold voltage. You can break off relationships.
即ち、本明細書で開示される技術は、半導体装置を製造する方法に具現化することができる。本明細書で開示される半導体装置の製造方法は、p型の不純物を含む窒化物半導体の半導体下層の表面の第1領域と第2領域と第3領域のうちの第1領域上に第1不純物拡散抑制膜を形成し、第3領域上に第3不純物拡散抑制膜を形成する不純物拡散抑制膜形成工程を備えている。ここで、第2領域は、第1領域と第3領域の間の少なくとも一部に位置している。半導体装置の製造方法はさらに、第1不純物拡散抑制膜上、第3不純物拡散抑制膜上、及び半導体下層の第2領域上に窒化物半導体の半導体上層を結晶成長する半導体上層形成工程と、第1不純物拡散抑制膜上の半導体上層の一部にn型の不純物を導入し、ドレイン領域を形成するドレイン領域形成工程と、第3不純物拡散抑制膜上の半導体上層の一部にn型の不純物を導入し、ソース領域を形成するソース領域形成工程と、ドレイン領域とソース領域の間の半導体上層に対向するゲート電極を形成するゲート電極形成工程を備えている。ここで、半導体上層形成工程では、半導体下層に含まれるp型の不純物の一部が半導体上層内に拡散する。ゲート電極が対向している半導体上層は、第2領域上の半導体上層を含んでいる。ゲート電極は、その第2領域上の半導体上層の上方を通過してドレイン領域とソース領域の間を伸びている。上記各工程の一部は、同時に実施してもよい。例えば、ドレイン領域形成工程とソース領域形成工程を同時に実施してもよい。
上記の製造方法によると、半導体下層から半導体上層へのp型不純物の拡散は、第1不純物拡散抑制膜及び第3不純物拡散抑制膜によって抑制されている。このため、半導体上層内のp型不純物の濃度は、第1不純物拡散抑制膜及び第3不純物拡散抑制膜上で薄く、第2領域上で濃い。即ち、半導体下層の表面に第1不純物拡散抑制膜及び第3不純物拡散抑制膜を設けることによって、半導体上層内のp型不純物の濃度を水平面内で異なるように分布させることができる。さらに、上記の製造方法では、第1不純物拡散抑制膜上の半導体上層の一部にドレイン領域を選択的に形成し、第3不純物拡散抑制膜上の半導体上層の一部にソース領域を選択的に形成する。このため、ドレイン領域及びソース領域は、p型不純物の濃度が薄い部分に選択的に形成されるので、ドレイン領域とソース領域のシート抵抗の増加を抑えることができる。また、上記の製造方法では、ゲート電極が、第2領域上の半導体上層に対向している。さらに、ゲート電極は、その第2領域上の半導体上層の上方を通過してドレイン領域とソース領域の間を伸びているので、ドレイン領域とソース領域の間には、ゲート電極が対向している第2領域上の半導体上層が必ず存在している。このため、ドレイン領域とソース領域の間のキャリアの移動は、ゲート電極に印加する電圧によって制御可能である。ゲート電極がp型不純物の濃度が濃い部分(即ち、第2領域上の半導体上層)に対向しているので、ゲート閾値電圧を高くすることができる。上記製造方法によると、オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係を打破することができる。
That is, the technology disclosed in this specification can be embodied in a method for manufacturing a semiconductor device. The method for manufacturing a semiconductor device disclosed in this specification includes a first region on a first region of a surface of a semiconductor lower layer of a nitride semiconductor containing a p-type impurity. An impurity diffusion suppression film forming step of forming an impurity diffusion suppression film and forming a third impurity diffusion suppression film on the third region is provided. Here, the second region is located at least partly between the first region and the third region. The method of manufacturing a semiconductor device further includes a semiconductor upper layer forming step of crystal-growing a semiconductor upper layer of a nitride semiconductor on the first impurity diffusion suppression film, the third impurity diffusion suppression film, and the second region of the semiconductor lower layer, A drain region forming step of forming a drain region by introducing an n-type impurity into a part of the semiconductor upper layer on the first impurity diffusion suppression film; and an n-type impurity in a part of the semiconductor upper layer on the third impurity diffusion suppression film. And a source region forming step of forming a source region, and a gate electrode forming step of forming a gate electrode facing the semiconductor upper layer between the drain region and the source region. Here, in the semiconductor upper layer forming step, a part of the p-type impurity contained in the semiconductor lower layer diffuses into the semiconductor upper layer. The semiconductor upper layer facing the gate electrode includes the semiconductor upper layer on the second region. The gate electrode extends above the semiconductor upper layer on the second region and extends between the drain region and the source region. You may implement a part of said each process simultaneously. For example, the drain region forming step and the source region forming step may be performed simultaneously.
According to the above manufacturing method, the diffusion of the p-type impurity from the semiconductor lower layer to the semiconductor upper layer is suppressed by the first impurity diffusion suppression film and the third impurity diffusion suppression film. For this reason, the concentration of the p-type impurity in the semiconductor upper layer is thin on the first impurity diffusion suppression film and the third impurity diffusion suppression film, and is high on the second region. That is, by providing the first impurity diffusion suppression film and the third impurity diffusion suppression film on the surface of the semiconductor lower layer, the concentration of the p-type impurity in the semiconductor upper layer can be distributed differently in the horizontal plane. Further, in the above manufacturing method, the drain region is selectively formed in a part of the semiconductor upper layer on the first impurity diffusion suppression film, and the source region is selectively formed in a part of the semiconductor upper layer on the third impurity diffusion suppression film. To form. For this reason, since the drain region and the source region are selectively formed in a portion where the concentration of the p-type impurity is low, an increase in sheet resistance of the drain region and the source region can be suppressed. In the above manufacturing method, the gate electrode faces the semiconductor upper layer on the second region. Further, since the gate electrode extends above the semiconductor upper layer on the second region and extends between the drain region and the source region, the gate electrode is opposed to the drain region and the source region. There is always a semiconductor upper layer on the second region. For this reason, the movement of carriers between the drain region and the source region can be controlled by the voltage applied to the gate electrode. Since the gate electrode faces the portion where the concentration of the p-type impurity is high (that is, the semiconductor upper layer on the second region), the gate threshold voltage can be increased. According to the above manufacturing method, the trade-off relationship existing between the on-resistance and the gate threshold voltage can be overcome.
本明細書で開示される半導体装置の製造方法に係る不純物拡散抑制膜形成工程では、膜厚が薄い薄膜部と膜厚が厚い厚膜部を有するように第1不純物拡散抑制膜を形成するとともに、薄膜部が半導体下層の第2領域側に位置するように形成するのが好ましい。さらに、ドレイン領域形成工程では、薄膜部上の半導体上層及び厚膜部上の半導体上層の双方に跨ってドレイン領域を形成することが好ましい。
この製造方法によると、第1不純物拡散抑制膜上の半導体上層内においても、p型不純物の濃度が水平面内で異なることになり、薄膜部上に設けられている半導体上層ではp型不純物の濃度が濃く、厚膜部上に設けられている半導体上層ではp型不純物の濃度が薄くなる。薄膜部上に設けられている半導体上層では、p型不純物の濃度が濃いので、その部分に形成されるドレイン領域の活性化率が小さくなる。このため、その部分での電界集中が緩和され、半導体装置の耐圧が改善される。
In the impurity diffusion suppression film forming step according to the method for manufacturing a semiconductor device disclosed in this specification, the first impurity diffusion suppression film is formed so as to have a thin film portion having a small film thickness and a thick film portion having a large film thickness. The thin film portion is preferably formed so as to be positioned on the second region side of the semiconductor lower layer. Further, in the drain region forming step, it is preferable to form the drain region across both the semiconductor upper layer on the thin film portion and the semiconductor upper layer on the thick film portion.
According to this manufacturing method, the concentration of the p-type impurity in the semiconductor upper layer on the first impurity diffusion suppression film also differs in the horizontal plane, and the concentration of the p-type impurity in the semiconductor upper layer provided on the thin film portion. In the upper semiconductor layer provided on the thick film portion, the concentration of the p-type impurity is reduced. Since the concentration of the p-type impurity is high in the semiconductor upper layer provided on the thin film portion, the activation rate of the drain region formed in that portion becomes small. For this reason, the electric field concentration in the portion is relaxed, and the breakdown voltage of the semiconductor device is improved.
本明細書で開示される技術によると、上記の製造方法を利用して得られる半導体装置を提供することもできる。本明細書で開示される半導体装置は、p型の不純物を含む窒化物半導体の半導体下層を備えている。ここで、半導体下層の表面は、第1領域と第2領域と第3領域を有し、第2領域は、第1領域と第3領域の間の少なくとも一部に位置している。半導体装置はさらに、半導体下層の表面の第1領域上に設けられている第1不純物拡散抑制膜と、半導体下層の表面の第3領域上に設けられている第3不純物拡散抑制膜と、第1不純物拡散抑制膜上、第3不純物拡散抑制膜上、及び半導体下層の第2領域上に設けられているとともに、p型不純物の濃度が第1不純物拡散抑制膜及び第3不純物拡散抑制膜上で薄く、第2領域上で濃い窒化物半導体の半導体上層と、第1不純物拡散抑制膜上の半導体上層の一部に設けられており、n型の不純物を含むドレイン領域と、第3不純物拡散抑制膜上の半導体上層の一部に設けられており、n型の不純物を含むソース領域と、ドレイン領域とソース領域の間の半導体上層に対向するゲート電極を備えている。ここで、ゲート電極が対向している半導体上層は、第2領域上の半導体上層を含んでいる。ゲート電極は、その第2領域上の半導体上層の上方を通過してドレイン領域とソース領域の間を伸びている。 According to the technique disclosed in this specification, a semiconductor device obtained by using the above manufacturing method can also be provided. The semiconductor device disclosed in this specification includes a semiconductor lower layer of a nitride semiconductor containing p-type impurities. Here, the surface of the semiconductor lower layer has a first region, a second region, and a third region, and the second region is located at least partly between the first region and the third region. The semiconductor device further includes a first impurity diffusion suppression film provided on the first region on the surface of the semiconductor lower layer, a third impurity diffusion suppression film provided on the third region on the surface of the semiconductor lower layer, The first impurity diffusion suppression film, the third impurity diffusion suppression film, and the second region under the semiconductor are provided, and the concentration of the p-type impurity is on the first impurity diffusion suppression film and the third impurity diffusion suppression film. A thin nitride semiconductor upper layer on the second region, a drain region containing an n-type impurity, and a third impurity diffusion layer provided on a part of the upper semiconductor layer on the first impurity diffusion suppression film. A source region containing an n-type impurity and a gate electrode facing the semiconductor upper layer between the drain region and the source region are provided in a part of the semiconductor upper layer on the suppression film. Here, the semiconductor upper layer facing the gate electrode includes the semiconductor upper layer on the second region. The gate electrode extends above the semiconductor upper layer on the second region and extends between the drain region and the source region.
本明細書で開示される半導体装置では、第1不純物拡散抑制膜が、膜厚が薄い薄膜部と膜厚が厚い厚膜部を有しており、薄膜部が半導体下層の第2領域側に位置しているのが好ましい。さらに、p型不純物の濃度が、薄膜部上で濃く、厚膜部上で薄く分布している。また、ドレイン領域は、薄膜部上の半導体上層及び厚膜部上の半導体上層の双方に跨っている。
上記形態の半導体装置によると、ドレイン領域は、ゲート電極側においてn型の不純物の活性化率が小さい部分を有する。このため、この部分の電界集中が緩和され、半導体装置の耐圧が改善される。
In the semiconductor device disclosed in this specification, the first impurity diffusion suppression film has a thin film portion having a small film thickness and a thick film portion having a large film thickness, and the thin film portion is on the second region side of the semiconductor lower layer. It is preferably located. Further, the concentration of the p-type impurity is thick on the thin film portion and thinly distributed on the thick film portion. The drain region straddles both the semiconductor upper layer on the thin film portion and the semiconductor upper layer on the thick film portion.
According to the semiconductor device of the above aspect, the drain region has a portion where the activation rate of the n-type impurity is small on the gate electrode side. For this reason, the electric field concentration in this portion is relaxed, and the breakdown voltage of the semiconductor device is improved.
本明細書で開示される技術では、半導体下層の第2領域上に第2不純物拡散抑制膜を形成してもよい。この場合、第2不純物拡散抑制膜の膜厚は、第1不純物拡散抑制膜及び第3不純物拡散抑制膜の双方の膜厚よりも薄い。この技術は、半導体装置の製造方法、及び半導体装置自体のいずれにも適用できる。
p型不純物の拡散を抑制する効果は、不純物拡散抑制膜の厚みによって変動する。p型不純物の拡散を抑制する効果は、不純物拡散抑制膜の膜厚が厚いと拡散抑制効果が大きく、不純物拡散抑制膜の膜厚が薄いと拡散抑制効果が小さい。したがって、半導体下層の第2領域上に第2不純物拡散抑制膜を形成したとしても、その膜厚が第1不純物拡散抑制膜及び第3不純物拡散抑制膜の双方の膜厚よりも薄ければ、半導体上層内のp型不純物の濃度は、第1不純物拡散抑制膜及び第3不純物拡散抑制膜上で薄く、第2不純物拡散抑制膜上で濃く分布する。
In the technique disclosed in this specification, a second impurity diffusion suppression film may be formed on the second region of the semiconductor lower layer. In this case, the film thickness of the second impurity diffusion suppression film is smaller than the film thickness of both the first impurity diffusion suppression film and the third impurity diffusion suppression film. This technique can be applied to both the semiconductor device manufacturing method and the semiconductor device itself.
The effect of suppressing the diffusion of the p-type impurity varies depending on the thickness of the impurity diffusion suppression film. The effect of suppressing the diffusion of the p-type impurity is large when the impurity diffusion suppression film is thick, and the diffusion suppression effect is small when the impurity diffusion suppression film is thin. Therefore, even if the second impurity diffusion suppression film is formed on the second region of the semiconductor lower layer, if the film thickness is thinner than both the first impurity diffusion suppression film and the third impurity diffusion suppression film, The concentration of the p-type impurity in the upper semiconductor layer is thin on the first impurity diffusion suppression film and the third impurity diffusion suppression film, and is densely distributed on the second impurity diffusion suppression film.
本明細書で開示される技術では、不純物拡散抑制膜を利用してp型不純物の拡散に差を設けることによって、p型不純物の濃度を水平面内で異なるようにすることができる。実質的には、不純物拡散抑制膜を形成する工程を増加するだけで、p型不純物の濃度を水平面内で異なるようすることができ、その結果、オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係を打破することができる。 In the technology disclosed in this specification, the concentration of the p-type impurity can be varied in the horizontal plane by providing a difference in the diffusion of the p-type impurity using the impurity diffusion suppression film. In essence, the concentration of the p-type impurity can be made different in the horizontal plane simply by increasing the number of steps for forming the impurity diffusion suppression film, and as a result, there is a trade-off between the on-resistance and the gate threshold voltage. You can break off relationships.
本明細書で開示される技術の好ましい特徴を列記する。
(第1特徴) 窒化物半導体には、一般式がAlXGaYIn1-X-YN (0≦X≦1, 0≦Y≦1, 0≦1-X-Y≦1)で表される材料が用いられる。
(第2特徴) 不純物拡散抑制膜は、有機金属気相成長法を利用して、半導体下層の表面に結晶成長して形成される。
(第3特徴) 半導体上層は、有機金属気相成長法を利用して、不純物拡散抑制膜及び半導体下層の表面から結晶成長によって形成される。
(第4特徴) 第2特徴及び第3特徴において、不純物拡散抑制膜を結晶成長する温度は、半導体上層を結晶成長する温度よりも低い。
Preferred features of the technology disclosed in this specification are listed.
(First Feature) A nitride semiconductor has a material represented by a general formula of Al X Ga Y In 1-XY N (0 ≦ X ≦ 1, 0 ≦ Y ≦ 1, 0 ≦ 1-XY ≦ 1). Used.
(Second Feature) The impurity diffusion suppression film is formed by crystal growth on the surface of the semiconductor lower layer using metal organic vapor phase epitaxy.
(Third Feature) The semiconductor upper layer is formed by crystal growth from the surface of the impurity diffusion suppression film and the semiconductor lower layer using metal organic vapor phase epitaxy.
(Fourth Feature) In the second and third features, the temperature at which the impurity diffusion suppression film is grown is lower than the temperature at which the semiconductor upper layer is grown.
(半導体装置10)
図1に、本実施例の横型の半導体装置10の要部断面図を模式的に示す。半導体装置10は、サファイア基板20と、サファイア基板20上に設けられている窒化ガリウム(GaN)の半導体下層22を備えている。半導体下層22には、p型不純物のマグネシウム(Mg)が含まれている。半導体下層22の表面は、第1領域22aと第2領域22bと第3領域22cを有している。第2領域22bは、第1領域22aと第3領域22cの間に位置しており、第1領域22aと第3領域22cを隔てている。第1領域22aと第2領域22bと第3領域22cは、平面視したときに、ストライプ状に配置されている。
(Semiconductor device 10)
FIG. 1 schematically shows a cross-sectional view of a main part of a
半導体装置10はさらに、半導体下層22の第1領域22a上に設けられている第1不純物拡散抑制膜24aと、半導体下層22の第3領域22c上に設けられている第3不純物拡散抑制膜24cを備えている。第1不純物拡散抑制膜24aと第3不純物拡散抑制膜24cには、窒化アルミニウム(AlN)が用いられており、その厚みは約5nm〜20nmである。
The
半導体装置10はさらに、第1不純物拡散抑制膜24a、第3不純物拡散抑制膜24c、及び半導体下層22の第2領域22b上に設けられている窒化ガリウムの半導体上層26を備えている。半導体上層26は、第1不純物拡散抑制膜24a上に位置する第1半導体上層26aと、半導体下層22の第2領域22b上に位置する第2半導体上層26bと、第3不純物拡散抑制膜24c上に位置する第3半導体上層26cを有する。半導体上層26には、p型不純物のマグネシウム(Mg)が含まれている。後述の製造方法で説明するように、p型不純物(マグネシウム)の濃度は、第1半導体上層26a及び第3半導体上層26cで相対的に薄く、第2半導体上層26bで相対的に濃い。即ち、半導体上層26に含まれるp型不純物(マグネシウム)の濃度は、水平面内で異なっている。
The
半導体装置10はさらに、第1半導体上層26aの表面部に設けられているドレイン領域31と、第3半導体上層26cの表面部に設けられているソース領域35を備えている。ドレイン領域31は、チタンとアルミニウムが積層したドレイン電極32に電気的に接続されている。ソース領域35は、チタンとアルミニウムが積層したソース電極36に電気的に接続されている。ドレイン領域31とソース領域35にはいずれも、p型不純物(マグネシウム)の他に、n型不純物のシリコン(Si)も含まれている。
The
半導体装置10はさらに、ドレイン領域31とソース領域35の間の半導体上層26にゲート絶縁膜33を介して対向するゲート電極34を備えている。ゲート電極34が対向している半導体上層26は、第2半導体上層26bを含んでいる。ゲート電極34は、その第2半導体上層26bの上方を通過してドレイン領域31とソース領域35の間を伸びている。即ち、ドレイン領域31とソース領域35の間には、第2半導体上層26bとゲート絶縁膜33とゲート電極34で構成されるゲート部が存在しており、このゲート部によってドレイン領域31とソース領域35の間の電子の移動が制御される。ゲート電極34にゲート閾値電圧よりも大きな正の電圧を印加すると、ゲート電極34が対向する第2半導体上層26bの表面部に反転層が誘起され、ドレイン領域31とソース領域35の間が導通する。ゲート電極34に電圧を印加しなければ、第2半導体上層26bの表面部に反転層が誘起されず、ドレイン領域31とソース領域35の間が非導通となる。ゲート絶縁膜33の材料には、酸化シリコン(SiO2)が用いられている。ゲート電極34の材料には、アルミニウムが用いられている。
The
前記したように、半導体上層26に含まれるp型不純物(マグネシウム)の濃度は、第1半導体上層26a及び第3半導体上層26cで相対的に薄い。このため、ドレイン領域31及びソース領域35に含まれるn型不純物(シリコン)の活性化率は高くなる。この結果、ドレイン領域31とソース領域35のシート抵抗は低く抑えられ、半導体装置10のオン抵抗も低く抑えることができる。
一方、半導体上層26に含まれるp型不純物(マグネシウム)の濃度は、第2半導体上層26bで相対的に濃い。このため、ゲート閾値電圧を高く設定することができる。
As described above, the concentration of the p-type impurity (magnesium) contained in the semiconductor
On the other hand, the concentration of the p-type impurity (magnesium) contained in the semiconductor
半導体装置10では、p型不純物(マグネシウム)の濃度が相対的に薄い第1半導体上層26a及び第3半導体上層26cに、ドレイン領域31とソース領域35が選択的に設けられている。一方、半導体装置10では、p型不純物(マグネシウム)の濃度が相対的に濃い第3半導体上層26bに対向してゲート電極34が選択的に設けられている。即ち、半導体装置10では、半導体上層26のp型不純物(マグネシウム)の濃度を水平面内で異ならせることによって、ドレイン領域31とソース領域35のシート抵抗を小さく抑えることと、ゲート閾値電圧を高くすることの両立を実現している。この結果、半導体装置10では、オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係が打破されている。
In the
(半導体装置10の製造方法)
次に、図2〜図5を参照して、半導体装置10の製造方法を説明する。
まず、図2に示すように、MOCVD(Metal Organic Chemical Vapor Deposition:有機金属気相成長法)技術を利用して、サファイア基板20上に窒化ガリウムの半導体下層22を結晶成長する。続けて、MOCVD技術を利用して、半導体下層22上に窒化アルミニウムの不純物拡散抑制膜24を結晶成長する。半導体下層22を結晶成長する温度は、良好な結晶が成長するとされる約1100℃に調整されている。不純物拡散抑制膜24を結晶成長する温度は、良好な結晶が成長しない600℃以下に調整されている。
なお、サファイア基板20に代えて、炭化シリコン(SiC)、窒化ガリウム(GaN)、又はシリコン(Si)の基板を用いてもよい。
(Manufacturing method of the semiconductor device 10)
Next, a method for manufacturing the
First, as shown in FIG. 2, a gallium nitride semiconductor
Instead of the
次に、図3に示すように、リソグラフィー技術を利用して、不純物拡散抑制膜24上にマスク42をパターニングする。マスク42は、平面視したときに、半導体下層22の第1領域22a及び第3領域24cに対応する範囲に形成される。マスク42には、シリコン酸化膜(SiO)又はシリコン窒化膜(SiN)の絶縁膜が用いられる。
次に、図3に示すように、ウェットエッチング技術を利用して、マスク42が設けられていない範囲に露出している不純物拡散抑制膜24を除去する。エッチング材料には、水酸化カリウム(KOH)をベースにした水溶液が用いられている。この結果、半導体下層22の第1領域22a上には第1不純物拡散抑制膜24aが形成され、半導体下層22の第3領域22c上には第3不純物拡散抑制膜24cが形成される。
なお、不純物拡散抑制膜24の一部を除去する工程は、ウェットエッチング技術に代えて、ICP(Inductively Coupled Plasma:誘導結合プラズマ)ドライエッチング技術を利用してもよい。
Next, as shown in FIG. 3, a
Next, as shown in FIG. 3, the impurity
The step of removing part of the impurity
次に、図4に示すように、MOCVD技術を利用して、第1不純物拡散抑制膜24a、第3不純物拡散抑制膜24c、及び半導体下層22の第2領域22b上に半導体上層26を結晶成長する。半導体上層26の結晶成長は、不純物を導入せずに実施するが、図4に示すように、半導体上層26を結晶成長すると、半導体下層22に含まれているp型不純物(マグネシウム)の一部が半導体上層26内に拡散する。このため、半導体上層26には、p型不純物(マグネシウム)が含まれることになる。このとき、第1不純物拡散抑制膜24aと第3不純物拡散抑制膜24cは、p型不純物(マグネシウム)が半導体下層22から半導体上層26へ拡散するのを抑制する。したがって、半導体上層26のうちの第1半導体上層26a及び第3半導体上層26cに含まれるp型不純物(マグネシウム)の濃度は相対的に薄くなり、半導体上層26のうちの第2半導体上層26bに含まれるp型不純物(マグネシウム)の濃度は相対的に濃くなる。この結果、半導体上層26に含まれるp型不純物(マグネシウム)の濃度は、水平面内で異なることになる。
Next, as shown in FIG. 4, the
次に、図5に示すように、イオン注入技術を利用して、n型不純物(シリコン)を第1半導体上層26a及び第3半導体層26cの表面部に選択的に導入する。次に、熱処理技術を利用して、第1半導体上層26a及び第3半導体層26cの表面部に導入されたn型不純物(シリコン)を活性化させると、第1半導体上層26aの表面部にドレイン領域31を選択的に形成するとともに、第3半導体上層26cの表面部にソース領域35を選択的に形成することができる。
次に、ドレイン領域31とソース領域35の間の半導体上層26の表面にゲート絶縁膜33を形成した後に、ドレイン電極32、ソース電極36、及びゲート電極34を形成すると、図1に示す半導体装置10が得られる。
Next, as shown in FIG. 5, an n-type impurity (silicon) is selectively introduced into the surface portions of the first semiconductor
Next, after the
上記の製造方法では、不純物拡散抑制膜24を利用することで、半導体上層26内のp型不純物(マグネシウム)の濃度を水平面内で異なるようにすることができる。即ち、不純物拡散抑制膜24が設けられていると、自己整合的に半導体上層26内のp型不純物(マグネシウム)の濃度を水平面内で異なるようにすることができる。不純物拡散抑制膜24を形成する工程を追加するだけで、p型不純物(マグネシウム)の濃度を水平面内で異なるようすることができ、その結果、オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係を打破することができる。
In the manufacturing method described above, by using the impurity
(半導体装置100)
図6に、半導体装置10の1つの変形例の半導体装置100の要部断面図を模式的に示す。なお、半導体装置10の実質的に同一の構成要素に関しては同一符号を付し、その説明を省略する。
半導体装置100は、半導体下層22の表面の第2領域22b上に、第2不純物拡散抑制膜24bを備えていることを特徴とする。第2不純物拡散抑制膜24bには、第1不純物拡散抑制膜24a及び第3不純物拡散抑制膜24cと同一材料である窒化アルミニウムが用いられている。第2不純物拡散抑制膜24bの膜厚は、第1不純物拡散抑制膜24a及び第3不純物拡散抑制膜24cの双方の膜厚よりも薄い。
(Semiconductor device 100)
FIG. 6 schematically illustrates a cross-sectional view of a main part of a
The
第2不純物拡散抑制膜24bは、例えば、図3に示すウェットエッチングの段階において、エッチング時間を短縮することによって得られる。あるいは、図3に示すウェットエッチングの段階において、不純物拡散抑制膜24の一部を完全に除去した後に、薄い第2不純物拡散抑制膜24bを半導体下層22の第2領域22b上に成膜してもよい。
The second impurity
p型不純物(マグネシウム)の拡散を抑制する効果は、不純物拡散抑制膜24の厚みによって変動する。p型不純物(マグネシウム)の拡散を抑制する効果は、不純物拡散抑制膜26の膜厚が厚いと拡散抑制効果が大きく、不純物拡散抑制膜26の膜厚が薄いと拡散抑制効果が小さい。したがって、第2不純物拡散抑制膜24bの膜厚が第1不純物拡散抑制膜24a及び第3不純物拡散抑制膜24cの双方の膜厚よりも薄ければ、半導体上層26内のp型不純物(マグネシウム)の濃度は、第1半導体上層26a及び第3半導体上層26cで相対的に薄く、第2半導体上層26bで相対的に濃く分布する。この結果、不純物拡散抑制膜24の厚みを異ならせることによっても、半導体上層26内のp型不純物(マグネシウム)の濃度を水平面内で異なるようすることができ、その結果、オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係を打破することができる。
The effect of suppressing the diffusion of the p-type impurity (magnesium) varies depending on the thickness of the impurity
(半導体装置200)
図7に、半導体装置10の他の1つの変形例の半導体装置200の要部断面図を模式的に示す。なお、半導体装置10の実質的に同一の構成要素に関しては同一符号を付し、その説明を省略する。
半導体装置200は、第1不純物拡散抑制膜24aが、膜厚が薄い薄膜部224bと膜厚が厚い厚膜部224aを有していることを特徴としている。薄膜部224bは、半導体下層22の第2領域22b側に位置している。薄膜部224bは、例えば、図3に示すウェットエッチングの段階において、不純物拡散抑制膜24の一部を完全に除去した後に、半導体下層22の第1領域22a上の一部に成膜して形成することができる。また、ドレイン領域31も、n型不純物(シリコン)の活性化率が高い第1ドレイン領域231aと、n型不純物(シリコン)の活性化率が低い第2ドレイン領域231bを備えている。厚膜部224aと第1ドレイン領域231a、及び薄膜部224bと第2ドレイン領域231bのそれぞれは、平面視したときに、存在する範囲が一致している。
(Semiconductor device 200)
FIG. 7 schematically shows a cross-sectional view of the main part of a
The
半導体装置200では、第1不純物拡散抑制膜24aが薄膜部224bと厚膜部224aを有しているので、半導体上層26を結晶成長すると、第1半導体上層26a内においても、p型不純物(マグネシウム)の濃度が水平面内で異なることになる。即ち、p型不純物(マグネシウム)の濃度が、薄膜部224b上で相対的に濃く、厚膜部224a上で相対的に薄く分布している。このため、厚膜部224a上の第1半導体上層26aと薄膜部224b上の第1半導体上層26dに跨るドレイン領域31を形成しようとすると、厚膜部224a上の第1半導体上層26aには活性化率が高い第1ドレイン領域231aが形成され、薄膜部224b上の第1半導体上層26dには活性化率が低い第2ドレイン領域231bが形成される。
In the
半導体装置200は、ゲート電極34側においてn型不純物(シリコン)の活性化率が小さい第2ドレイン領域231bを有する。このため、この第2ドレイン領域231bにおける電界集中が緩和され、半導体装置200の耐圧が改善される。
The
(マグネシウムの拡散現象の検討)
図8及び図9に、不純物拡散抑制膜が設けられていることによって、マグネシウムの拡散が抑制される現象を検討した結果を示す。図8は、実施例の結果であり、不純物拡散抑制膜が形成されている場合である。図9は、比較例の結果であり、不純物拡散抑制膜が形成されていない場合である。
(Examination of diffusion phenomenon of magnesium)
FIG. 8 and FIG. 9 show the results of examining the phenomenon in which the diffusion of magnesium is suppressed by providing the impurity diffusion suppression film. FIG. 8 is a result of the example, and shows a case where an impurity diffusion suppression film is formed. FIG. 9 shows the result of the comparative example, in which the impurity diffusion suppression film is not formed.
まず、比較例の結果を説明する。図9(a)に、検討に用いた比較例の半導体積層体の断面図を模式的に示す。半導体積層体は、p型不純物(マグネシウム)を含むp-GaN層と、n型不純物(シリコン)を含むn-GaN層と、AlGaN層の積層である。n-GaN層の膜厚は35nmであり、AlGaN層の膜厚は35nmである。n-GaN層とAlGaN層は、MOCVD技術を利用して、p-GaN層の表面から結晶成長させた。n-GaN層とAlGaN層をp-GaN層の表面から結晶成長させると、p-GaN層に含まれているp型不純物(マグネシウム)の一部がn-GaN層とAlGaN層に拡散する。 First, the result of the comparative example will be described. FIG. 9A schematically shows a cross-sectional view of the semiconductor stacked body of the comparative example used for the study. The semiconductor stacked body is a stack of a p-GaN layer containing a p-type impurity (magnesium), an n-GaN layer containing an n-type impurity (silicon), and an AlGaN layer. The n-GaN layer has a thickness of 35 nm, and the AlGaN layer has a thickness of 35 nm. The n-GaN layer and the AlGaN layer were grown from the surface of the p-GaN layer using MOCVD technology. When the n-GaN layer and the AlGaN layer are crystal-grown from the surface of the p-GaN layer, a part of the p-type impurity (magnesium) contained in the p-GaN layer diffuses into the n-GaN layer and the AlGaN layer.
図9(b)に、SIMS(Secondary Ion Mass Spectrometry:2次イオン質量分析方法)を利用して測定した半導体積層体中のマグネシウムの密度(濃度)を示す。図9(b)の横軸は、半導体積層体の表面からの深さである。
図9(b)に示すように、不純物拡散抑制膜が設けられていない場合は、p-GaN層に含まれているp型不純物(マグネシウム)は、n-GaN層とAlGaN層に多量に拡散している様子が確認された。
FIG. 9B shows the density (concentration) of magnesium in the semiconductor laminate measured by using SIMS (Secondary Ion Mass Spectrometry). The horizontal axis of FIG.9 (b) is the depth from the surface of a semiconductor laminated body.
As shown in FIG. 9B, when the impurity diffusion suppression film is not provided, the p-type impurity (magnesium) contained in the p-GaN layer is diffused in a large amount in the n-GaN layer and the AlGaN layer. It was confirmed that he was doing.
図8(a)に、検討に用いた実施例の半導体積層体の断面図を模式的に示す。実施例の半導体積層体は、p-GaN層とn-GaN層の間に窒化アルミニウム(AlN)の不純物拡散抑制膜(以下、AlN層という)が設けられている。AlN層の膜厚は10nmであり、n-GaN層の膜厚は100nmであり、AlGaN層の膜厚は25nmである。AlN層とn-GaN層とAlGaN層は、MOCVD技術を利用して、p-GaN層の表面から結晶成長させた。 FIG. 8A schematically shows a cross-sectional view of the semiconductor stacked body of the example used for the study. In the semiconductor stacked body of the example, an impurity diffusion suppression film (hereinafter referred to as an AlN layer) of aluminum nitride (AlN) is provided between the p-GaN layer and the n-GaN layer. The thickness of the AlN layer is 10 nm, the thickness of the n-GaN layer is 100 nm, and the thickness of the AlGaN layer is 25 nm. The AlN layer, n-GaN layer, and AlGaN layer were grown from the surface of the p-GaN layer using MOCVD technology.
図8(b)に、SIMSを利用して測定した半導体積層体中のマグネシウムの濃度を示す。図8(b)の横軸は、半導体積層体の表面からの深さである。
図8(b)に示すように、AlN層が設けられていると、p-GaN層に含まれているp型不純物(マグネシウム)は、n-GaN層とAlGaN層に拡散する現象が顕著に抑制されている様子が確認された。
FIG. 8B shows the magnesium concentration in the semiconductor stack measured using SIMS. The horizontal axis of FIG.8 (b) is the depth from the surface of a semiconductor laminated body.
As shown in FIG. 8B, when the AlN layer is provided, the p-type impurity (magnesium) contained in the p-GaN layer is significantly diffused into the n-GaN layer and the AlGaN layer. It was confirmed that it was suppressed.
(シート抵抗の検討)
図10に、窒化ガリウムの半導体層にn型不純物(シリコン)を導入したときのシート抵抗の大きさを検討した結果を示す。窒化ガリウムの半導体層には、p型不純物(マグネシウム)が導入されていない場合(アンドープGaN)、p型不純物(マグネシウム)が低濃度(5×1016cm-3)に導入されている場合(低MgドープGaN)、p型不純物(マグネシウム)が高濃度(1×1017cm-3)に導入されている場合(高MgドープGaN)を用意した。窒化ガリウムの半導体層には、n型不純物(シリコン)を1×1019cm-3の濃度で導入した。各場合の試料数は3である。
(Study on sheet resistance)
FIG. 10 shows the result of examining the magnitude of the sheet resistance when an n-type impurity (silicon) is introduced into a gallium nitride semiconductor layer. When the p-type impurity (magnesium) is not introduced into the gallium nitride semiconductor layer (undoped GaN), the p-type impurity (magnesium) is introduced at a low concentration (5 × 10 16 cm −3 ) ( Low Mg-doped GaN) and a case where p-type impurities (magnesium) are introduced at a high concentration (1 × 10 17 cm −3 ) (high Mg-doped GaN) were prepared. An n-type impurity (silicon) was introduced into the gallium nitride semiconductor layer at a concentration of 1 × 10 19 cm −3 . The number of samples in each case is 3.
図10に示すように、窒化ガリウムの半導体層に含まれているp型不純物(マグネシウム)の濃度が濃いほど、シート抵抗が増大することが確認された。したがって、シート抵抗の増加を抑制するためには、窒化ガリウムの半導体層に含まれているp型不純物(マグネシウム)の濃度を低く抑えることが重要であることが確認された。 As shown in FIG. 10, it was confirmed that the sheet resistance increases as the concentration of the p-type impurity (magnesium) contained in the gallium nitride semiconductor layer increases. Therefore, in order to suppress the increase in sheet resistance, it was confirmed that it is important to keep the concentration of the p-type impurity (magnesium) contained in the gallium nitride semiconductor layer low.
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
20:サファイア基板
22:半導体下層
22a:第1領域
22b:第2領域
22c:第3領域
24:不純物拡散抑制膜
24a:第1不純物拡散抑制膜
24b:第2不純物拡散抑制膜
24c:第3不純物拡散抑制膜
26:半導体上層
26a:第1半導体上層
26b:第2半導体上層
26c:第3半導体上層
31:ドレイン領域
32:ドレイン電極
33:ゲート絶縁膜
34:ゲート電極
35:ソース領域
36:ソース電極
224a:厚膜部
224b:薄膜部
20: sapphire substrate 22: semiconductor
Claims (12)
p型の不純物を含む窒化物半導体の半導体下層の表面の第1領域と第2領域と第3領域のうちの第1領域上に第1不純物拡散抑制膜を形成し、第3領域上に第3不純物拡散抑制膜を形成する不純物拡散抑制膜形成工程、ここで、第2領域は、第1領域と第3領域の間の少なくとも一部に位置している;
第1不純物拡散抑制膜上、第3不純物拡散抑制膜上、及び半導体下層の第2領域上に窒化物半導体の半導体上層を結晶成長する半導体上層形成工程、ここで、半導体下層に含まれるp型の不純物の一部が半導体上層内に拡散する;
第1不純物拡散抑制膜上の半導体上層の一部にn型の不純物を導入し、ドレイン領域を形成するドレイン領域形成工程;
第3不純物拡散抑制膜上の半導体上層の一部にn型の不純物を導入し、ソース領域を形成するソース領域形成工程;
ドレイン領域とソース領域の間の半導体上層に対向するゲート電極を形成するゲート電極形成工程、ここで、ゲート電極が対向している半導体上層は、第2領域上の半導体上層を含んでおり、ゲート電極は、その第2領域上の半導体上層の上方を通過してドレイン領域とソース領域の間を伸びている。 A method of manufacturing a semiconductor device comprising the following steps:
A first impurity diffusion suppression film is formed on the first region of the first region, the second region, and the third region of the surface of the semiconductor lower layer of the nitride semiconductor containing the p-type impurity, and the first region is formed on the third region. An impurity diffusion suppression film forming step of forming a three impurity diffusion suppression film, wherein the second region is located at least in part between the first region and the third region;
A semiconductor upper layer forming step of crystal-growing a semiconductor upper layer of a nitride semiconductor on the first impurity diffusion suppressing film, the third impurity diffusion suppressing film, and the second region of the semiconductor lower layer, wherein the p-type included in the semiconductor lower layer Some of the impurities diffuse into the upper layer of the semiconductor ;
A drain region formation step of forming a drain region by introducing an n-type impurity into a part of the semiconductor upper layer on the first impurity diffusion suppression film;
A source region forming step of forming a source region by introducing an n-type impurity into a part of a semiconductor upper layer on the third impurity diffusion suppressing film;
Forming a gate electrode facing the semiconductor upper layer between the drain region and the source region, wherein the semiconductor upper layer facing the gate electrode includes the semiconductor upper layer on the second region; The electrode extends above the semiconductor upper layer on the second region and extends between the drain region and the source region.
ドレイン領域形成工程では、薄膜部上の半導体上層及び厚膜部上の半導体上層の双方に跨ってドレイン領域を形成することを特徴とする請求項1の半導体装置の製造方法。 In the impurity diffusion suppression film forming step, the first impurity diffusion suppression film is formed so as to have a thin film portion having a small thickness and a thick film portion having a large thickness, and the thin film portion is positioned on the second region side of the semiconductor lower layer. Formed to
2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the drain region forming step, the drain region is formed across both the semiconductor upper layer on the thin film portion and the semiconductor upper layer on the thick film portion.
p型の不純物を含む窒化物半導体の半導体下層の表面の第1領域と第2領域と第3領域のうちの第1領域上に第1不純物拡散抑制膜を形成し、第3領域上に第3不純物拡散抑制膜を形成し、第2領域上に第1不純物拡散抑制膜及び第3不純物拡散抑制膜の双方の膜厚よりも薄い第2不純物拡散抑制膜を形成する不純物拡散抑制膜形成工程、ここで、第2領域は、第1領域と第3領域の間の少なくとも一部に位置している;
第1不純物拡散抑制膜上、第2不純物拡散抑制膜上、及び第3不純物拡散抑制膜上に窒化物半導体の半導体上層を結晶成長する半導体上層形成工程、ここで、半導体下層に含まれるp型の不純物の一部が半導体上層内に拡散する;
第1不純物拡散抑制膜上の半導体上層の一部にn型の不純物を導入し、ドレイン領域を形成するドレイン領域形成工程;
第3不純物拡散抑制膜上の半導体上層の一部にn型の不純物を導入し、ソース領域を形成するソース領域形成工程;
ドレイン領域とソース領域の間の半導体上層に対向するゲート電極を形成するゲート電極形成工程、ここで、ゲート電極が対向している半導体上層は、第2不純物拡散抑制膜上の半導体上層を含んでおり、ゲート電極は、その第2不純物拡散抑制膜上の半導体上層の上方を通過してドレイン領域とソース領域の間を伸びている。 A method of manufacturing a semiconductor device comprising the following steps:
A first impurity diffusion suppression film is formed on the first region of the first region, the second region, and the third region of the surface of the semiconductor lower layer of the nitride semiconductor containing the p-type impurity, and the first region is formed on the third region. An impurity diffusion suppression film forming step of forming a third impurity diffusion suppression film and forming a second impurity diffusion suppression film thinner than both the first impurity diffusion suppression film and the third impurity diffusion suppression film on the second region; , Where the second region is located at least in part between the first region and the third region;
A semiconductor upper layer forming step of crystal-growing a semiconductor upper layer of a nitride semiconductor on the first impurity diffusion suppression film, the second impurity diffusion suppression film, and the third impurity diffusion suppression film , wherein the p-type included in the semiconductor lower layer Some of the impurities diffuse into the upper layer of the semiconductor ;
A drain region formation step of forming a drain region by introducing an n-type impurity into a part of the semiconductor upper layer on the first impurity diffusion suppression film;
A source region forming step of forming a source region by introducing an n-type impurity into a part of a semiconductor upper layer on the third impurity diffusion suppressing film;
Forming a gate electrode facing the semiconductor upper layer between the drain region and the source region, wherein the semiconductor upper layer facing the gate electrode includes the semiconductor upper layer on the second impurity diffusion suppression film; The gate electrode extends between the drain region and the source region by passing over the upper semiconductor layer on the second impurity diffusion suppression film.
ドレイン領域形成工程では、薄膜部上の半導体上層及び厚膜部上の半導体上層の双方に跨ってドレイン領域を形成することを特徴とする請求項4の半導体装置の製造方法。 In the impurity diffusion suppression film forming step, the first impurity diffusion suppression film is formed so as to have a thin film portion having a small thickness and a thick film portion having a large thickness, and the thin film portion is positioned on the second region side of the semiconductor lower layer. Formed to
5. The method of manufacturing a semiconductor device according to claim 4 , wherein in the drain region forming step, the drain region is formed across both the semiconductor upper layer on the thin film portion and the semiconductor upper layer on the thick film portion.
p型の不純物を含む窒化物半導体の半導体下層、ここで、半導体下層の表面は第1領域と第2領域と第3領域を有し、第2領域は、第1領域と第3領域の間の少なくとも一部に位置している;
半導体下層の表面の第1領域上に設けられている第1不純物拡散抑制膜;
半導体下層の表面の第3領域上に設けられている第3不純物拡散抑制膜;
第1不純物拡散抑制膜上、第3不純物拡散抑制膜上、及び半導体下層の第2領域上に設けられているとともに、p型不純物の濃度が第1不純物拡散抑制膜及び第3不純物拡散抑制膜上で薄く、半導体下層の第2領域上で濃い窒化物半導体の半導体上層;
第1不純物拡散抑制膜上の半導体上層の一部に設けられており、n型の不純物を含むドレイン領域;
第3不純物拡散抑制膜上の半導体上層の一部に設けられており、n型の不純物を含むソース領域;
ドレイン領域とソース領域の間の半導体上層に対向するゲート電極、ここで、ゲート電極が対向している半導体上層は、第2領域上の半導体上層を含んでおり、ゲート電極は、その第2領域上の半導体上層の上方を通過してドレイン領域とソース領域の間を伸びている。 A semiconductor device comprising:
A semiconductor lower layer of a nitride semiconductor containing a p-type impurity, wherein the surface of the semiconductor lower layer has a first region, a second region, and a third region, and the second region is between the first region and the third region. Located in at least part of
A first impurity diffusion suppression film provided on the first region of the surface of the semiconductor lower layer;
A third impurity diffusion suppression film provided on the third region of the surface of the semiconductor lower layer;
The first impurity diffusion suppression film and the third impurity diffusion suppression film are provided on the first impurity diffusion suppression film, the third impurity diffusion suppression film, and the second region under the semiconductor, and the concentration of the p-type impurity is the first impurity diffusion suppression film and the third impurity diffusion suppression film. A semiconductor upper layer of nitride semiconductor that is thin on top and dense on the second region of the semiconductor lower layer;
A drain region provided in a part of the upper layer of the semiconductor on the first impurity diffusion suppression film and containing an n-type impurity;
A source region provided in a part of the upper layer of the semiconductor on the third impurity diffusion suppression film and including an n-type impurity;
A gate electrode facing the semiconductor upper layer between the drain region and the source region, wherein the semiconductor upper layer facing the gate electrode includes a semiconductor upper layer on the second region, and the gate electrode is in the second region It passes over the upper semiconductor upper layer and extends between the drain region and the source region.
薄膜部が半導体下層の第2領域側に位置しており、
p型不純物の濃度が、薄膜部上で濃く、厚膜部上で薄く分布しており、
ドレイン領域は、薄膜部上の半導体上層及び厚膜部上の半導体上層の双方に跨っていることを特徴とする請求項7の半導体装置。 The first impurity diffusion suppression film has a thin film portion having a small film thickness and a thick film portion having a large film thickness,
The thin film portion is located on the second region side of the semiconductor lower layer,
The concentration of the p-type impurity is thick on the thin film portion and thinly distributed on the thick film portion,
8. The semiconductor device according to claim 7 , wherein the drain region extends over both the semiconductor upper layer on the thin film portion and the semiconductor upper layer on the thick film portion.
p型の不純物を含む窒化物半導体の半導体下層、ここで、半導体下層の表面は第1領域と第2領域と第3領域を有し、第2領域は、第1領域と第3領域の間の少なくとも一部に位置している;
半導体下層の表面の第1領域上に設けられている第1不純物拡散抑制膜;
半導体下層の表面の第3領域上に設けられている第3不純物拡散抑制膜;
半導体下層の表面の第2領域上に設けられているとともに、第1不純物拡散抑制膜及び第3不純物拡散抑制膜の双方の膜厚よりも薄い第2不純物拡散抑制膜;
第1不純物拡散抑制膜上、第2不純物拡散抑制膜上、及び第3不純物拡散抑制膜上に設けられているとともに、p型不純物の濃度が第1不純物拡散抑制膜及び第3不純物拡散抑制膜上で薄く、第2不純物拡散抑制膜上で濃い窒化物半導体の半導体上層;
第1不純物拡散抑制膜上の半導体上層の一部に設けられており、n型の不純物を含むドレイン領域;
第3不純物拡散抑制膜上の半導体上層の一部に設けられており、n型の不純物を含むソース領域;
ドレイン領域とソース領域の間の半導体上層に対向するゲート電極、ここで、ゲート電極が対向している半導体上層は、第2不純物拡散抑制膜上の半導体上層を含んでおり、ゲート電極は、その第2不純物拡散抑制膜上の半導体上層の上方を通過してドレイン領域とソース領域の間を伸びている。 A semiconductor device comprising:
A semiconductor lower layer of a nitride semiconductor containing a p-type impurity, wherein the surface of the semiconductor lower layer has a first region, a second region, and a third region, and the second region is between the first region and the third region. Located in at least part of
A first impurity diffusion suppression film provided on the first region of the surface of the semiconductor lower layer;
A third impurity diffusion suppression film provided on the third region of the surface of the semiconductor lower layer;
A second impurity diffusion suppression film provided on the second region on the surface of the semiconductor lower layer and thinner than both the first impurity diffusion suppression film and the third impurity diffusion suppression film;
The first impurity diffusion suppression film and the third impurity diffusion suppression film are provided on the first impurity diffusion suppression film, the second impurity diffusion suppression film, and the third impurity diffusion suppression film. A semiconductor upper layer of a nitride semiconductor that is thin on the top and dense on the second impurity diffusion suppression film;
A drain region provided in a part of the upper layer of the semiconductor on the first impurity diffusion suppression film and containing an n-type impurity;
A source region provided in a part of the upper layer of the semiconductor on the third impurity diffusion suppression film and including an n-type impurity;
The gate electrode facing the semiconductor upper layer between the drain region and the source region, wherein the semiconductor upper layer facing the gate electrode includes the semiconductor upper layer on the second impurity diffusion suppression film, It passes over the upper semiconductor layer on the second impurity diffusion suppression film and extends between the drain region and the source region.
薄膜部が半導体下層の第2領域側に位置しており、
p型不純物の濃度が、薄膜部上で濃く、厚膜部上で薄く分布しており、
ドレイン領域は、薄膜部上の半導体上層及び厚膜部上の半導体上層の双方に跨っていることを特徴とする請求項10の半導体装置。 The first impurity diffusion suppression film has a thin film portion having a small film thickness and a thick film portion having a large film thickness,
The thin film portion is located on the second region side of the semiconductor lower layer,
The concentration of the p-type impurity is thick on the thin film portion and thinly distributed on the thick film portion,
11. The semiconductor device according to claim 10 , wherein the drain region extends over both the semiconductor upper layer on the thin film portion and the semiconductor upper layer on the thick film portion.
12. The semiconductor device according to claim 10 , wherein the first impurity diffusion suppression film, the second impurity diffusion suppression film, and the third impurity diffusion suppression film are aluminum nitride.
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