JP5177788B2 - シリアルデータ通信装置およびこれを用いた測定器 - Google Patents

Description

本発明は、２値レベル（ハイまたはローレベル）のパラレルデータをシリアルデータに変換してデータ転送を行なって、データ転送後にシリアルデータを元のパラレルデータに再変換して出力するシリアルデータ通信装置およびこのシリアルデータ通信装置を用いた測定器に関し、詳しくは、シリアルデータのデータ転送中に生じる同期ずれを確実に検出するシリアルデータ通信装置およびこれを用いた測定器（波形測定装置、電力計等）に関するものである。

データ通信を行なう場合、パラレルデータのままの送信では信号線の数が多くなりパラレルデータ間の伝送遅延量の差等が生じるので、パラレルデータをシリアルデータに変換して通信を行なうことが多い。特に、波形測定装置や電力計等の測定器の場合、絶縁処理、小型化等もかねて回路間でシリアルデータによる通信が行なわれる。

シリアルデータの通信は、各ビットのデータを取り出すためのタイミング用のクロックが必要である。また、シリアルデータ通信では、パラレルデータをシリアルデータに変換するので、パラレルデータの伝送速度よりも高速な伝送速度が要求される。

しかしながら、データとクロックとを別々の信号線で送信した場合、受信側でデータとクロックとの同期を図ることが困難となる。そのため、シリアルデータの中にクロックを埋め込んでシリアルデータ転送する方式、例えば、８ｂ／１０ｂ（１０ｂ／８ｂとも呼ばれる）による符号化を行なって通信を行なう（例えば、特許文献１参照）。

特開２００３−３１８８６５号公報

８ｂ／１０ｂ変換によるシリアル通信では、送信側のパラレル・シリアル変換器（以下、ＰＳ変換器）が、８ビットのパラレルデータを１０ビットに冗長化し、クロック信号を埋め込んでシリアルデータに変換して出力する。一方、受信側のシリアル・パラレル変換器（以下、ＳＰ変換器）が、受信したシリアルデータからクロック信号を再生し、このクロック信号でタイミングを図ってシリアルデータをパラレルデータに変換し、さらに１０ビットのパラレルデータから冗長ビットを除去して８ビットのパラレルデータに戻して出力する。

また、近年、パラレルバスのビット幅は、８ビットよりも多くなっており、市販されている８ｂ／１０ｂ方式のＰＳ変換器は、（８×ｋ）ビットの入出力端子をもっている。ＳＰ変換器もＰＳ変換器に対応して多数の入出力端子を持つ。

このようなＰＳ変換器では、例えば、１２ビットのパラレルデータを１個のＰＳ変換器で送信する場合、ＰＳ変換器が、１２ビット中の上位８ビットを組とし、１２ビット中の下位４ビットを組みとし（入出力端子の残り４ビットはグランドに接地して”Ｌ”レベルに固定）、組としたデータそれぞれでシリアルデータに変換し、先に上位ビットのシリアルデータ群を送信し、次に下位ビットのシリアルデータ群を送信する。

そして、受信側のＳＰ変換器で、上位ビットのデータ群と下位ビットのデータ群のそれぞれをパラレルデータに戻し、上位ビットと下位ビットとの同期をとって１２ビットのパラレルデータとしてパラレルバスに出力する。

従って、パラレルデータを何度も伝送する場合、ＰＳ変換器がパラレルデータの上位ビット、下位ビットそれぞれをシリアルデータ群に順番に変換し、すなわち、１番目の上位ビット→１番目の下位ビット→２番目の上位ビット→２番目の下位ビット→３番目の上位ビット…と順番にＳＰ変換器に送信する。

このようにパラレルデータが９ビット以上の場合、受信側のＳＰ変換器では、伝送されてくるシリアルデータ群のうち、どのデータ群がｊ番目の先頭（つまり、上位ビットのデータ群）であるかを検出する必要がある。

市販されているＰＳ変換器、ＳＰ変換器では、製造メーカによって仕様が異なるが、ＰＳ変換器が、８ｂ／１０ｂ符号化で先頭データに特定のパターンを埋め込んでシリアルデータ群を出力する。そして、ＳＰ変換器が、特定のパターンを検出してデータ群の先頭を検出し、ｊ番目の上位ビットと下位ビットとを合わせて出力する。

しかしながら、ノイズ等によってこの特定パターンが変更された場合、下位ビット側を先頭と検出し、転送後のパラレルデータの上位ビットと下位ビットの同期がずれるという問題があった。

ここで、図６を用いて説明する。図６は、従来のシリアルデータ通信装置でのデータ転送を模式的に示した図である。図６において、ＰＳ変換器１は、パラレルデータ、クロック信号が入力される。ＳＰ変換器２は、ＰＳ変換器１からのシリアルデータをパラレルデータに戻して出力する。

図６（ａ）は、ＰＳ変換器１にパラレルデータ入力される状態であり、図６（ｂ）はシリアルデータ転送中の状態であり、図６（ｃ）はＳＰ変換器２の再変換後のパラレルデータを出力している状態の図である。

ＰＳ変換器１によってパラレルデータ（図６（ａ）参照）がシリアルデータに変換され、この変換されたシリアルデータがノイズの影響を受けた場合（図６（ｂ）参照）、同期ずれが生じ、転送後のパラレルデータの組み合わせが、（１番目の下位ビット，２番目の上位ビット）、（２番目の下位ビット、３番目の上位ビット）という組み合わせになってしまい、データとしては全く意味のないものになってしまう（図６（ｃ）参照）。

そこで本発明の目的は、シリアルデータのデータ転送中に生じる同期ずれを確実に検出するシリアルデータ通信装置およびこれを用いた測定器を実現することにある。

請求項１記載の発明は、
ｍビットの２値レベルのパラレルデータを、ｎ（ｎ＞ｍ）ビットのシリアルデータに変換してデータ転送を行なって、データ転送後のシリアルデータをパラレルデータに変換して出力するシリアルデータ通信装置において、
ｎビットのパラレルデータを、（ｎ−ｍ）の判定用ビットを含む上位ビットの第１の組と下位ビットの第２の組に分け、前記第２の組の最下位ビットデータを前記第１の組の前記判定用ビットデータとして入力し、各組ごとにシリアルデータに変換して出力するパラレルシリアル変換器と、
このパラレルシリアル変換器からの各組ごとのシリアルデータをｎビットの前記パラレルデータに戻して出力するシリアルパラレル変換器と、
このシリアルパラレル変換器のパラレルデータのうち、前記第２の組の最下位ビットに対応するデータと前記第１の組の前記判定用ビットに対応するデータが入力され、同期ずれを判定するための判定回路と、
を備え、
前記判定回路は、前記第２の組の最下位ビットに対応するデータと前記第１の組の前記判定用ビットに対応するデータとが一致するかを判定することを特徴とするものである。

本発明によれば、以下のような効果がある。
請求項１〜５によれば、転送前のパラレルデータに判定用のデータを含ませ、判定回路が、転送後のパラレルデータのうち判定用のデータを用いるので、パラレルデータの同期ずれが発生しても、同期ずれを確実に検出することができる。
請求項６によれば、同期のとれたパラレルデータで測定を行なうことが可能となり、測定器としてのデータ処理の信頼性・精度等が向上する。

以下図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例（測定器）を示した構成図である。
図１において、ＡＤ変換器によるデジタルデータ（パラレルデータ）を、後段のデータ処理回路に転送するために、シリアルデータ通信装置を用いた構成例である。

ＰＳ変換器１は、クロック信号とパラレルデータが入力される。また、ＰＳ変換器１は、データ入力端子（Ｄｉ（０）〜Ｄｉ（１５））を１６ビット分有し、このデータ入力端子に入力される２値レベルのパラレルデータを８ビットづつ組（入力端子（Ｄｉ（０）〜Ｄｉ（７））を組、入力端子（Ｄｉ（８）〜Ｄｉ（１５））を組）にして８ｂ／１０ｂ変換し、供給されるクロック信号を埋め込んだシリアルデータを出力する。

ＳＰ変換器２は、出力端子Ｄｏ（０）〜Ｄｏ（１５）を１６個有し、ＰＳ変換器１からシリアルデータが入力され、このシリアルデータをパラレルデータに変換して出力する。

なお、ＰＳ変換器１とＳＰ変換器２間の通信は、無線、有線のどちらでもよく、有線の場合、メタル線による電気信号、光ファイバによる光信号等、どのようなものでもよい。

また、ＰＳ変換器１の入力端子Ｄｉ（０）〜Ｄｉ（１５）とＳＰ変換器２の出力端子Ｄｏ（０）〜Ｄｏ（１５）とはそれぞれ対応しており、シリアルデータ転送中に同期ずれ等が生じず正常に転送されれば、入力端子Ｄｉ（０）に入力されたデータは出力端子Ｄｏ（０）から出力され、入力端子Ｄｉ（１）に入力されたデータは出力端子Ｄｏ（１）から出力され、その他の端子間の対応関係も同様であり、端子番号（ビット位置）同士が対応する。

ＡＤ変換器３は、被測定信号とクロック信号とが入力され、デジタルデータをクロック信号に基づく周期で繰り返し出力する。また、ＡＤ変換器３の分解能は１２ビットのパラレルデータＤｐ［０］〜Ｄｐ［１１］とし、Ｄｐ［１１］を最上位ビットする。そして、ＡＤ変換器３のパラレルデータＤｐ［０］〜Ｄｐ［６］（下位ビット側）のそれぞれは、ＰＳ変換器１の入力端子（Ｄｉ（０）〜Ｄｉ（６））に入力され、パラレルデータＤｐ［７］〜Ｄｐ［１１］（上位ビット側）のそれぞれは、ＰＳ変換器１の入力端子（Ｄｉ（８）〜Ｄｉ（１２））に入力される。

データ処理回路４は、ＳＰ変換器２からパラレルデータ（ＡＤ変換器３からのデータ）が入力され、所定のデータ処理（例えば、複数回分のパラレルデータの平均化）を行なう。

判定用ビット出力回路５は、ＰＳ変換器１の入力端子Ｄｉ（０）〜Ｄｉ（１５）のうち、ＡＤ変換器３からのパラレルデータが入力されない端子（図１では、入力端子Ｄｉ（７）、Ｄｉ（１３）〜Ｄｉ（１５））に、ローレベル（以下、Ｌレベル）またはハイレベル（以下、Ｈレベル）の判定用のデータを出力する。

判定回路６は、ＰＳ変換器１の判定用データのビット位置に対応するＳＰ変換器２のビット位置のパラレルデータ（図１では、出力端子Ｄ（７）、Ｄｏ（１３）〜Ｄｏ（１５））が入力され、データ転送の同期ずれの有無を判定し、判定結果をデータ処理回路４に出力する。つまり、１２ビット分解能のＡＤ変換器３のデータ転送に使用しないＰＳ変換器１、ＳＰ変換器２の４ビットのうち２ビット分を判定用のビットとして、固定データとして割りあてられる。

このような装置の動作を説明する。
ＡＤ変換器３が、被測定信号をデジタル信号に変換し、１２ビットのパラレルデータでＰＳ変換器１に出力する。なお、ＡＤ変換器３は、クロック信号に基づくサンプリング周波数でサンプリングを行ない、パラレルデータを複数回出力する。

一方、判定用ビット出力回路５が、入力端子Ｄｉ（１５）にＬレベルのデータを出力し、入力端子Ｄｉ（７）にＨレベルのデータを出力し、入力端子Ｄｉ（１４），Ｄｉ（１３）にＬレベルまたはＨレベルのデータを出力する。

そして、ＰＳ変換器１が、ＡＤ変換器３、出力回路５からのパラレルデータをＰＳ変換器１内のバッファ（図示せず）に格納し、入力端子Ｄｉ（１５）〜Ｄｉ（８）の８ビットのパラレルデータ（上位ビット側）をバッファから読み出して８ｂ／１０ｂ変換して１０ビットに冗長化（なお、シリアルデータ群の先頭を示す特定パターンとなるように符号化する）し、クロック信号を埋め込んでシリアルデータ群に変換してＳＰ変換器２に出力する。

そして、入力端子Ｄｉ（７）〜Ｄｉ（０）の８ビットのパラレルデータ（下位ビット側）をバッファから読み出して８ｂ／１０ｂ変換して１０ビットに冗長化し、クロック信号を埋め込んでシリアルデータ群に変換してＳＰ変換器２に出力する。

また、ＰＳ変換器１は、ＡＤ変換器３からパラレルデータが入力されるごとに、上位ビット、下位ビットそれぞれをシリアルデータへの変換を行なってＳＰ変換器２に出力する。

これによって、ＰＳ変換器１が、１番目の上位ビットを含むシリアルデータ群→１番目の下位ビットを含むシリアルデータ群→２番目の上位ビットを含むシリアルデータ群→２番目の下位ビットを含むシリアルデータ群→３番目の上位ビットを含むシリアルデータ群…と、ＡＤ変換器３からのパラレルデータを順番にＳＰ変換器２に送信する。

そして、ＳＰ変換器２が、ＰＳ変換器１からのシリアルデータ群をＳＰ変換器２内のバッファ（図示せず）に格納し、受信したシリアルデータからクロック信号を再生し、このクロック信号でタイミングを図ってシリアルデータをパラレルデータに変換し、さらに１０ビットのパラレルデータから冗長ビットを除去して８ビットのパラレルデータに戻す。

さらに、ＳＰ変換器２が、先頭データ（上位ビット側）となるシリアルデータ群を識別し、先頭データと識別したシリアルデータ群を上位ビット側として出力端子Ｄｏ（８）〜Ｄｏ（１５）から出力し、これの次に入力されたシリアルデータ群それぞれを下位ビット側として出力端子Ｄｏ（０）〜Ｄｏ（７）から出力する。もちろん、上位ビット側と下位ビット側とで同期を図り、パラレルデータを端子Ｄｏ（０）〜Ｄｏ（１５）から出力する。

そして、データ処理回路４が、パラレルデータのデータ処理（例えば、平均化処理）を行なう。

一方、判定回路６が、ＳＰ変換器２からのパラレルデータのうち判定用のデータに対応するビット位置のデータ（出力端子Ｄｏ（１５）、Ｄｏ（７））の信号レベルを確認し、出力端子Ｄｏ（１５）の信号レベルがＬレベルであり、出力端子Ｄｏ（７）の信号レベルがＨレベルであれば、転送が正常に行なわれたと判定する。一方、出力端子Ｄｏ（１５）の信号レベルがＨレベルであり、出力端子Ｄｏ（７）の信号レベルがＬレベルであれば、データ転送が失敗したと判定し、データ処理回路４に判定結果を出力し、転送に失敗したパラレルデータの処理を中断させる。また、必要に応じて、ＰＳ変換器１に、転送に失敗したパラレルデータの再送を要求する

ここで図２を用いて具体的に説明する。図２は、図１に示す装置におけるパラレルデータのデータ転送前後の状態を示した図であり、図２（ａ）はＰＳ変換器１の各入力端子Ｄｉ（０）〜Ｄｉ（１５）へのパラレルデータ、図２（ｂ）は転送失敗時のＳＰ変換器２の各出力端子Ｄｏ（０）〜Ｄｏ（１５）のパラレルデータ、図２（ｃ）は転送成功時のＳＰ変換器２の各出力端子Ｄｏ（０）〜Ｄｏ（１５）のパラレルデータを示している。

図２（ａ）に示すように。上位ビット側と組になる入力端子Ｄｉ（１５）には、常にＬレベルのデータが入力され、下位ビット側と組になる入力端子Ｄｉ（７）には、常にＨレベルのデータが入力される。

従って、図２（ｃ）に示すように、転送に成功した場合、出力端子Ｄｏ（１５）からのデータはＬレベル、出力端子Ｄｏ（７）からのデータはＨレベルとなる。一方、転送に失敗した場合、図２（ｂ）に示すように、出力端子Ｄｏ（１５）とＤｏ（７）からのデータの信号レベルが反転することになるので、判定回路６が、所定の出力端子Ｄｏ（１５）、Ｄｏ（７）の信号レベルを判定することで同期ずれの有無を検出する。

このように、判定用ビット出力回路５が、ＡＤ変換器３のデータ転送に使用しないビットに固定データを割り当てる。具体的には、判定用ビット出力回路５が、ＡＤ変換器３の上位ビット側と組になるＰＳ変換器１の入力端子Ｄｉ（１５）にＬレベルのデータを出力し、ＡＤ変換器３の下位ビット側と組になるＰＳ変換器１の入力端子Ｄｉ（７）にＨレベルのデータを出力する。そして、判定回路６が、入力端子Ｄｉ（１５）に対応するＳＰ変換器２の出力端子Ｄｏ（１５）と、入力端子Ｄｉ（７）に対応するＳＰ変換器２の出力端子Ｄｏ（７）との信号レベルを判定する。これにより、転送中にノイズによって上位ビット側のデータと下位ビット側のデータとで同期ずれが発生しても、出力端子Ｄｏ（７）、Ｄｏ（１５）の信号レベルによって同期ずれを確実に検出することができる。

また、データ処理回路４にて、同期のとれたパラレルデータのみを処理することが可能となり、測定器としてのデータ処理の信頼性・精度等も向上する。

［第２の実施例］
図３は、本発明の第２の実施例を示した構成図である。ここで、図１と同一のものには同一符号を付し、説明を省略する。図３において、判定用ビット出力回路５が取り外される。

ＡＤ変換器３からのデータＤｐ［０］〜Ｄｐ［７］（下位ビット側）のそれぞれは、ＰＳ変換器１の入力端子Ｄｉ（０）〜Ｄｉ（７）に入力され、データＤｐ［８］〜Ｄｐ［１１］（上位ビット側）のそれぞれは、ＰＳ変換器１の入力端子Ｄｉ（８）、Ｄｉ（１０）〜Ｄｉ（１２）に入力される。

また、ＰＳ変換器１の入力端子Ｄｉ（９）は、入力端子Ｄｉ（０）と同一のデータ（ＡＤ変換器３の最下位ビットのデータ）が入力される。そして、入力端子Ｄｉ（１３）〜Ｄｉ（１５）には、ＬレベルまたはＨレベルのデータが入力される。

データ処理回路４は、ＳＰ変換器２の出力端子Ｄｏ（０）〜Ｄｏ（８）、Ｄｏ（１０）〜Ｄｏ（１２）からのデータが入力される。

判定回路６は、ＳＰ変換器２の出力端子Ｄｏ（０）、Ｄｏ（９）からのデータ（ＡＤ変換器３の最下位ビットに対応するデータ）が入力される。

このような装置の動作を説明する。
ここで図４を用いて具体的に説明する。図４は、図３に示す装置におけるパラレルデータのデータ転送前後の状態を示した図であり、図４（ａ）はＰＳ変換器１の各入力端子Ｄｉ（０）〜Ｄｉ（１５）へのパラレルデータ、図４（ｂ）は転送失敗時のＳＰ変換器２の各出力端子Ｄｏ（０）〜Ｄｏ（１５）のパラレルデータを示している。

ＡＤ変換器３からのデータのうち最下位ビットのデータは、ノイズ等によって常に変動するが、図４（ａ）に示すように。入力端子Ｄｉ（０）、Ｄｉ（９）には、同一のデータ（ＡＤ変換器３からの最下位ビットのデータ）が入力される。

そして、判定回路６が、入力端子入力端子Ｄｉ（０）、Ｄｉ（９）に対応するＳＰ変換器２の出力端子Ｄｏ（０）、Ｄｏ（９）からのデータが一致するか否かを判定する。

すなわち、転送に成功した場合、出力端子Ｄｏ（０）、Ｄｏ（９）からのデータは一致し、転送に失敗した場合、図４（ｂ）に示すように、出力端子Ｄｏ（０）、Ｄｏ（９）からのデータは一致せず、判定回路６が、所定の出力端子Ｄｏ（０）、Ｄｏ（９）の信号レベルを判定することで同期ずれの有無を検出する。その他の動作は、図１に示す装置と同様なので説明を省略する・

このように、判定回路６が、最下位ビットに対応するデータが出力されるＳＰ変換器２の出力端子Ｄｏ（０）、Ｄｏ（９）の信号レベルを用いて判定する（データが一致するか否か）ので、転送中にノイズによって上位ビット側のデータと下位ビット側のデータとで同期ずれが発生しても、同期ずれを確実に検出することができる。

なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１、図３に示す装置において、ＡＤ変換器３の上位ビット側、下位ビット側となるビットの組み合わせはどのようなものとしてもよい。

（２）図１、図３に示す装置において、パラレルシリアル変換１、シリアルパラレル変換２の一例として８ｂ／１０ｂ変換を用いる方式を示したが、変換方式はどのようなものでもよい。

（３）図１、図３に示す装置において、ＡＤ変換器３が１２ビットのパラレルデータを出力する構成を示したが、何ビットのパラレルデータを出力するものであってもよく、ＳＰ変換器１、ＰＳ変換器２は、１６ビットのパラレルデータを８ビットづつ組にしてシリアルデータに変換する構成を示したが、入出力端子は何ビットでもよく、組にするビット数もいくつでもよい。ただし、ＡＤ変換器３がｍビットのパラレルデータを出力する場合、ＰＳ変換器１、ＰＳ変換器２の入力端子、出力端子のビット数ｎは、ｎ＞ｍである。

（４）図１に示す装置において、ＡＤ変換器３のデータ転送に使用しない４ビットのうち２ビットを固定データに割り当てる構成を示したが、４ビットのうち３ビットまたは４ビット全部を判定用の固定データに割り当ててもよい。

（５）図１に示す装置において、判定用ビット出力回路５が、判定用のビット（ＰＳ変換器１の入力端子Ｄｉ（７），Ｄｉ（１５））の信号レベルを一定とする構成を示したが、ＡＤ変換器３のデータ出力に同期（つまり、クロック信号に同期）させて、信号レベルを変化させ、判定回路６が、出力端子Ｄｏ（７），Ｄｏ（１５）からデータの信号レベルのパターンで同期ずれを検出してもよい。

ここで、図５を用いて具体的に説明する。図５は、図１に示す装置におけるパラレルデータのデータ転送前の状態を示した図であり、図５（ａ）はＰＳ変換器１の各入力端子Ｄｉ（０）〜Ｄｉ（１５）へのパラレルデータ、図ｂ（ｂ）は判定用データのパターンを示した図である。

図５では、一例として、ＡＤ変換器３からのデータＤｐ［０］〜Ｄｐ［７］（下位ビット側）のそれぞれは、ＰＳ変換器１の入力端子Ｄｉ（０）〜Ｄｉ（７）に入力され、データＤｐ［８］〜Ｄｐ［１１］（上位ビット側）のそれぞれは、ＰＳ変換器１の入力端子Ｄｉ（８）、Ｄｉ（１１）〜Ｄｉ（１２）に入力される。また、出力回路５は、判定用のデータを入力端子Ｄｉ（９）、Ｄｉ（１０）に出力する。

このような装置では、判定回路６が、入力端子Ｄｉ（９）、Ｄｉ（１０）に対応するＳＰ変換器２の出力端子Ｄｏ（９）、Ｄｏ（１０）のデータのパターンを確認し、基準のパターン（図５（ｂ）参照）と一致するか否かを判定する。この基準用のパターンは、あらかじめ出力回路５、判定回路６に設定しておく。

すなわち、転送に成功した場合、出力端子Ｄｏ（９）、Ｄｏ（１０）からのデータのパターンは、図５（ｂ）に示すような出力回路５のパターンと一致するので、判定回路６が、ビットのパターンを判定することで同期ずれの有無を検出する。その他の動作は、図１に示す装置と同様なので説明を省略する・

また、図５において、２ビット用いてパターンの判別を行なったが、もちろん、１ビット、３ビットまたは４ビット用いてパターンの判別を行なってもよい。

本発明の第１の実施例を示した構成図である。 図１に示す装置のパラレルデータの状態を示した図である。 本発明の第２の実施例を示した構成図である。 図３に示す装置のパラレルデータの状態を示した図である。 図１に示す装置のパラレルデータのその他の状態を示した図である。 転送前後のパラレルデータ、転送中のシリアルデータの状態を示した図である。

符号の説明

１ パラレル・シリアル変換器
２ シリアル・パラレル変換器
５ 判定用ビット出力回路
６ 判定回路

Claims (1)

1. ｍビットの２値レベルのパラレルデータを、ｎ（ｎ＞ｍ）ビットのシリアルデータに変換してデータ転送を行なって、データ転送後のシリアルデータをパラレルデータに変換して出力するシリアルデータ通信装置において、
   ｎビットのパラレルデータを、（ｎ−ｍ）の判定用ビットを含む上位ビットの第１の組と下位ビットの第２の組に分け、前記第２の組の最下位ビットデータを前記第１の組の前記判定用ビットデータとして入力し、各組ごとにシリアルデータに変換して出力するパラレルシリアル変換器と、
   このパラレルシリアル変換器からの各組ごとのシリアルデータをｎビットの前記パラレルデータに戻して出力するシリアルパラレル変換器と、
   このシリアルパラレル変換器のパラレルデータのうち、前記第２の組の最下位ビットに対応するデータと前記第１の組の前記判定用ビットに対応するデータが入力され、同期ずれを判定するための判定回路と、
   を備え、
   前記判定回路は、前記第２の組の最下位ビットに対応するデータと前記第１の組の前記判定用ビットに対応するデータとが一致するかを判定することを特徴とするシリアルデータ通信装置。

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