JP5167975B2 - 半導体装置 - Google Patents
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Description
(付記1)
半導体記憶装置の試験を行うための半導体記憶装置試験回路であって、
前記半導体記憶装置に入力する第1テストデータ及び前記第1テストデータに応じて前記半導体記憶装置から出力される正常な出力データとして期待される期待値データを生成するデータ生成手段と、
前記データ生成手段によって生成された前記第1テストデータを保持する第1データ保持手段と、前記データ生成手段によって生成された前記期待値データを保持する第2データ保持手段と、
前記第1データ保持手段によって保持された前記第1テストデータが入力した前記半導体記憶装置から出力された出力データと前、記第2データ保持手段によって保持された前記期待値データとを比較して、前記出力データと前記期待値データとの一致又は不一致のいずれかを示す比較結果データを出力する比較手段と、
前記第2データ保持手段に入力されるデータを、前記期待値データと前記出力データとの間で切り替え可能な切替手段と
を備え、
前記第1データ保持手段及び前記第2データ保持手段は、外部から第2テストデータを入力可能なスキャンチェーンを構成する
ことを特徴とする半導体記憶装置試験回路。
(付記2)
前記第1データ保持手段は、前記第1テストデータを順次に保持するように複数設けられており、
前記第2データ保持手段は、前記期待値データを順次に保持するように複数設けられており、
前記複数の第1データ保持手段のうち互いに隣り合う第1データ保持手段間の各々に設けられ、前記互いに隣り合う第1データ保持手段間におけるデータの伝搬を夫々遅延させる複数の第1遅延手段と、
前記複数の第2データ保持手段のうち互いに隣り合う第2データ保持手段間の各々に設けられ、前記互いに隣り合う第2データ保持手段間におけるデータの伝搬を夫々遅延させる複数の第2遅延手段と
を更に備え、
前記切替手段は、前記複数の第2遅延手段のうち一の第2遅延手段と共に前記互いに隣り合う第2データ保持手段間に設けられ、
前記互いに隣り合う第1データ保持手段間におけるデータの遅延時間と前記互いに隣り合う第2データ保持手段間におけるデータの遅延時間との差が小さくなるように、前記複数の第1遅延手段、前記複数の第2遅延手段及び前記切替手段の各々におけるデータの遅延時間が調整されている
ことを特徴とする付記1に記載の半導体記憶装置試験回路。
(付記3)
前記切替手段を、外部から入力される制御信号に応じて選択的に切り替える切替制御手段を更に備えることを特徴とする付記1又は2に記載の半導体記憶装置試験回路。
100 BIST制御部
110 BISTコントローラ回路
130 アドレスカウンタ
120 データ発生回路
210a、210b、220a、220b、220c、220d ラッチ回路
311、312、313、321、322、323、324、330 ディレイゲート
400 比較回路
500 データレシーバ
610 切替回路
620 切替制御回路
900 RAM
Claims (3)
- 半導体記憶装置を有する半導体装置であって、
前記半導体記憶装置に入力する第1テストデータ、及び前記第1テストデータに応じて前記半導体記憶装置から出力される正常な出力データとして期待される期待値データを生成するデータ生成手段と、
前記データ生成手段によって生成された第1テストデータを保持する第1データ保持手段と、
前記データ生成手段によって生成された期待値データを保持する第2データ保持手段と
、
前記第1データ保持手段によって保持された前記第1テストデータが入力した前記半導体記憶装置から出力する出力データと、前記第2データ保持手段によって保持された前記期待値データとを比較して、前記出力データと前記期待値データとの一致又は不一致のいずれかを示す比較結果データを出力する比較手段と、
スキャンテストを行う場合は前記期待値データに代えて外部から第2テストデータに応じて前記半導体記憶装置から出力される出力データを前記第2データ保持手段に接続するように切り替える切替手段と、
を備え、
前記第1データ保持手段及び前記第2データ保持手段は、外部から前記第2テストデータを入力可能なスキャンチェーンを構成することを特徴とする半導体装置。 - 前記第1データ保持手段は、前記第1テストデータを順次に保持するように複数設けられており、
前記第2データ保持手段は、前記期待値データを順次に保持するように複数設けられており、
前記複数の第1データ保持手段のうち、互いに隣り合う第1データ保持手段間に設けられ、互いに隣り合う第1データ保持手段間のデータ伝搬を遅延させる複数の第1遅延手段と、
前記複数の第2データ保持手段のうち、互いに隣り合う第2データ保持手段間に設けられ、互いに隣り合う第2データ保持手段間のデータ伝搬を遅延させる複数の第2遅延手段と
を更に備え、
前記切替手段は、前記複数の第2遅延手段のうち、一つの第2遅延手段と共に互いに隣り合う第2データ保持手段間に一つ設けられたことを特徴とする請求項1に記載の半導体装置。 - 前記切替手段を、外部から入力される制御信号に応じて選択的に切り替える切替制御手段を更に備えることを特徴とする、請求項1又は2に記載の半導体装置。
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