JP5167816B2 - フィン型半導体装置及びその製造方法 - Google Patents

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Description

本発明は、フィン型半導体装置及びその製造方法に関し、特にフィン状部分を挟むようにゲート電極を配したフィン型半導体装置及びその製造方法に関する。
下記非特許文献１及び２に、フィン型ＭＯＳＦＥＴが開示されている。フィン型ＭＯＳＦＥＴにおいては、基板面からほぼ垂直方向に突出したフィン型の半導体部分をチャネルとして用い、その両側にゲート電極が配置される。チャネルの電位がその両側から制御されるため、ショートチャネル効果を低減することができる。
下記の特許文献１に、歪を持たない半導体材料からなるシードフィンの表面上に、歪チャネル層を形成したフィン型ＭＯＳＦＥＴが開示されている。チャネル層に歪を持たせることにより、キャリアの移動度を高めることができる。
特開２００５−１９９７０号公報 Sang-YunKim et al., "Hot Carrier-Induced Degradation in BulkFinFETs", IEEEElectron Device Letters, Vol. 26, No.8, p.566-p.568 (2005) Tai-SuPark et al., "Characteristics of Body-Tied Triple-GatepMOSFETs", IEEEElectron Device Letters, Vol.25, No.12, p.798-p.800 (2004)
フィン型ＭＯＳＦＥＴの動作速度をより高める技術が望まれている。本発明の目的は、動作速度を高めることができるフィン型半導体装置及びその製造方法を提供することである。
本発明の一観点によると、支持基板の上に、厚さ方向が該支持基板の表面と平行な姿勢で配置され、半導体材料で形成されたフィン状のコア部材、該コア部材とは異なる半導体材料からなり、該コア部材の２つの側面を覆う第１の半導体膜、及び該第１の半導体膜とは異なる半導体材料で形成されており、該第１の半導体膜の側面を覆う第２の半導体膜を含むチャネル構造体と、前記チャネル構造体の一部の領域の両側に配置され、前記第２の半導体膜の側面にショットキ接触するか、または前記第２の半導体膜の側面にゲート絶縁膜を介して対向するゲート電極と、前記チャネル構造体のうち、前記ゲート電極に挟まれた領域の両側に形成されたソース及びドレイン領域と、前記ゲート電極の両側の前記チャネル構造体の表面上に形成され、圧縮応力または引張応力が内在するストレッサと、を含み、前記ゲート電極で挟まれた領域の、前記コア部材ならびに前記第１および第２の半導体膜が、相互の格子定数の相違に起因する歪を有し、前記ストレッサが、前記コア部材および前記第２の半導体膜の歪を助長し、前記第１の半導体膜の歪を緩和し、前記コア部材の歪を有する部分の伝導帯下端のエネルギ準位が、前記第１の半導体膜の伝導帯下端のエネルギ準位よりも低く、前記第１の半導体膜の価電子帯上端のエネルギ準位が、前記第２の半導体膜の価電子帯上端のエネルギ準位よりも高いフィン型半導体装置、が提供される。
本発明の他の観点によると、支持基板の表面上に、厚さ方向が該支持基板の表面と平行になる姿勢で配置された半導体材料からなるフィン状部材を有する下地構造体を準備する工程と、前記下地構造体の上に、前記フィン状部材を埋め込むように絶縁膜を形成する工程と、前記フィン状部材の上端である上部表面及び上部側面の一部分が現れるように、前記絶縁膜に凹部を形成する工程と、前記凹部内に現れた前記フィン状部材の一部分の表層部を除去することにより、該フィン状部材の上端の一部分を薄くしたコア部材を形成する工程と、前記コア部材の上面及び側面を含む表面上に、該コア部材とは異なる半導体材料で形成された第１の半導体膜を形成する工程と、前記第１の半導体膜の上面及び側面を含む表面上に、前記第１の半導体膜とは異なる材料で形成された第２の半導体膜を形成する工程と、前記コア部材、前記第１の半導体膜、前記第２の半導体膜を含むチャネル構造体の一部分の両側にゲート電極を形成する工程とを有し、前記コア部材には前記第１の半導体膜から歪みが印加されており、前記コア部材の歪を有する部分の伝導帯下端のエネルギ準位が、前記第１の半導体膜の伝導帯下端のエネルギ準位よりも低く、前記第１の半導体膜の価電子帯上端のエネルギ準位が、前記第２の半導体膜の価電子帯上端のエネルギ準位よりも高いフィン型半導体装置の製造方法、が提供される。
コア部材が歪を有することにより、コア部材と第１の半導体膜との界面に蓄積されるキャリアの移動度を高めることができる。コア部材と第１の半導体膜との界面にチャネルを形成すると、半導体とゲート絶縁膜との界面界面の粗さや界面準位の影響を受けなくなる。これにより、キャリアの移動度を高めることができる。
凹部内に現れたフィン状部材の一部分を薄くすることにより、半導体装置の特性を高めることができる。
図１は、第１の実施例によるフィン型ＭＯＳＦＥＴの斜視図である。 図２Ａ及び図２Ｂは、第１の実施例によるフィン型ＭＯＳＦＥＴの製造途中における装置の断面図である。 図２Ｃ及び図２Ｄは、第１の実施例によるフィン型ＭＯＳＦＥＴの製造途中における装置の断面図である。 図２Ｅ及び図２Ｆは、第１の実施例によるフィン型ＭＯＳＦＥＴの製造途中における装置の断面図である。 図２Ｇ及び図２Ｈは、第１の実施例によるフィン型ＭＯＳＦＥＴの製造途中における装置の断面図である。 図２Ｉは、第１の実施例によるフィン型ＭＯＳＦＥＴの製造途中における装置の断面図である。 図３Ａ及び図３Ｂは、第１の実施例によるフィン型ＭＯＳＦＥＴの製造途中における装置の断面図である。 図３Ｃ及び図３Ｄは、第１の実施例によるフィン型ＭＯＳＦＥＴの製造途中における装置の断面図である。 図４は、第１の実施例によるフィン型ＭＯＳＦＥＴのエネルギバンド図である。 図５Ａは、第２の実施例によるフィン型ＭＯＳＦＥＴの断面図であり、図５Ｂは、そのエネルギバンド図である。 図６Ａは、第３の実施例によるフィン型ＭＯＳＦＥＴのフィン状部分の断面図であり、図６Ｂは、そのエネルギバンド図である。
図１に、第１の実施例によるフィン型ＭＯＳＦＥＴの斜視図を示す。支持基板１の表面からほぼ垂直方向に、フィン状のベース部材２Ｂが突出している。支持基板１の表面をＸＹ面とし、ベース部材２Ｂの側面に平行な面をＺＸ面とするＸＹＺ直交座標系を定義する。ベース部材２Ｂの長さ方向がＸ軸に平行になり、ベース部材２Ｂの厚さ方向がＹ軸に平行になる。
ベース部材２Ｂの上面からＺ軸方向に、フィン状のコア部材２Ａが突出している。コア部材２Ａの側面もＺＸ面に平行であり、コア部材２Ａの厚さはベース部材２Ｂよりも薄い。支持基板１、ベース部材２Ｂ、及びコア部材２Ａは、シリコン（Ｓｉ）単結晶で形成されている。一例として、ベース部材２Ｂの厚さは４０ｎｍであり、その高さは２６０ｎｍである。コア部材２Ａの厚さは５ｎｍであり、その高さは１３０ｎｍである。
酸化シリコンからなる第１の絶縁膜３が、支持基板１の上面及びベース部材２Ｂの側面を、下地表面に沿うように覆う。第１の絶縁膜３の厚さは、例えば１０ｎｍである。窒化シリコンからなる第２の絶縁膜４が、第１の絶縁膜３の表面を、下地表面に沿うように覆う。第２の絶縁膜４の厚さは、例えば５０ｎｍである。第２の絶縁膜４の平坦面上に、酸化シリコンからなる第３の絶縁膜５が配置されている。ベース部材２Ｂの側面上の第１及び第２の絶縁膜３及び４の上側の端面は、第３の絶縁膜５で覆われていない。第３の絶縁膜５の上面は、第１及び第２の絶縁膜３及び４の上側の端面よりも上方に位置し、コア部材２Ａの上面よりもやや高い位置に配置される。このため、第１及び第２の絶縁膜３及び４の上側の端面を底面の一部とし、第３の絶縁膜５が側面に露出した凹部８が画定される。凹部８の底面からコア部材２Ａが上方に突出している。
コア部材２Ａの側面及び上側の端面が、ＳｉＧｅからなる第１の半導体膜１０で覆われている。第１の半導体膜１０は、コア部材２Ａの表面上にエピタキシャル成長されており、その厚さは、例えば５〜１０ｎｍである。ＳｉとＳｉＧｅとの格子定数の違いにより、第１の半導体膜１０の成膜直後に、コア部材２Ａに引張歪が生じ、第１の半導体膜１０に圧縮歪が生じる。コア部材２Ａと第１の半導体膜１０とで構成されるフィン状の構造体を、チャネル構造体１１と呼ぶこととする。チャネル構造体１１の表面が、酸化シリコンからなるゲート絶縁膜１５で覆われている。ゲート絶縁膜１５の厚さは、例えば１ｎｍである。
Ｘ軸方向に長いチャネル構造体１１を横切るように、第３の絶縁膜５の上に、Ｙ軸方向に長いゲート電極１８が形成されている。ゲート電極１８は、例えばポリシリコンで形成される。ゲート電極１８は、凹部８と重なる領域において、凹部８の底面まで達すると共に、ゲート絶縁膜１５を介してチャネル構造体１１の上面及び側面に対向する。
チャネル構造体１１のうち、ゲート電極１８の両側に位置する領域にドナーが添加されており、この部分がソース領域２０及びドレイン領域２１となる。
第１〜第３の絶縁膜３、４、５、及びゲート絶縁膜１５の表面のうち、ゲート電極１８の側面に連続する領域、及びゲート電極１８の表面を覆うように、窒化シリコン（ＳｉＮ）からなるストレッサ２５が形成されている。
図２Ａ〜図２Ｉ、図３Ａ〜図３Ｄを参照して、第１の実施例によるフィン型半導体装置の製造方法について説明する。図２Ａ〜図２Ｉは、図１に示した斜視図の、ゲート電極１８とコア部材２Ａとの交差箇所を通過するＹＺ面に平行な断面に対応し、図３Ａ〜図３Ｄは、ＺＸ面に平行な断面に対応する。
図２Ａに示すように、支持基板１の表面から、フィン状部材２がほぼ垂直方向に突出した下地構造体を準備する。フィン状部材２の厚さ方向（Ｙ軸方向）は、支持基板１の表面と平行になる。支持基板１及びフィン状部材２は、共にシリコン単結晶で形成される。フィン状部材２は、紙面に垂直な方向（Ｘ軸方向）に延在する。例えば、フィン状部材２の厚さは約４０ｎｍ、高さは約４００ｎｍとする。
以下、下地構造体の形成方法について説明する。シリコン基板の表面の一部をマスクして表層部をエッチングし、フィン状部材２を残す。エッチング直後のフィン状部材２の厚さは、４０ｎｍよりも厚い。シリコン基板の表面を熱酸化して酸化シリコン膜を形成し、この酸化シリコン膜をエッチングすることにより、フィン状部材２を厚さ４０ｎｍまで薄くする。
図２Ｂに示すように、下地基板１及びフィン状部材２の表面を熱酸化することにより、厚さ約１０ｎｍの第１の絶縁膜３を形成する。第１の絶縁膜３の表面上に、化学気相成長（ＣＶＤ）により窒化シリコン（ＳｉＮ）を堆積させ、厚さ約５０ｎｍの第２の絶縁膜４を形成する。次に、第２の絶縁膜４の上に、ＣＶＤにより酸化シリコンを堆積させることにより、第３の絶縁膜５を形成する。第３の絶縁膜５の厚さは、支持基板１の平坦面上において、第３の絶縁膜５の上面が、フィン状部材２の上方における第２の絶縁膜４の上面よりも高くなる程度とする。
図２Ｃに示すように、フィン状部材２の上方において第２の絶縁膜４が露出するまで、第３の絶縁膜５の表層部を化学機械研磨する。
図２Ｄに示すように、フィン状部材２の上端側の一部分を覆う第２の絶縁膜４を、燐酸を用いてエッチングする。このエッチングにより、凹部８が形成される。凹部８の底面から、フィン状部材２の上端側の一部が突出する。この突出部分は、第１の絶縁膜３で覆われている。
図２Ｅに示すように、フィン状部材２の突出部を覆う第１の絶縁膜３を、希フッ酸溶液を用いて除去する。このとき、第３の絶縁膜５の表層部も薄くエッチングされる。これにより、凹部８内に、フィン状部材２の上端側の一部が露出する。
図２Ｆに示すように、フィン状部材２の露出した部分の表層部の酸化、及び酸化により形成された酸化シリコン膜のエッチングを行うことにより、フィン状部材２の上端側の一部を、例えば厚さ５ｎｍまで薄層化する。フィン状部材２のうち、薄層化された部分をコア部材２Ａと呼び、薄層化されていない部分を、ベース部材２Ｂと呼ぶこととする。
図２Ｇに示すように、凹部８内に露出しているシリコン表面、すなわちコア部材２Ａの側面と上側の端面、及びベース部材２Ｂの上面の上に、ＳｉＧｅを選択的にエピタキシャル成長させることにより、厚さ５〜１０ｎｍの第１の半導体膜１０を形成する。第１の半導体膜１０は、例えばシラン（ＳｉＨ４）とゲルマン（ＧｅＨ４）とを用いた熱ＣＶＤにより形成することができる。ＳｉとＳｉＧｅとの格子定数の相違により、Ｓｉからなるコア部材２Ａに引張歪が生じ、ＳｉＧｅからなる第１の半導体膜１０に圧縮歪が生じる。
図２Ｈに示すように、第１の半導体膜１０の表層部を熱酸化することにより、厚さ１ｎｍのゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、実質的に酸化シリコンで形成されることになる。コア部材２Ａと第１の半導体膜１０とにより、フィン状のチャネル構造体１１が構成される。
図２Ｉに示すように、全面にポリシリコン膜１８Ａを、ＣＶＤにより堆積させる。ポリシリコン膜１８は、凹部８内に充填される。
図３Ａに、図２Ｉの一点鎖線Ａ３−Ａ３における断面図を示す。コア部材２Ａの上面の上に、第１の半導体膜１０、ゲート絶縁膜１５、及びポリシリコン膜１８Ａが積層されている。
図３Ｂに示すように、ポリシリコン膜１８Ａをパターニングすることにより、ポリシリコンからなるゲート電極１８を形成する。ゲート電極１８は、Ｙ軸方向に延在する。
図３Ｃに示すように、ゲート電極１８をマスクとして、その両側のチャネル構造体１１に、ドナーをイオン注入することにより、ソース領域２０及びドレイン領域２１を形成する。
図３Ｄに示すように、ゲート電極１８の上面と側面、及びその両側のゲート絶縁膜１５の表面を覆うように、窒化シリコンからなるストレッサ２５を形成する。ストレッサ２５は、例えば原料ガスとしてＳｉＨ４、ＮＨ３、及びＮ２を用い、圧力１００Ｐａ、成長温度８００℃の条件で、減圧熱ＣＶＤにより形成する。この条件で形成されたストレッサ２５には、引張応力が内在する。すなわち、ストレッサ２５は面内方向に縮もうとする。
このため、チャネル構造体２Ａのうちゲート電極１８の下方のチャネル領域に引張応力が印加される。チャネル部のコア部材２Ａに生じていた引張歪がより大きくなるとともに、第１の半導体膜１０に生じていた圧縮歪が緩和される。コア部材２Ａの表層部に引張歪を生じさせることにより、電子の移動度を高めることができる。
図４に、第１の実施例によるフィン型ＭＯＳＦＥＴのコア部材２Ａからゲート電極１８までの厚さ方向に関するエネルギバンド図を示す。Ｓｉ基板上に、臨界膜厚以下の厚さのＳｉＧｅ膜をエピタキシャル成長させた場合、Ｓｉ基板の伝導帯下端と、ＳｉＧｅ膜の伝導帯下端とのエネルギレベルはほぼ等しくなる。ところが、第１の実施例の場合には、ＳｉＧｅからなる第１の半導体膜１０の圧縮歪が緩和され、Ｓｉからなるコア部材２Ａに引張歪が生じる。これにより、コア部材２Ａの表層部の伝導帯下端のエネルギレベルＥｃが、第１の半導体膜１０の伝導帯下端のエネルギレベルＥｃよりも低くなる。
ゲート電極１８に正電圧を印加すると、コア部材２と第１の半導体膜１０との界面ＣＨｅに電子が蓄積されチャネルが形成される。このように、ゲート絶縁膜１５と第１の半導体膜１０との界面よりも深い領域に、チャネルが形成される。チャネル内を移動する電子が、ゲート絶縁膜１５と第１の半導体膜１０との界面の粗さや界面準位の影響を受けないため、電子の移動度の向上が期待できる。
例えば、本願発明者の評価実験によると、ＳｉとＳｉＯ２との界面に蓄積された電子の移動度が５００ｃｍ２／Ｖであり、引張歪を生じさせたＳｉとＳｉＯ２との界面に蓄積された電子の移動度が７００ｃｍ２／Ｖであるのに対し、引張歪を生じさせたＳｉとＳｉＧｅとの界面に蓄積された電子の移動度は、２６００〜３０００ｃｍ２／Ｖであった。
第１の半導体膜１０にドナーを添加しておいてもよい。第１の半導体膜１０の伝導帯内に発生した電子が、コア部材２Ａと第１の半導体膜１０との界面に蓄積され、ノーマリオン型のＭＯＳＦＥＴが得られる。この場合、コア部材２Ａと第１の半導体層１０との界面に蓄積された電子によって、ソース及びドレイン領域に導電性が付与されるため、図３Ｃに示したゲート電極１８をマスクとしたイオン注入を行う必要はない。
上記第１の実施例では、コア部材２ＡをＳｉで形成し、第１の半導体膜１０をＳｉＧｅで形成したが、両者をＳｉＧｅで形成することも可能である。この場合、第１の半導体膜１０のＧｅの組成比を、コア部材２ＡのＧｅの組成比よりも大きくすることにより、両者の界面に、第１の実施例と同様のエネルギレベルの段差を形成することができる。
次に、図５Ａ及び図５Ｂを参照して、第２の実施例によるフィン型ＭＯＳＦＥＴについて、第１の実施例によるフィン型ＭＯＳＦＥＴとの相違点に着目して説明する。
図５Ａに、第２の実施例によるフィン型ＭＯＳＦＥＴの断面図を示す。図５Ａに示した断面図は、第１の実施例によるフィン型ＭＯＳＦＥＴの図３Ｄに示した断面図に対応する。第１の実施例では、支持基板１、ベース部材２Ｂ、及びコア部材２ＡがＳｉで形成され、第１の半導体膜１０がＳｉＧｅで形成されていたが、第２の実施例では、その逆に、支持基板１、ベース部材２Ｂ、及びコア部材２ＡがＳｉＧｅで形成され、第１の半導体膜１０がＳｉで形成されている。第１の半導体膜１０を形成した直後には、ＳｉＧｅからなるコア部材２Ａに圧縮歪が生じ、Ｓｉからなる第１の半導体膜１０に引張歪が生じる。
また、第１の実施例では、ストレッサ２５に引張応力が内在していたが、第２の実施例では、ストレッサ２５に圧縮応力が内在している。ストレッサ２５は、例えば原料ガスとしてテトラメチルシラン（４ＭＳ）、ＮＨ３、及びＮ２を用い、圧力５００Ｐａ、成長温度４００℃の条件で、プラズマ励起型ＣＶＤにより形成する。この条件でＳｉＮを堆積させることにより、圧縮応力が内在するストレッサ２５を形成することができる。
ストレッサ２５が面内方向に伸びようとするため、チャネル構造体２Ａのうちゲート電極１８の下方のチャネル領域に圧縮応力が印加される。このため、チャネル部のコア部材２Ａに生じていた圧縮歪がより大きくなるとともに、第１の半導体膜１０に生じていた引張歪が緩和される。コア部材２Ａの表層部に圧縮歪を生じさせることにより、正孔の移動度を高めることができる。
図５Ｂに、第２の実施例によるフィン型ＭＯＳＦＥＴのコア部材２Ａからゲート電極１８までの厚さ方向に関するエネルギバンド図を示す。コア部材２Ａの荷電子帯上端のエネルギレベルＥｖが、第１の半導体膜１０の荷電子帯上端のエネルギレベルＥｖよりも高くなる。
ゲート電極１８に負電圧を印加すると、コア部材２と第１の半導体膜１０との界面ＣＨｈに正孔が蓄積されチャネルが形成される。このように、ゲート絶縁膜１５と第１の半導体膜１０との界面よりも深い領域に、チャネルが形成される。チャネル内を移動する正孔が、ゲート絶縁膜１５と第１の半導体膜１０との界面の粗さや界面準位の影響を受けないため、正孔の移動度の向上が期待できる。
例えば、本願発明者の評価実験によると、ＳｉとＳｉＯ２との界面に蓄積された正孔の移動度が１５０ｃｍ２／Ｖであり、引張歪を生じさせたＳｉとＳｉＯ２との界面に蓄積された正孔の移動度が１９０ｃｍ２／Ｖであるのに対し、圧縮歪を生じさせたＳｉＧｅとＳｉとの界面に蓄積された正孔の移動度は、８００〜１０００ｃｍ２／Ｖであった。
第１の半導体膜１０にアクセプタを添加しておいてもよい。第１の半導体膜１０の荷電子帯内に発生した正孔が、コア部材２Ａと第１の半導体膜１０との界面に蓄積され、ノーマリオン型のｐチャネルＭＯＳＦＥＴが得られる。この場合、コア部材２Ａと第１の半導体層１０との界面に蓄積された正孔によって、ソース及びドレイン領域に導電性が付与されるため、ゲート電極１８の形成後に、ソース領域及びドレイン領域を形成するためのイオン注入を行う必要はない。
上記第２の実施例では、コア部材２ＡをＳｉＧｅで形成し、第１の半導体膜１０をＳｉで形成したが、両者をＳｉＧｅで形成することも可能である。この場合、コア部材２ＡのＧｅの組成比を第１の半導体膜１０のＧｅの組成比よりも大きくすることにより、両者の界面に、第２の実施例と同様のエネルギレベルの段差を形成することができる。
上記第１及び第２の実施例では、第１の半導体膜１０とゲート電極１８との間に、酸化シリコンからなるゲート絶縁膜１５を配置したが、第１の半導体膜１０にゲート電極１８をショットキ接触させてもよい。ゲート電極１８を、白金（Ｐｔ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等で形成することにより、ショットキ接触を得ることができる。
上記第１及び第２の実施例では、コア部材２Ａの側面上及び上側の端面上に、第１の半導体膜１０及びゲート電極１８を配置した。上側の端面は、側面に比べて幅が極めて狭いため、上側の端面に形成されるチャネルはＭＯＳＦＥＴの動作にほとんど影響を及ぼさない。従って、コア部材２Ａの２つの側面上にのみ半導体膜１０及びゲート電極１８を配置してもよい。
次に、図６Ａ及び図６Ｂを参照して、第３の実施例によるフィン型ＭＯＳＦＥＴについて、第１の実施例によるフィン型ＭＯＳＦＥＴとの相違点に着目して説明する。
図６Ａに、第３の実施例によるフィン型ＭＯＳＦＥＴのチャネル構造体１１の断面図を示す。第１の実施例では、図２Ｉに示したように、チャネル構造体１１がコア部材２Ａと第１の半導体膜１０とで構成されていたが、第３の実施例では、第１の半導体膜１０の表面上に、さらにＳｉからなる厚さ約５ｎｍの第２の半導体膜１２が形成されている。ゲート絶縁膜１５は、第２の半導体膜１２の表面上に形成されている。その他の構成は、第１の実施例によるフィン型ＭＯＳＦＥＴの構成と同じである。
図６Ｂに、コア部材２Ａからゲート電極１８までの厚さ方向に関するエネルギバンド図を示す。第１の実施例の場合と同様に、コア部材２Ａと第１の半導体膜１０との界面ＣＨｅに電子が蓄積され、ｎ型のチャネルが形成される。なお、第２の半導体膜１２は、量子効果が発現する程度に薄いため、その伝導帯の基底量子準位は、コア部材２Ａの伝導帯下端よりも高い。従って、コア部材２Ａと第１の半導体膜１０との界面ＣＨｅに優先的にｎ型のチャネルが形成される。
第１の半導体膜１０の荷電子帯上端のエネルギレベルが、第２の半導体膜１２のそれよりも高い。このため、両者の界面ＣＨｈに正孔が蓄積され、ｐ型のチャネルが形成される。
第３の実施例のように、チャネル構造体１１を３層構造にすることにより、ソース及びドレイン領域をｎ型にすれば、ｎチャネルのフィン型ＭＯＳＦＥＴが実現され、ソース及びドレイン領域をｐ型にすれば、ｐチャネルのフィン型ＭＯＳＦＥＴが実現される。このため、容易にＣＭＯＳ回路を形成することが可能になる。
第３の実施例においても、第１の半導体膜１０にドナーを添加することにより、ノーマリオン型のｎチャネルＭＯＳＦＥＴが得られる。また、第１の半導体膜１０にアクセプタを添加することにより、ノーマリオン型のｐチャネルＭＯＳＦＥＴが得られる。
第３の実施例では、コア部材２Ａ及び第２の半導体膜１２をＳｉで形成し、第１の半導体膜１０をＳｉＧｅで形成したが、これらをすべてＳｉＧｅで形成してもよい。この場合、第１の半導体膜１０のＧｅの組成比を、コア部材２Ａ及び第２の半導体膜１２のいずれのＧｅの組成比よりも大きくすることにより、第３の実施例と同様の作用効果を得ることができる。
また、コア部材２Ａ及び第２の半導体膜１２を、ＧｅまたはＳｉＧｅで形成し、第１の半導体膜１０をＳｉまたはＳｉＧｅで形成してもよい。この場合、第１の半導体膜１０のＧｅの組成比を、コア部材２Ａ及び第２の半導体膜１２のいずれのＧｅの組成比よりも小さくすることが好ましい。
この構成とした場合、荷電子帯では、図５Ｂに示した場合と同様に、コア部材２Ａと第１の半導体膜１０との界面に正孔が蓄積され、ｐ型チャネルが形成される。伝導帯では、第１の半導体膜１０と第２の半導体膜１２との界面に電子が蓄積され、ｎ型チャネルが形成される。図５Ｂに積層構造を用いてｎチャネルＭＯＳＦＥＴを構成すると、第１の半導体膜１０とゲート絶縁膜１５との界面にｎ型チャネルが形成される。第１の半導体膜１０とゲート絶縁膜１５との間に第２の半導体膜１２を挿入すると、ｎ型チャネルが、半導体とゲート絶縁膜１５との界面よりも深い領域に形成されるため、電子の移動度が高くなるという効果が期待できる。
上記第３の実施例では、第２の半導体膜１２とゲート電極１８との間に、酸化シリコンからなるゲート絶縁膜１５を配置したが、第２の半導体膜１２にゲート電極１８をショットキ接触させてもよい。ゲート電極１８を、白金（Ｐｔ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等で形成することにより、ショットキ接触を得ることができる。
上記第１〜第３の実施例では、ストレッサ２５として窒化シリコンを用いたが、圧縮応力または引張応力を内在させることができるその他の材料を用いてもよい。例えば、スパッタリングにより堆積させた窒化チタン（ＴｉＮ）膜やカーボン（Ｃ）膜には圧縮応力が内在する。
また、上記第１〜第３の実施例では、支持基板１、ベース部材２Ｂ、及びコア部材２Ａを、１枚のシリコン基板から形成したが、支持基板１として絶縁性の材料からなる基板を用いてもよい。ベース部材２Ｂ及びコア部材２Ａは、絶縁性基板上に形成された半導体膜をパターニングすることにより形成することができる。
図３Ｄを参照して、ストレッサ２５の好ましい膜厚、及びゲート電極１８の好ましい断面形状について説明する。なお、以下に説明する好適な寸法は、第２及び第３の実施例にも当てはまる。
コア部材２Ａのチャネル領域に効率的に歪を生じさせるために、ストレッサ２５の厚さＴ２を、コア部材２Ａの上面からストレッサ２５の底面までの距離Ｔ３の５倍以上とすることが好ましい。
上記実施例では、ゲート電極１８の上方に堆積したストレッサ２５にも引張または圧縮応力が内在している。ゲート電極１８が薄い場合には、この部分の応力がチャネル領域まで影響を及ぼし、チャネル領域の歪を緩和させてしまう。チャネル領域に効率的に歪を生じさせるために、ゲート電極１８の両側に配置されたストレッサ２５の底面からゲート電極１８の上に配置されたストレッサ２５の底面までの高さＴ１を、ゲート電極１８のＸ軸方向の寸法Ｌの１倍以上とすることが好ましい。
チャネルを歪ませることによる十分な効果を得るために、チャネル領域に印加される応力が２ＧＰａ以上になるような構成とすることが好ましい。例えば、Ｓｉ層とＳｉ０．８Ｇｅ０．２層との界面に発生する応力が約２ＧＰａである。一例として、歪の緩和したＳｉ０．８Ｇｅ０．２層上にＳｉ層をエピタキシャル成長させた場合に、Ｓｉ層全体に発生する応力が約２ＧＰａになる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

Claims (4)

  1. 支持基板の上に、厚さ方向が該支持基板の表面と平行な姿勢で配置され、半導体材料で形成されたフィン状のコア部材、該コア部材とは異なる半導体材料からなり、該コア部材の２つの側面を覆う第１の半導体膜、及び該第１の半導体膜とは異なる半導体材料で形成されており、該第１の半導体膜の側面を覆う第２の半導体膜を含むチャネル構造体と、
    前記チャネル構造体の一部の領域の両側に配置され、前記第２の半導体膜の側面にショットキ接触するか、または前記第２の半導体膜の側面にゲート絶縁膜を介して対向するゲート電極と、
    前記チャネル構造体のうち、前記ゲート電極に挟まれた領域の両側に形成されたソース及びドレイン領域と、
    前記ゲート電極の両側の前記チャネル構造体の表面上に形成され、圧縮応力または引張応力が内在するストレッサと、
    を含み、
    前記ゲート電極で挟まれた領域の、前記コア部材ならびに前記第１および第２の半導体膜が、相互の格子定数の相違に起因する歪を有し、
    前記ストレッサが、前記コア部材および前記第２の半導体膜の歪を助長し、前記第１の半導体膜の歪を緩和し、
    前記コア部材の歪を有する部分の伝導帯下端のエネルギ準位が、前記第１の半導体膜の伝導帯下端のエネルギ準位よりも低く、
    前記第１の半導体膜の価電子帯上端のエネルギ準位が、前記第２の半導体膜の価電子帯上端のエネルギ準位よりも高いフィン型半導体装置。
  2. 前記コア部材がＳｉまたはＳｉＧｅで形成され、前記第１の半導体膜がＳｉＧｅで形成されており、該第１の半導体膜のＧｅの組成比が該コア部材のＧｅの組成比よりも大きい請求項１に記載のフィン型半導体装置。
  3. さらに、
    前記支持基板の上に、厚さ方向が該支持基板の表面に平行になる姿勢で配置され、前記コア部材と同一の半導体材料で形成されたフィン状のベース部材と、
    前記ベース部材の両側の前記支持基板の表面上に配置され、前記ベース部材の側面に接する絶縁部材と
    を有し、前記チャネル構造体が、前記ベース部材の上面の上に、両者の厚さ方向が相互に平行になる姿勢で配置され、前記コア部材が、前記ベース部材よりも薄い請求項１に記載のフィン型半導体装置。
  4. 支持基板の表面上に、厚さ方向が該支持基板の表面と平行になる姿勢で配置された半導体材料からなるフィン状部材を有する下地構造体を準備する工程と、
    前記下地構造体の上に、前記フィン状部材を埋め込むように絶縁膜を形成する工程と、
    前記フィン状部材の上端である上部表面及び上部側面の一部分が現れるように、前記絶縁膜に凹部を形成する工程と、
    前記凹部内に現れた前記フィン状部材の一部分の表層部を除去することにより、該フィン状部材の上端の一部分を薄くしたコア部材を形成する工程と、
    前記コア部材の上面及び側面を含む表面上に、該コア部材とは異なる半導体材料で形成された第１の半導体膜を形成する工程と、
    前記第１の半導体膜の上面及び側面を含む表面上に、前記第１の半導体膜とは異なる材料で形成された第２の半導体膜を形成する工程と、
    前記コア部材、前記第１の半導体膜、前記第２の半導体膜を含むチャネル構造体の一部分の両側にゲート電極を形成する工程と
    を有し、
    前記コア部材には前記第１の半導体膜から歪みが印加されており、
    前記コア部材の歪を有する部分の伝導帯下端のエネルギ準位が、前記第１の半導体膜の伝導帯下端のエネルギ準位よりも低く、
    前記第１の半導体膜の価電子帯上端のエネルギ準位が、前記第２の半導体膜の価電子帯上端のエネルギ準位よりも高いフィン型半導体装置の製造方法。
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