JP5163856B2 - 波形測定装置 - Google Patents

Description

本発明は、シリアルバス解析機能を備えた波形測定装置に関し、特に、シリアルデータ信号を波形データとして取得することなく、シリアルバス上のシリアルデータ解析結果を提供する波形測定装置に関する。

デジタルオシロスコープ等の波形測定装置は複数の波形データを取り込んでこの波形データを表示するものである。また、この波形測定装置は種々の用途に用いることができるが、特に、近年のIIC（Inter-IC），SPI（Serial Peripheral Interface），CAN（Controller Area Network)などのシリアルバスの普及から、波形測定装置は次の二つの機能を提供している。

第１に、「シリアルバストリガ機能」である。この機能は、シリアルバス上のシリアルデータに対してトリガ条件を設定してトリガをかけるものである。第２に、「シリアルバス解析機能」である。この機能は、波形データとして取得したシリアルデータをプロトコルに従い解析してその値を表示するものである。このような波形測定装置の先行技術文献としては、下記のような特許文献が知られている。

特開２００２−１９８９７８号公報

以下、従来の波形測定装置について説明する。観測される対象である測定信号は、入力部１で増幅又は減衰される。入力部１から出力された測定信号は、分岐され、Ａ／Ｄ変換器２とトリガ検出回路４に入力される。Ａ／Ｄ変換器２に入力された信号はＡ／Ｄ変換されて、波形データとしてデータ処理回路３に出力される。一方、トリガ検出回路４に入力された信号は、トリガ条件に一致するかどうか判断され、一致した場合にはデータ処理回路３にトリガ信号が出力される。データ処理回路３は、トリガ信号を受け、Ａ／Ｄ変換器２から入力された波形データをメモリ５に書き込み、ＣＰＵ７の命令に基づいて表示処理等を行い表示器６に表示する。

ここで、上述した「シリアルバストリガ機能」は、トリガ検出回路４にて、シリアルデータをプロトコルに従いデコードし、設定したトリガ条件に一致したときにトリガ信号を出力することで実現している。

また、「シリアルバス解析機能」は、取得した波形データに対して、データ処理回路３にてプロトコルに従いデータ解析を実行して、波形データと共に解析結果を表示器６に表示することで実現している。

次に、図８を参照して従来のトリガ検出回路４を説明する。トリガ検出部４は、コンパレータ（以下ＣＯＭＰという。）２０、トリガ生成部３０、シリアルトリガ生成部４０、およびトリガ選択回路５０で構成されている。

ＣＯＭＰ２０は、トリガレベルと図７の入力部１から出力された入力信号を比較する。トリガ生成部３０は、シリアルトリガ以外のトリガ生成についてまとめて記載したものである。また、トリガ生成部３０は入力選択部３１とトリガ生成部３２とからなる。入力選択部３１はＣＯＭＰ２０から入力された信号を選択するものであるが、必ずしも必要とされない。トリガ生成部３２は、入力選択部３１から出力した信号に基づいてトリガを生成する。

シリアルトリガ生成ブロック４０は、トリガ条件に「シリアルバストリガ機能」を使用する場合に用いられるものであり、入力選択部４１、シリアルデータ制御格納部４２、シリアルトリガ生成部４３、バス同期クロック生成部４４、レジスタ４５で構成される。

入力選択部４１は、ＣＯＭＰ２０から入力された信号を選択するものであるが、必ずしも必要とされない。シリアルデータ制御格納部４２は、シリアルデータについて、そのプロトコルに従いデータフレームを構成する複数の領域に分割して、データをパラレル変換した後に格納する。なお、データフレームの構成と領域分割については後述する。

シリアルトリガ生成部４３は、格納されたデータについて、設定したトリガ条件と比較し、条件が一致した場合にトリガ信号を出力する。バス同期クロック生成部４４はレジスタ４５から入力されるいずれかの設定転送レートに同期したシステムクロックを生成して、シリアルトリガ生成部４３に出力する。

レジスタ４５は、シリアルデータ制御格納部４２に対してはデータフレームの種別を表すデータを出力し、バス同期クロック生成部４４に対しては転送レートを表すデータを出力し、シリアルトリガ生成部４３に対してはトリガ対象とするデータの種別を表すデータやそれらの組み合わせを表すデータを出力する。トリガ選択回路５０は所定の条件に基づきトリガ生成部３２、又はシリアルトリガ生成ブロック４０から出力された信号をトリガ信号として出力する。

図９は従来のシリアルバスの構成例を示す説明図である。測定対象６１は温度や圧力等の物理量である。センサ６２は測定対象６１から出力される温度や圧力などの物理量を電気信号に変換する。通信制御部６３は、センサ６２から出力された電気信号（アナログ）をデジタル信号に変換してシリアルバスに出力する。なお、測定対象７１、センサ７２、通信制御部７３はそれぞれ測定対象６１、センサ６２、通信制御部６３と同様の役割を果たすものであるため、説明を省略する。波形測定装置８０は、センサ７２の電気信号とシリアルバスのシリアルデータが入力され、これらを観測する。

ところで、上述した通信制御部６３、７３の評価をするために、センサ６２の電気信号の波形観測とシリアルバスに送信されるシリアルデータのモニターを同時に行う場合には、センサ６２、７２の電気信号とシリアルデータの全てを波形データとして取得する必要がある。これはシリアルデータの解析が取得された波形データに対して実行されるためである。

しかし、センサの電気信号を観測したいタイミングとシリアルデータが送信されるタイミングには、図１０に示すように時間差が存在する場合が多い。この時間差は、センサ７２からの電気信号を通信制御部がシリアルデータとして出力する際に一定のデータ処理時間が必要になったり、プロトコルにより送信タイミングが決められていたりすることによって生ずるものである。

従って、センサ６２に表れる所望の電気信号とシリアルデータの全てを一度に取得することは困難である。このような場合には、波形測定装置８０の他に専用のバスアナライザを用意して、波形測定装置８０でセンサ６２の出力を観測すると共に、バスアナライザでバス上に送信されるシリアル信号を観測することになる。

一方、電気信号とそれに対応するシリアルデータを評価する場合に、必ずしもシリアルデータ信号をオシロスコープで波形表示させる必要はなく、ユーザによってはそのシリアルデータ値さえ判れば良いという場合がある。

本発明は、これらの問題点に鑑みてなされたものであり、シリアルデータ信号を波形データとして取得することなく、バス上のシリアルデータ解析結果を表示できる波形測定装置を提供することである。

このような問題を解決するため、請求項１記載の発明は、
シリアルバスを流れるシリアルデータを表示する波形測定装置であって、
シリアルデータを複数の領域に分割し、このデータを格納するシリアルデータ制御格納部と、
前記シリアルデータ制御格納部で格納されたシリアルデータを領域ごとに格納するバスデータメモリと、
このバスデータメモリへのシリアルデータの書き込みを制御する書き込み制御部と、
この書き込み制御部から所定の条件でシリアルデータを読み出すＣＰＵインターフェースと、
前記ＣＰＵインターフェースからシリアルデータが入力され、このデータを表示器に表示するＣＰＵと、
動作モードとして、シリアルトリガ機能使用モード、またはシリアルトリガ機能不使用モードのいずれかを選択する操作を受け付ける選択手段と、
シリアルデータが既定のトリガ条件を満たす場合にトリガを出力するトリガ出力部と、
を備え、
前記動作モードとしてシリアルトリガ機能使用モードが選択されている場合には、前記トリガ出力部は、前記シリアルデータ制御格納部に格納されたシリアルデータが前記トリガ条件を満たす場合にトリガを出力し、
前記動作モードとしてシリアルトリガ機能不使用モードが選択されている場合には、前記トリガ出力部は、前記シリアルデータ制御格納部に格納されたシリアルデータを使用せずにトリガ条件の成否を判断し、このトリガ条件を満たす場合にトリガを出力するとともに、
前記ＣＰＵは、前記動作モードとしてシリアルトリガ機能不使用モードが選択されている場合であっても、前記ＣＰＵインターフェースから入力されたシリアルデータを表示器に表示する。

請求項２記載の発明は、
プロトコルに従いデータフレームを構成する複数の領域に分割して、パラレル変換したデータを格納するシリアルデータ制御格納部を備え、シリアルデータを表示する波形測定装置において、
前記シリアルデータ制御格納部で格納されたシリアルデータを領域ごとに格納するバスデータメモリと、
このバスデータメモリへのシリアルデータの書き込みを制御する書き込み制御部と、
この書き込み制御部から所定の条件でシリアルデータを読み出すＣＰＵインターフェースと、
前記ＣＰＵインターフェースからシリアルデータが入力され、このデータを表示器に表示するＣＰＵと、
動作モードとして、シリアルトリガ機能使用モード、またはシリアルトリガ機能不使用モードのいずれかを選択する操作を受け付ける選択手段と、
シリアルデータが既定のトリガ条件を満たす場合にトリガを出力するトリガ出力部と、
を備え、
前記動作モードとしてシリアルトリガ機能使用モードが選択されている場合には、前記トリガ出力部は、前記シリアルデータ制御格納部に格納されたシリアルデータが前記トリガ条件を満たす場合にトリガを出力し、
前記動作モードとしてシリアルトリガ機能不使用モードが選択されている場合には、前記トリガ出力部は、前記シリアルデータ制御格納部に格納されたシリアルデータを使用せずにトリガ条件の成否を判断し、このトリガ条件を満たす場合にトリガを出力するとともに、
前記ＣＰＵは、前記動作モードとしてシリアルトリガ機能不使用モードが選択されている場合であっても、前記ＣＰＵインターフェースから入力されたシリアルデータを表示器に表示する。

請求項３記載の発明は、請求項１又は２記載の波形測定装置において、
前記ＣＰＵインターフェースは、前記バスデータメモリに対して波形データの取得とは非同期にシリアルデータを読み出す。

請求項４記載の発明は、請求項１から３のいずれかに記載の波形測定装置において、
前記バスデータメモリにシリアルデータを受信した時刻を書き込む。

請求項５前記の発明は、請求項１から４のいずれかに記載の波形測定装置において、
ＣＰＵインターフェースは、前記書き込み制御部からのシリアルデータの読み出しを前記ＣＰＵからの要求に基づいて行う。

このように、プロトコルに従いデータフレームを構成する複数の領域に分割して、パラレル変換したデータを格納するシリアルデータ制御格納部とこのシリアルデータ制御格納部で格納されたシリアルデータを領域ごとに格納するバスデータメモリを備えたので、シリアルバスデータを波形取得することなく、常に最新のシリアルバスデータ解析結果を、波形測定装置の表示器に表示することが可能となる。

以下、本発明の波形測定装置の構成例について図１、図２を参照して説明する。ただし、図７、図８と同一の構成については同一の符号を付して説明を省略する。ここで、図１は図２のトリガ検出回路４の構成図であり、図２は本発明の波形測定装置の構成例である。ただし、図２の構成は、ＣＰＵインターフェース１０３から出力されるデータをＣＰＵ７に転送するためのバスデータ転送経路１２０が存在する点を除き図７と同様なので、説明を省略する。

図１において、ＣＯＭＰ２０、トリガ生成部３０、シリアルトリガ生成ブロック４０、トリガ選択部５０は図８と同様なので、同一の符号を付して説明を省略する。書き込み制御回路１０１は、シリアルデータ制御格納部４２で格納されたデータを読み出して、バスデータメモリ１０２に書き込む。ＣＰＵインターフェース１０３は図２のＣＰＵ７から要求があると、バスデータメモリ１０２に書き込まれたバスデータを読み出してＣＰＵ７に転送する。

次に、本発明の動作を説明する。まず、トリガ条件を、シリアルバストリガ以外の信号、例えばセンサの電気信号とする。この動作（図１トリガ信号の流れ）については、従来と同様なので説明を省略する。

続いて、シリアルトリガ生成ブロック４０内の動作を説明する。シリアルトリガ生成ブロック４０では、最初に、入力選択部４１でシリアルバス信号を選択する。なお、トリガ生成部３０とシリアルトリガ生成ブロック４０では、それぞれに入力選択部３１、４１を備えるため、それぞれ違う入力信号が選択可能である。

シリアルデータ制御格納部４２は、プロトコルに従いデータフレームを構成する複数の領域に分割して、パラレル変換したデータを格納する。この様子を具体的に表したものが図３である。図３はCANバスのデータフォーマットの構成例である。このデータフォーマットによれば、IDの領域は11ビット、Controlは6ビット、Dataは0〜64ビット、CRCは15ビットからなる。シリアルデータ制御格納部４２は、図３のようにID、Control、Data等のデータをパラレル変換し、それぞれID、Control、Dataに分けて格納する。

次に、図４を参照してシリアルデータ制御格納部４２が、パラレル変換を次々と行ってデータを格納する動作を説明する。シリアルデータ制御格納部４２は、図４のように、パラレル変換したデータを次々と格納するが、この例では第６回目のデータまでを格納している。

続いて、図５を参照して図３、図４で説明したパラレル変換がどのように行われているか説明する。図５の破線はスレッショルドであり、これより高いレベルの波形であれば「１」と認識し、低ければ「０」と認識する。図５の例では、「１０１１０１」となる。この様にして得られたデータを図３、及び図４の様にパラレル変換して格納する。つまり、本発明では、この様にしてID等の領域ごとにデジタル値からなるデータを格納するが、図１０のシリアルデータの波形データそのものを取り込むことはしない。

書き込み制御回路１０１は、図３、図４に示すようにID等の領域ごとにデータが格納されると、それらのデータをバスデータメモリ１０２に書き込む。ＣＰＵインターフェース１０３は、ＣＰＵ７から要求があると、バスデータメモリ１０２に書き込まれたバスデータを読み出してＣＰＵ７に転送する。

なお、トリガ検出回路４におけるバスデータの書き込みとＣＰＵ７への転送は、波形データの取得とは非同期に動作する。よって、ＣＰＵ７は、一定時間ごとにバスデータメモリ１０２にアクセスしてデータを読み取り、最新のデータを表示器６に表示させることができる。また、別途専用のプロトコルアナライザを用意することなく、シリアルバスのデータをモニターしながら、波形測定が可能となる。

また、このトリガ待ち状態のときでも、ＣＰＵ７経由でシリアルバスデータの取得が可能のため、シリアルバスデータの表示は常に最新データに保たれ、シリアルバスのモニターが可能である。

さらに、「シリアルトリガ機能」使用時においても、図４や図６の様にパラレルに各領域のデータを保存してその結果を表示器６に表示することにより、トリガ条件が成立せず画面更新が行われない状況下にある場合、どの条件が一致せずトリガがかからないのかが認識できる。

次に、図６を参照して本発明の応用例を説明する。トリガが成立した時間（時刻）を、波形データともにメモリ５に書き込む。また、図６の様に、シリアルバスデータを受信した時刻をシリアルバス解析結果と共にバスデータメモリ５に次々と書き込む。そして、トリガが成立した時刻とシリアルバスデータを受信した時刻を比較する。

このように、図６の例では、トリガが成立した時間（時刻）を波形データともにメモリ５に書き込むことによりトリガの成立時間(No.2)がわかるので、これに対応するデータフレーム（例えばID=2AAであればNo.3）を調べることによって、トリガ条件成立とシリアルデータが送信されるタイミングの関係を調べることができる。

本発明によるトリガ検出回路４の構成例である。 本発明による波形測定装置の構成例である。 プロトコルに従いデータフレームを領域分割した図である。 シリアルデータ制御格納部４２でパラレル変換を次々と行ってデータを格納する動作の説明図である。 図３、図４で説明したパラレル変換の説明図である。 本発明の応用例の説明図である。 従来の波形測定装置の構成例である。 従来のトリガ検出回路４の構成例である。 従来のシリアルバスの構成例である。 センサの電気信号を観測したいタイミングとシリアルデータが送信されるタイミングを表した図面である。

符号の説明

３０ トリガ生成部
４０ シリアルトリガ生成ブロック
４１ 入力選択部
４２ シリアルデータ制御格納部
４３ シリアルトリガ生成部
４４ バス同期クロック生成部
４５ レジスタ
５０ トリガ選択部
１０１ 書き込み制御回路
１０２ バスデータメモリ
１０３ ＣＰＵインターフェース

Claims (5)

1. シリアルバスを流れるシリアルデータを表示する波形測定装置であって、
   シリアルデータを複数の領域に分割し、このデータを格納するシリアルデータ制御格納部と、
   前記シリアルデータ制御格納部で格納されたシリアルデータを領域ごとに格納するバスデータメモリと、
   このバスデータメモリへのシリアルデータの書き込みを制御する書き込み制御部と、
   この書き込み制御部から所定の条件でシリアルデータを読み出すＣＰＵインターフェースと、
   前記ＣＰＵインターフェースからシリアルデータが入力され、このデータを表示器に表示するＣＰＵと、
   動作モードとして、シリアルトリガ機能使用モード、またはシリアルトリガ機能不使用モードのいずれかを選択する操作を受け付ける選択手段と、
   シリアルデータが既定のトリガ条件を満たす場合にトリガを出力するトリガ出力部と、
   を備え、
   前記動作モードとしてシリアルトリガ機能使用モードが選択されている場合には、前記トリガ出力部は、前記シリアルデータ制御格納部に格納されたシリアルデータが前記トリガ条件を満たす場合にトリガを出力し、
   前記動作モードとしてシリアルトリガ機能不使用モードが選択されている場合には、前記トリガ出力部は、前記シリアルデータ制御格納部に格納されたシリアルデータを使用せずにトリガ条件の成否を判断し、このトリガ条件を満たす場合にトリガを出力するとともに、
   前記ＣＰＵは、前記動作モードとしてシリアルトリガ機能不使用モードが選択されている場合であっても、前記ＣＰＵインターフェースから入力されたシリアルデータを表示器に表示することを特徴とする波形測定装置。
2. プロトコルに従いデータフレームを構成する複数の領域に分割して、パラレル変換したデータを格納するシリアルデータ制御格納部を備え、シリアルデータを表示する波形測定装置において、
   前記シリアルデータ制御格納部で格納されたシリアルデータを領域ごとに格納するバスデータメモリと、
   このバスデータメモリへのシリアルデータの書き込みを制御する書き込み制御部と、
   この書き込み制御部から所定の条件でシリアルデータを読み出すＣＰＵインターフェースと、
   前記ＣＰＵインターフェースからシリアルデータが入力され、このデータを表示器に表示するＣＰＵと、
   動作モードとして、シリアルトリガ機能使用モード、またはシリアルトリガ機能不使用モードのいずれかを選択する操作を受け付ける選択手段と、
   シリアルデータが既定のトリガ条件を満たす場合にトリガを出力するトリガ出力部と、
   を備え、
   前記動作モードとしてシリアルトリガ機能使用モードが選択されている場合には、前記トリガ出力部は、前記シリアルデータ制御格納部に格納されたシリアルデータが前記トリガ条件を満たす場合にトリガを出力し、
   前記動作モードとしてシリアルトリガ機能不使用モードが選択されている場合には、前記トリガ出力部は、前記シリアルデータ制御格納部に格納されたシリアルデータを使用せずにトリガ条件の成否を判断し、このトリガ条件を満たす場合にトリガを出力するとともに、
   前記ＣＰＵは、前記動作モードとしてシリアルトリガ機能不使用モードが選択されている場合であっても、前記ＣＰＵインターフェースから入力されたシリアルデータを表示器に表示することを特徴とする波形測定装置。
3. 前記ＣＰＵインターフェースは、前記バスデータメモリに対して波形データの取得とは非同期にシリアルデータを読み出すことを特徴とする請求項１又は２記載の波形測定装置。
4. 前記バスデータメモリにシリアルデータを受信した時刻を書き込むことを特徴とする請求項１から３のいずれかに記載の波形測定装置。
5. 前記ＣＰＵインターフェースは、前記書き込み制御部からのシリアルデータの読み出しを前記ＣＰＵからの要求に基づいて行うことを特徴とする請求項１から４のいずれかに記載の波形測定装置。

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