JP5158740B2 - Memory system - Google Patents

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Description

本発明は、メモリシステムに関し、特に、フラッシュメモリを用いたメモリシステムに関する。   The present invention relates to a memory system, and more particularly to a memory system using a flash memory.

フラッシュメモリのタイプにはＮＯＲ型とＮＡＮＤ型とがあり、利用の目的や態様に応じて適切なタイプのフラッシュメモリが選択されて使用されている。   There are two types of flash memory, NOR type and NAND type, and an appropriate type of flash memory is selected and used according to the purpose and mode of use.

なお、ＮＡＮＤ型フラッシュメモリを用いたメモリシステムに関連する技術が、例えば下記特許文献１，２に開示されている。   For example, the following Patent Documents 1 and 2 disclose techniques related to a memory system using a NAND flash memory.

特許第３７４７２１３号公報Japanese Patent No. 3747213 特表２００４−５２７０４０号公報JP-T-2004-527040

ＮＯＲ型フラッシュメモリはＮＡＮＤ型フラッシュメモリよりも高価である。従って、高価なＮＯＲ型フラッシュメモリを安価なＮＡＮＤ型フラッシュメモリに置き換えることは、コスト削減の観点からは望ましい。しかし、ＮＡＮＤ型フラッシュメモリはＮＯＲ型フラッシュメモリよりも読み出し命令に対するレイテンシが大きいため、単にＮＯＲ型フラッシュメモリをＮＡＮＤ型フラッシュメモリに置き換えたのでは、レイテンシが大きくなってユーザが違和感を感じる等の不都合がある。   The NOR flash memory is more expensive than the NAND flash memory. Accordingly, it is desirable from the viewpoint of cost reduction to replace the expensive NOR flash memory with an inexpensive NAND flash memory. However, since the NAND flash memory has a larger latency with respect to the read command than the NOR flash memory, simply replacing the NOR flash memory with the NAND flash memory increases the latency and causes the user to feel uncomfortable. There is.

本発明はかかる事情に鑑みて成されたものであり、安価なＮＡＮＤ型フラッシュメモリを使用しつつも、読み出し命令に対するレイテンシをＮＯＲ型フラッシュメモリと同程度に抑制することが可能なメモリシステムを得ることを目的とする。   The present invention has been made in view of such circumstances, and obtains a memory system capable of suppressing the latency for a read command to the same level as that of a NOR flash memory while using an inexpensive NAND flash memory. For the purpose.

第１の発明に係るメモリシステムは、第１の記憶部と、読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、前記第１及び第２の記憶部を制御する制御部とを備え、前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、前記第１の記憶部には複数の前記データ列が記憶されており、前記制御部は、複数の前記データ列に関する複数の前記第１部分を、電源投入時に前記第２の記憶部に予めコピーすることを特徴とする。
第２の発明に係るメモリシステムは、第１の記憶部と、読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、前記第１及び第２の記憶部を制御する制御部とを備え、前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、前記第２の記憶部の記憶容量は、前記第１の記憶部の前記レイテンシの大きさに基づいて、前記第２の記憶部からの前記第１部分の読み出しの完了タイミングと、前記第１の記憶部からの前記第２部分のデータ出力の開始タイミングとが一致するように規定されることを特徴とする。
第３の発明に係るメモリシステムは、第１の記憶部と、読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、前記第１及び第２の記憶部を制御する制御部とを備え、前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、前記第１の記憶部からの前記第２部分のデータ出力の開始タイミングが、前記第２の記憶部からの前記第１部分の読み出しの完了タイミングより後である場合には、前記第１の記憶部が待機状態である旨をホストシステムに報知することを特徴とする。
A memory system according to a first aspect of the present invention includes a first storage unit, a second storage unit having a latency for a read command smaller than that of the first storage unit, and the first and second storage units A controller that controls the first portion of the data sequence stored in the first storage unit corresponding to the latency of the first storage unit when the power is turned on. When the data string is copied in advance to the second storage unit and the data string is read, reading of the second part, which is the remaining part of the data string, is started from the first storage unit, and the second to read out the first portion from the storage portion of the the first storage unit are stored a plurality of said data string, the control unit, a plurality of the first portion for a plurality of said data string When the power is turned on, the second storage unit is copied in advance. Characterized in that it.
A memory system according to a second aspect of the present invention includes a first storage unit, a second storage unit having a latency for a read command smaller than that of the first storage unit, and the first and second storage units A controller that controls the first portion of the data sequence stored in the first storage unit corresponding to the latency of the first storage unit when the power is turned on. When the data string is copied in advance to the second storage unit and the data string is read, reading of the second part, which is the remaining part of the data string, is started from the first storage unit, and the second The first portion is read from the storage portion, and the storage capacity of the second storage portion is determined based on the latency of the first storage portion, and the first portion from the second storage portion Read completion timing and the first read Characterized in that the start timing of the data output of said second portion from憶部is defined to coincide.
According to a third aspect of the present invention, there is provided a memory system including: a first storage unit; a second storage unit whose latency for a read command is smaller than that of the first storage unit; and the first and second storage units A controller that controls the first portion of the data sequence stored in the first storage unit corresponding to the latency of the first storage unit when the power is turned on. When the data string is copied in advance to the second storage unit and the data string is read, reading of the second part, which is the remaining part of the data string, is started from the first storage unit, and the second The first portion is read from the first storage portion, and the data output start timing of the second portion from the first storage portion is later than the completion timing of reading the first portion from the second storage portion. In the case where Storage unit is characterized in that the notifying is in the standby state to the host system.

第４の発明に係るメモリシステムは、第１〜第３のいずれか一つの発明に係るメモリシステムにおいて特に、前記第１の記憶部から読み出して前記第２の記憶部に書き込むべき前記第１部分に対するエラー訂正処理と、前記第２の記憶部から読み出した前記第２部分に対するエラー訂正処理とを行うためのエラー訂正部をさらに備えることを特徴とする。
The memory system according to a fourth aspect of the present invention is the memory system according to any one of the first to third aspects , in particular, the first to be read from the first storage unit and written to the second storage unit. An error correction unit for performing an error correction process on the part and an error correction process on the second part read from the second storage unit is further provided.

第５の発明に係るメモリシステムは、第１〜第４のいずれか一つの発明に係るメモリシステムにおいて特に、前記第１の記憶部は、ＮＡＮＤ型のフラッシュメモリであることを特徴とする。
The memory system according to a fifth aspect of the present invention is the memory system according to any one of the first to fourth aspects of the invention, wherein the first storage unit is a NAND flash memory .

第１〜第３の発明に係るメモリシステムによれば、第１の記憶部のレイテンシに起因して第１の記憶部が待機状態となっている間に、第２の記憶部からデータ列の第１部分を読み出すことができるため、第１の記憶部のみを有するメモリシステムと比較すると、システム全体のレイテンシを抑制することができる。従って、第１の記憶部としてのＮＯＲ型フラッシュメモリをＮＡＮＤ型フラッシュメモリに置き換えた場合であっても、ユーザの違和感を解消することができる。
According to the memory system according to the first to third aspects of the present invention, while the first storage unit is in the standby state due to the latency of the first storage unit, the data string is transferred from the second storage unit. Since the first portion can be read, the latency of the entire system can be suppressed as compared with a memory system having only the first storage unit. Therefore, even when the NOR flash memory as the first storage unit is replaced with a NAND flash memory, the user's uncomfortable feeling can be eliminated.

第４の発明に係るメモリシステムによれば、第１の記憶部としてのＮＯＲ型フラッシュメモリをＮＡＮＤ型フラッシュメモリに置き換えた場合であっても、エラー訂正部によってデータ列に対するエラー訂正処理を行うことができる。
According to the memory system of the fourth invention, even when the NOR flash memory serving as the first storage unit is replaced with the NAND flash memory, the error correction process is performed on the data string by the error correction unit. Can do.

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the element which attached | subjected the same code | symbol in different drawing shall show the same or corresponding element.

図１は、本発明の実施の形態に係るメモリモジュール１の構成を示すブロック図である。図１に示すように、本実施の形態に係るメモリモジュール１は、コントローラ２とＮＡＮＤ型フラッシュメモリ３とを備えている。コントローラ２は、ＣＰＵ等の制御部４と、インタフェース部５と、ＳＲＡＭ又はＳＤＲＡＭ等のバッファメモリ６と、エラー訂正部７とを有している。ＮＡＮＤ型フラッシュメモリ３、インタフェース部５、バッファメモリ６、及びエラー訂正部７の各動作は、いずれも制御部４によって制御される。読み出し命令に対するレイテンシは、ＮＡＮＤ型フラッシュメモリ３よりもバッファメモリ６のほうが小さい。   FIG. 1 is a block diagram showing a configuration of a memory module 1 according to an embodiment of the present invention. As shown in FIG. 1, the memory module 1 according to the present embodiment includes a controller 2 and a NAND flash memory 3. The controller 2 includes a control unit 4 such as a CPU, an interface unit 5, a buffer memory 6 such as SRAM or SDRAM, and an error correction unit 7. The operations of the NAND flash memory 3, interface unit 5, buffer memory 6, and error correction unit 7 are all controlled by the control unit 4. The latency for the read command is smaller in the buffer memory 6 than in the NAND flash memory 3.

コントローラ２には、メモリモジュール１に対してデータを読み書きするホストシステム８が接続される。ホストシステム８とメモリモジュール１との間のデータの授受は、コントローラ２のインタフェース部５によって実行される。   A host system 8 that reads / writes data from / to the memory module 1 is connected to the controller 2. Data exchange between the host system 8 and the memory module 1 is executed by the interface unit 5 of the controller 2.

図２は、図１に示したＮＡＮＤ型フラッシュメモリ３及びバッファメモリ６のアドレス空間を示す図である。ＮＡＮＤ型フラッシュメモリ３は、例えば２ＫＢｙｔｅのページ単位で、複数のデータ列を記憶する。図２では、ページＰ１〜Ｐｎのｎ個（ｎは自然数で、例えば１２８Ｋである）のデータ列がＮＡＮＤ型フラッシュメモリ３に記憶されている。本実施の形態の例では、ＮＡＮＤ型フラッシュメモリ３の記憶容量は２ＧＢｉｔである。   FIG. 2 is a diagram showing the address space of the NAND flash memory 3 and the buffer memory 6 shown in FIG. The NAND flash memory 3 stores a plurality of data strings, for example, in units of 2 KB bytes. In FIG. 2, n data strings of pages P1 to Pn (n is a natural number, for example, 128K) are stored in the NAND flash memory 3. In the example of the present embodiment, the storage capacity of the NAND flash memory 3 is 2 GBit.

図１に示したコントローラ２は、各ページＰ１〜Ｐｎの先頭アドレスにランダムにアクセス可能であり、また、各ページＰ１〜Ｐｎ内では先頭アドレスから順にシーケンシャルにアクセス可能である。つまり、ページ間ではランダムアクセスが可能であり、ページ内ではシーケンシャルアクセスが可能である。   The controller 2 shown in FIG. 1 can randomly access the head addresses of the pages P1 to Pn, and can sequentially access the pages P1 to Pn sequentially from the head address. That is, random access is possible between pages, and sequential access is possible within a page.

各ページＰ１〜Ｐｎは、便宜上、先頭アドレスを含む第１部分Ｐ１ａ〜Ｐｎａと、残余の第２部分Ｐ１ｂ〜Ｐｎｂとに分割されている。第１部分Ｐ１ａ〜Ｐｎａの各データ容量は、読み出し命令に対するＮＡＮＤ型フラッシュメモリ３のレイテンシの大きさに対応して定められる。例えば、ＮＡＮＤ型フラッシュメモリ３のレイテンシが２５μｓｅｃであり、１６Ｂｉｔバス幅かつ１００ｎｓｅｃサイクルでアクセスされる条件では、第１部分Ｐ１ａ〜Ｐｎａの各データ容量は５１２Ｂｙｔｅに設定される。   Each page P1 to Pn is divided into a first part P1a to Pna including the head address and a remaining second part P1b to Pnb for convenience. The data capacities of the first portions P1a to Pna are determined corresponding to the latency of the NAND flash memory 3 with respect to the read command. For example, under the condition that the NAND flash memory 3 has a latency of 25 μsec and is accessed with a 16-bit bus width and a cycle of 100 nsec, each data capacity of the first portions P1a to Pna is set to 512 bytes.

バッファメモリ６には、ＮＡＮＤ型フラッシュメモリ３に記憶されているページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａが、コピーして記憶されている。具体的には、メモリモジュール１のＰＯＲ（Power On Reset）時に、ページＰ１〜Ｐｎの第１部分Ｐ１ａ〜ＰｎａがＮＡＮＤ型フラッシュメモリ３から読み出され、図１に示したエラー訂正部７によってチェックサム等を用いた所定のエラー訂正処理が行われた後、バッファメモリ６に書き込まれる。本実施の形態の例では、バッファメモリ６の記憶容量は５１２ＭＢｉｔであり、ＮＡＮＤ型フラッシュメモリ３の記憶容量の概ね１／４である。   In the buffer memory 6, the first portions P1a to Pna of the pages P1 to Pn stored in the NAND flash memory 3 are copied and stored. Specifically, during POR (Power On Reset) of the memory module 1, the first portions P1a to Pna of the pages P1 to Pn are read from the NAND flash memory 3 and checked by the error correction unit 7 shown in FIG. After a predetermined error correction process using a thumb or the like, it is written in the buffer memory 6. In the example of the present embodiment, the storage capacity of the buffer memory 6 is 512 MBit, which is approximately 1/4 of the storage capacity of the NAND flash memory 3.

図３は、メモリモジュール１からのデータ列の読み出し動作を示すタイミングチャートである。図３では、一例として、メモリモジュール１からページＰ３を読み出す例を示している。上記の通り、ページＰ３はＮＡＮＤ型フラッシュメモリ３に記憶されており、また、ページＰ３の第１部分Ｐ３ａは、ＰＯＲ時にＮＡＮＤ型フラッシュメモリ３から読み出されてバッファメモリ６に書き込まれている。   FIG. 3 is a timing chart showing a data string read operation from the memory module 1. FIG. 3 shows an example in which the page P3 is read from the memory module 1 as an example. As described above, the page P3 is stored in the NAND flash memory 3, and the first portion P3a of the page P3 is read from the NAND flash memory 3 and written in the buffer memory 6 at the time of POR.

図１，３を参照して、コントローラ２がホストシステム８からページＰ３の読み出し命令を受けると、コントローラ２の制御部４は、時刻ｔ１において、バッファメモリ６から第１部分Ｐ３ａの読み出しを開始する。バッファメモリ６のレイテンシは非常に小さいので、バッファメモリ６からホストシステム８への第１部分Ｐ３ａのデータ転送は直ちに開始される。また、制御部４は、時刻ｔ１において、ＮＡＮＤ型フラッシュメモリ３に対して第２部分Ｐ３ｂの読み出し動作の開始を命令する。ＮＡＮＤ型フラッシュメモリ３のレイテンシは比較的大きいため、ＮＡＮＤ型フラッシュメモリ３からの第２部分Ｐ３ｂのデータ出力は、この時点では開始されない。   1 and 3, when controller 2 receives a read command for page P3 from host system 8, controller 4 of controller 2 starts reading first portion P3a from buffer memory 6 at time t1. . Since the latency of the buffer memory 6 is very small, the data transfer of the first part P3a from the buffer memory 6 to the host system 8 is started immediately. Further, the control unit 4 commands the NAND flash memory 3 to start the reading operation of the second portion P3b at time t1. Since the latency of the NAND flash memory 3 is relatively large, the data output of the second portion P3b from the NAND flash memory 3 is not started at this time.

時刻ｔ２において、バッファメモリ６からの第１部分Ｐ３ａの読み出しが完了する。また、時刻ｔ２において、ＮＡＮＤ型フラッシュメモリ３からの第２部分Ｐ３ｂのデータ出力が開始される。但し、第１部分Ｐ３ａの読み出しの完了タイミングと、第２部分Ｐ３ｂのデータ出力の開始タイミングとは、必ずしも厳密に一致する必要はない。ＮＡＮＤ型フラッシュメモリ３から読み出された第２部分Ｐ３ｂは、エラー訂正部７によってチェックサム等を用いた所定のエラー訂正処理が行われた後、ホストシステム８へデータ転送される。   At time t2, reading of the first portion P3a from the buffer memory 6 is completed. At time t2, data output of the second portion P3b from the NAND flash memory 3 is started. However, the read completion timing of the first portion P3a and the data output start timing of the second portion P3b do not necessarily coincide exactly. The second part P3b read from the NAND flash memory 3 is subjected to a predetermined error correction process using a checksum or the like by the error correction unit 7, and then transferred to the host system 8.

時刻ｔ３において、ＮＡＮＤ型フラッシュメモリ３からの第２部分Ｐ３ｂの読み出しが完了し、メモリモジュール１からホストシステム８へのページＰ３のデータ転送が完了する。   At time t3, reading of the second portion P3b from the NAND flash memory 3 is completed, and data transfer of the page P3 from the memory module 1 to the host system 8 is completed.

このように本実施の形態に係るメモリモジュール１によれば、ＮＡＮＤ型フラッシュメモリ３の比較的大きいレイテンシに起因してＮＡＮＤ型フラッシュメモリ３が待機状態となっている間に、バッファメモリ６からページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａが読み出されて、ホストシステム８へデータ転送される。そのため、バッファメモリ６を有さずにＮＡＮＤ型フラッシュメモリ３のみを有するメモリモジュールと比較すると、メモリモジュール全体のレイテンシを抑制することができる。従って、既存のＮＯＲ型フラッシュメモリを安価なＮＡＮＤ型フラッシュメモリ３に置き換えた場合であっても、レイテンシに関するユーザの違和感を解消することができる。   As described above, according to the memory module 1 according to the present embodiment, the page from the buffer memory 6 is changed while the NAND flash memory 3 is in the standby state due to the relatively large latency of the NAND flash memory 3. The first parts P1a to Pna of P1 to Pn are read and transferred to the host system 8. Therefore, the latency of the entire memory module can be suppressed as compared with a memory module that does not have the buffer memory 6 but has only the NAND flash memory 3. Therefore, even when the existing NOR flash memory is replaced with an inexpensive NAND flash memory 3, the user's uncomfortable feeling related to latency can be eliminated.

なお、以上の説明では、記憶容量が５１２ＭＢｉｔのバッファメモリ６を用意することにより、ＮＡＮＤ型フラッシュメモリ３のレイテンシを完全に隠蔽する場合の例について説明したが、この例よりも記憶容量の少ないバッファメモリ６を使用することもできる。この場合は、ＮＡＮＤ型フラッシュメモリ３のレイテンシを完全には隠蔽できないため、ＮＡＮＤ型フラッシュメモリ３が待機状態である期間は、メモリモジュール１からホストシステム８へＲｅａｄｙ信号又はＢｕｓｙ信号を出力することにより、ＮＡＮＤ型フラッシュメモリ３が待機状態である旨をホストシステム８に報知する。   In the above description, an example in which the latency of the NAND flash memory 3 is completely hidden by preparing the buffer memory 6 having a storage capacity of 512 MBit has been described. However, a buffer having a smaller storage capacity than this example. The memory 6 can also be used. In this case, since the latency of the NAND flash memory 3 cannot be completely concealed, a Ready signal or a Busy signal is output from the memory module 1 to the host system 8 while the NAND flash memory 3 is in a standby state. Then, the host system 8 is notified that the NAND flash memory 3 is in a standby state.

本発明の実施の形態に係るメモリモジュールの構成を示すブロック図である。It is a block diagram which shows the structure of the memory module which concerns on embodiment of this invention. 図１に示したＮＡＮＤ型フラッシュメモリ及びバッファメモリのアドレス空間を示す図である。FIG. 2 is a diagram showing an address space of a NAND flash memory and a buffer memory shown in FIG. 1. メモリモジュールからのデータ列の読み出し動作を示すタイミングチャートである。3 is a timing chart showing an operation of reading a data string from a memory module.

符号の説明Explanation of symbols

１ メモリモジュール
２ コントローラ
３ ＮＡＮＤ型フラッシュメモリ
４ 制御部
６ バッファメモリ
７ エラー訂正部
DESCRIPTION OF SYMBOLS 1 Memory module 2 Controller 3 NAND flash memory 4 Control part 6 Buffer memory 7 Error correction part

Claims (5)

第１の記憶部と、
読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、
前記第１及び第２の記憶部を制御する制御部と
を備え、
前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、
前記第１の記憶部には複数の前記データ列が記憶されており、
前記制御部は、複数の前記データ列に関する複数の前記第１部分を、電源投入時に前記第２の記憶部に予めコピーする、メモリシステム。 A first storage unit;
A second storage unit having a latency for a read command smaller than that of the first storage unit;
A control unit for controlling the first and second storage units,
The control unit previously copies a first portion corresponding to the latency of the first storage unit in the data string stored in the first storage unit to the second storage unit when power is turned on. When reading the data string, the reading of the second part, which is the remaining part of the data string, is started from the first storage part, and the first part is read from the second storage part. It was read out,
A plurality of the data strings are stored in the first storage unit,
The said control part is a memory system which copies beforehand the said some 1st part regarding the said some data string to the said 2nd memory | storage part at the time of power activation . 第１の記憶部と、
読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、
前記第１及び第２の記憶部を制御する制御部と
を備え、
前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、
前記第２の記憶部の記憶容量は、前記第１の記憶部の前記レイテンシの大きさに基づいて、前記第２の記憶部からの前記第１部分の読み出しの完了タイミングと、前記第１の記憶部からの前記第２部分のデータ出力の開始タイミングとが一致するように規定される、メモリシステム。 A first storage unit;
A second storage unit having a latency for a read command smaller than that of the first storage unit;
A control unit for controlling the first and second storage units;
With
The control unit previously copies a first portion corresponding to the latency of the first storage unit in the data string stored in the first storage unit to the second storage unit when power is turned on. When reading the data string, the reading of the second part, which is the remaining part of the data string, is started from the first storage part, and the first part is read from the second storage part. reading,
The storage capacity of the second storage unit is determined based on the latency size of the first storage unit, the read completion timing of the first part from the second storage unit, and the first storage unit A memory system defined such that a start timing of data output of the second part from the storage unit coincides with the start timing . 第１の記憶部と、
読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、
前記第１及び第２の記憶部を制御する制御部と
を備え、
前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、
前記第１の記憶部からの前記第２部分のデータ出力の開始タイミングが、前記第２の記憶部からの前記第１部分の読み出しの完了タイミングより後である場合には、前記第１の記憶部が待機状態である旨をホストシステムに報知する、メモリシステム。 A first storage unit;
A second storage unit having a latency for a read command smaller than that of the first storage unit;
A control unit for controlling the first and second storage units;
With
The control unit previously copies a first portion corresponding to the latency of the first storage unit in the data string stored in the first storage unit to the second storage unit when power is turned on. When reading the data string, the reading of the second part, which is the remaining part of the data string, is started from the first storage part, and the first part is read from the second storage part. reading,
If the start timing of data output of the second part from the first storage unit is later than the completion timing of reading of the first part from the second storage unit, the first storage A memory system for informing the host system that the unit is in a standby state . 前記第１の記憶部から読み出して前記第２の記憶部に書き込むべき前記第１部分に対するエラー訂正処理と、前記第２の記憶部から読み出した前記第２部分に対するエラー訂正処理とを行うためのエラー訂正部をさらに備える、請求項１〜３のいずれか一つに記載のメモリシステム。 An error correction process for the first part to be read from the first storage unit and written to the second storage unit, and an error correction process for the second part read from the second storage unit The memory system according to claim 1, further comprising an error correction unit . 前記第１の記憶部は、ＮＡＮＤ型のフラッシュメモリである、請求項１〜４のいずれか一つに記載のメモリシステム。
 The memory system according to claim 1, wherein the first storage unit is a NAND flash memory .
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