JP5158740B2

JP5158740B2 - メモリシステム

Info

Publication number: JP5158740B2
Application number: JP2006230395A
Authority: JP
Inventors: 敦史川村
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2006-08-28
Filing date: 2006-08-28
Publication date: 2013-03-06
Anticipated expiration: 2026-08-28
Also published as: JP2008052622A

Description

本発明は、メモリシステムに関し、特に、フラッシュメモリを用いたメモリシステムに関する。

フラッシュメモリのタイプにはＮＯＲ型とＮＡＮＤ型とがあり、利用の目的や態様に応じて適切なタイプのフラッシュメモリが選択されて使用されている。

なお、ＮＡＮＤ型フラッシュメモリを用いたメモリシステムに関連する技術が、例えば下記特許文献１，２に開示されている。

特許第３７４７２１３号公報特表２００４−５２７０４０号公報

ＮＯＲ型フラッシュメモリはＮＡＮＤ型フラッシュメモリよりも高価である。従って、高価なＮＯＲ型フラッシュメモリを安価なＮＡＮＤ型フラッシュメモリに置き換えることは、コスト削減の観点からは望ましい。しかし、ＮＡＮＤ型フラッシュメモリはＮＯＲ型フラッシュメモリよりも読み出し命令に対するレイテンシが大きいため、単にＮＯＲ型フラッシュメモリをＮＡＮＤ型フラッシュメモリに置き換えたのでは、レイテンシが大きくなってユーザが違和感を感じる等の不都合がある。

本発明はかかる事情に鑑みて成されたものであり、安価なＮＡＮＤ型フラッシュメモリを使用しつつも、読み出し命令に対するレイテンシをＮＯＲ型フラッシュメモリと同程度に抑制することが可能なメモリシステムを得ることを目的とする。

第１の発明に係るメモリシステムは、第１の記憶部と、読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、前記第１及び第２の記憶部を制御する制御部とを備え、前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、前記第１の記憶部には複数の前記データ列が記憶されており、前記制御部は、複数の前記データ列に関する複数の前記第１部分を、電源投入時に前記第２の記憶部に予めコピーすることを特徴とする。
第２の発明に係るメモリシステムは、第１の記憶部と、読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、前記第１及び第２の記憶部を制御する制御部とを備え、前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、前記第２の記憶部の記憶容量は、前記第１の記憶部の前記レイテンシの大きさに基づいて、前記第２の記憶部からの前記第１部分の読み出しの完了タイミングと、前記第１の記憶部からの前記第２部分のデータ出力の開始タイミングとが一致するように規定されることを特徴とする。
第３の発明に係るメモリシステムは、第１の記憶部と、読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、前記第１及び第２の記憶部を制御する制御部とを備え、前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、前記第１の記憶部からの前記第２部分のデータ出力の開始タイミングが、前記第２の記憶部からの前記第１部分の読み出しの完了タイミングより後である場合には、前記第１の記憶部が待機状態である旨をホストシステムに報知することを特徴とする。

第４の発明に係るメモリシステムは、第１〜第３のいずれか一つの発明に係るメモリシステムにおいて特に、前記第１の記憶部から読み出して前記第２の記憶部に書き込むべき前記第１部分に対するエラー訂正処理と、前記第２の記憶部から読み出した前記第２部分に対するエラー訂正処理とを行うためのエラー訂正部をさらに備えることを特徴とする。

第５の発明に係るメモリシステムは、第１〜第４のいずれか一つの発明に係るメモリシステムにおいて特に、前記第１の記憶部は、ＮＡＮＤ型のフラッシュメモリであることを特徴とする。

第１〜第３の発明に係るメモリシステムによれば、第１の記憶部のレイテンシに起因して第１の記憶部が待機状態となっている間に、第２の記憶部からデータ列の第１部分を読み出すことができるため、第１の記憶部のみを有するメモリシステムと比較すると、システム全体のレイテンシを抑制することができる。従って、第１の記憶部としてのＮＯＲ型フラッシュメモリをＮＡＮＤ型フラッシュメモリに置き換えた場合であっても、ユーザの違和感を解消することができる。

第４の発明に係るメモリシステムによれば、第１の記憶部としてのＮＯＲ型フラッシュメモリをＮＡＮＤ型フラッシュメモリに置き換えた場合であっても、エラー訂正部によってデータ列に対するエラー訂正処理を行うことができる。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。

図１は、本発明の実施の形態に係るメモリモジュール１の構成を示すブロック図である。図１に示すように、本実施の形態に係るメモリモジュール１は、コントローラ２とＮＡＮＤ型フラッシュメモリ３とを備えている。コントローラ２は、ＣＰＵ等の制御部４と、インタフェース部５と、ＳＲＡＭ又はＳＤＲＡＭ等のバッファメモリ６と、エラー訂正部７とを有している。ＮＡＮＤ型フラッシュメモリ３、インタフェース部５、バッファメモリ６、及びエラー訂正部７の各動作は、いずれも制御部４によって制御される。読み出し命令に対するレイテンシは、ＮＡＮＤ型フラッシュメモリ３よりもバッファメモリ６のほうが小さい。

コントローラ２には、メモリモジュール１に対してデータを読み書きするホストシステム８が接続される。ホストシステム８とメモリモジュール１との間のデータの授受は、コントローラ２のインタフェース部５によって実行される。

図２は、図１に示したＮＡＮＤ型フラッシュメモリ３及びバッファメモリ６のアドレス空間を示す図である。ＮＡＮＤ型フラッシュメモリ３は、例えば２ＫＢｙｔｅのページ単位で、複数のデータ列を記憶する。図２では、ページＰ１〜Ｐｎのｎ個（ｎは自然数で、例えば１２８Ｋである）のデータ列がＮＡＮＤ型フラッシュメモリ３に記憶されている。本実施の形態の例では、ＮＡＮＤ型フラッシュメモリ３の記憶容量は２ＧＢｉｔである。

図１に示したコントローラ２は、各ページＰ１〜Ｐｎの先頭アドレスにランダムにアクセス可能であり、また、各ページＰ１〜Ｐｎ内では先頭アドレスから順にシーケンシャルにアクセス可能である。つまり、ページ間ではランダムアクセスが可能であり、ページ内ではシーケンシャルアクセスが可能である。

各ページＰ１〜Ｐｎは、便宜上、先頭アドレスを含む第１部分Ｐ１ａ〜Ｐｎａと、残余の第２部分Ｐ１ｂ〜Ｐｎｂとに分割されている。第１部分Ｐ１ａ〜Ｐｎａの各データ容量は、読み出し命令に対するＮＡＮＤ型フラッシュメモリ３のレイテンシの大きさに対応して定められる。例えば、ＮＡＮＤ型フラッシュメモリ３のレイテンシが２５μｓｅｃであり、１６Ｂｉｔバス幅かつ１００ｎｓｅｃサイクルでアクセスされる条件では、第１部分Ｐ１ａ〜Ｐｎａの各データ容量は５１２Ｂｙｔｅに設定される。

バッファメモリ６には、ＮＡＮＤ型フラッシュメモリ３に記憶されているページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａが、コピーして記憶されている。具体的には、メモリモジュール１のＰＯＲ（Power On Reset）時に、ページＰ１〜Ｐｎの第１部分Ｐ１ａ〜ＰｎａがＮＡＮＤ型フラッシュメモリ３から読み出され、図１に示したエラー訂正部７によってチェックサム等を用いた所定のエラー訂正処理が行われた後、バッファメモリ６に書き込まれる。本実施の形態の例では、バッファメモリ６の記憶容量は５１２ＭＢｉｔであり、ＮＡＮＤ型フラッシュメモリ３の記憶容量の概ね１／４である。

図３は、メモリモジュール１からのデータ列の読み出し動作を示すタイミングチャートである。図３では、一例として、メモリモジュール１からページＰ３を読み出す例を示している。上記の通り、ページＰ３はＮＡＮＤ型フラッシュメモリ３に記憶されており、また、ページＰ３の第１部分Ｐ３ａは、ＰＯＲ時にＮＡＮＤ型フラッシュメモリ３から読み出されてバッファメモリ６に書き込まれている。

図１，３を参照して、コントローラ２がホストシステム８からページＰ３の読み出し命令を受けると、コントローラ２の制御部４は、時刻ｔ１において、バッファメモリ６から第１部分Ｐ３ａの読み出しを開始する。バッファメモリ６のレイテンシは非常に小さいので、バッファメモリ６からホストシステム８への第１部分Ｐ３ａのデータ転送は直ちに開始される。また、制御部４は、時刻ｔ１において、ＮＡＮＤ型フラッシュメモリ３に対して第２部分Ｐ３ｂの読み出し動作の開始を命令する。ＮＡＮＤ型フラッシュメモリ３のレイテンシは比較的大きいため、ＮＡＮＤ型フラッシュメモリ３からの第２部分Ｐ３ｂのデータ出力は、この時点では開始されない。

時刻ｔ２において、バッファメモリ６からの第１部分Ｐ３ａの読み出しが完了する。また、時刻ｔ２において、ＮＡＮＤ型フラッシュメモリ３からの第２部分Ｐ３ｂのデータ出力が開始される。但し、第１部分Ｐ３ａの読み出しの完了タイミングと、第２部分Ｐ３ｂのデータ出力の開始タイミングとは、必ずしも厳密に一致する必要はない。ＮＡＮＤ型フラッシュメモリ３から読み出された第２部分Ｐ３ｂは、エラー訂正部７によってチェックサム等を用いた所定のエラー訂正処理が行われた後、ホストシステム８へデータ転送される。

時刻ｔ３において、ＮＡＮＤ型フラッシュメモリ３からの第２部分Ｐ３ｂの読み出しが完了し、メモリモジュール１からホストシステム８へのページＰ３のデータ転送が完了する。

このように本実施の形態に係るメモリモジュール１によれば、ＮＡＮＤ型フラッシュメモリ３の比較的大きいレイテンシに起因してＮＡＮＤ型フラッシュメモリ３が待機状態となっている間に、バッファメモリ６からページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａが読み出されて、ホストシステム８へデータ転送される。そのため、バッファメモリ６を有さずにＮＡＮＤ型フラッシュメモリ３のみを有するメモリモジュールと比較すると、メモリモジュール全体のレイテンシを抑制することができる。従って、既存のＮＯＲ型フラッシュメモリを安価なＮＡＮＤ型フラッシュメモリ３に置き換えた場合であっても、レイテンシに関するユーザの違和感を解消することができる。

なお、以上の説明では、記憶容量が５１２ＭＢｉｔのバッファメモリ６を用意することにより、ＮＡＮＤ型フラッシュメモリ３のレイテンシを完全に隠蔽する場合の例について説明したが、この例よりも記憶容量の少ないバッファメモリ６を使用することもできる。この場合は、ＮＡＮＤ型フラッシュメモリ３のレイテンシを完全には隠蔽できないため、ＮＡＮＤ型フラッシュメモリ３が待機状態である期間は、メモリモジュール１からホストシステム８へＲｅａｄｙ信号又はＢｕｓｙ信号を出力することにより、ＮＡＮＤ型フラッシュメモリ３が待機状態である旨をホストシステム８に報知する。

本発明の実施の形態に係るメモリモジュールの構成を示すブロック図である。図１に示したＮＡＮＤ型フラッシュメモリ及びバッファメモリのアドレス空間を示す図である。メモリモジュールからのデータ列の読み出し動作を示すタイミングチャートである。

符号の説明

１メモリモジュール
２コントローラ
３ＮＡＮＤ型フラッシュメモリ
４制御部
６バッファメモリ
７エラー訂正部

Claims

第１の記憶部と、
読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、
前記第１及び第２の記憶部を制御する制御部と
を備え、
前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、
前記第１の記憶部には複数の前記データ列が記憶されており、
前記制御部は、複数の前記データ列に関する複数の前記第１部分を、電源投入時に前記第２の記憶部に予めコピーする、メモリシステム。
第１の記憶部と、
読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、
前記第１及び第２の記憶部を制御する制御部と
を備え、
前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、
前記第２の記憶部の記憶容量は、前記第１の記憶部の前記レイテンシの大きさに基づいて、前記第２の記憶部からの前記第１部分の読み出しの完了タイミングと、前記第１の記憶部からの前記第２部分のデータ出力の開始タイミングとが一致するように規定される、メモリシステム。
第１の記憶部と、
読み出し命令に対するレイテンシが前記第１の記憶部のそれよりも小さい、第２の記憶部と、
前記第１及び第２の記憶部を制御する制御部と
を備え、
前記制御部は、前記第１の記憶部に記憶されているデータ列のうち、前記第１の記憶部の前記レイテンシに対応する第１部分を、電源投入時に前記第２の記憶部に予めコピーし、前記データ列を読み出す際には、前記第１の記憶部から前記データ列のうちの残余部分である第２部分の読み出しを開始するとともに、前記第２の記憶部から前記第１部分を読み出し、
前記第１の記憶部からの前記第２部分のデータ出力の開始タイミングが、前記第２の記憶部からの前記第１部分の読み出しの完了タイミングより後である場合には、前記第１の記憶部が待機状態である旨をホストシステムに報知する、メモリシステム。
前記第１の記憶部から読み出して前記第２の記憶部に書き込むべき前記第１部分に対するエラー訂正処理と、前記第２の記憶部から読み出した前記第２部分に対するエラー訂正処理とを行うためのエラー訂正部をさらに備える、請求項１〜３のいずれか一つに記載のメモリシステム。
前記第１の記憶部は、ＮＡＮＤ型のフラッシュメモリである、請求項１〜４のいずれか一つに記載のメモリシステム。