JP5158740B2 - メモリシステム - Google Patents
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第2の発明に係るメモリシステムは、第1の記憶部と、読み出し命令に対するレイテンシが前記第1の記憶部のそれよりも小さい、第2の記憶部と、前記第1及び第2の記憶部を制御する制御部とを備え、前記制御部は、前記第1の記憶部に記憶されているデータ列のうち、前記第1の記憶部の前記レイテンシに対応する第1部分を、電源投入時に前記第2の記憶部に予めコピーし、前記データ列を読み出す際には、前記第1の記憶部から前記データ列のうちの残余部分である第2部分の読み出しを開始するとともに、前記第2の記憶部から前記第1部分を読み出し、前記第2の記憶部の記憶容量は、前記第1の記憶部の前記レイテンシの大きさに基づいて、前記第2の記憶部からの前記第1部分の読み出しの完了タイミングと、前記第1の記憶部からの前記第2部分のデータ出力の開始タイミングとが一致するように規定されることを特徴とする。
第3の発明に係るメモリシステムは、第1の記憶部と、読み出し命令に対するレイテンシが前記第1の記憶部のそれよりも小さい、第2の記憶部と、前記第1及び第2の記憶部を制御する制御部とを備え、前記制御部は、前記第1の記憶部に記憶されているデータ列のうち、前記第1の記憶部の前記レイテンシに対応する第1部分を、電源投入時に前記第2の記憶部に予めコピーし、前記データ列を読み出す際には、前記第1の記憶部から前記データ列のうちの残余部分である第2部分の読み出しを開始するとともに、前記第2の記憶部から前記第1部分を読み出し、前記第1の記憶部からの前記第2部分のデータ出力の開始タイミングが、前記第2の記憶部からの前記第1部分の読み出しの完了タイミングより後である場合には、前記第1の記憶部が待機状態である旨をホストシステムに報知することを特徴とする。
2 コントローラ
3 NAND型フラッシュメモリ
4 制御部
6 バッファメモリ
7 エラー訂正部
Claims (5)
- 第1の記憶部と、
読み出し命令に対するレイテンシが前記第1の記憶部のそれよりも小さい、第2の記憶部と、
前記第1及び第2の記憶部を制御する制御部と
を備え、
前記制御部は、前記第1の記憶部に記憶されているデータ列のうち、前記第1の記憶部の前記レイテンシに対応する第1部分を、電源投入時に前記第2の記憶部に予めコピーし、前記データ列を読み出す際には、前記第1の記憶部から前記データ列のうちの残余部分である第2部分の読み出しを開始するとともに、前記第2の記憶部から前記第1部分を読み出し、
前記第1の記憶部には複数の前記データ列が記憶されており、
前記制御部は、複数の前記データ列に関する複数の前記第1部分を、電源投入時に前記第2の記憶部に予めコピーする、メモリシステム。 - 第1の記憶部と、
読み出し命令に対するレイテンシが前記第1の記憶部のそれよりも小さい、第2の記憶部と、
前記第1及び第2の記憶部を制御する制御部と
を備え、
前記制御部は、前記第1の記憶部に記憶されているデータ列のうち、前記第1の記憶部の前記レイテンシに対応する第1部分を、電源投入時に前記第2の記憶部に予めコピーし、前記データ列を読み出す際には、前記第1の記憶部から前記データ列のうちの残余部分である第2部分の読み出しを開始するとともに、前記第2の記憶部から前記第1部分を読み出し、
前記第2の記憶部の記憶容量は、前記第1の記憶部の前記レイテンシの大きさに基づいて、前記第2の記憶部からの前記第1部分の読み出しの完了タイミングと、前記第1の記憶部からの前記第2部分のデータ出力の開始タイミングとが一致するように規定される、メモリシステム。 - 第1の記憶部と、
読み出し命令に対するレイテンシが前記第1の記憶部のそれよりも小さい、第2の記憶部と、
前記第1及び第2の記憶部を制御する制御部と
を備え、
前記制御部は、前記第1の記憶部に記憶されているデータ列のうち、前記第1の記憶部の前記レイテンシに対応する第1部分を、電源投入時に前記第2の記憶部に予めコピーし、前記データ列を読み出す際には、前記第1の記憶部から前記データ列のうちの残余部分である第2部分の読み出しを開始するとともに、前記第2の記憶部から前記第1部分を読み出し、
前記第1の記憶部からの前記第2部分のデータ出力の開始タイミングが、前記第2の記憶部からの前記第1部分の読み出しの完了タイミングより後である場合には、前記第1の記憶部が待機状態である旨をホストシステムに報知する、メモリシステム。 - 前記第1の記憶部から読み出して前記第2の記憶部に書き込むべき前記第1部分に対するエラー訂正処理と、前記第2の記憶部から読み出した前記第2部分に対するエラー訂正処理とを行うためのエラー訂正部をさらに備える、請求項1〜3のいずれか一つに記載のメモリシステム。
- 前記第1の記憶部は、NAND型のフラッシュメモリである、請求項1〜4のいずれか一つに記載のメモリシステム。
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Publication Number | Publication Date |
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JP2008052622A JP2008052622A (ja) | 2008-03-06 |
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Family Applications (1)
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