JP5157289B2 - Ｍｏｓトランジスタ及びこれを用いたｍｏｓトランジスタ回路 - Google Patents

Description

本発明は、ＭＯＳトランジスタ及びこれを用いたＭＯＳトランジスタ回路に関し、特に、複数のトランジスタセルを有するＭＯＳトランジスタ及びこれを用いたＭＯＳトランジスタ回路に関する。

従来から、デプレッション型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとエンハンスメント型ＭＯＳトランジスタとを直列に接続し、デプレッション型ＭＯＳトランジスタを定電流源、エンハンスメント型ＭＯＳトランジスタを定電圧発生源として構成したＣＭＯＳ型の基準電圧回路が知られている。

図８は、従来の基準電圧回路１５０の回路構成を示した図である。図８において、従来の基準電圧回路１５０は、２素子のＭＯＳトランジスタＴｒ１１、Ｔｒ１２を備えており、一方がデプレッション型ＭＯＳトランジスタＴｒ１１、他方がエンハンスメント型ＭＯＳトランジスタＴｒ１２である。デプレッション型ＭＯＳトランジスタＴｒ１１のソースは、エンハンスメント型ＭＯＳトランジスタＴｒ１２のドレインと直列に接続されている。デプレッション型ＭＯＳトランジスタＴｒ１１のドレインは、高電位側の電源供給線Ｖｉｎに接続され、エンハンスメント型ＭＯＳトランジスタＴｒ１２のソースは、接地側の配線に接続されている。また、ＭＯＳトランジスタＴｒ１１、Ｔｒ１２のゲート及びバックゲートは、デプレッション型ＭＯＳトランジスタＴｒ１１のソースと、エンハンスメント型ＭＯＳトランジスタＴｒ１２のドレインとともに出力線Ｖｏｕｔに共通して接続され、ここから基準電圧ＶＲＥＦを出力する。

図８において、デプレッション型ＭＯＳトランジスタＴｒ１１は、定電流源としての役割を果たし、エンハンスメント型ＭＯＳトランジスタＴｒ１２では、例えば基準電圧０．９Ｖを出力する。このように、２素子のＭＯＳトランジスタＴｒ１１、Ｔｒ１２を組み合わせることにより、容易に基準電圧回路を構成することができる。

図９は、図８の回路図が、実際の半導体基板上ではどのように配置構成されるかの一例を示した従来のパターン構成図である。図９において、ＭＯＳトランジスタＴｒ１１、Ｔｒ１２は、各々細長いゲートを備え、その両端に各々ドレインとソースが形成されている。このように、細長い形状のゲートの長手方向の両端にドレインとソースを配置することにより、ＭＯＳトランジスタＴｒ１１、Ｔｒ１２は、例えば各々１個又は２個のトランジスタセルで簡素に構成することができる。

ところで、かかる基準電圧回路は、リチウムイオン電池の検出回路や、各種センサーの検出回路としても利用されるため、高精度な基準電圧を出力できることが望ましい。かかる要請に応えるため、従来、半導体ウエハ製造後にトリミング、ザッピング等を行い、微調整を行うことにより高精度化に対応していた。

なお、デプレッション型ＮチャネルＭＯＳＦＥＴとエンハンスメント型ＮチャネルＭＯＳＦＥＴとを有する基準電圧半導体装置において、基準電圧回路は、回路に流れる電流に対して平行方向よりも、垂直方向の応力の影響を強く受けるとのことから、半導体チップ上の一点における平面内の直交する二方向の応力のうち、応力値の小さい方向と、基準電圧回路の電流の向きとが垂直になるように配置し、基準電圧の変動を低減するようにした基準電圧半導体装置が知られている（例えば、特許文献１参照）。
特開２００２−２１７３６９号公報

しかしながら、上述の従来技術の構成では、ウエハ製造後にモールド等によりパッケージ等に実装した場合、実装時に応力が発生し、応力によるピエゾ効果によりＭＯＳトランジスタの特性が変動し、基準電圧のバラつきの正規分布が広がってしまうという問題があった。

また、上述の特許文献１に記載の構成では、応力の小さい方向が特定できない場合には、実際の適用が困難となり、基準電圧の低減を行うことができないという問題があった。

そこで、本発明は、応力が加わっても、モールド時のピエゾ効果等による出力変動を防止でき、高精度の特性を保つことができるＭＯＳトランジスタ及びこれを用いたＭＯＳトランジスタ回路を提供することを目的とする。

上記目的を達成するため、第１の発明に係るＭＯＳトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａ）は、ゲートの両側にソースとドレインが平行に延在して配置された複数の同一形状のトランジスタセル（Ｍ１〜Ｍｎ、Ｎ１〜Ｎｎ）を有するＭＯＳトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａ）であって、
前記複数の同一形状のトランジスタセル（Ｍ１〜Ｍｎ、Ｎ１〜Ｎｎ）は、同一方向に配置された第１の組に属する複数のトランジスタセル（Ｍ１、Ｍ３、Ｍ１１、Ｍ１３、Ｍｎ−１、Ｎ１、Ｎ３、Ｎ１１、Ｎ１３、Ｎｎ−１）と、同一方向に配置された第２の組に属する複数のトランジスタセル（Ｍ２、Ｍ４、Ｍ１２、Ｍ１４、Ｍｎ、Ｎ２、Ｎ４、Ｎ１２、Ｎ１４、Ｎｎ）とを有し、
前記第１の組に属するトランジスタセル（Ｍ１、Ｍ３、Ｍ１１、Ｍ１３、Ｍｎ−１、Ｎ１、Ｎ３、Ｎ１１、Ｎ１３、Ｎｎ−１）と、前記第２の組に属するトランジスタセル（Ｍ２、Ｍ４、Ｍ１２、Ｍ１４、Ｍｎ、Ｎ２、Ｎ４、Ｎ１２、Ｎ１４、Ｎｎ）は同数であって、配置方向が異なることを特徴とする。

これにより、ＭＯＳトランジスタの一方向に応力が加わった場合であっても、第１の組に属するトランジスタセルと第２の組に属するトランジスタセルは、トランジスタセル同士では相対的に異なる方向の応力を受けることになるので、全体としてトランジスタ変形方向が分散されて緩和され、応力による影響を低減させた高精度なＭＯＳトランジスタとすることができる。また、第１のトランジスタセル及び第２のトランジスタセルは複数備えられ、各々のトランジスタセルは、細長い形状の１個又は２個のトランジスタセルとしてではなく、より正方形に近い形状で構成することができるので、応力に対する耐性が向上し、トランジスタセル自体の変形を減少させて出力変動を低減することができる。更に、応力の発生する方向と大きさが予測可能な場合には、それらの方向に合わせたトランジスタセルの配置を行うことができ、効果的に応力の影響を低減させることができる。

第２の発明は、第１の発明に係るＭＯＳトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａ）において、
前記第１の組に属するトランジスタセル（Ｍ１、Ｍ３、Ｍ１１、Ｍ１３、Ｍｎ−１、Ｎ１、Ｎ３、Ｎ１１、Ｎ１３、Ｎｎ−１）の配置方向と、前記第２の組に属するトランジスタセル（Ｍ２、Ｍ４、Ｍ１２、Ｍ１４、Ｍｎ、Ｎ２、Ｎ４、Ｎ１２、Ｎ１４、Ｎｎ）の配置方向は、直角であることを特徴とする。

これにより、ＭＯＳトランジスタにある方向の応力が加わった場合であっても、ゲート幅方向に応力が加わるトランジスタセルと、ゲート長方向に応力が加わるトランジスタセルが同数存在することになるので、応力によるＭＯＳトランジスタ全体の変形がバランスし、出力変動を大幅に低減させることができ、高精度のＭＯＳトランジスタとすることができる。

第３の発明は、第１又は第２の発明に係るＭＯＳトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａ）において、前記第１の組に属するトランジスタセル（Ｍ１、Ｍ３、Ｍ１１、Ｍ１３、Ｍｎ−１、Ｎ１、Ｎ３、Ｎ１１、Ｎ１３、Ｎｎ−１）及び前記第２の組に属するトランジスタセル（Ｍ２、Ｍ４、Ｍ１２、Ｍ１４、Ｍｎ、Ｎ２、Ｎ４、Ｎ１２、Ｎ１４、Ｎｎ）は、ゲートの形状が正方形であることを特徴とする。

これにより、平面の縦横方向に対する耐性が最も強い形状で各トランジスタセルが構成されるので、応力に対する耐性が大幅に向上し、ＭＯＳトランジスタの出力変動を更に低減させ、高精度化することができる。

第４の発明は、第１〜３のいずれか一つの発明に係るＭＯＳトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａ）において、
前記第１のトランジスタセル（Ｍ１、Ｍ３、Ｍ１１、Ｍ１３、Ｍｎ−１、Ｎ１、Ｎ３、Ｎ１１、Ｎ１３、Ｎｎ−１）と前記第２のトランジスタセル（Ｍ２、Ｍ４、Ｍ１２、Ｍ１４、Ｍｎ、Ｎ２、Ｎ４、Ｎ１２、Ｎ１４、Ｎｎ）は、交互に接続されたことを特徴とする。

これにより、第１のトランジスタセルと第２のトランジスタセルをバランスよく配置することができ、レイアウトが容易になるとともに、応力による影響を均一に近付けることができる。

第５の発明に係るＭＯＳトランジスタ回路は、第１〜４のいずれか一つの発明に係るＭＯＳトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａ）を２個有するＭＯＳトランジスタ回路であって、
前記２個のＭＯＳトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａ）は、一配線に共通して接続された回路部分を含むことを特徴とする。

これにより、一配線に対して対称に接続されたＭＯＳトランジスタを含むＭＯＳトランジスタ回路の出力変動を低減させ、高精度な回路とすることができる。一配線に対して対称にＭＯＳトランジスタが接続されているＭＯＳトランジスタ回路では、そのレイアウトも一配線に対して対称的に配置されている場合が多く、応力を受けたときには、２個のトランジスタが同じように変形する場合が多いので、本発明のＭＯＳトランジスタを適用する効果が極めて大きい。

第６の発明は、第５の発明に係るＭＯＳトランジスタ回路において、
前記ＭＯＳトランジスタ回路は、前記一配線が出力線（Ｖｏｕｔ）である基準電圧回路(５０)であって、
前記ＭＯＳトランジスタ（Ｔｒ１）の一方は、前記出力線にソースが接続されるとともに、高電位供給配線にドレインが接続された定電流動作を行うデプレッション型ＭＯＳトランジスタであって、
前記ＭＯＳトランジスタ（Ｔｒ２）の他方は、前記出力線（Ｖｏｕｔ）にドレインが接続されるとともに、低電位側配線にソースが接続され、前記デプレッション型ＭＯＳトランジスタの定電流を受けるエンハンスメント型ＭＯＳトランジスタであることを特徴とする。

これにより、基準電圧回路から出力される基準電圧の変動を大幅に低減させることができる。基準電圧回路は、２個直列に接続されたＭＯＳトランジスタで構成される簡素な回路なので、２個のＭＯＳトランジスタの出力変動は極めて大きな影響を及ぼすが、この出力変動を抑えることにより、高精度な基準電圧を供給できる基準電圧回路とすることができる。

第７の発明は、第５の発明に係るＭＯＳトランジスタ回路において、
前記ＭＯＳトランジスタ回路は、前記一配線が接地線（ＬＧ）である差動増幅回路（１００、１００ａ）であって、
前記ＭＯＳトランジスタ（Ｔｒ３、Ｔｒ３ａ）の一方は、前記接地線にソースが接続されるとともに、前記差動増幅回路の一方の入力端子（Ｖｉｎ１）にゲートが接続され、
前記ＭＯＳトランジスタ（Ｔｒ４、Ｔｒ４ａ）の他方は、前記接地線（ＬＧ）にソースが接続されるとともに、前記差動増幅回路の他方の入力端子(Ｖｉｎ２)にゲートが接続されたことを特徴とする。

これにより、オペアンプの入力段等に用いられる差動増幅回路についても、その出力変動を低減させることができる。

なお、上記括弧内の符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。

本発明によれば、応力による出力変動を低減させた高精度なＭＯＳトランジスタ及びＭＯＳトランジスタ回路とすることができる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

図１は、本発明を適用した実施例１に係るＭＯＳトランジスタＴｒ１、Ｔｒ２及びこれを用いた基準電圧回路５０を示した図である。なお、今までの説明と同様の構成要素については、同一の参照符号を付すものとする。

図１において、基準電圧回路５０は、ＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ２とを有する。ＭＯＳトランジスタＴｒ１は、デプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳ型電界効果トランジスタ）が用いられており、ＭＯＳトランジスタＴｒ２は、エンハンスメント型ＮチャネルＭＯＳＦＥＴが用いられている。本実施例に係る基準電圧回路５０は、デプレッション型ＮチャネルＭＯＳＦＥＴとエンハンスメント型ＮチャネルＭＯＳＦＥＴとでＣＭＯＳ(Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)を構成している。

ＭＯＳトランジスタＴｒ１は、トランジスタセルＭ１、Ｍ２、Ｍ３、Ｍ４の４つの素子から構成されている。ＭＯＳトランジスタＴｒ１は、各トランジスタセルＭ１〜Ｍ４のソースとドレインとが接続された直列接続で構成されており、高電位供給線Ｖｉｎに最も近いトランジスタセルＭ１のドレインは、電源供給線である高電位供給線Ｖｉｎに接続されている。また、出力線Ｖｏｕｔに最も近いトランジスタセルＭ４は、ソースが出力線Ｖｏｕｔに接続されている。また、トランジスタセルＭ１〜Ｍ４のゲート及びバックゲートは、総て共通して出力線Ｖｏｕｔに接続されている。

同様に、ＭＯＳトランジスタＴｒ２は、トランジスタセルＮ１、Ｎ２、Ｎ３、Ｎ４の４つの素子から構成されている。ＭＯＳトランジスタＴｒ２も、各トランジスタセルＮ１〜Ｎ４のソースとドレインとが接続された直列接続で構成されており、出力線Ｖｏｕｔに最も近いトランジスタセルＮ１のドレインは出力線Ｖｏｕｔに接続されている。また、接地ＧＮＤに最も近いトランジスタセルＮ４のソースは、接地されている。また、ゲートは総て共通して出力線Ｖｏｕｔに接続され、バックゲートは総て共通して接地されている。

詳細は後述するが、このように、ＭＯＳトランジスタＴｒ１、Ｔｒ２を複数のトランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４で構成することにより、トランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４の１つの大きさを小さくすることができるとともに、正方形に近い形状とすることができ、応力に対する各トランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４の物理的耐性を向上させることができる。また、トランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４を複数としたことにより、種々の配置が可能となり、高精度化を実現する配置でＭＯＳトランジスタＴｒ１、Ｔｒ２を構成することができる。

なお、トランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４は、従来技術で説明した単体のＭＯＳトランジスタＴｒ１１、Ｔｒ１２を複数設けたというよりは、これらを小さなトランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４に分割したという方がふさわしい。従って、４個のトランジスタセルＭ１〜Ｍ４で１個のＭＯＳトランジスタＴｒ１を構成し、４個のトランジスタセルＮ１〜Ｎ４で１個のＭＯＳトランジスタＴｒ２を構成していると考えてよい。従って、本実施例に係る基準電圧回路５０は、トランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４の数は増加しても、半導体基板上で占める面積の増加は抑えた構成となっている。

このように、４個のトランジスタセルＭ１〜Ｍ４を有するＭＯＳトランジスタＴｒ１と、４個のトランジスタセルＮ１〜Ｎ４を有するＭＯＳトランジスタＴｒ２は、各々１個のＭＯＳトランジスタＴｒ１、Ｔｒ２に相当する。従って、基準電圧回路５０全体としては、一般的な基準電圧回路と同様に、デプレッション型ＮチャネルＭＯＳＦＥＴで構成されたＭＯＳトランジスタＴｒ１は定電流源としての役割を果たし、エンハンスメント型ＮチャネルＭＯＳＦＥＴで構成されたＭＯＳトランジスタＴｒ２は、ＭＯＳトランジスタＴｒ１からの定電流を受けて出力線Ｖｏｕｔに０．９Ｖ程度の基準電圧ＶＲＥＦを出力する定電圧発生源としての役割を果たす。

次に、図２を用いて、実施例１に係るＭＯＳトランジスタＴｒ１、Ｔｒ２の半導体基板上のパターン構成について説明する。図２は、ＭＯＳトランジスタＴｒ１の半導体基板上の平面パターン構成の一例を示した図である。

図２において、トランジスタセルＭ１〜Ｍ４が、各々独立して横１列に配置されている。図２において、配置方向を示すため、横方向をＸ、縦方向をＹで表すものとする。トランジスタセルＭ１〜Ｍ４は、ゲートの両側にドレインとソースが配置されて構成されているが、ドレイン及びソースが細長い長方形又は矩形形状で構成されているのに対し、中央のゲートは正方形で構成されている。また、トランジスタセルＭ１、Ｍ３は、ドレイン及びソースの延在方向がＸ方向であるのに対し、トランジスタセルＭ２、Ｍ４は、ドレイン及びソースの延在方向がＹ方向であり、両者の配置方向は直交している。そして、トランジスタセルＭ１〜Ｍ４は、トランジスタセルＭ１のソースはトランジスタセルＭ２のドレインに接続配線ＬＣで接続されており、トランジスタセルＭ２のソースはトランジスタセルＭ３のドレインに接続配線ＬＣで接続されるというように、各々が直列接続で接続されている。また、トランジスタセルＭ１のドレインは高電位供給線Ｖｉｎに接続され、トランジスタセルＭ４のソースは出力線Ｖｏｕｔに接続されており、図１のＭＯＳトランジスタＴｒ１と対応した構成となっている。

ここで、ドレインとソースに挟まれたゲートの長さ、つまりドレイン及びソースの延在方向と垂直なゲートの長さをゲート長Ｌ、ドレイン及びソースの延在方向と平行なゲートの幅をゲート幅Ｗと呼ぶこととする。

図２において、各トランジスタセルＭ１〜Ｍ４は、同一形状を有し、総てゲート幅Ｗ対ゲート長Ｌの比Ｗ／Ｌが同一のトランジスタセルで構成されている。トランジスタセルＭ１、Ｍ３は、ゲート長ＬがＹ軸と平行であり、ゲート幅ＷはＸ軸と平行である。トランジスタセルＭ２、Ｍ４は、ゲート長ＬはＸ軸と平行であり、ゲート幅ＷはＹ軸と平行である。よって、ゲート長Ｌ同士、ゲート幅Ｗ同士の関係で方向を定めると、トランジスタセルＭ１、Ｍ３とトランジスタセルＭ２、Ｍ４とは直交している又は直角に交わっている配置関係にある。そして、直交しているトランジスタセルＭ１、Ｍ３とトランジスタセルＭ２、Ｍ４は、ともに２個ずつで同数である。このように、本実施例に係るＭＯＳトランジスタＴｒ１では、ドレイン及びソースが同一方向のＸ方向に延在しているトランジスタセルＭ１、Ｍ３を第１の組に属するトランジスタセル、ドレイン及びソースが同一方向のＹ方向に延在しているトランジスタセルＭ２、Ｍ４を第２の組に属するトランジスタセルとすれば、第１の組に属するトランジスタセルＭ１、Ｍ３と第２の組に属するトランジスタセルＭ２、Ｍ４は同数存在し、全体としては、トランジスタセルＭ１〜Ｍ４は偶数個存在する。つまり、直交するトランジスタセルＭ１〜Ｍ４同士で、１対１のペアをなしていると考えてもよい。

このような構成を有するＭＯＳトランジスタＴｒ１において、例えば、トランジスタセルＭ１〜Ｍ４がＸ方向に伸長するような応力が加わった場合について考える。Ｘ方向に応力が加わると、第１の組に属するトランジスタセルＭ１、Ｍ３はゲート幅Ｗが増加し、ゲート幅Ｗ対ゲート長Ｌの比Ｗ／Ｌは増加する。一方、第２の組に属するトランジスタセルＭ２、Ｍ４はゲート長Ｌが増加し、ゲート幅Ｗ対ゲート長Ｌの比Ｗ／Ｌは減少する。これにより、全体としてのゲート幅Ｗ対ゲート長Ｌの比Ｗ／Ｌの変動は少なく抑えることが可能となる。つまり、本実施例においては、従来であれば一方向の変動があれば、絶対値の変動としてＭＯＳトランジスタＴｒ１に影響を与えていたものを、ＭＯＳトランジスタＴｒ１を細かく分割して、ゲート長Ｌとゲート幅Ｗの双方に応力の影響が等しく分散するような配置構成とし、相対的な変動へと変換している。このように、ＭＯＳトランジスタＴｒ１に一方向の応力が加わった場合、その応力の影響を完全に免れることはできないが、本実施例のＭＯＳトランジスタＴｒ１によれば、この影響を緩和して変動を抑え、応力が加わったとしても、高精度のＭＯＳトランジスタＴｒ１としてその特性を保つことができる。

なお、本実施例においては、理解を容易にするために、一方向（Ｘ方向）のみに応力が加わった場合について説明したが、他の応力が更に加わったとしても、それについても同じように相対変動に変換する構成となっているので、複数方向から応力が加わった場合であっても、本実施例に係るＭＯＳトランジスタＴｒ１は同様に適用可能である。また、Ｘ方向、Ｙ方向とは異なる方向に応力が加わったとしても、その応力はベクトルでＸ方向、Ｙ方向の応力に分解できるので、これについても同様に適用可能である。

また、トランジスタセルＭ１〜Ｍ４は、なるべく細かい単位で分けた方が、応力による変形は少なくなり、変動抑制の効果は高くなるので、その方が好ましい。また、本実施例に係るＭＯＳトランジスタＴｒ１では、ゲートの形状を、応力に対する耐性が最も高いと考えられる正方形、つまりゲート幅Ｗ対ゲート長Ｌの比が１対１の場合を例に挙げて説明しているが、ゲート幅Ｗ対ゲート長Ｌの比Ｗ／Ｌが一定であれば、種々の態様を適用してよい。例えば、ゲートの形状を、正方形に近い長方形に構成してもよいし、本実施例に係るＭＯＳトランジスタＴｒ１が適用される半導体基板が、ある方向には応力の影響を受け易く、ある方向には応力の影響を受け難いというような、応力に対する耐性が方向により異なる場合には、それらを考慮したゲート幅Ｗ対ゲート長Ｌの比Ｗ／Ｌを有するトランジスタセルＭ１〜Ｍ４で構成してもよい。

また、本実施例に係るＭＯＳトランジスタＴｒ１においては、第１の組に属するトランジスタセルＭ１、Ｍ３の配置方向と、第２の組に属するトランジスタセルＭ２、Ｍ４の配置方向とは、直交する配置に構成した例を説明したが、例えば上述のような半導体基板の特性や、モールド加工の応力の加わり方等を考慮して、直角の９０度よりもずらした角度で配置するようにしてもよい。互いに角度の異なるトランジスタセルＭ１〜Ｍ４を同数配置することにより、一方向への応力は相対的なトランジスタセルＭ１〜Ｍ４の変動へと変換できるので、やはり応力による変動を低減でき、精度を向上させることができる。このように、第１の組に属するトランジスタセルＭ１、Ｍ３と第２の組に属するトランジスタセルＭ２、Ｍ４との配置方向の関係は、用途に応じて適宜変更してよい。なお、本実施例に係るＭＯＳトランジスタＴｒ１においては、配置方向が異なるというのは、互いのトランジスタセルＭ１〜Ｍ４のドレイン及びソースの延在方向が交わる配置関係を意味し、互いが点対称にある場合、つまりドレイン及びソースの延在方向は同一のＸ方向であるが、互いのドレインとソースが対向する位置関係にある状態は含まない。ドレインとソースの配置関係が異なっていても、これらの延在方向が同一である限り、ゲート長Ｌ及びゲート幅Ｗの延在方向自体は同一であり、応力によるゲート長Ｌ及びゲート幅Ｗへの影響は同一だからである。

また、本実施例に係るＭＯＳトランジスタＴｒ１においては、トランジスタセルＭ１〜Ｍ４は、大きさも同一である単一セルを用いた例を説明したが、１対１のペアをなす、配置方向の異なるトランジスタセルＭ１〜Ｍ４同士で同じ大きさのトランジスタセルＭ１〜Ｍ４が存在していれば、トランジスタセルＭ１〜Ｍ４の大きさは総て同一でなくてもよい。例えば、トランジスタセルＭ１とトランジスタセルＭ２が同一の大きさであり、トランジスタセルＭ３とトランジスタセルＭ４が同一の大きさであれば、トランジスタセルＭ１とトランジスタセルＭ３の大きさは異なっていてもよい。かかる構成においても、応力から受ける影響のゲート長Ｌとゲート幅Ｗのバランスは保たれるからである。例えば、トランジスタセルＭ１〜Ｍ４の数がもっと多く、レイアウトの関係から、トランジスタセルの大きさ異なるものを含めざるを得ない場合には、第１の組に属するトランジスタセルと第２の組に属するトランジスタセルの１対１の関係を保ちつつ、種々の大きさのトランジスタセルを用いるようにしてもよい。

また、本実施例に係るＭＯＳトランジスタＴｒ１においては、第１の組に属するトランジスタセルＭ１、Ｍ３と第２の組に属するトランジスタセルＭ２、Ｍ４が交互に配置され、交互に接続された例を説明したが、両者が同数存在する限り、配置関係や接続関係は、必ずしも交互でなくてもよい。但し、トランジスタセルＭ１〜Ｍ４の数がもっと多い場合には、あまり１箇所に同一の組に属するトランジスタセルを固めると、配置位置により応力からの影響が異なる場合もあり得るので、なるべく交互の配置及び接続に近い構成することが好ましい。

このように、本実施例に係るＭＯＳトランジスタＴｒ１は、応力が加わった場合でも、変動を低減し、高精度な特性を実現できるとともに、種々の態様への適用が可能である。なお、図２においては、ＭＯＳトランジスタＴｒ１を例に挙げて説明したが、ＭＯＳトランジスタＴｒ２にも同様に適用される。

次に、図３を用いて、本実施例に係るＭＯＳトランジスタＴｒ１を拡張した例について説明する。図３は、ｎ個のトランジスタセルＭ１〜Ｍｎを有するＭＯＳトランジスタＴｒ１の半導体基板上の配置構成を示した図である。

図３において、第１の組に属するトランジスタセルＭ１、Ｍ３、…Ｍｎ−１と、第２の組に属するトランジスタセルＭ２、Ｍ４、…Ｍｎが交互にＸ方向に一列に配置されている。このように、本実施例に係るＭＯＳトランジスタＴｒ１は、用途に応じて、トランジスタセルＭ１〜Ｍｎの数を適宜増減して設定してよい。この場合であっても、同一方向に配置された第１の組に属するトランジスタセルＭ１、Ｍ３、…Ｍｎ−１と、同一方向に配置された第２の組に属するトランジスタセルＭ２、Ｍ４、…Ｍｎは同数存在し、互いに配置方向が異なるように構成される。トランジスタセルＭ１〜Ｍｎの配置方向や大きさ、接続関係については、図２で説明したのと同様であり、トランジスタセルＭ１〜Ｍｎの数が増加した分だけ、更に多くの態様に適用可能である。

このように、本実施例に係るＭＯＳトランジスタＴｒ１は、トランジスタセルＭ１〜Ｍｎの全体個数が４個以上であれば、全体個数が更に多くなっても、適用可能である。また、この内容は言うまでもなくＭＯＳトランジスタＴｒ２にも適用可能である。図１の基準電圧回路５０のＭＯＳトランジスタＴｒ１がトランジスタセルＭ１〜Ｍｎで構成されている場合には、同一のトランジスタ特性を保つためにも、ＭＯＳトランジスタＴｒ２もトランジスタセルＮ１〜Ｎｎで構成されていることが好ましい。

ここで、ｎ＝６の場合で、第１の組に属するトランジスタセルと第２の組に属するトランジスタセルが各々３個ずつであり、ゲート幅Ｗ対ゲート長Ｌの比Ｗ／Ｌ＝１０／１０のトランジスタセルＭ１〜Ｍ６が直列に接続されているＭＯＳトランジスタＴｒ１において、Ｘ方向又はＹ方向に応力が加わり、１０％変動した例について考える。１０％の変動というのは、通常から考えると大き過ぎる値であるが、ここでは、理解の容易のために１０％の変動の例について説明する。

まず、応力がかかる前のゲート長Ｌ対ゲート幅Ｗの比Ｌ／ＷのＭＯＳトランジスタＴｒ１全体の初期値は、Ｌ／Ｗ＝１０／１０×６＝６０／１０である。

次に、応力がかかった場合であるが、従来の例においては、ゲート長が１０％短くなった場合には、Ｌ／Ｗ＝９／１０×６＝５４／１０となり、ゲート長Ｌが１０％そのまま変動する（（５４／１０）×（１０／６０）＝５４／６０＝９／１０）。

一方、本実施例においては、Ｌ／Ｗ＝９／１０×３＋１０／９×３＝５４３／９０＝６０．３３／１０となり、ゲート長Ｌの変動は０．５５％となる（（６０．３３／１０）×（１０／６０）＝６０．３３／６０＝１０．０５５／１０）。

このように、本実施例に係るＭＯＳトランジスタＴｒ１は、従来と比較して、ピエゾ効果による変動を、１／２０と大幅に低減することができ、応力が加わっても高精度の特性を保つことが可能な構成となっていることが分かる。

次に、図４を用いて、図１の本実施例に係る基準電圧回路５０に適用されたＭＯＳトランジスタＴｒ１、Ｔｒ２の、半導体基板上の配置構成の例について説明する。

図４は、本実施例に係る基準電圧回路５０の、半導体基板上のレイアウトを示した図である。図４において、デプレッション型ＮチャネルＭＯＳトランジスタＴｒ1と、エンハンスメント型ＮチャネルＭＯＳトランジスタＴｒ２が直列接続されている。ＭＯＳトランジスタＴｒ１は、４個のトランジスタセルＭ１〜Ｍ４を含み、ＭＯＳトランジスタＴｒ２も、４個のトランジスタセルＮ１〜Ｎ４を含んでいる。

ＭＯＳトランジスタＴｒ１、Ｔｒ２は、ともにトランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４のソースＳとドレインＤが接続配線ＬＣにより接続される直列接続により接続されている。また、トランジスタＭ１のドレインＤは高電位供給線Ｖｉｎに接続されており、トランジスタＮ４のソースＳは接地されている。更に、トランジスタセルＭ４のソースＳ及びトランジスタセルＮ１のドレインＤは、ともに出力線Ｖｏｕｔに接続されている。なお、図４において、ゲートＧ及びバックゲートの接続は省略されている。

図４において、本実施例に係るＭＯＳトランジスタＴｒ１、Ｔｒ２は、ともにトランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４が、縦２行×横２列の正方行列の形で配置されている。半導体集積回路装置等の半導体装置の半導体基板上のデバイスの配置は、半導体基板の面積をなるべく小さくする観点から、なるべく一塊に、正方形に近い形状で配置することが好ましい。このような点を考慮して、例えば、図４においては、ＭＯＳトランジスタＴｒ１、Ｔｒ２が各々正方形に近い形状となるように、トランジスタセルＭ１〜Ｍ４、Ｎ１〜Ｎ４を縦２行×横２列の正方行列のように配置している。これにより、基準電圧回路５０の半導体装置内に占める面積を小さくし、応力にも耐性の高いＭＯＳトランジスタ回路とすることができる。本実施例に係るＭＯＳトランジスタＴｒ１、Ｔｒ２及びこれを用いた基準電圧回路５０は、例えばこのような配置構成を適用してもよい。

なお、本実施例に係る基準電圧回路５０においては、出力線ＶｏｕｔにＭＯＳトランジスタＴｒ１のソース及びＭＯＳトランジスタＴｒ２のドレインがともに接続され、配置構成的には、出力線Ｖｏｕｔに対して対称にＭＯＳトランジスタＴｒ１とＭＯＳトランジスタＴｒ２が配置されている。このように、一配線に対して対称なＭＯＳトランジスタ構造をとるＭＯＳトランジスタ回路においては、その対称性から、本実施例に係るＭＯＳトランジスタによる応力による変形の是正効果が高いので、本実施例に係るＭＯＳトランジスタを適用することが特に好ましい。

また、ＭＯＳトランジスタＴｒ１、Ｔｒ２を適用したＭＯＳトランジスタ回路は、他にも種々の平面構成態様が考えられ、これらは、適宜用途に応じて適切な態様とされてよい。

このように、本実施例に係るＭＯＳトランジスタＴｒ１、Ｔｒ２を基準電圧回路５０に適用することにより、基準電圧回路５０は、半導体基板上に占める面積が小さく、かつ応力が加わっても高精度なＭＯＳトランジスタ回路として構成することができる。

図５は、実施例２に係るＭＯＳトランジスタＴｒ３、Ｔｒ４及びこれを用いた差動増幅回路１００を示した回路図である。

図５において、実施例２に係る差動増幅回路１００は、差動増幅回路の入力端子を構成するＶｉｎ１、Ｖｉｎ２と、出力端子Ｖｏｕｔと、差動入力回路を構成する本実施例に係るＭＯＳトランジスタＴｒ３、Ｔｒ４と、カレントミラー回路を構成するＭＯＳトランジスタＴｒ５、Ｔｒ６と、定電流源であるＭＯＳトランジスタＴｒ７とを含む。また、ＭＯＳトランジスタＴｒ５、Ｔｒ６のドレインは、電源供給線である高電位供給線ＶＤＤに接続されており、ＭＯＳトランジスタＴｒ７のソースは、接地されている。なお、ＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ７はＮチャネルＭＯＳトランジスタであり、ＭＯＳトランジスタＴｒ５、Ｔｒ６はＰチャネルＭＯＳトランジスタである。

本実施例に係るＭＯＳトランジスタＴｒ３、Ｔｒ４は、各々複数かつ偶数である４個のトランジスタセルＭ１１〜Ｍ１４、Ｎ１１〜Ｎ１４を含んでいる。トランジスタセルＭ１１〜Ｍ１４、Ｎ１１〜Ｎ１４は、各々が並列に接続されており、トランジスタセルＭ１１〜Ｍ１４のドレイン及びバックゲートは、共通にＭＯＳトランジスタＴｒ５のソースに接続されており、トランジスタセルＭ１１〜Ｍ１４のソースは、共通に接地線ＬＧに接続されている。接続線ＬＧには、ＭＯＳトランジスタＴｒ７が設けられており、ＭＯＳトランジスタＴｒ７は、ドレインがトランジスタセルＭ１１〜Ｍ１４のソースに接続され、ソースが接地されている。同様に、トランジスタセルＮ１１〜Ｎ１４のドレイン及びバックゲートは、共通にＭＯＳトランジスタＴｒ６のソースに接続されており、トランジスタセルＮ１１〜Ｎ１４のソースは、接地線ＬＧを介して共通にＭＯＳトランジスタＴｒ７のドレインに接続されている。そして、トランジスタセルＭ１１〜Ｍ１４のゲートは、共通に差動増幅回路の入力端子Ｖｉｎ１に接続され、トランジスタセルＮ１１〜Ｎ１４のゲートは、共通に差動増幅回路の入力端子Ｖｉｎ２に接続されている。このように、本実施例に係るＭＯＳトランジスタＴｒ３、Ｔｒ４は、各トランジスタセルＭ１１〜Ｍ１４、Ｎ１１〜Ｎ１４を、並列接続で構成してもよい。並列接続であっても、各トランジスタセルＭ１１〜Ｍ１４、Ｎ１１〜Ｎ１４は、互いに同数ずつ配置方向が異なるように配置し、接続配線ＬＣで接続できるので、直列接続の態様と同様に、本発明を適用することができる。

本実施例に係る差動増幅回路１００において、入力端子Ｖｉｎ１に入力される電圧が、入力端子Ｖｉｎ２に入力される電圧より大きいと、バイアス電圧を供給し、かつ定電流源であるＭＯＳトランジスタＴｒ７を流れる電流は一定であるので、ＭＯＳトランジスタＴｒ３を流れる電流がＭＯＳトランジスタＴｒ４を流れる電流より多く流れる。すると、ＰチャネルＭＯＳトランジスタＴｒ５に多く電流が流れ、ＭＯＳトランジスタＴｒ５とカレントミラー回路を構成するＭＯＳトランジスタＴｒ６の上部にも、同じ電流が流れる。一方、差動入力回路を構成するＭＯＳトランジスタＴｒ４には、少ない電流が流れているので、ＭＯＳトランジスタＴｒ６とＭＯＳトランジスタＴｒ４との差動電流が出力線Ｖｏｕｔから出力され、入力電圧の差を差動電流として出力線Ｖｏｕｔから取り出せる構成となっている。

ここで、差動入力回路を構成する本実施例に係るＭＯＳトランジスタＴｒ３、Ｔｒ４は、定電流源であるＭＯＳトランジスタＴｒ７が接続された接地線ＬＧにともに接続され、この接地線ＬＧに対して対称な構成となっている。このように、一配線に対して、又は回路全体が対称に構成されている場合には、対称に配置されているＭＯＳトランジスタＴｒ３、Ｔｒ４は、双方とも同じ対称的な役割を果たしているので、１つの応力で双方に共通の応力が加わっても、共通の絶対値変動を相対変化に転換させ、トランジスタセルＭ１１〜Ｍ１４、Ｎ１１〜Ｎ１４のゲート幅とゲート長の比Ｗ／Ｌの変化をトランジスタ全体として抑制する本発明を適用する意義が大きい。

図６は、実施例２に係るＭＯＳトランジスタＴｒ３の半導体基板上の配置構成の例を示した図である。実施例２に係る差動増幅回路１００においては、ＭＯＳトランジスタＴｒ３、Ｔｒ４は並列接続で構成されていたので、図６においても、それに対応して構成されている。

図６において、第１の組に属するトランジスタセルＭ１１、Ｍ１３は、ドレイン及びソースの延在方向はＸ方向であり、第２の組に属するトランジスタセルＭ１２、Ｍ１４は、ドレイン及びソースの延在方向はＹ方向であり、両者は直角に配置されている。また、各トランジスタセルＭ１１〜Ｍ１４は、同一のＷ／Ｌ比で構成されており、ここではＷ／Ｌは略１０／１０である。第１の組に属するトランジスタセルＭ１１、Ｍ１３と、第２の組に属するトランジスタセルＭ１２、Ｍ１４は、ともに２個ずつで同数である。これまで説明した点は、図２において説明したＭＯＳトランジスタＴｒ１の構成と同様であるが、図６においては、トランジスタセルＭ１１のドレインはトランジスタセルＭ１２のドレインに接続され、トランジスタセルＭ１２のドレインはトランジスタセルＭ１３のドレインに接続されているというように、トランジスタセルＭ１１〜Ｍ１４は、隣接するトランジスタセルのドレイン同士及びソース同士が接続されている点で、図２とは異なっている。このように構成することにより、並列接続の場合であっても、応力による変動を低減し、高精度なＭＯＳトランジスタとして構成できる。

なお、その他の原理や種々の態様は、図２、図３及び図４において説明した内容と同様であるので、その説明は省略する。

図７は、図５とは異なる態様のＭＯＳトランジスタＴｒ３ａ、Ｔｒ４ａを適用した差動増幅回路１００ａを示した図である。図７において、差動増幅回路１００ａ全体の構成は、図５に係る差動増幅回路１００と同様であるが、差動入力回路を構成するＭＯＳトランジスタＴｒ３ａ、Ｔｒ４ａが、トランジスタセルＭ１１〜Ｍ１４、Ｎ１１〜Ｎ１４の直列接続で構成されている点で、図５に係る差動増幅回路１００とは異なっている。

このように、ＭＯＳトランジスタＴｒ３ａ、Ｔｒ４ａをトランジスタセルＭ１１〜Ｍ１４、Ｎ１１〜Ｎ１４の直列接続で構成しても、差動増幅回路１００ａに適用することができる。この場合には、トランジスタセルＭ１１〜Ｍ１４、Ｎ１１〜Ｎ１４の配置構成は、図２、図３及び図４で説明した配置と同様であるので、そのままこれを適用できる。

なお、図５及び図７の差動増幅回路１００、１００ａにおいて、ＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７には、本発明の実施例に係るＭＯＳトランジスタＴｒ１〜Ｔｒ４の態様を適用していないが、必要に応じて、これらにも本発明の実施例に係るＭＯＳトランジスタＴｒ１〜Ｔｒ４と同様の態様を適用してもよい。本発明の実施例に係るＭＯＳトランジスタＴｒ１〜Ｔｒ４は、対称な構成の回路のみならず、単独のＭＯＳトランジスタに適用してもよく、これに対しても応力による変動を低減し、高精度の特性を保つことができる。

このように、本実施例に係るＭＯＳトランジスタＴｒ１〜Ｔｒ４は、種々の態様のＭＯＳトランジスタ回路に適用でき、実施例１及び実施例２で説明したように、一配線に対して対称なトランジスタ構成を有するＭＯＳトランジスタ回路には、特に好適に適用できる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

実施例１に係るＭＯＳトランジスタＴｒ１、Ｔｒ２及び基準電圧回路５０を示した図である。 ＭＯＳトランジスタＴｒ１の半導体基板上の平面構成の一例を示した図である。 ＭＯＳトランジスタＴｒ１の半導体基板上の配置構成を示した図である。 本実施例に係る基準電圧回路５０の半導体基板上のレイアウトを示した図である。 実施例２に係るＭＯＳトランジスタＴｒ３、Ｔｒ４及び差動増幅回路１００を示した回路図である。 ＭＯＳトランジスタＴｒ３の半導体基板上の配置構成の例を示した図である。 図５とは異なる態様のＭＯＳトランジスタＴｒ３ａ、Ｔｒ４ａを適用した差動増幅回路１００ａを示した図である。 従来の基準電圧回路１５０の回路構成を示した図である。 従来の基準電圧回路１５０の半導体基板上での構成例を示した平面構成図である。

符号の説明

Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａ、Ｔｒ５、Ｔｒ６、Ｔｒ７ ＭＯＳトランジスタ
Ｍ１〜Ｍｎ、Ｎ１〜Ｎ４、Ｍ１１〜Ｍ１４、Ｎ１１〜Ｎ１４ トランジスタセル
Ｇ ゲート
Ｄ ドレイン
Ｓ ソース
Ｖｉｎ、ＶＤＤ 高電位供給線
Ｖｏｕｔ 出力線
Ｖｉｎ１、Ｖｉｎ２ 入力端子
ＬＣ 接続配線
ＬＧ 接地線
５０、１５０ 基準電圧回路
１００、１００ａ 差動増幅回路

Claims (4)

1. ゲートの両側にソースとドレインが平行に延在して配置された複数の同一形状のトランジスタセルを有するＭＯＳトランジスタであって、
   前記複数の同一形状のトランジスタセルは、同一方向に配置された第１の組に属する複数のトランジスタセルと、同一方向に配置された第２の組に属する複数のトランジスタセルとを有し、
   前記第１の組に属するトランジスタセルと、前記第２の組に属するトランジスタセルは同数であって、配置方向が異なり、
   前記第１の組に属するトランジスタセルの配置方向と、前記第２の組に属するトランジスタセルの配置方向は、直角であり、
   前記第１の組に属するトランジスタセル及び前記第２の組に属するトランジスタセルは、ゲートの形状が正方形であり、
   前記第１の組に属するトランジスタセルと前記第２の組に属するトランジスタセルは、交互に接続されたことを特徴とするＭＯＳトランジスタ。
2. 請求項１記載のＭＯＳトランジスタを２個有するＭＯＳトランジスタ回路であって、
   前記２個のＭＯＳトランジスタは、一配線に共通して接続された回路部分を含むことを特徴とするＭＯＳトランジスタ回路。
3. 前記ＭＯＳトランジスタ回路は、前記一配線が出力線である基準電圧回路であって、
   前記ＭＯＳトランジスタの一方は、前記出力線にソースが接続されるとともに、高電位供給配線にドレインが接続された定電流動作を行うデプレッション型ＭＯＳトランジスタであって、
   前記ＭＯＳトランジスタの他方は、前記出力線にドレインが接続されるとともに、低電位側配線にソースが接続され、前記デプレッション型ＭＯＳトランジスタの定電流を受けるエンハンスメント型ＭＯＳトランジスタであることを特徴とする請求項２に記載のＭＯＳトランジスタ回路。
4. 前記ＭＯＳトランジスタ回路は、前記一配線が接地線である差動増幅回路であって、
   前記ＭＯＳトランジスタの一方は、前記接地線にソースが接続されるとともに、前記差動増幅回路の一方の入力端子にゲートが接続され、
   前記ＭＯＳトランジスタの他方は、前記接地線にソースが接続されるとともに、前記差動増幅回路の他方の入力端子にゲートが接続されたことを特徴とする請求項３に記載のＭＯＳトランジスタ回路。

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