JP5152510B2

JP5152510B2 - Voltage conversion circuit

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Publication number: JP5152510B2
Application number: JP2008238928A
Authority: JP
Inventors: 研一弘津; 芳久浅尾
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2008-09-18
Filing date: 2008-09-18
Publication date: 2013-02-27
Anticipated expiration: 2028-09-18
Also published as: JP2010074929A

Description

本発明は、モデム等の情報通信機器の電源回路に使用される電圧変換回路に関し、特に、直流−直流変換回路に関する。 The present invention relates to a voltage conversion circuit used for a power supply circuit of an information communication device such as a modem, and more particularly to a DC-DC conversion circuit.

図７は、背景技術に係る電圧変換回路（直流−直流変換回路）の構成を示す回路図である（例えば下記非特許文献１参照）。この電圧変換回路は、直流電源１の電圧を降圧して負荷３に供給するものであり、図７に示すように、トランジスタＱ、ダイオードＤ、チョークコイルＬ、及びコンデンサＣを備えて構成されている。 FIG. 7 is a circuit diagram showing a configuration of a voltage conversion circuit (DC-DC conversion circuit) according to the background art (see, for example, Non-Patent Document 1 below). This voltage conversion circuit steps down the voltage of the DC power supply 1 and supplies it to the load 3, and comprises a transistor Q, a diode D, a choke coil L, and a capacitor C as shown in FIG. Yes.

戸川治朗著、「実用電源回路設計ハンドブック」、第２６版、ＣＱ出版株式会社、２００８年１月１日、ｐ９２−９３Togawa Jiro, "Practical Power Circuit Design Handbook", 26th edition, CQ Publishing Co., Ltd., January 1, 2008, p92-93

図７に示した電圧変換回路は、チョークコイルＬを備えて構成されている。一般的にチョークコイルは大型であるため、チョークコイルＬを備えることによって電圧変換回路の全体が大型化する。また、チョークコイルは巻線又は鉄芯内で損失が発生するため、チョークコイルＬを備えることによって電圧変換回路の変換効率が低下する。 The voltage conversion circuit shown in FIG. 7 includes a choke coil L. Since the choke coil is generally large, the entire voltage conversion circuit is enlarged by providing the choke coil L. Further, since the choke coil generates a loss in the winding or the iron core, the conversion efficiency of the voltage conversion circuit is reduced by providing the choke coil L.

本発明はかかる事情に鑑みて成されたものであり、チョークコイルを省略することにより、装置の小型化及び変換効率の向上を実現し得る、電圧変換回路を得ることを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to obtain a voltage conversion circuit capable of realizing downsizing of the apparatus and improvement of conversion efficiency by omitting a choke coil.

本発明の第１の態様に係る電圧変換回路は、直流の入力電圧を降圧して直流の出力電圧を出力する降圧回路を備え、前記降圧回路は、複数のコンデンサと、前記入力電圧による前記複数のコンデンサの充電動作と、前記複数のコンデンサの放電動作とを切り換える、第１のスイッチング素子と、前記複数のコンデンサの接続を、充電動作時には直列接続に切り換え、放電動作時には並列接続に切り換える、第２のスイッチング素子とを有することを特徴とするものである。 The voltage conversion circuit according to the first aspect of the present invention includes a step-down circuit that steps down a DC input voltage and outputs a DC output voltage. The step-down circuit includes a plurality of capacitors and the plurality of input voltages. A switching operation between the first switching element and the plurality of capacitors is switched to a serial connection during a charging operation, and a parallel connection is switched during a discharging operation. 2 switching elements.

第１の態様に係る電圧変換回路によれば、複数のコンデンサは、直列接続された状態で入力電圧によって充電される。従って、各コンデンサの電圧は、入力電圧よりも低くなる。そのため、複数のコンデンサのうちの一のコンデンサの電圧を出力電圧として取り出すことにより、入力電圧が降圧された出力電圧を得ることができる。しかも、放電動作時には複数のコンデンサが並列接続されるため、負荷に対して複数のコンデンサから十分な電流を供給することが可能である。 According to the voltage conversion circuit according to the first aspect, the plurality of capacitors are charged by the input voltage while being connected in series. Therefore, the voltage of each capacitor is lower than the input voltage. Therefore, an output voltage obtained by stepping down the input voltage can be obtained by taking out the voltage of one of the plurality of capacitors as the output voltage. Moreover, since a plurality of capacitors are connected in parallel during the discharging operation, it is possible to supply a sufficient current from the plurality of capacitors to the load.

本発明の第２の態様に係る電圧変換回路は、第１の態様に係る電圧変換回路において特に、縦続接続された複数の前記降圧回路を備え、前段の前記降圧回路から出力された前記出力電圧によって、自段の前記降圧回路が有する前記複数のコンデンサが充電されることを特徴とするものである。 The voltage conversion circuit according to the second aspect of the present invention is the voltage conversion circuit according to the first aspect, particularly comprising the plurality of step-down circuits connected in cascade, and the output voltage output from the step-down circuit in the previous stage. Thus, the plurality of capacitors included in the step-down circuit in its own stage are charged.

第２の態様に係る電圧変換回路によれば、複数の降圧回路が縦続接続されることにより、初段の降圧回路に入力された入力電圧をさらに降圧することができる。従って、縦続接続する降圧回路の段数を変更することによって、最終段の降圧回路の出力電圧として、所望のレベルに降圧された電圧を得ることが可能となる。 With the voltage conversion circuit according to the second aspect, the plurality of step-down circuits are connected in cascade, so that the input voltage input to the first-stage step-down circuit can be further stepped down. Therefore, by changing the number of cascade-connected step-down circuits, it is possible to obtain a voltage stepped down to a desired level as the output voltage of the final-stage step-down circuit.

本発明の第３の態様に係る電圧変換回路は、第２の態様に係る電圧変換回路において特に、複数の前記降圧回路の各々は、第３のスイッチング素子をさらに有し、前記第３のスイッチング素子は、前段の前記降圧回路が有する前記複数のコンデンサの充電動作時には、自段の前記降圧回路を前段の前記降圧回路から電気的に分離し、前段の前記降圧回路が有する前記複数のコンデンサの放電動作時には、自段の前記降圧回路を前段の前記降圧回路に電気的に接続することを特徴とするものである。 The voltage conversion circuit according to a third aspect of the present invention is the voltage conversion circuit according to the second aspect, in particular, each of the plurality of step-down circuits further includes a third switching element, and the third switching The element electrically separates the step-down circuit of the own stage from the step-down circuit of the previous stage during the charging operation of the capacitors of the step-down circuit of the previous stage, and During the discharging operation, the step-down circuit in its own stage is electrically connected to the step-down circuit in the previous stage.

第３の態様に係る電圧変換回路によれば、前段の降圧回路が有する第３のスイッチング素子が導通状態である場合には、自段の降圧回路が有する第３のスイッチング素子を非導通状態とし、前段の降圧回路が有する第３のスイッチング素子が非導通状態である場合には、自段の降圧回路が有する第３のスイッチング素子を導通状態とすることにより、電圧変換回路の入力と出力との間を、いずれかの第３のスイッチング素子によって電気的に分離することが可能となる。 According to the voltage conversion circuit of the third aspect, when the third switching element included in the previous step-down voltage circuit is in the conductive state, the third switching element included in the step-down voltage circuit in the previous stage is set in the non-conductive state. When the third switching element included in the previous step-down circuit is in a non-conducting state, the input and output of the voltage conversion circuit can be obtained by bringing the third switching element included in the own step-down circuit into a conducting state. Can be electrically separated by any third switching element.

本発明の第４の態様に係る電圧変換回路は、第１〜第３のいずれか一つの態様に係る電圧変換回路において特に、電圧変換回路は情報通信機器の電源回路に使用されることを特徴とするものである。 The voltage conversion circuit according to a fourth aspect of the present invention is the voltage conversion circuit according to any one of the first to third aspects, in particular, the voltage conversion circuit is used for a power supply circuit of an information communication device. It is what.

第４の態様に係る電圧変換回路によれば、チョークコイルを省略したことにより、小型化でき、また、発熱量も少ない。そのため、壁際や部屋の隅等の、狭所でかつ熱対策の面からも不利な環境下に設置されやすい情報通信機器の電源回路として好適である。 According to the voltage conversion circuit of the fourth aspect, since the choke coil is omitted, the size can be reduced and the amount of generated heat is small. Therefore, it is suitable as a power supply circuit for an information communication device that is easily installed in a confined environment, such as near a wall or corner of a room, and also from the viewpoint of heat countermeasures.

本発明に係る電圧変換回路によれば、チョークコイルを省略することにより、装置の小型化及び変換効率の向上を図ることが可能となる。 According to the voltage conversion circuit of the present invention, it is possible to reduce the size of the device and improve the conversion efficiency by omitting the choke coil.

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the element which attached | subjected the same code | symbol in different drawing shall show the same or corresponding element.

図１は、本発明の実施の形態に係る電圧変換回路（直流−直流変換回路）の構成を示す回路図である。電圧変換回路は、降圧回路２を備えて構成されている。降圧回路２は、コンデンサＣ１〜Ｃ３と、ダイオードＤ１，Ｄ２と、スイッチング素子の一例としてのＮチャネルＭＯＳＦＥＴ（以下「トランジスタ」と略称する）Ｑ１〜Ｑ４，Ｑ１０とを有している。 FIG. 1 is a circuit diagram showing a configuration of a voltage conversion circuit (DC-DC conversion circuit) according to an embodiment of the present invention. The voltage conversion circuit includes a step-down circuit 2. The step-down circuit 2 includes capacitors C1 to C3, diodes D1 and D2, and N-channel MOSFETs (hereinafter abbreviated as “transistors”) Q1 to Q4 and Q10 as examples of switching elements.

トランジスタＱ１０のドレイン電極は、端子Ｎ１ａを介して、直流電源１の正極に接続されている。トランジスタＱ１０のソース電極は、ノードＰ１に接続されている。トランジスタＱ１のドレイン電極は、ノードＰ１に接続されている。トランジスタＱ１のソース電極は、ノードＰ２に接続されている。トランジスタＱ２のドレイン電極は、ノードＰ２に接続されている。トランジスタＱ２のソース電極は、ノードＰ３に接続されている。トランジスタＱ３のドレイン電極は、ノードＰ４に接続されている。トランジスタＱ３のソース電極は、ノードＰ５に接続されている。トランジスタＱ４のドレイン電極は、ノードＰ５に接続されている。トランジスタＱ４のソース電極は、ノードＰ６に接続されている。 The drain electrode of the transistor Q10 is connected to the positive electrode of the DC power supply 1 through the terminal N1a. The source electrode of the transistor Q10 is connected to the node P1. The drain electrode of the transistor Q1 is connected to the node P1. The source electrode of the transistor Q1 is connected to the node P2. The drain electrode of the transistor Q2 is connected to the node P2. The source electrode of the transistor Q2 is connected to the node P3. The drain electrode of the transistor Q3 is connected to the node P4. The source electrode of the transistor Q3 is connected to the node P5. The drain electrode of the transistor Q4 is connected to the node P5. The source electrode of the transistor Q4 is connected to the node P6.

コンデンサＣ１の一方電極は、ノードＰ１に接続されている。コンデンサＣ１の他方電極は、ノードＰ４に接続されている。コンデンサＣ２の一方電極は、ノードＰ２に接続されている。コンデンサＣ２の他方電極は、ノードＰ５に接続されている。コンデンサＣ３の一方電極は、ノードＰ３に接続されている。コンデンサＣ３の他方電極は、ノードＰ６に接続されている。 One electrode of the capacitor C1 is connected to the node P1. The other electrode of the capacitor C1 is connected to the node P4. One electrode of the capacitor C2 is connected to the node P2. The other electrode of the capacitor C2 is connected to the node P5. One electrode of the capacitor C3 is connected to the node P3. The other electrode of the capacitor C3 is connected to the node P6.

ダイオードＤ１のアノードは、ノードＰ４に接続されている。ダイオードＤ１のカソードは、ノードＰ２に接続されている。ダイオードＤ２のアノードは、ノードＰ５に接続されている。ダイオードＤ２のカソードは、ノードＰ３に接続されている。 The anode of the diode D1 is connected to the node P4. The cathode of the diode D1 is connected to the node P2. The anode of the diode D2 is connected to the node P5. The cathode of the diode D2 is connected to the node P3.

ノードＰ２は、端子Ｎ２ａを介して、負荷３に接続されている。ノードＰ５は、端子Ｎ２ｂを介して、負荷３に接続されている。ノードＰ６は、端子Ｎ１ｂを介して、直流電源１の負極に接続されている。 The node P2 is connected to the load 3 via the terminal N2a. The node P5 is connected to the load 3 via the terminal N2b. The node P6 is connected to the negative electrode of the DC power supply 1 through the terminal N1b.

図２は、本実施の形態に係る電圧変換回路の動作を示すタイミングチャートである。直流電源１によって、端子Ｎ１ａと端子Ｎ１ｂとの間には、電圧Ｖ１が印加されている。 FIG. 2 is a timing chart showing the operation of the voltage conversion circuit according to the present embodiment. A voltage V1 is applied between the terminal N1a and the terminal N1b by the DC power source 1.

時刻Ｔ１において、トランジスタＱ１〜Ｑ４の各ゲート電極に、ローレベルのゲート電圧（ゲート−ソース間電圧。以下同様。）が印加される。これにより、トランジスタＱ１〜Ｑ４がオフされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が非導通状態となる。その結果、コンデンサＣ１〜Ｃ３が直列接続される。つまり、ノードＰ１から、コンデンサＣ１、ノードＰ４、ダイオードＤ１、ノードＰ２、コンデンサＣ２、ノードＰ５、ダイオードＤ２、ノードＰ３、及びコンデンサＣ３をこの順に経由してノードＰ６に到る経路が形成される。 At time T1, a low-level gate voltage (a gate-source voltage; the same applies hereinafter) is applied to the gate electrodes of the transistors Q1 to Q4. As a result, the transistors Q1 to Q4 are turned off, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are in a non-conductive state. As a result, the capacitors C1 to C3 are connected in series. That is, a path is formed from the node P1 to the node P6 via the capacitor C1, the node P4, the diode D1, the node P2, the capacitor C2, the node P5, the diode D2, the node P3, and the capacitor C3 in this order.

時刻Ｔ２において、トランジスタＱ１０のゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ１０がオンされ、トランジスタＱ１０のドレイン電極とソース電極との間が導通状態となる。 At time T2, a high level gate voltage is applied to the gate electrode of the transistor Q10. As a result, the transistor Q10 is turned on, and the drain electrode and the source electrode of the transistor Q10 become conductive.

この時、トランジスタＱ１〜Ｑ４がオフされているため、直列接続されたコンデンサＣ１〜Ｃ３は、入力電圧Ｖ１によって充電される。これにより、端子Ｎ２ａと端子Ｎ２ｂとの間の電圧Ｖ２が上昇する。 At this time, since the transistors Q1 to Q4 are turned off, the capacitors C1 to C3 connected in series are charged by the input voltage V1. As a result, the voltage V2 between the terminal N2a and the terminal N2b increases.

時刻Ｔ３において、トランジスタＱ１０のゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ１０がオフされ、トランジスタＱ１０のドレイン電極とソース電極との間が非導通状態となる。その結果、コンデンサＣ１〜Ｃ３の充電が停止される。 At time T3, a low-level gate voltage is applied to the gate electrode of the transistor Q10. Thereby, the transistor Q10 is turned off, and the drain electrode and the source electrode of the transistor Q10 are brought out of electrical conduction. As a result, charging of the capacitors C1 to C3 is stopped.

時刻Ｔ４において、トランジスタＱ１〜Ｑ４の各ゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ１〜Ｑ４がオンされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が導通状態となる。その結果、コンデンサＣ１〜Ｃ３が並列接続される。つまり、端子Ｎ２ａ（ノードＰ２）と端子Ｎ２ｂ（ノードＰ５）との間で、コンデンサＣ１〜Ｃ３が並列接続される。 At time T4, a high level gate voltage is applied to the gate electrodes of the transistors Q1 to Q4. Thereby, the transistors Q1 to Q4 are turned on, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are brought into conduction. As a result, the capacitors C1 to C3 are connected in parallel. That is, the capacitors C1 to C3 are connected in parallel between the terminal N2a (node P2) and the terminal N2b (node P5).

この時、トランジスタＱ１０がオフされているため、コンデンサＣ１〜Ｃ３には直流電源１の電圧Ｖ１が印加されない。従って、コンデンサＣ１〜Ｃ３は放電動作を行う。コンデンサＣ１〜Ｃ３からの放電電流は、負荷３に供給される。ここで、コンデンサＣ２の一方電極からコンデンサＣ１の他方電極に向けての電流の逆流が、ダイオードＤ１によって規制される。また、コンデンサＣ３の一方電極からコンデンサＣ２の他方電極に向けての電流の逆流が、ダイオードＤ２によって規制される。 At this time, since the transistor Q10 is turned off, the voltage V1 of the DC power supply 1 is not applied to the capacitors C1 to C3. Accordingly, the capacitors C1 to C3 perform a discharging operation. The discharge current from the capacitors C1 to C3 is supplied to the load 3. Here, the reverse flow of the current from one electrode of the capacitor C2 toward the other electrode of the capacitor C1 is regulated by the diode D1. Further, the reverse flow of current from one electrode of the capacitor C3 to the other electrode of the capacitor C2 is restricted by the diode D2.

コンデンサＣ１〜Ｃ３から放電電流が流出することにより、図２に示すように、端子Ｎ２ａと端子Ｎ２ｂとの間の電圧Ｖ２が徐々に低下する。但し、静電容量が十分に大きいコンデンサをコンデンサＣ１〜Ｃ３として採用することにより、放電電流の流出に伴う電圧Ｖ２の低下を抑制することができる。 As the discharge current flows out from the capacitors C1 to C3, the voltage V2 between the terminal N2a and the terminal N2b gradually decreases as shown in FIG. However, by adopting capacitors having a sufficiently large capacitance as the capacitors C1 to C3, it is possible to suppress a decrease in the voltage V2 due to discharge current discharge.

時刻Ｔ５において、トランジスタＱ１〜Ｑ４の各ゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ１〜Ｑ４がオフされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が非導通状態となる。その結果、コンデンサＣ１〜Ｃ３が直列接続される。以降の動作は上記と同様である。 At time T5, a low level gate voltage is applied to the gate electrodes of the transistors Q1 to Q4. As a result, the transistors Q1 to Q4 are turned off, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are in a non-conductive state. As a result, the capacitors C1 to C3 are connected in series. Subsequent operations are the same as described above.

図２に示すように、降圧回路２からの出力電圧Ｖ２は、降圧回路２への入力電圧Ｖ１よりも小さい。換言すれば、入力電圧Ｖ１が降圧回路２によって降圧されて、出力電圧Ｖ２として出力されている。 As shown in FIG. 2, the output voltage V2 from the step-down circuit 2 is smaller than the input voltage V1 to the step-down circuit 2. In other words, the input voltage V1 is stepped down by the step-down circuit 2 and output as the output voltage V2.

ここで、コンデンサＣ１，Ｃ２，Ｃ３の各静電容量をそれぞれＣ１，Ｃ２，Ｃ３とすると、出力電圧Ｖ２は、
Ｖ２＝３・Ｖ１／（（１／Ｃ１＋１／Ｃ２＋１／Ｃ３）・（Ｃ１＋Ｃ２＋Ｃ３））
となる。 Here, assuming that the capacitances of the capacitors C1, C2, and C3 are C1, C2, and C3, respectively, the output voltage V2 is
V2 = 3 · V1 / ((1 / C1 + 1 / C2 + 1 / C3) · (C1 + C2 + C3))
It becomes.

コンデンサＣ１〜Ｃ３の各静電容量が互いに等しい場合（つまりＣ１＝Ｃ２＝Ｃ３である場合）には、
Ｖ２＝Ｖ１／３
となる。つまり、この場合は、入力電圧Ｖ１が降圧回路２によって１／３に降圧されて、出力電圧Ｖ２として出力されている。 When the capacitances of the capacitors C1 to C3 are equal to each other (that is, when C1 = C2 = C3),
V2 = V1 / 3
It becomes. That is, in this case, the input voltage V1 is stepped down to 1/3 by the step-down circuit 2 and output as the output voltage V2.

上記の例では３個のコンデンサＣ１〜Ｃ３が用いられたが、コンデンサの個数は３個に限らず、複数個であれば良い。一般化して、ｎ個（ｎは２以上の自然数）のコンデンサが用いられると仮定すると、
Ｖ２＝ｎ・Ｖ１／（（１／Ｃ１＋・・・＋１／Ｃｎ）・（Ｃ１＋・・・＋Ｃｎ））
となる。 In the above example, three capacitors C1 to C3 are used. However, the number of capacitors is not limited to three and may be plural. In general, assuming that n (n is a natural number greater than or equal to 2) capacitors are used,
V2 = n · V1 / ((1 / C1 +... + 1 / Cn). (C1 +... + Cn))
It becomes.

全てのコンデンサＣ１〜Ｃｎの各静電容量が互いに等しい場合（つまりＣ１＝・・・＝Ｃｎである場合）には、
Ｖ２＝Ｖ１／ｎ
となる。 When the capacitances of all capacitors C1 to Cn are equal to each other (that is, when C1 =... = Cn),
V2 = V1 / n
It becomes.

本実施の形態に係る電圧変換回路によれば、チョークコイル（図７参照）を省略できるため、装置の小型化及び変換効率の向上を図ることができる。 According to the voltage conversion circuit of the present embodiment, the choke coil (see FIG. 7) can be omitted, so that the device can be downsized and the conversion efficiency can be improved.

また、本実施の形態に係る電圧変換回路によれば、複数のコンデンサＣ１〜Ｃ３は、直列接続された状態で入力電圧Ｖ１によって充電される。従って、各コンデンサＣ１〜Ｃ３の両端電圧は、入力電圧Ｖ１よりも低くなる。そのため、複数のコンデンサＣ１〜Ｃ３のうちの一のコンデンサ（上記の例ではコンデンサＣ２）の両端電圧を出力電圧Ｖ２として取り出すことにより、入力電圧Ｖ１が降圧された出力電圧Ｖ２を得ることができる。しかも、放電動作時には複数のコンデンサＣ１〜Ｃ３が並列接続されるため、負荷３に対して複数のコンデンサＣ１〜Ｃ３から十分な電流を供給することが可能である。 Further, according to the voltage conversion circuit according to the present embodiment, the plurality of capacitors C1 to C3 are charged by the input voltage V1 in a state of being connected in series. Therefore, the voltage across the capacitors C1 to C3 is lower than the input voltage V1. Therefore, the output voltage V2 obtained by stepping down the input voltage V1 can be obtained by taking out the voltage across one capacitor (capacitor C2 in the above example) of the plurality of capacitors C1 to C3 as the output voltage V2. In addition, since the plurality of capacitors C1 to C3 are connected in parallel during the discharging operation, it is possible to supply a sufficient current from the plurality of capacitors C1 to C3 to the load 3.

また、本実施の形態に係る電圧変換回路によれば、放電動作時に、コンデンサＣ３からコンデンサＣ２に向けて逆流する電流がダイオードＤ２によって規制され、コンデンサＣ２からコンデンサＣ１に向けて逆流する電流がダイオードＤ１によって規制される。従って、コンデンサＣ２，Ｃ３からの放電電流は適切に負荷３に供給される。その結果、複数のコンデンサＣ１〜Ｃ３から負荷３に対して十分な電流を供給することが可能となる。 Further, according to the voltage conversion circuit of the present embodiment, during the discharge operation, the current that flows backward from the capacitor C3 toward the capacitor C2 is regulated by the diode D2, and the current that flows backward from the capacitor C2 toward the capacitor C1 Regulated by D1. Accordingly, the discharge current from the capacitors C2 and C3 is appropriately supplied to the load 3. As a result, it is possible to supply a sufficient current from the plurality of capacitors C1 to C3 to the load 3.

＜第１の変形例＞
図３は、第１の変形例に係る電圧変換回路の構成を示す回路図である。第１の変形例に係る電圧変換回路は、図１に示した電圧変換回路において、降圧回路２と負荷３との間に、降圧回路２と同様の降圧回路４を追加したものである。つまり、降圧回路を複数段（この例では２段）に縦続接続したものである。 <First Modification>
FIG. 3 is a circuit diagram showing a configuration of a voltage conversion circuit according to the first modification. The voltage conversion circuit according to the first modification is obtained by adding a step-down circuit 4 similar to the step-down circuit 2 between the step-down circuit 2 and the load 3 in the voltage conversion circuit shown in FIG. That is, the step-down circuit is cascaded in a plurality of stages (in this example, two stages).

降圧回路４は、コンデンサＣ４〜Ｃ６と、ダイオードＤ３，Ｄ４と、トランジスタＱ５〜Ｑ８，Ｑ２０とを有している。 The step-down circuit 4 includes capacitors C4 to C6, diodes D3 and D4, and transistors Q5 to Q8 and Q20.

トランジスタＱ２０のドレイン電極は、端子Ｎ３ａを介して、降圧回路２のノードＰ２に接続されている。トランジスタＱ２０のソース電極は、ノードＰ７に接続されている。トランジスタＱ５のドレイン電極は、ノードＰ７に接続されている。トランジスタＱ５のソース電極は、ノードＰ８に接続されている。トランジスタＱ６のドレイン電極は、ノードＰ８に接続されている。トランジスタＱ６のソース電極は、ノードＰ９に接続されている。トランジスタＱ７のドレイン電極は、ノードＰ１０に接続されている。トランジスタＱ７のソース電極は、ノードＰ１１に接続されている。トランジスタＱ８のドレイン電極は、ノードＰ１１に接続されている。トランジスタＱ８のソース電極は、ノードＰ１２に接続されている。 The drain electrode of the transistor Q20 is connected to the node P2 of the step-down circuit 2 through the terminal N3a. The source electrode of transistor Q20 is connected to node P7. The drain electrode of the transistor Q5 is connected to the node P7. The source electrode of the transistor Q5 is connected to the node P8. The drain electrode of the transistor Q6 is connected to the node P8. The source electrode of the transistor Q6 is connected to the node P9. The drain electrode of the transistor Q7 is connected to the node P10. The source electrode of the transistor Q7 is connected to the node P11. The drain electrode of the transistor Q8 is connected to the node P11. The source electrode of the transistor Q8 is connected to the node P12.

コンデンサＣ４の一方電極は、ノードＰ７に接続されている。コンデンサＣ４の他方電極は、ノードＰ１０に接続されている。コンデンサＣ５の一方電極は、ノードＰ８に接続されている。コンデンサＣ５の他方電極は、ノードＰ１１に接続されている。コンデンサＣ６の一方電極は、ノードＰ９に接続されている。コンデンサＣ６の他方電極は、ノードＰ１２に接続されている。 One electrode of the capacitor C4 is connected to the node P7. The other electrode of the capacitor C4 is connected to the node P10. One electrode of the capacitor C5 is connected to the node P8. The other electrode of the capacitor C5 is connected to the node P11. One electrode of the capacitor C6 is connected to the node P9. The other electrode of the capacitor C6 is connected to the node P12.

ダイオードＤ３のアノードは、ノードＰ１０に接続されている。ダイオードＤ３のカソードは、ノードＰ８に接続されている。ダイオードＤ４のアノードは、ノードＰ１１に接続されている。ダイオードＤ４のカソードは、ノードＰ９に接続されている。 The anode of the diode D3 is connected to the node P10. The cathode of the diode D3 is connected to the node P8. The anode of the diode D4 is connected to the node P11. The cathode of the diode D4 is connected to the node P9.

ノードＰ８は、端子Ｎ２ａを介して、負荷３に接続されている。ノードＰ１１は、端子Ｎ２ｂを介して、負荷３に接続されている。ノードＰ１２は、端子Ｎ３ｂを介して、降圧回路２のノードＰ５に接続されている。 The node P8 is connected to the load 3 via the terminal N2a. The node P11 is connected to the load 3 via the terminal N2b. Node P12 is connected to node P5 of step-down circuit 2 via terminal N3b.

図４は、第１の変形例に係る電圧変換回路の動作を示すタイミングチャートである。直流電源１によって、端子Ｎ１ａと端子Ｎ１ｂとの間には、電圧Ｖ１が印加されている。 FIG. 4 is a timing chart showing the operation of the voltage conversion circuit according to the first modification. A voltage V1 is applied between the terminal N1a and the terminal N1b by the DC power source 1.

時刻Ｔ１において、トランジスタＱ１〜Ｑ４の各ゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ１〜Ｑ４がオフされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が非導通状態となる。その結果、コンデンサＣ１〜Ｃ３が直列接続される。つまり、ノードＰ１から、コンデンサＣ１、ノードＰ４、ダイオードＤ１、ノードＰ２、コンデンサＣ２、ノードＰ５、ダイオードＤ２、ノードＰ３、及びコンデンサＣ３をこの順に経由してノードＰ６に到る経路が形成される。 At time T1, a low level gate voltage is applied to the gate electrodes of the transistors Q1 to Q4. As a result, the transistors Q1 to Q4 are turned off, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are in a non-conductive state. As a result, the capacitors C1 to C3 are connected in series. That is, a path is formed from the node P1 to the node P6 via the capacitor C1, the node P4, the diode D1, the node P2, the capacitor C2, the node P5, the diode D2, the node P3, and the capacitor C3 in this order.

また、時刻Ｔ１において、トランジスタＱ２０のゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ２０がオフされ、トランジスタＱ２０のドレイン電極とソース電極との間が非導通状態となる。 At time T1, a low level gate voltage is applied to the gate electrode of the transistor Q20. Thereby, the transistor Q20 is turned off, and the drain electrode and the source electrode of the transistor Q20 are brought out of electrical conduction.

この時、トランジスタＱ１〜Ｑ４がオフされているため、直列接続されたコンデンサＣ１〜Ｃ３は、入力電圧Ｖ１によって充電される。これにより、端子Ｎ３ａと端子Ｎ３ｂとの間の電圧Ｖ３が上昇する。 At this time, since the transistors Q1 to Q4 are turned off, the capacitors C1 to C3 connected in series are charged by the input voltage V1. As a result, the voltage V3 between the terminals N3a and N3b increases.

また、時刻Ｔ２において、トランジスタＱ５〜Ｑ８の各ゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ５〜Ｑ８がオンされ、トランジスタＱ５〜Ｑ８の各ドレイン電極と各ソース電極との間が導通状態となる。その結果、コンデンサＣ４〜Ｃ６が並列接続される。つまり、端子Ｎ２ａ（ノードＰ８）と端子Ｎ２ｂ（ノードＰ１１）との間で、コンデンサＣ４〜Ｃ６が並列接続される。 At time T2, a high level gate voltage is applied to each gate electrode of transistors Q5 to Q8. Thereby, the transistors Q5 to Q8 are turned on, and the drain electrodes and the source electrodes of the transistors Q5 to Q8 are brought into conduction. As a result, the capacitors C4 to C6 are connected in parallel. That is, the capacitors C4 to C6 are connected in parallel between the terminal N2a (node P8) and the terminal N2b (node P11).

この時、トランジスタＱ２０がオフされているため、コンデンサＣ４〜Ｃ６には降圧回路２からの出力電圧Ｖ３が印加されない。従って、コンデンサＣ４〜Ｃ６は放電動作を行う。コンデンサＣ４〜Ｃ６からの放電電流は、負荷３に供給される。ここで、コンデンサＣ５の一方電極からコンデンサＣ４の他方電極に向けての電流の逆流が、ダイオードＤ３によって規制される。また、コンデンサＣ６の一方電極からコンデンサＣ５の他方電極に向けての電流の逆流が、ダイオードＤ４によって規制される。 At this time, since the transistor Q20 is turned off, the output voltage V3 from the step-down circuit 2 is not applied to the capacitors C4 to C6. Accordingly, the capacitors C4 to C6 perform a discharging operation. Discharge currents from the capacitors C4 to C6 are supplied to the load 3. Here, the reverse flow of the current from one electrode of the capacitor C5 to the other electrode of the capacitor C4 is regulated by the diode D3. Further, the reverse flow of current from one electrode of the capacitor C6 toward the other electrode of the capacitor C5 is restricted by the diode D4.

コンデンサＣ４〜Ｃ６から放電電流が流出することにより、図４に示すように、端子Ｎ２ａと端子Ｎ２ｂとの電圧Ｖ２が徐々に低下する。但し、静電容量が十分に大きいコンデンサをコンデンサＣ４〜Ｃ６として採用することにより、放電電流の流出に伴う電圧Ｖ２の低下を抑制することができる。 As the discharge current flows out from the capacitors C4 to C6, the voltage V2 between the terminal N2a and the terminal N2b gradually decreases as shown in FIG. However, by adopting capacitors having a sufficiently large capacitance as the capacitors C4 to C6, it is possible to suppress a decrease in the voltage V2 due to discharge current discharge.

また、時刻Ｔ３において、トランジスタＱ５〜Ｑ８の各ゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ５〜Ｑ８がオフされ、トランジスタＱ５〜Ｑ８の各ドレイン電極と各ソース電極との間が非導通状態となる。その結果、コンデンサＣ４〜Ｃ６が直列接続される。つまり、ノードＰ７から、コンデンサＣ４、ノードＰ１０、ダイオードＤ３、ノードＰ８、コンデンサＣ５、ノードＰ１１、ダイオードＤ４、ノードＰ９、及びコンデンサＣ６をこの順に経由してノードＰ１２に到る経路が形成される。 At time T3, a low level gate voltage is applied to each gate electrode of the transistors Q5 to Q8. Thereby, the transistors Q5 to Q8 are turned off, and the drain electrodes and the source electrodes of the transistors Q5 to Q8 are brought out of electrical conduction. As a result, the capacitors C4 to C6 are connected in series. That is, a path is formed from the node P7 to the node P12 via the capacitor C4, the node P10, the diode D3, the node P8, the capacitor C5, the node P11, the diode D4, the node P9, and the capacitor C6 in this order.

時刻Ｔ４において、トランジスタＱ１〜Ｑ４の各ゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ１〜Ｑ４がオンされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が導通状態となる。その結果、コンデンサＣ１〜Ｃ３が並列接続される。つまり、端子Ｎ３ａ（ノードＰ２）と端子Ｎ３ｂ（ノードＰ５）との間で、コンデンサＣ１〜Ｃ３が並列接続される。 At time T4, a high level gate voltage is applied to the gate electrodes of the transistors Q1 to Q4. Thereby, the transistors Q1 to Q4 are turned on, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are brought into conduction. As a result, the capacitors C1 to C3 are connected in parallel. That is, the capacitors C1 to C3 are connected in parallel between the terminal N3a (node P2) and the terminal N3b (node P5).

この時、トランジスタＱ１０がオフされているため、コンデンサＣ１〜Ｃ３には直流電源１の電圧が印加されない。従って、コンデンサＣ１〜Ｃ３は放電動作を行う。コンデンサＣ１〜Ｃ３からの放電電流は、降圧回路４に供給される。 At this time, since the transistor Q10 is turned off, the voltage of the DC power source 1 is not applied to the capacitors C1 to C3. Accordingly, the capacitors C1 to C3 perform a discharging operation. Discharge currents from the capacitors C1 to C3 are supplied to the step-down circuit 4.

コンデンサＣ１〜Ｃ３から放電電流が流出することにより、図４に示すように、端子Ｎ３ａと端子Ｎ３ｂとの間の電圧Ｖ３が徐々に低下する。但し、静電容量が十分に大きいコンデンサをコンデンサＣ１〜Ｃ３として採用することにより、放電電流の流出に伴う電圧Ｖ３の低下を抑制することができる。 As the discharge current flows out from the capacitors C1 to C3, the voltage V3 between the terminal N3a and the terminal N3b gradually decreases as shown in FIG. However, by adopting capacitors having a sufficiently large capacitance as the capacitors C1 to C3, it is possible to suppress a decrease in the voltage V3 due to discharge current discharge.

また、時刻Ｔ４において、トランジスタＱ２０のゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ２０がオンされ、トランジスタＱ２０のドレイン電極とソース電極との間が導通状態となる。 At time T4, a high level gate voltage is applied to the gate electrode of transistor Q20. As a result, the transistor Q20 is turned on and a conductive state is established between the drain electrode and the source electrode of the transistor Q20.

この時、トランジスタＱ５〜Ｑ８がオフされているため、直列接続されたコンデンサＣ４〜Ｃ６は、降圧回路２からの出力電圧Ｖ３によって充電される。これにより、端子Ｎ２ａと端子Ｎ２ｂとの間の電圧Ｖ２が上昇する。 At this time, since the transistors Q5 to Q8 are turned off, the capacitors C4 to C6 connected in series are charged by the output voltage V3 from the step-down circuit 2. As a result, the voltage V2 between the terminal N2a and the terminal N2b increases.

時刻Ｔ５において、トランジスタＱ１〜Ｑ４の各ゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ１〜Ｑ４がオフされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が非導通状態となる。その結果、コンデンサＣ１〜Ｃ３が直列接続される。また、時刻Ｔ５において、トランジスタＱ２０のゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ２０がオフされ、トランジスタＱ２０のドレイン電極とソース電極との間が非導通状態となる。その結果、コンデンサＣ４〜Ｃ６の充電が停止される。以降の動作は上記と同様である。 At time T5, a low level gate voltage is applied to the gate electrodes of the transistors Q1 to Q4. As a result, the transistors Q1 to Q4 are turned off, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are in a non-conductive state. As a result, the capacitors C1 to C3 are connected in series. At time T5, a low level gate voltage is applied to the gate electrode of the transistor Q20. Thereby, the transistor Q20 is turned off, and the drain electrode and the source electrode of the transistor Q20 are brought out of electrical conduction. As a result, charging of the capacitors C4 to C6 is stopped. Subsequent operations are the same as described above.

図４に示すように、降圧回路２からの出力電圧Ｖ３は、降圧回路２への入力電圧Ｖ１よりも小さい。換言すれば、入力電圧Ｖ１が降圧回路２によって降圧されて、出力電圧Ｖ３として出力されている。また、降圧回路４からの出力電圧Ｖ２は、降圧回路４への入力電圧Ｖ３よりも小さい。換言すれば、入力電圧Ｖ３が降圧回路４によって降圧されて、出力電圧Ｖ２として出力されている。結果として、入力電圧Ｖ１が降圧回路２，４によって降圧されて、出力電圧Ｖ２として出力されている。 As shown in FIG. 4, the output voltage V <b> 3 from the step-down circuit 2 is smaller than the input voltage V <b> 1 to the step-down circuit 2. In other words, the input voltage V1 is stepped down by the step-down circuit 2 and output as the output voltage V3. The output voltage V2 from the step-down circuit 4 is smaller than the input voltage V3 to the step-down circuit 4. In other words, the input voltage V3 is stepped down by the step-down circuit 4 and output as the output voltage V2. As a result, the input voltage V1 is stepped down by the step-down circuits 2 and 4 and output as the output voltage V2.

ここで、コンデンサＣ４，Ｃ５，Ｃ６の各静電容量をそれぞれＣ４，Ｃ５，Ｃ６とすると、出力電圧Ｖ２は、
Ｖ２＝３・Ｖ３／（（１／Ｃ４＋１／Ｃ５＋１／Ｃ６）・（Ｃ４＋Ｃ５＋Ｃ６））
となる。 Here, assuming that the capacitances of the capacitors C4, C5 and C6 are C4, C5 and C6, respectively, the output voltage V2 is
V2 = 3 · V3 / ((1 / C4 + 1 / C5 + 1 / C6) · (C4 + C5 + C6))
It becomes.

コンデンサＣ４〜Ｃ６の各静電容量が互いに等しい場合（つまりＣ４＝Ｃ５＝Ｃ６である場合）には、
Ｖ２＝Ｖ３／３
となる。つまり、この場合は、入力電圧Ｖ３が降圧回路４によって１／３に降圧されて、出力電圧Ｖ２として出力されている。なお、上記の例では３個のコンデンサＣ４〜Ｃ６が用いられたが、コンデンサの個数は３個に限らず、複数個であれば良い。 When the capacitances of the capacitors C4 to C6 are equal to each other (that is, when C4 = C5 = C6),
V2 = V3 / 3
It becomes. That is, in this case, the input voltage V3 is stepped down to 1/3 by the step-down circuit 4 and output as the output voltage V2. In the above example, three capacitors C4 to C6 are used. However, the number of capacitors is not limited to three and may be any number.

コンデンサＣ１〜Ｃ３の各静電容量が互いに等しく（つまりＣ１＝Ｃ２＝Ｃ３）、コンデンサＣ４〜Ｃ６の各静電容量が互いに等しい（つまりＣ４＝Ｃ５＝Ｃ６）場合には、
Ｖ２＝Ｖ１・１／３・１／３＝Ｖ１／９
となる。つまり、この場合は、入力電圧Ｖ１が降圧回路２，４によって１／９に降圧されて、出力電圧Ｖ２として出力される。 When the capacitances of the capacitors C1 to C3 are equal to each other (that is, C1 = C2 = C3) and the capacitances of the capacitors C4 to C6 are equal to each other (that is, C4 = C5 = C6),
V2 = V1 / 1/3/1/3 = V1 / 9
It becomes. That is, in this case, the input voltage V1 is stepped down to 1/9 by the step-down circuits 2 and 4, and is output as the output voltage V2.

第１の変形例に係る電圧変換回路によれば、複数の降圧回路２，４が縦続接続されることにより、初段の降圧回路２に入力された入力電圧Ｖ１を次段の降圧回路４によってさらに降圧することができる。従って、縦続接続する降圧回路の段数を変更することによって、最終段の降圧回路４の出力電圧Ｖ２として、所望のレベルに降圧された電圧を得ることが可能となる。 According to the voltage conversion circuit according to the first modification, the plurality of step-down circuits 2 and 4 are connected in cascade, so that the input voltage V1 input to the first-stage step-down circuit 2 is further increased by the next-stage step-down circuit 4. Can step down. Therefore, it is possible to obtain a voltage stepped down to a desired level as the output voltage V2 of the step-down circuit 4 at the final stage by changing the number of steps of the step-down circuit connected in cascade.

＜第２の変形例＞
図５は、第２の変形例に係る電圧変換回路の構成を示す回路図である。第２の変形例に係る電圧変換回路は、図１に示した電圧変換回路において、トランジスタＱ１１を追加したものである。トランジスタＱ１１のドレイン電極は、ノードＰ６に接続されている。トランジスタＱ１１のソース電極は、端子Ｎ１ｂに接続されている。 <Second Modification>
FIG. 5 is a circuit diagram showing a configuration of a voltage conversion circuit according to a second modification. The voltage conversion circuit according to the second modification is obtained by adding a transistor Q11 to the voltage conversion circuit shown in FIG. The drain electrode of the transistor Q11 is connected to the node P6. The source electrode of the transistor Q11 is connected to the terminal N1b.

トランジスタＱ１０のオン期間（つまりコンデンサＣ１〜Ｃ３の充電期間）においては、トランジスタＱ１１のゲート電極にハイレベルのゲート電圧が印加されることにより、トランジスタＱ１１もオンされる。 In the on period of the transistor Q10 (that is, the charging period of the capacitors C1 to C3), the transistor Q11 is also turned on by applying a high level gate voltage to the gate electrode of the transistor Q11.

一方、トランジスタＱ１０のオフ期間（つまりコンデンサＣ１〜Ｃ３の放電期間）においては、トランジスタＱ１１のゲート電極にローレベルのゲート電圧が印加されることにより、トランジスタＱ１１もオフされる。トランジスタＱ１０，Ｑ１１が双方ともオフされるため、コンデンサＣ１〜Ｃ３の放電期間においては、直流電源１と負荷３とを電気的に分離することが可能となる。 On the other hand, in the off period of the transistor Q10 (that is, the discharge period of the capacitors C1 to C3), the transistor Q11 is also turned off by applying a low level gate voltage to the gate electrode of the transistor Q11. Since both the transistors Q10 and Q11 are turned off, the DC power source 1 and the load 3 can be electrically separated during the discharge period of the capacitors C1 to C3.

＜第３の変形例＞
図６は、第３の変形例に係る電圧変換回路の構成を示す回路図である。第３の変形例に係る電圧変換回路は、図３に示した第１の変形例に係る電圧変換回路において、トランジスタＱ１１，Ｑ２１を追加したものである。トランジスタＱ１１のドレイン電極は、ノードＰ６に接続されている。トランジスタＱ１１のソース電極は、端子Ｎ１ｂに接続されている。トランジスタＱ２１のドレイン電極は、ノードＰ１２に接続されている。トランジスタＱ２１のソース電極は、端子Ｎ３ｂに接続されている。 <Third Modification>
FIG. 6 is a circuit diagram showing a configuration of a voltage conversion circuit according to a third modification. The voltage conversion circuit according to the third modification is obtained by adding transistors Q11 and Q21 to the voltage conversion circuit according to the first modification shown in FIG. The drain electrode of the transistor Q11 is connected to the node P6. The source electrode of the transistor Q11 is connected to the terminal N1b. The drain electrode of the transistor Q21 is connected to the node P12. The source electrode of the transistor Q21 is connected to the terminal N3b.

トランジスタＱ１０のオン期間においては、トランジスタＱ１１のゲート電極にハイレベルのゲート電圧が印加されることにより、トランジスタＱ１１もオンされる。また、トランジスタＱ２０のオン期間においては、トランジスタＱ２１のゲート電極にハイレベルのゲート電圧が印加されることにより、トランジスタＱ２１もオンされる。 In the ON period of the transistor Q10, a high level gate voltage is applied to the gate electrode of the transistor Q11, whereby the transistor Q11 is also turned on. In addition, in the on period of the transistor Q20, the transistor Q21 is also turned on by applying a high level gate voltage to the gate electrode of the transistor Q21.

一方、トランジスタＱ１０のオフ期間においては、トランジスタＱ１１のゲート電極にローレベルのゲート電圧が印加されることにより、トランジスタＱ１１もオフされる。また、トランジスタＱ２０のオフ期間においては、トランジスタＱ２１のゲート電極にローレベルのゲート電圧が印加されることにより、トランジスタＱ２１もオフされる。 On the other hand, in the off period of the transistor Q10, the transistor Q11 is also turned off by applying a low-level gate voltage to the gate electrode of the transistor Q11. Further, in the off period of the transistor Q20, the transistor Q21 is also turned off by applying a low-level gate voltage to the gate electrode of the transistor Q21.

図４に示したように、トランジスタＱ１０のオン期間（つまりコンデンサＣ１〜Ｃ３の充電期間）はトランジスタＱ２０のオフ期間（つまりコンデンサＣ４〜Ｃ６の放電期間）にほぼ等しく、トランジスタＱ１０のオフ期間（つまりコンデンサＣ１〜Ｃ３の放電期間）はトランジスタＱ２０のオン期間（つまりコンデンサＣ４〜Ｃ６の充電期間）にほぼ等しい。従って、トランジスタＱ１０，Ｑ１１がともにオンされている期間においては、トランジスタＱ２０，Ｑ２１はともにオフされており、一方、トランジスタＱ２０，Ｑ２１がともにオンされている期間においては、トランジスタＱ１０，Ｑ１１はともにオフされている。つまり、トランジスタＱ１０，Ｑ１１の対と、トランジスタＱ２０，Ｑ２１の対との一方は、オフされている。 As shown in FIG. 4, the on period of the transistor Q10 (that is, the charging period of the capacitors C1 to C3) is substantially equal to the off period of the transistor Q20 (that is, the discharging period of the capacitors C4 to C6). The discharging period of the capacitors C1 to C3) is substantially equal to the ON period of the transistor Q20 (that is, the charging period of the capacitors C4 to C6). Therefore, both the transistors Q20 and Q21 are off while the transistors Q10 and Q11 are both on, while the transistors Q10 and Q11 are both off while the transistors Q20 and Q21 are both on. Has been. That is, one of the pair of transistors Q10 and Q11 and the pair of transistors Q20 and Q21 is turned off.

その結果、第３の変形例に係る電圧変換回路によれば、オフされているトランジスタＱ１０，Ｑ１１又はトランジスタＱ２０，Ｑ２１によって、直流電源１と負荷３との間を電気的に分離することが可能となる。 As a result, according to the voltage conversion circuit according to the third modification, the DC power supply 1 and the load 3 can be electrically separated by the turned-off transistors Q10 and Q11 or the transistors Q20 and Q21. It becomes.

＜第４の変形例＞
トランジスタＱ１〜Ｑ８は、ＳｉＣ（シリコンカーバイド）の基板、ＧａＮ（ガリウムナイトライド）の基板、又はダイヤモンド半導体の基板を用いたトランジスタであることが望ましい。ＳｉＣ、ＧａＮ、又はダイヤモンド半導体の基板を用いたトランジスタは、シリコン基板を用いたトランジスタよりも高耐圧である。従って、高耐圧であるが集積化が困難な縦型トランジスタとは異なり、複数のトランジスタＱ１〜Ｑ８を、横型トランジスタとして基板の同一面上に並べて形成することが可能となる。つまり、複数のトランジスタＱ１〜Ｑ８を、単体のＩＣチップとして集積化することが可能となる。その結果、さらなる小型化を図ることができる。 <Fourth Modification>
The transistors Q1 to Q8 are preferably transistors using a SiC (silicon carbide) substrate, a GaN (gallium nitride) substrate, or a diamond semiconductor substrate. A transistor using a substrate of SiC, GaN, or diamond semiconductor has a higher breakdown voltage than a transistor using a silicon substrate. Therefore, unlike a vertical transistor that has a high breakdown voltage but is difficult to integrate, a plurality of transistors Q1 to Q8 can be formed side by side on the same surface of the substrate as horizontal transistors. That is, a plurality of transistors Q1 to Q8 can be integrated as a single IC chip. As a result, further downsizing can be achieved.

なお、他のトランジスタＱ１０，Ｑ１１，Ｑ２０，Ｑ２１についても同様に、ＳｉＣ、ＧａＮ、又はダイヤモンド半導体の基板を用いることにより、シリコン基板を用いたトランジスタと比較して、高耐圧化を図ることができる。 For other transistors Q10, Q11, Q20, and Q21, similarly, by using a substrate of SiC, GaN, or diamond semiconductor, a higher breakdown voltage can be achieved as compared with a transistor using a silicon substrate. .

＜第５の変形例＞
上記実施の形態又は上記各変形例に係る電圧変換回路は、モデム、ルータ、ホームゲートウェイ、セットトップボックス、又はノートパソコン等の情報通信機器の電源回路としての用途に好適である。例えば、ＰＬＣ（Power Line Communication）等の電力線通信システムにおいては、電力線（又は電力線と信号線との同軸ケーブル）と各端末との間にモデムが介挿される。このモデムの電源回路内の電圧変換回路として、上記実施の形態又は上記各変形例に係る電圧変換回路を用いることができる。 <Fifth Modification>
The voltage conversion circuit according to the above embodiment or each of the above modifications is suitable for use as a power supply circuit of an information communication device such as a modem, a router, a home gateway, a set top box, or a notebook personal computer. For example, in a power line communication system such as PLC (Power Line Communication), a modem is interposed between a power line (or a coaxial cable between a power line and a signal line) and each terminal. As the voltage conversion circuit in the power supply circuit of the modem, the voltage conversion circuit according to the above embodiment or each of the above modifications can be used.

上記実施の形態又は上記各変形例に係る電圧変換回路によれば、チョークコイル（図７参照）を省略したことにより、小型化でき、また、発熱量も少ない。そのため、壁際や部屋の隅等の、狭所でかつ熱対策の面からも不利な環境下に設置されやすいモデム等の情報通信機器の電源回路として好適である。 According to the voltage conversion circuit according to the above embodiment or each of the above modifications, the choke coil (see FIG. 7) is omitted, so that the size can be reduced and the amount of generated heat is small. Therefore, it is suitable as a power supply circuit for an information communication device such as a modem that is easily installed in a confined environment such as near a wall or a corner of a room and also disadvantageous from the viewpoint of heat countermeasures.

なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined not by the above-mentioned meaning but by the scope of claims for patent, and is intended to include all modifications within the scope and meaning equivalent to the scope of claims for patent.

本発明の実施の形態に係る電圧変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage converter circuit which concerns on embodiment of this invention. 本発明の実施の形態に係る電圧変換回路の動作を示すタイミングチャートである。3 is a timing chart showing the operation of the voltage conversion circuit according to the embodiment of the present invention. 第１の変形例に係る電圧変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage conversion circuit which concerns on a 1st modification. 第１の変形例に係る電圧変換回路の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the voltage converter circuit which concerns on a 1st modification. 第２の変形例に係る電圧変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage conversion circuit which concerns on a 2nd modification. 第３の変形例に係る電圧変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage converter circuit which concerns on a 3rd modification. 背景技術に係る電圧変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage conversion circuit which concerns on background art.

符号の説明Explanation of symbols

１直流電源
２，４降圧回路
３負荷
Ｑ１〜Ｑ８，Ｑ１０，Ｑ１１，Ｑ２０，Ｑ２１トランジスタ
Ｃ１〜Ｃ６コンデンサ
Ｄ１〜Ｄ４ダイオード 1 DC power supply 2, 4 Step-down circuit 3 Load Q1 to Q8, Q10, Q11, Q20, Q21 Transistor C1 to C6 Capacitor D1 to D4 Diode

Claims

直流の入力電圧を降圧して直流の出力電圧を出力する降圧回路を備え、
前記降圧回路は、
複数のコンデンサからなるコンデンサ群と、
前記入力電圧による前記コンデンサ群の充電動作と、前記コンデンサ群の放電動作とを切り換える、第１のスイッチング素子と、
前記コンデンサ群の接続を、充電動作時には直列接続に切り換え、放電動作時には並列接続に切り換える、スイッチング素子群と、
第１のダイオードと
を有し、
前記コンデンサ群は、第１のコンデンサおよび第２のコンデンサを含み、
前記スイッチング素子群は、第２のスイッチング素子および第３のスイッチング素子を含み、
前記第２のスイッチング素子は、前記第１のコンデンサの第１端に電気的に接続された第１端と、前記第１のダイオードの第１端および前記第２のコンデンサの第１端に電気的に接続された第２端とを有し、
前記第３のスイッチング素子は、前記第１のコンデンサの第２端および前記第１のダイオードの第２端に電気的に接続された第１端と、前記第２のコンデンサの第２端に電気的に接続された第２端とを有し、
前記第２のコンデンサの両端電圧が前記出力電圧として出力され、
縦続接続された複数の前記降圧回路を備え、
前段の前記降圧回路から出力された前記出力電圧によって、自段の前記降圧回路が有する前記コンデンサ群が充電され、
前記降圧回路は、さらに、第２のダイオードを含み、
前記コンデンサ群は、さらに、第３のコンデンサを含み、
前記スイッチング素子群は、さらに、第４のスイッチング素子および第５のスイッチング素子を含み、
前記第４のスイッチング素子は、前記第２のコンデンサの第１端に電気的に接続された第１端と、前記第２のダイオードの第１端および前記第３のコンデンサの第１端に電気的に接続された第２端とを有し、
前記第５のスイッチング素子は、前記第２のコンデンサの第２端および前記第２のダイオードの第２端に電気的に接続された第１端と、前記第３のコンデンサの第２端に電気的に接続された第２端と
を有する、電圧変換回路。 A step-down circuit that steps down the DC input voltage and outputs a DC output voltage is provided.
The step-down circuit is
A capacitor group consisting of a plurality of capacitors;
A first switching element that switches between charging operation of the capacitor group by the input voltage and discharging operation of the capacitor group;
Switching the capacitor group connection to a series connection at the time of charging operation, to switch to a parallel connection at the time of discharge operation, switching element group,
A first diode;
The capacitor group includes a first capacitor and a second capacitor;
The switching element group includes a second switching element and a third switching element,
The second switching element is electrically connected to a first end electrically connected to a first end of the first capacitor, a first end of the first diode, and a first end of the second capacitor. Connected second end,
The third switching element has a first end electrically connected to a second end of the first capacitor and a second end of the first diode, and an electrical connection to a second end of the second capacitor. Connected second end,
The voltage across the second capacitor is output as the output voltage,
A plurality of step-down circuits connected in cascade;
The output voltage output from the step-down circuit in the previous stage charges the capacitor group included in the step-down circuit in its own stage ,
The step-down circuit further includes a second diode,
The capacitor group further includes a third capacitor,
The switching element group further includes a fourth switching element and a fifth switching element,
The fourth switching element is electrically connected to a first end electrically connected to a first end of the second capacitor, a first end of the second diode, and a first end of the third capacitor. Connected second end,
The fifth switching element has a first end electrically connected to a second end of the second capacitor and a second end of the second diode, and an electric terminal connected to the second end of the third capacitor. Connected second end and
A voltage conversion circuit.

複数の前記降圧回路の各々は、第６のスイッチング素子をさらに有し、
前記第６のスイッチング素子は、前段の前記降圧回路が有する前記コンデンサ群の充電動作時には、自段の前記降圧回路を前段の前記降圧回路から電気的に分離し、前段の前記降圧回路が有する前記コンデンサ群の放電動作時には、自段の前記降圧回路を前段の前記降圧回路に電気的に接続する、請求項１に記載の電圧変換回路。 Each of the plurality of step-down circuits further includes a sixth switching element,
The sixth switching element electrically isolates the step-down voltage circuit of its own stage from the step-down voltage circuit of the previous stage, and the step-down circuit of the previous stage has the step-down circuit when charging the capacitor group included in the step-down voltage circuit of the previous stage. 2. The voltage conversion circuit according to claim 1 , wherein the step-down circuit of the own stage is electrically connected to the step-down circuit of the previous stage during the discharging operation of the capacitor group.

情報通信機器の電源回路に使用される、請求項１または２に記載の電圧変換回路。
The voltage conversion circuit according to claim 1 or 2 , which is used in a power supply circuit of an information communication device.