JP5140935B2 - マグネトロンスパッタ成膜装置、及び半導体装置の製造方法 - Google Patents
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Description
のようなFeRAMの強誘電体キャパシタは、例えば、スパッタ法等により下部電極層、強誘電体層、上部電極層を積層上に堆積させることで形成される。ここで、強誘電体層を形成する際には、PZTを堆積させた後、アモルファス状態にある強誘電体材料を結晶化するための所定条件のアニール処理が施される。
。また、特許文献9には、ターゲットと基板との距離L、スパッタガス圧力P、ターゲットセルフバイアスVdcを所定の条件にすることでエピ歪膜をスパッタリングにより成膜すること技術が提案されている。また、特許文献10には、第1の電源と第2の電源とでプラズマの電離状態を補正し、成膜する膜の厚さ、及びターゲットのエロージョンの深さが均一になるようにする技術が提案されている。また特許文献11には、基板ホルダをターゲットに対し自公転させ、これによりスパッタリングの際のスパッタ原子の基板面への入射角等を変化させることで均一に成膜する技術が提案されている。
スパッタでは、侵食領域(エロージョン)の真上部分がイオンの衝撃を受け、他の部分とは異なった特性の膜になる。つまり、ターゲットのエロージョン部でスパッタされた原子はエロージョンの無いときとは異なる運動エネルギ、角度を持ってウェーハ上に付着する。エロージョンの無いターゲットでスパッタリングした場合、スパッタされる原子の持つエネルギ分布(運動エネルギや運動方向)は均衡になる。このため、スパッタリングにより堆積するPZTは、短距離秩序性を有するアモルファスの状態や、微結晶の状態で堆積することになる。しかし、エロージョンの有るターゲットでスパッタリングした場合、スパッタされる原子の持つエネルギ分布は不均衡になる。このため、スパッタリングにより堆積するPZTは、短距離秩序性すら有さない状態で堆積することになる。その比較を図22(スパッタ原子が整列している状態)と図23(スパッタ原子が整列していない状態)に示す。図22に示すように、短距離秩序性を有する状態でスパッタ原子が堆積すると、その後の熱処理により結晶化されるPZTの結晶性が良好になる。一方、図23に示すように、短距離秩序性を有さない状態でスパッタ原子が堆積すると、その後の熱処理により結晶化されるPZTの結晶性が良好にならない。
Ts=T0−a・L1・T0/L:式(1)
初期設定温度T0(℃)、定数a、ターゲット使用可能電力量L(kWh)
板の温度によって運動エネルギや運動方向が変化する性質を有する。よって、被処理基板の温度を調整することで、被処理基板に形成される膜の結晶性を変化させることが可能となる。
数列(1):Ts=Tk(L1<L×(k+1)/(n+1))
k=0,1,2,…,n:ターゲット使用可能電力量L(kWh)
極の上に半導体基板の温度が20〜100℃の状態で形成し、アモルファス強誘電体層を酸化性ガスと不活性ガスとの混合雰囲気中にて熱処理し、アモルファス強誘電体層の上に上部電極を形成するようにしてもよい。本発明によれば、良好な結晶性を有する強誘電体膜を形成し、半導体装置の歩留まりを向上させることが可能となる。
Ts=T0−a・L1・T0/L:式(1)
初期設定温度T0(℃)、定数a、ターゲット使用可能電力量L(kWh)
と電源手段とを制御する制御手段とにより被処理基板に薄膜を形成する半導体装置の製造方法であって、制御手段において、静電チャック手段を制御して以下の数列(1)を満たすように被処理基板温度Tsを調整し、電源手段を制御して放電電圧を印加してもよい。
数列(1):Ts=Tk(L1<L×(k+1)/(n+1))
k=0,1,2,…,n:ターゲット使用可能電力量L(kWh)
スパッタ成膜装置、及び半導体装置の製造方法を用いてプレーナ構造のFeRAMを製造する場合の製造工程を示すフロー図、及びFeRAMの横断面図である。以下、図1のフロー図を参照しつつ、各工程を説明する。
nm程度)、及びプラズマTEOS膜(膜厚1000nm程度)を順次成膜した積層構造を
形成し、CMP法(化学的・機械的研磨)により膜厚700nm程度になるまで研磨する。これにより、層間絶縁膜4が形成される。
6の組成がPZTの場合600℃以下、BLTの場合700℃以下、SBTの場合800℃以下であることが望ましい。
ラグが形成される。
整することにより、スパッタ原子の運動エネルギ及び運動方向を強誘電体膜6の形成に最適な状態にすることが可能である。換言すれば、被処理基板14の温度を調整することで、被処理基板14に形成される膜の結晶性を変化させることが可能となる。
式(1)
Ts=T0−a・L1・T0/L
初期設定温度T0(℃)、定数a、ターゲット使用可能電力量L(kWh)
数列(1)
Ts=Tk(L1<L×(k+1)/(n+1))
k=0,1,2,…,n:ターゲット使用可能電力量L(kWh)
例えば120nm)に形成する。
する。これにより、コンタクトホールの形成に伴い強誘電体膜25(PZT膜)中に生じた酸素欠損を回復させる。次に、コンタクトホール内に、強誘電体キャパシタ19の上部電極密着層27と電気的に接続するビアプラグを形成する。
単ビット機能不良である。これは、強誘電体膜6の結晶性が悪いためである。
State不良)を基準に判別している。つまり、高温で成膜した場合、強誘電体膜6は(101)配向や無配向の結晶が多くなり、特に単Bitに影響を与え、リテンション不良になる。
Ts=T0−a・L1・T0/L:式(1)
初期設定温度T0(℃)、定数a、ターゲット使用可能電力量L(kWh)、ターゲット積算電力量L1、aは定数(最適温度の上下限でも同一の式で表示できるが定数aは若干
変わる)。
との関係を図18のグラフに示す。成膜に最適な温度Tsは次の式(1)である。
Ts=T0(初期設定温度)(ターゲット積算ライフ<ターゲット使用可能ライフ/n)、T1(ターゲット積算ライフ<2・ターゲット使用可能ライフ/n)、T2、T3、…、T(n−1)、Tn(ターゲット積算ライフ<(n−1)・ターゲット使用可能ライフ/n):nは自然数。
(本発明でいう、数列(1):Ts=Tk(L1<L×(k+1)/(n+1))、k=0,1,2,…,n:ターゲット使用可能電力量L(kWh)に相当。)
本発明は、以下のように特定することができる。
(付記1)内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ts(℃)を調整可能な静電チャック手段と、前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量L1(kWh)を計測する電源手段と、前記静電チャック手段と前記電源手段とを制御する制御手段とを備え、前記制御手段は、前記静電チャック手段を制御して以下の式(1)を満たすように前記被処理基板温度Tsを調整した後に前記放電電圧を印加する、マグネトロンスパッタ成膜装置。
Ts=T0−a・L1・T0/L:式(1)
初期設定温度T0(℃)、定数a、ターゲット使用可能電力量L(kWh)
(付記2)内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ts(℃)を調整可能な静電チャック手段と、前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量L1(kWh)を計測する電源手段と、前記静電チャック手段と前記電源手段とを制御する制御手段とを備え、前記制御手段は、前記静電チャック手段を制御して以下の数列(1)を満たすように前記被処理基板温度Tsを調整した後に前記放電電圧を印加する、マグネトロンスパッタ成膜装置。
数列(1):Ts=Tk(L1<L×(k+1)/(n+1))
k=0,1,2,…,n:ターゲット使用可能電力量L(kWh)
(付記3)前記数列(1)は、T0≧T1≧…≧Tnを更に満たす、付記2に記載のマグネトロンスパッタ成膜装置。
(付記4)前記数列(1)は、0≦L1≦200の時に30≦T0≦80を更に満たし、200<L1≦400の時に25≦T1≦75を更に満たし、400<L2≦600の時に20≦T2≦50を更に満たす、付記2又は3に記載のマグネトロンスパッタ成膜装置。
(付記5)前記数列(1)は、n=0かつTs=T0=35を更に満たす、付記2に記載のマグネトロンスパッタ成膜装置。
(付記6)前記被処理基板温度Tsは、20≦Ts≦100を更に満たす、付記1から4の何れかに記載のマグネトロンスパッタ成膜装置。
(付記7)前記ターゲットは、化学式ABO3で表れるペロブスカイト構造(但し、Aは
Bi、Pb、Ba、Sr、Ca、Na、K、希土類元素のいずれかであり、BはTi、Zr、Nb、Ta、W 、Mn、Fe、Co、Crのいずれか)からなる、付記1から6の
何れかに記載のマグネトロンスパッタ成膜装置。
(付記8)前記ターゲットは、化学式Pb(Zr,Ti)O3、またはCa、Sr、La
、Irのうち少なくとも一つ以上の元素からなるドープPb(Zr,Ti)O3からなる
、付記1から7の何れかに記載のマグネトロンスパッタ成膜装置。
(付記9)絶縁膜を半導体基板の上に形成し、下部電極密着層を前記絶縁膜の上に形成し、(111)配向方位下部電極を前記下部電極密着層の上に形成し、アモルファス強誘電体層を前記(111)配向方位下部電極の上に前記半導体基板の温度が20〜100℃の状態で形成し、前記アモルファス強誘電体層を酸化性ガスと不活性ガスとの混合雰囲気中にて熱処理し、前記アモルファス強誘電体層の上に上部電極を形成する、半導体装置の製造方法。
(付記10)半導体素子を半導体基板の上に形成し、絶縁膜を前記半導体素子が形成された前記半導体基板の上に形成し、前記半導体素子に達するコンタクトホールを前記絶縁膜に形成し、前記半導体素子に接続される導体膜を有するプラグを前記コンタクトホール内に埋め込むように形成し、導電性水素バリア層、導電性酸素バリア層、及び下部電極を前記プラグに接するように前記絶縁膜の上に形成し、アモルファス強誘電体層を前記下部電極の上に前記半導体基板の温度が20〜100℃の状態で形成し、前記アモルファス強誘電体層を酸化性ガスと不活性ガスとの混合雰囲気中にて熱処理し、前記アモルファス強誘電体層の上に上部電極を形成する、半導体装置の製造方法。
(付記11)前記半導体基板の温度が20〜50℃を更に満たす状態で前記アモルファス強誘電体層を形成する、付記9又は10に記載の半導体装置の製造方法。
(付記12)前記半導体基板の温度が35℃の状態で前記アモルファス強誘電体膜を形成する、付記9又は10に記載の半導体装置の製造方法。
(付記13)前記下部電極密着層は、絶縁密着膜、導電性密着膜、導電性水素バリア膜、及び導電性酸素バリア膜のうち少なくとも一つ以上の膜からなる、付記9から12の何れかに記載の半導体装置の製造方法。
(付記14)前記下部電極密着層は、酸化アルミニウム、窒化アルミニウム、酸化タンタル、酸化チタン、及び酸化ジルコニウムのうち少なくとも一つ以上の材質からなる、付記13に記載の半導体装置の製造方法。
(付記15)前記下部電極密着層は、TiN膜、TiAlN膜、Ir膜、IrOx膜、Pt膜、Ru膜、RuOx膜、Os膜、及びTa膜のうち少なくとも一つ以上の膜からなる、付記13に記載の半導体装置の製造方法。
(付記16)前記導電性水素バリア膜は、TiAlN膜、TiAlON膜、TiN/TiAlN積層膜、TaN/TiAlN積層膜、又は、Ti、Ta、TiN、TaN、TiAlN若しくはTiAlONを含む合金膜からなる、付記13に記載の半導体装置の製造方法。
(付記17)前記導電性酸素バリア膜は、TiAlN膜、TiAlON膜、TiN/TiAlN積層膜、TaN/TiAlN積層膜、Ir膜、Ru膜、又は、Ti、Ta、TiN
、TaN、TiAlN、TiAlON、Ir若しくはRuを含む合金膜からなる、付記13に記載の半導体装置の製造方法。
(付記18)前記下部電極は、Pt、Ir、Ru、Rh、Re、Os、Pd、又はこれらの酸化物、及びSrRuO3のうち少なくとも一つ以上の材質からなる、付記9から17の何れかに記載の半導体装置の製造方法。
(付記19)前記上部電極は、Ir、Ru、Rh、Re、Os、Pd、又はこれらの酸化物、及びSrRuO3のうち少なくとも一つ以上の材質からなる、付記9から18の何れかに記載の半導体装置の製造方法。
(付記20)前記酸化性ガスは酸素を含有する、付記9から19の何れかに記載の半導体装置の製造方法。
(付記21)内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ts(℃)を調整可能な静電チャック手段と、前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量L1(kWh)を計測する電源手段と、前記静電チャック手段と前記電源手段とを制御する制御手段とにより被処理基板に薄膜を形成する半導体装置の製造方法であって、前記制御手段において、前記静電チャック手段を制御して以下の式(1)を満たすように前記被処理基板温度Tsを調整し、前記電源手段を制御して前記放電電圧を印加する、付記9から20の何れかに記載の半導体装置の製造方法。Ts=T0−a・L1・T0/L:式(1)
初期設定温度T0(℃)、定数a、ターゲット使用可能電力量L(kWh)
(付記22)内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ts(℃)を調整可能な静電チャック手段と、前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量L1(kWh)を計測する電源手段と、前記静電チャック手段と前記電源手段とを制御する制御手段とにより被処理基板に薄膜を形成する半導体装置の製造方法であって、前記制御手段において、前記静電チャック手段を制御して以下の数列(1)を満たすように前記被処理基板温度Tsを調整し、前記電源手段を制御して前記放電電圧を印加する、付記9から21の何れかに記載の半導体装置の製造方法。
数列(1):Ts=Tk(L1<L×(k+1)/(n+1))
k=0,1,2,…,n:ターゲット使用可能電力量L(kWh)
2・・・・・・・・・MOSトランジスタ
3・・・・・・・・・保護膜
4・・・・・・・・・層間絶縁膜
5・・・・・・・・・下部電極層
5a・・・・・・・・下部電極密着膜
5b・・・・・・・・下部電極
6、25・・・・・・強誘電体膜
7・・・・・・・・・上部電極層
7a・・・・・・・・上部電極
7b・・・・・・・・上部電極密着層
8、19・・・・・・強誘電体キャパシタ
9・・・・・・・・・強誘電体メモリ
10・・・・・・・・マグネトロンスパッタ成膜装置
11・・・・・・・・減圧成膜室
11a・・・・・・・ガス供給装置
12・・・・・・・・静電チャック
13・・・・・・・・電気ヒータ
14・・・・・・・・被処理基板
15・・・・・・・・ターゲット
16・・・・・・・・静電チャック装置制御装置
17・・・・・・・・電源装置
18・・・・・・・・制御装置
20・・・・・・・・FeRAM
21・・・・・・・・MOSトランジスタ
22・・・・・・・・ゲート電極
23・・・・・・・・下部電極密着層
24・・・・・・・・下部電極
25・・・・・・・・強誘電体膜
26・・・・・・・・上部電極
27・・・・・・・・上部電極密着層
28・・・・・・・・シリコン基板
29・・・・・・・・素子領域
30・・・・・・・・ゲート絶縁膜
Claims (2)
- 内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、
前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ts(℃)を調整可能な静電チャック手段と、
前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、
前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、
前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量L1(kWh)を計測する電源手段と、
前記静電チャック手段と前記電源手段とを制御する制御手段とを備え、
前記制御手段は、前記静電チャック手段を制御して以下の式(1)を満たすように前記被処理基板温度Tsを調整した後に前記放電電圧を印加する、
マグネトロンスパッタ成膜装置。
Ts=T0−a・L1・T0/L:式(1)
初期設定温度T0(℃)、定数a、ターゲット使用可能電力量L(kWh) - 内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、
前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ts(℃)を調整可能な静電チャック手段と、
前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、
前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、
前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量L1(kWh)を計測する電源手段と、
前記静電チャック手段と前記電源手段とを制御する制御手段とにより被処理基板に薄膜
を形成する半導体装置の製造方法であって、
前記制御手段において、
前記静電チャック手段を制御して以下の式(1)を満たすように前記被処理基板温度Tsを調整し、
前記電源手段を制御して前記放電電圧を印加する、
半導体装置の製造方法。
Ts=T0−a・L1・T0/L:式(1)
初期設定温度T0(℃)、定数a、ターゲット使用可能電力量L(kWh)
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