JP2011129719A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 製造工程における強誘電体キャパシタの劣化を抑制することが可能な半導体装置およびその製造方法を提供する。
【解決手段】 加工後のキャパシタ側面に、例えば、第二の保護膜としての第二のＣｅＺｒＯ膜１２５を形成し、熱処理を加えることでＣｅＺｒＯ膜中の酸素原子が、キャパシタの誘電体膜であるＰＺＴ膜１２０および酸化物により形成されるキャパシタの電極の酸素欠損を補充するように拡散することとなる。但し、加工後のキャパシタ側面にＣｅＺｒＯ膜１２５を形成した後に、熱処理の工程をあえて追加して行わない場合であっても、ＣｅＺｒＯ膜１２５の形成後に層間絶縁膜を形成するＣＶＤ工程において加熱が行われ、ＰＺＴ膜１２０およびキャパシタの電極に酸素供給が行われることとなる。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。

不揮発性メモリとして、強誘電体薄膜を利用した強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が提案されている。このＦｅＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のキャパシタ部分を強誘電体で置き換えたものである。

ＦｅＲＡＭは、以下のような特徴を持ち次世代メモリとして期待されている。

（１）書き込み、消去動作が高速であり、セルを小型化することによりＤＲＡＭなみの１００ｎｓ以下の書き込みが可能である。

（２）不揮発性メモリであり、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と異なり電源が不必要である。

（３）書き換え可能回数が大きく、強誘電体材料（ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等）や電極材料（ＩｒＯ_ｘ、ＲｕＯ_ｘ、ＳｒＲｕＯ_３等）を工夫することにより１０^１２回以上の書き換えが可能である。

（４）原理的に高密度化、高集積化ができ、ＤＲＡＭと同等の集積度を得ることが可能である。

（５）内部の書き込み電圧を２Ｖ程度にすることができ、低消費電力で動作する。

（６）ランダムアクセスによるビット書き換えが可能である。

ＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘＯ_３））、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ等の強誘電体薄膜が用いられる。いずれの材料も酸素八面体を含むペロブスカイト構造を基本とした結晶構造を有する。これらの材料は、従来のＳｉ酸化膜と異なり、アモルファス状態ではその特徴である強誘電性は発現しないため、使用することができない。従って、結晶化するための工程が必要となる。結晶化するための工程として、例えば、高温での結晶化熱処理や高温でのＩｎ−ｓｉｔｕ結晶化プロセス等がある。この結晶化するための工程は、材料にもよるが、一般的に少なくとも４００℃から７００℃の温度で行われる必要がある。

一方、強誘電体薄膜の成膜方法として、レーザアブレーション法、真空蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法等の各種の方法が研究されている。しかし、実用化されているものとして、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法、溶液法（ＣＳＤ：Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）がある。

以下に、強誘電体キャパシタとして、代表的な強誘電体材料であるＰＺＴを例にとってその特徴について説明する。

強誘電体は、自発分極を持つ。この自発分極は、電界により向きを反転する特徴をもつ。また、自発分極は電界を印加しない状態でも分極値を持つ（残留分極）。この分極値（分極の向き）は、電界を０とする前の状態に依存する。即ち、強誘電体は、印加する電界の向きにより＋、−の電荷を結晶表面に誘起することができ、この状態をそれぞれメモリ素子のデータ０、１に対応させる。ＦｅＲＡＭは、ＤＲＡＭと同じ１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造をとることができるが、現状では信頼性を向上させるために主に２Ｔ／２Ｃ構造のものが採用されている。

また、上述したように、ＦｅＲＡＭに使用されている強誘電体材料は、主にＰＺＴ薄膜、ＳＢＴ薄膜である。前者のＰＺＴには、以下のような利点がある。

（１）結晶化温度が６００℃程度である。

（２）分極値が大きく、残留分極値で２０μＣ／ｃｍ^２程度である。

（３）ヒステリシス曲線において分極０となる時の電界値である抗電界が比較的小さいため、低電圧で分極反転が可能である。

（４）Ｚｒ／Ｔｉ組成比により、結晶化温度、グレインサイズおよびグレイン形状等の構造特性、あるいは分極量、抗電界、疲労特性およびリーク電流等の強誘電特性が制御可能である。

（５）ペロブスカイト構造を持つ元素の許容性により、Ａサイトと呼ばれるＰｂをＳｒ、Ｂａ、Ｃａ、Ｌａ等の元素で、Ｂサイトと呼ばれるＺｒ、ＴｉをＮｂ、Ｗ、Ｍｇ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｎ等の元素で置換することが可能であり、それが結晶構造、構造特性、強誘電特性に大きく影響する。

ＰＺＴは、早くから薄膜化の検討がなされてきている。また、ＰＺＴは、スパッタ法、ゾルゲル法等の手法で研究例も多く、最初にＦｅＲＡＭとして実用化された材料である。

ＰＺＴの欠点として、書き込み回数の増加に伴う分極量の減少（疲労特性）が挙げられる。ＰＺＴ膜の疲労は、Ｐｔ電極との界面に形成される酸素空孔が主たる原因とされている。この酸素空孔の発生理由の１つがＰｂ元素の揮発性、拡散容易性である。このＰｂ元素は、揮発する際にＰｂＯとなるため、これに伴い酸素欠損が生じる。

Ｐｂはペロブスカイト構造の一部であるため、酸素空孔が形成されると近傍の陽イオンと双極子を形成し、スイッチング電荷の減少を引き起こす。これに対し、疲労特性そのものが電界により加速される特徴を持つため、動作電圧の低電圧化が提案されている。具体的には、従来使用されていたＰｔ電極に代わってＩｒＯ_ｘ等の酸化物電極を用いることにより、疲労特性の改善がなされている。

しかし、以上で説明した強誘電体材料を利用したＦｅＲＡＭのキャパシタは、キャパシタ膜を成膜した直後の特性は良好であっても、その後のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程時に酸素欠損が生じて特性が劣化するという問題がある。この加工ダメージは、キャパシタの周辺部で生じる。このため、キャパシタの周辺部では、固定電荷が生じ電界反転が行われなくなる。従って、キャパシタ面積を減少するに伴いダメージ部の比率が大きくなり、分極量低下や信号量低下が起こる。このように、酸素欠損は、強誘電体キャパシタの高集積化の障害になっている。

米国特許出願公開第２００２／００２１５４４ Ａ１号明細書

本発明は、製造工程における強誘電体キャパシタの劣化を抑制することが可能な半導体装置およびその製造方法を提供する。

上記目的を達成するために、本発明による半導体装置は、半導体基板と、前記半導体基板上方に、下部電極、誘電体膜、および上部電極が、積層して形成されたキャパシタと、前記誘電体膜に接するように形成された第一の保護膜と、を具備し、前記第一の保護膜が、ＣｅＯ_２に添加材が加えられた酸化膜であることを特徴とする。

また、本発明による半導体装置の製造方法は、半導体基板上方に、下部電極、誘電体膜、および上部電極からなるキャパシタを形成する工程と、前記誘電体膜に接するように第一の保護膜を形成する工程と、窒素または酸素を含む雰囲気中で、前記キャパシタおよび前記第一の保護膜を熱処理する工程と、を具備し、前記第一の保護膜が、ＣｅＯ_２に添加材が加えられた酸化膜であることを特徴とする。

本発明によれば、製造工程における強誘電体キャパシタの劣化を抑制することが可能な半導体装置およびその製造方法を提供することができる。

本発明の実施形態に係る半導体装置の断面図。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その８）。 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その９）。

本発明の実施形態を以下に図面を参照して説明する。なお、以下の実施形態においては、キャパシタ下に位置するプラグ材にタングステンを用いたＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）型ＦｅＲＡＭセルへ適用した例について述べる。

まず、本発明の実施形態による半導体装置におけるメモリセルであるＦｅＲＡＭセルの構造について説明する。

図１は、本発明の実施形態による半導体装置の側方断面図である。

半導体基板としてのＰ型シリコン基板１００の主面を含む内部に、素子分離領域であるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１０１が形成され、素子形成領域としての活性領域が分離形成されている。この活性領域内には、トランジスタが形成される。トランジスタは、半導体基板１００の主面上にゲート絶縁膜としての第一の酸化膜１０２を介して形成された多結晶シリコン膜１０３、ＷＳｉ_ｘ膜１０４および第一の窒化膜１０５からなるゲート電極、ゲート電極の側壁に形成されたスペーサ部１０６、およびゲート電極の両側の半導体基板１００の主面を含む内部に形成されたソース／ドレイン領域１０７を備えている。

半導体基板１００、ＳＴＩ１０１およびトランジスタ上に第二の酸化膜１０８が形成され、第二の酸化膜１０８内には、トランジスタの一方のソース／ドレイン領域１０７に連通する第一のコンタクトホール１０９が形成されている。そして、第一のコンタクトホール１０９内には第一のＴｉＮ膜１１０および第一のプラグ１１１からなる第一のコンタクト電極が形成される。第二の酸化膜１０８および第一のコンタクト電極上には第二の窒化膜１１２が形成され、第二の窒化膜１１２にトランジスタの他方のソース／ドレイン領域１０７に連通する第二のコンタクトホール１１３が形成されている。そして、第二のコンタクトホール１１３内には第二のＴｉＮ膜１１４および第二のプラグ１１５からなる第二のコンタクト電極が形成される。

第二の窒化膜１１２および第二のコンタクト電極上には、炭化珪素膜１１６、Ｔｉ膜１１７、イリジウム膜１１８および白金膜１１９が積層形成されている。そして、白金膜１１９上には、ＰＺＴ膜１２０、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１およびＩｒＯ膜１２２が積層形成される。ここで、イリジウム膜１１８および白金膜１１９はキャパシタの下部電極として、ＰＺＴ膜１２０はキャパシタの誘電体膜として、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１およびＩｒＯ膜１２２はキャパシタの上部電極として形成され、下部電極、誘電体膜、および上部電極によりキャパシタが構成されることとなる。

キャパシタの上部電極の一部であるＩｒＯ膜１２２上には、第一の保護膜としての第一のＣｅＺｒＯ膜１２３および加工マスク材としての第三の酸化膜１２４が積層形成されている。そして、第二の保護膜としての第二のＣｅＺｒＯ膜１２５が、白金膜１１９上にＰＺＴ膜１２０、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１、ＩｒＯ膜１２２、第一のＣｅＺｒＯ膜１２３および第三の酸化膜１２４を覆うように形成されている。

第二のＣｅＺｒＯ膜１２５上には第四の酸化膜１２７が形成され、炭化珪素膜１１６、Ｔｉ膜１１７、イリジウム膜１１８、白金膜１１９、第二のＣｅＺｒＯ膜１２５および第四の酸化膜１２７を覆うように第二の窒化膜１１２上に、第三の保護膜としての第一のＡｌ_２Ｏ_３膜１２９、第五の酸化膜１３０および第四の保護膜としての第二のＡｌ_２Ｏ_３膜１３１が形成されている。そして、第二のＡｌ_２Ｏ_３膜１３１上には第六の酸化膜１３２が形成されている。

第六の酸化膜１３２には、キャパシタの上部電極の一部であるＩｒＯ膜１２２に接続されるように第一のＣｅＺｒＯ膜１２３、第三の酸化膜１２４、第二のＣｅＺｒＯ膜１２５、第四の酸化膜１２７、第一のＡｌ_２Ｏ_３膜１２９、第五の酸化膜１３０および第二のＡｌ_２Ｏ_３膜１３１を貫通して形成された第三のコンタクト電極１３３、および第一のコンタクト電極に接続されるように第二の窒化膜１１２、第一のＡｌ_２Ｏ_３膜１２９、第五の酸化膜１３０および第二のＡｌ_２Ｏ_３膜１３１を貫通して形成された第四のコンタクト電極１３４が形成されている。

第六の酸化膜１３２上には、第七の酸化膜１３５、および第三、第四のコンタクト電極１３３、１３４に接続されている第一の上部配線１３６が形成されている。第七の酸化膜１３５および第一の上部配線１３６上には第一の層間絶縁膜１３７が形成されている。また、第一の上部配線１３６に接続されるビア１３８も形成されている。

第一の層間絶縁膜１３７上には、第二の層間絶縁膜１３９、およびビア１３８に接続される第二の上部配線１４０が形成され、図には示さないが上部配線層が更に形成されることでＦｅＲＡＭが完成する。

図２乃至図１０は、本発明の実施形態における半導体装置の製造方法を示している。

まず、図２に示すように、例えばＰ型シリコン基板（半導体基板）１００内に、素子分離のための図示せぬ溝が形成される。この溝は、トランジスタの活性領域以外の領域に形成される。次に、溝内に、例えばシリコン酸化膜が埋め込まれ、素子分離領域となるＳＴＩ１０１が形成される。

次に、スイッチ動作を行うためのトランジスタが以下のようにして形成される。

半導体基板１００上の全面に、例えば熱酸化により厚さ６ｎｍ程度の第一の酸化膜１０２が形成される。第一の酸化膜１０２上の全面に、例えば砒素をドープしたｎ＋型の多結晶シリコン膜１０３が形成される。多結晶シリコン膜１０３上の全面に、ＷＳｉ_ｘ膜１０４および第一の窒化膜１０５が順に形成される。第一の窒化膜１０５、ＷＳｉ_ｘ膜１０４および多結晶シリコン膜１０３が通常の光リソグラフィ法およびＲＩＥによって加工され、ゲート電極が形成される。次に、全面に窒化膜が堆積される。この窒化膜は、ＲＩＥによって加工されゲート電極の側壁にスペーサ部１０６が設けられる。そして、プロセスの詳細は省略するが、半導体基板１００表面に、不純物のイオン注入および熱処理によりソース／ドレイン領域１０７が形成され、トランジスタが完成する。

次に、図３に示すように、全面に、ＣＶＤ法により第二の酸化膜１０８が堆積された後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化される。第二の酸化膜１０８内に、トランジスタの一方のソース／ドレイン領域１０７に連通する第一のコンタクトホール１０９が形成される。この第一のコンタクトホール１０９内の表面に、スパッタ法またはＣＶＤ法により薄いチタン膜が堆積された後、フォーミングガス中で熱処理が行われることによって第一のＴｉＮ膜１１０が形成される。全面に、ＣＶＤ法によりタングステンが堆積される。その後、ＣＭＰ法により第一のコンタクトホール１０９外の領域からタングステンが除去され、第一のコンタクトホール１０９内にタングステンが埋め込まれ、第一のプラグ１１１が形成される。次に、全面に、ＣＶＤ法により第二の窒化膜１１２が堆積される。第二の窒化膜１１２および第二の酸化膜１０８内に、トランジスタの他方のソース／ドレイン領域１０７に連通する第二のコンタクトホール１１３が形成される。この第二のコンタクトホール１１３内の表面に第二のＴｉＮ膜１１４が形成される。その後、第二のコンタクトホール１１３内に、タングステンが埋め込まれ、後述するキャパシタに結合される第二のプラグ１１５が形成される。

次に、図４に示すように、全面に、例えばスパッタ法により膜厚が１０ｎｍ程度の炭化珪素膜１１６が堆積される。この炭化珪素膜１１６上の全面に、例えばスパッタ法により膜厚が３ｎｍ程度のＴｉ膜１１７が堆積される。Ｔｉ膜１１７上の全面に、例えばスパッタ法により膜厚が３０ｎｍのイリジウム膜１１８と膜厚が２０ｎｍの白金膜１１９とが順に形成される。これらイリジウム膜１１８と白金膜１１９とでキャパシタの下部電極となる。白金膜１１９上の全面に、スパッタ法によりキャパシタの誘電体膜となるＰＺＴ膜１２０が形成される。その後、酸素雰囲気中で、急速加熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）が行われ、ＰＺＴ膜１２０が結晶化する。

この後、キャパシタの上部電極の一部となるＳＲＯ（ＳｒＲｕＯ_３）膜１２１をスパッタ法により形成し、ＳＲＯ（ＳｒＲｕＯ_３）の結晶化のための熱処理を３０秒間５００℃にて行い、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１上に、キャパシタの上部電極の一部となるＩｒＯ１２２をスパッタ法により形成する。ＩｒＯ１２２上に、第一の保護膜としての第一のＣｅＺｒＯ膜１２３をスパッタ法により膜厚５０Åにて形成する。更に、第一のＣｅＺｒＯ膜１２３上に、ＣＶＤ法により加工マスク材となる第三の酸化膜１２４が形成される。

次に、図５に示すように、光リソグラフィ法とＲＩＥにより、第三の酸化膜１２４がパターニングされ、図示しないフォトレジストが除去される。その後、第三の酸化膜１２４をマスクとして、ＲＩＥにより第一のＣｅＺｒＯ膜１２３、ＩｒＯ１２２、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１およびＰＺＴ膜１２０が順にエッチング加工される。主に当該エッチング工程により、ＰＺＴ膜１２０に酸素欠損によるダメージが生じることになる。

次に、図６に示すように、第二の保護膜として第二のＣｅＺｒＯ膜１２５をスパッタ法により膜厚１００Åにて形成する。ＣｅＺｒＯ膜の成膜はターゲットにＣｅＺｒＯを用い、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）パワーは１ｋＷ、ＡｒとＯ_２の流量は各々５０ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒｓ ｐｅｒ ｍｉｎｕｔｅ）および１０ｓｃｃｍにて５分間行う。この時、基板加熱は特に行わない。

その後、ＰＺＴの酸素欠損を回復するためのアニールを、Ｎ_２中で５５０℃にて１分間行う。熱処理温度は４００℃から６５０℃の範囲内で選択でき、雰囲気に関してもＮ_２以外にＯ_２を添加することも可能である。Ｏ_２を添加する条件としては、Ｎ_２流量２ＳＬＭ（Ｓｔａｎｄａｒｄ Ｌｉｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）に対してＯ_２流量１ＳＬＭを添加し５００℃にて１分間の熱処理を行うこととなる。

次に、図７に示すように、全面に、例えばＣＶＤ法により下部電極の加工マスク材として第四の酸化膜１２７が堆積される。キャパシタが形成される領域の第四の酸化膜１２７上に、レジストマスク１２８が形成される。

次に、図８に示すように、レジストマスク１２８を用いた光リソグラフィ法とＲＩＥによって、第四の酸化膜１２７がパターニングされる。その後、第四の酸化膜１２７をマスクとして、ＲＩＥにより第二の保護膜としての第二のＣｅＺｒＯ膜１２５、白金膜１１９、イリジウム膜１１８、Ｔｉ膜１１７および炭化珪素膜１１６が順にパターニング加工される。このようにして、強誘電体キャパシタ等が完成する。

第四の酸化膜１２７の成膜方法としては、例えば、成膜温度４２０℃で原料にＴＥＯＳとＯ_２を用いたプラズマＣＶＤ法を利用する。また、酸素原料にＯ_３を用いてプラズマ印加することなく、成膜温度４６０℃にてＣＶＤを行うことも可能である。

次に、図９に示すように、全面に、例えばＡＬＤ法により第三の保護膜としての第一のＡｌ_２Ｏ_３膜１２９を形成する。この時、第一のＡｌ_２Ｏ_３膜１２９の成膜温度は例えば２００℃であり、膜厚は例えば１０ｎｍである。第一のＡｌ_２Ｏ_３膜１２９上の全面に、例えばＣＶＤ法により膜厚が５０ｎｍ程度の第五の酸化膜１３０が形成される。第五の酸化膜１３０上の全面に、例えばＡＬＤ法により第四の保護膜としての第二のＡｌ_２Ｏ_３膜１３１が形成される。この時、例えば、第二のＡｌ_２Ｏ_３膜１３１の成膜温度は例えば２００℃であり、膜厚は例えば１０ｎｍである。続いて、全面に、例えばＣＶＤ法により第六の酸化膜１３２が堆積され、キャパシタが覆われる。その後、第六の酸化膜１３２がＣＭＰにより平坦化され、光リソグラフィ法とＲＩＥによって、第六の酸化膜１３２がパターニングされる。これにより、キャパシタの上部電極の一部であるＩｒＯ膜１２２に連通するコンタクトホール、および第一のコンタクト電極に連通するコンタクトホールが同時に形成される。

次に、図１０に示すように、第六の酸化膜１３２に形成されたコンタクトホール内にＡｌが埋め込まれ、ＣＭＰにより平坦化される。これにより、第三、第四のコンタクト電極１３３、１３４が形成される。そして、全面に、第七の酸化膜１３５が形成される。第七の酸化膜１３５内に溝が形成された後、溝にＡｌが埋め込まれ、第三、第四のコンタクト電極１３３、１３４に接続される第一の上部配線１３６が形成される。

次に、全面に、第一の層間絶縁膜１３７が堆積される。この第一の層間絶縁膜１３７内に、リソグラフィ法とＲＩＥによって、図示されないビアホールが形成され、このビアホールにＡｌが埋め込まれる。Ａｌが平坦化され、ビア１３８が形成される。この後、全面に第二の層間絶縁膜１３９が堆積され、第二の層間絶縁膜１３９内にＡｌが埋め込まれ、ビア１３８に接続された第二の上部配線１４０が形成される。

更にこの後、図には示さないが上部配線層が順次形成され、ＦｅＲＡＭが完成する。

尚、上記実施形態においては、電極の一部を形成するイリジウム膜１１８およびＩｒＯ１２２の形成条件として、イリジウム・ターゲットを用いたＤＣ（直流）スパッタ法で、例えばパワーが０．２‐３ｋＷ、圧力が０．５−２Ｐａで６０秒間、成膜を行うことで１００ｎｍの膜を形成している。また、キャパシタの電極として酸化イリジウムを用いる場合は、イリジウム・ターゲットを用いた化成スパッタ法により、例えばパワーが０．２−２ｋＷ、圧力が０．５−２Ｐａで９０秒間、成膜を行うことで１００ｎｍの膜を形成することとなる。

上記実施形態は、ＦｅＲＡＭや高誘電体キャパシタを有するＤＲＡＭ等における、キャパシタ形成工程に含まれるＲＩＥ等によって生じたキャパシタへのダメージを低減または回復することが可能な半導体装置およびその製造方法を示している。

例えば、キャパシタ形成工程におけるＲＩＥ時に生じる酸素欠損によって、キャパシタの誘電体膜であるＰＺＴ膜１２０の周辺部は、固定電荷を生じ電界反転が行われなくなる。キャパシタ面積の減少に伴い、酸素欠損等によりダメージを受けた部分のキャパシタ総面積に対する割合が上昇し、キャパシタの微細化に限界が生じる虞がある。誘電体膜等に保護膜を形成しない場合であっても、これらのダメージは、６００℃程度の温度でＯ_２中にてアニールを行うことで、酸素欠損を補償することが可能である。しかし、ＰＺＴは結晶中に蒸気圧の高いＰｂを含んでいるため、Ｐｂ欠損を生じてしまい強誘電性が欠損してしまうという問題がある。また、酸化物により形成されるキャパシタの電極、例えばＳＲＯやＩｒＯも、キャパシタ形成工程において酸素欠損を生じ、ｗｅｔ耐性の低下、形状変化や導電性の低下が起こる。ｗｅｔ耐性の低下とは、酸素欠損により、キャパシタの電極の水への溶解度が、通常の状態よりも高くなってしまうことを意味する。

ここで、ＣｅＺｒＯは酸素吸蔵能力を具備しており、４００℃以上の温度になると酸素原子を吐き出す性質を有している。従って、加工後のキャパシタ側面にＣｅＺｒＯ膜を形成し（上記実施形態においては、第二の保護膜としての第二のＣｅＺｒＯ膜１２５がこれに該当する。）、熱処理を加えることでＣｅＺｒＯ膜中の酸素原子が、キャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極の酸素欠損を補充するように拡散することとなる。この熱処理の際に、熱処理雰囲気中に酸素が加えられていると、ＣｅＺｒＯ膜に外部から酸素が供給されることとなるため、キャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極への酸素供給が持続される。熱処理時の酸素添加量は、キャパシタ中の酸素欠損量に応じて調整することも可能である。

但し、加工後のキャパシタ側面にＣｅＺｒＯ膜を形成した後に、熱処理の工程をあえて追加して行わない場合であっても、ＣｅＺｒＯ膜の形成後に層間絶縁膜を形成するＣＶＤ工程において加熱が行われる。従って、このＣＶＤ工程で発生する熱により、ＣｅＺｒＯ膜からキャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極への酸素供給が行われることとなる。具体的には、例えば、上記実施形態においては、第二の保護膜としての第二のＣｅＺｒＯ膜１２５を形成後に熱処理を行っているが、特に熱処理を行わない場合であっても、第四の酸化膜１２７や第六の酸化膜１３２の堆積時の加熱のみで同様の効果が得られる。また、ＣｅＺｒＯ膜の形成後の層間絶縁膜を形成するＣＶＤ工程における加熱によって、保護膜であるＣｅＺｒＯ膜を形成した後の工程で、誘電体膜等に酸素欠損によるダメージが生じた場合であっても、ＣｅＺｒＯ膜からの酸素供給によりダメージを回復することが可能である。

また、ＣｅＺｒＯは単に酸素を放出する機能を有しているだけでなく、水素をブロックする性質も有している。従って、キャパシタ形成後の工程によって放出される水素によるキャパシタへのダメージを防止することも可能である。上記実施形態においては、例えば、第一の保護膜としての第一のＣｅＺｒＯ膜１２３が、このような機能を果たしている。

また、上記実施形態の他、強誘電体ＰＺＴの形成方法に、Ｐｂ（ＤＰＭ）_２、Ｔｉ（ｉＯＰｒ）_２（ＤＰＭ）_２、またはＺｒ（ＤｉＢＭ）_４等を原料としたＣＶＤ法を用いた場合においても、上記実施形態と同様の効果が得られることとなる。ここで、ＤＰＭとは、ジピバロイルメタナート（ＣＨ_３）_３ＣＣＯＣＨＣＯＣ（ＣＨ_３）_３、ｉＯＰｒとは、イソプロポキサイドＯＣＨ（ＣＨ３）_２、ＤｉＢＭとは、ジイソブチルメタナート（ＣＨ_３）_２ＣＨ（ＣＯ）ＣＨ（ＣＯ−）ＣＨ（ＣＨ_３）_２を意味する。

第二の保護膜としては、ＣｅＺｒＯ以外にＣｅＨｆＯ、ＣｅＴｉＯを含む酸化膜を利用した場合においても、上記実施形態と同様の効果が得られる。

更に、強誘電体薄膜として、ＰＺＴ以外に酸素欠損の発生しやすいＬａ、Ｂａ、Ｓｒ、Ｃａ、Ｍｎ、Ｍｏのいずれかを含むペロブスカイト型酸化物を用いた場合にも、上記実施形態と同様の効果が得られる。強誘電体薄膜として酸化膜を用いれば、少なからず酸素欠損を生じる可能性があり、上記実施形態と同様の効果が得られ得る。

また、ＣｅＺｒＯ膜上にＡｌ_２Ｏ_３を５０Å−１００Åの膜厚で形成し熱処理を行うことで、ＣｅＺｒＯ膜によるキャパシタへの酸素欠損回復効果を上昇させることも可能である。ＣｅＺｒＯ膜上にＡｌ_２Ｏ_３を形成することで酸素欠損回復効果が上昇する理由は、Ａｌ_２Ｏ_３膜が蓋のような機能を果たし、ＣｅＺｒＯ膜からの酸素供給がＰＺＴ方向に限定され、様々な方向に拡散しないためである。

上記実施形態において、第一の保護膜１２３や第二の保護膜１２５としてＣｅＯ_２を用いた場合、８００℃程度まで加熱しないと、キャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極への酸素供給効果が得られない。しかし、このような高温では、トランジスタやキャパシタ、配線等が熱により破壊されてしまう虞がある。そこで、本実施形態においては、Ｈｆ、Ｚｒ、Ｔｉ等のＩＶＢ族元素である添加材料を加えることで酸素を放出する温度を低温化し、トランジスタやキャパシタにダメージを与えることなく熱処理工程等による、キャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極の酸素欠損を補充することが可能となる。また、添加する元素、濃度を調整することにより、第二の保護膜の形成後に行う熱処理工程なしに、その後の工程の処理温度によって酸素欠損回復が行えるようにすることも可能である。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変更することが可能である。例えば、本発明は、ＦｅＲＡＭに限らず、高誘電体キャパシタを有するＤＲＡＭにおいても適用することができる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１００ Ｐ型シリコン基板（半導体基板）
１０１ ＳＴＩ
１０２ 第一の酸化膜
１０３ 多結晶シリコン膜
１０４ ＷＳｉ_ｘ膜
１０５ 第一の窒化膜
１０６ スペーサ部
１０７ ソース／ドレイン領域
１０８ 第二の酸化膜
１０９ 第一のコンタクトホール
１１０ 第一のＴｉＮ膜
１１１ 第一のプラグ
１１２ 第二の窒化膜
１１３ 第二のコンタクトホール
１１４ 第二のＴｉＮ膜
１１５ 第二のプラグ
１１６ 炭化珪素膜
１１７ Ｔｉ膜
１１８ イリジウム膜
１１９ 白金膜
１２０ ＰＺＴ膜
１２１ ＳＲＯ（ＳｒＲｕＯ_３）膜
１２２ ＩｒＯ
１２３ 第一のＣｅＺｒＯ膜
１２４ 第三の酸化膜
１２５ 第二のＣｅＺｒＯ膜
１２７ 第四の酸化膜
１２８ レジストマスク
１２９ 第一のＡｌ_２Ｏ_３膜
１３０ 第五の酸化膜
１３１ 第二のＡｌ_２Ｏ_３膜
１３２ 第六の酸化膜
１３３ 第三のコンタクト電極
１３４ 第四のコンタクト電極
１３５ 第七の酸化膜
１３６ 第一の上部配線
１３７ 第一の層間絶縁膜
１３８ ビア
１３９ 第二の層間絶縁膜
１４０ 第二の上部配線

Claims (10)

1. 半導体基板と、
   前記半導体基板上方に、下部電極、誘電体膜、および上部電極が、積層して形成されたキャパシタと、
   前記誘電体膜に接するように形成された第一の保護膜と、
   を具備し、
   前記第一の保護膜が、ＣｅＯ_２に添加材が加えられた酸化膜であることを特徴とする半導体装置。
2. 前記添加材が、ＩＶＢ族元素のいずれか１つであることを特徴とする請求項１記載の半導体装置。
3. 前記上部電極上に形成された第二の保護膜を更に有し、
   前記第一および前記第二の保護膜が、ＣｅＺｒＯ、ＣｅＨｆＯ、またはＣｅＴｉＯを含む酸化膜であることを特徴とする請求項１記載の半導体装置。
4. 前記誘電体膜が、酸素八面体を含むペロブスカイト構造を有することを特徴とする請求項１記載の半導体装置。
5. 前記第一の保護膜の上方、または前記第二の保護膜の上方に形成された酸化膜を更に有することを特徴とする請求項３記載の半導体装置。
6. 半導体基板上方に、下部電極、誘電体膜、および上部電極からなるキャパシタを形成する工程と、
   前記誘電体膜に接するように第一の保護膜を形成する工程と、
   窒素または酸素を含む雰囲気中で、前記キャパシタおよび前記第一の保護膜を熱処理する工程と、
   を具備し、
   前記第一の保護膜が、ＣｅＯ_２に添加材が加えられた酸化膜であることを特徴とする半導体装置の製造方法。
7. 前記添加材が、ＩＶＢ族元素のいずれか１つであることを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記上部電極上に、第二の保護膜を形成する工程を更に有し、
   前記第一および前記第二の保護膜が、ＣｅＺｒＯ、ＣｅＨｆＯ、またはＣｅＴｉＯを含む酸化膜であることを特徴とする請求項６記載の半導体装置の製造方法。
9. 前記熱処理工程が、前記第一の保護膜から酸素を放出させ、前記誘電体膜の酸素欠損を回復させるために行われることを特徴とする請求項６記載の半導体装置の製造方法。
10. 前記キャパシタを形成する工程が、前記誘電体膜のエッチング工程を有していることを特徴とする請求項６記載の半導体装置の製造方法。

Images