JP5139171B2 - Via array type multilayer ceramic capacitor and method for manufacturing the same, wiring board with built-in capacitor - Google Patents

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Description

本発明は、ビアアレイ型積層セラミックコンデンサ及びその製造方法、コンデンサ内蔵配線基板に関するものである。   The present invention relates to a via array type multilayer ceramic capacitor, a manufacturing method thereof, and a wiring board with a built-in capacitor.

コンピュータのマイクロ・プロセッサ・ユニット（ＭＰＵ）等として使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。この種のパッケージを構成するＩＣチップ搭載用配線基板では、ＭＰＵとして用いられるＩＣチップのスイッチング時の電圧低下の抑制及びノイズの抑制のために、デカップリングコンデンサを設けることが提案されている（例えば、特許文献１，２参照）。   In recent years, semiconductor integrated circuit elements (IC chips) used as computer microprocessor units (MPUs) have become increasingly faster and more functional, with an accompanying increase in the number of terminals and the pitch between terminals. Tend to be narrower. In general, a large number of terminals are densely arranged on the bottom surface of an IC chip, and such a terminal group is connected to a terminal group on the motherboard side in the form of a flip chip. However, it is difficult to connect the IC chip directly on the mother board because there is a large difference in the pitch between the terminals on the IC chip side terminal group and the mother board side terminal group. For this reason, a method is generally employed in which a package is prepared by mounting an IC chip on an IC chip mounting wiring board, and the package is mounted on a motherboard. In an IC chip mounting wiring board constituting this type of package, it has been proposed to provide a decoupling capacitor in order to suppress voltage drop and noise when switching an IC chip used as an MPU (for example, Patent Documents 1 and 2).

特許文献１には、積層チップコンデンサや多端子型積層コンデンサからなるデカップリングコンデンサを使用した例が開示されている。特許文献２には、複数のビア導体が全体としてアレイ状に配置されているビアアレイ型積層セラミックコンデンサを使用した例が開示されている。ビアアレイ型積層セラミックコンデンサを構成するコンデンサ本体は、セラミック材料からなる誘電体と、金属材料からなる複数の内層電極とを積層配置した構造を有している。コンデンサ本体内には金属材料からなる複数のビア導体がアレイ状に設けられ、これら複数のビア導体を介して複数の内層電極同士が互いに電気的に接続されている。   Patent Document 1 discloses an example using a decoupling capacitor composed of a multilayer chip capacitor or a multi-terminal multilayer capacitor. Patent Document 2 discloses an example using a via array type multilayer ceramic capacitor in which a plurality of via conductors are arranged in an array as a whole. The capacitor body constituting the via array type multilayer ceramic capacitor has a structure in which a dielectric made of a ceramic material and a plurality of inner layer electrodes made of a metal material are laminated. A plurality of via conductors made of a metal material are provided in an array in the capacitor body, and a plurality of inner layer electrodes are electrically connected to each other via the plurality of via conductors.

ここで、デカップリング用途の積層コンデンサは一般的に高容量を必要とするため、一般的にはチタン酸バリウムを主成分とするセラミック材料を誘電体としたセラミックコンデンサが選択される。導体部分である内層電極及びビア導体としては、誘電体材料であるチタン酸バリウムと同時焼成できる金属材料、具体的にはニッケルが通常よく使用される。
特開昭６１−１９００５号公報 特開２００１−１８５４４２号公報 Here, since a multilayer capacitor for decoupling generally requires a high capacity, a ceramic capacitor using a ceramic material mainly composed of barium titanate as a dielectric is generally selected. As the inner layer electrode and via conductor, which are conductor portions, a metal material that can be co-fired with barium titanate, which is a dielectric material, specifically nickel, is usually used.
JP 61-19005 A JP 2001-185442 A

ところで、近年ＭＰＵとして用いられるＩＣチップは動作の高速化が著しく、当該ＩＣチップ用のデカップリングコンデンサやそれが搭載されるＩＣチップ搭載用配線基板に対する低インダクタンス化及び低抵抗化の要求も、年々強くなってきている。   By the way, in recent years, the operation speed of IC chips used as MPUs has been remarkably increased, and the demands for lowering the inductance and lowering the resistance of the decoupling capacitors for the IC chips and the wiring boards for mounting the IC chips are increasing year by year. It is getting stronger.

低インダクタンス化に関しては所定数以上の引き出し電極を有することが必要であり、その意味においてビアアレイ型積層セラミックコンデンサは有利な構造を持っている。ただし、ビアアレイ型積層セラミックコンデンサであっても、次世代においては、ＩＣチップ搭載用配線基板に内蔵するなどしてＩＣチップに近づけた構造を採用することが要求されることになる。しかし、このような構造を採用した場合には、マザーボード側の電源からの大電源をコンデンサ内のビア導体に流さざるを得なくなるが、ニッケルからなる従来のビア導体は電気抵抗が高いという欠点を有する。   In order to reduce the inductance, it is necessary to have a predetermined number or more of extraction electrodes. In this sense, the via array type multilayer ceramic capacitor has an advantageous structure. However, even in the case of via array type multilayer ceramic capacitors, it will be required in the next generation to adopt a structure that is close to the IC chip by, for example, being incorporated in an IC chip mounting wiring board. However, when such a structure is adopted, a large power source from the power source on the motherboard side must be passed to the via conductor in the capacitor, but the conventional via conductor made of nickel has the disadvantage of high electrical resistance. Have.

なお、積層セラミックコンデンサにおける導体部分の低抵抗化のために、低抵抗な銅（Ｃｕ：1.69x10−8Ω・m）を採用することが古くから検討されている。しかしながら、チタン酸バリウムの層間に配置される内層電極やビア導体等の形成材料として低融点な銅（1083℃）を用いるためには、焼成温度をかなり下げる必要がある。そしてこの条件で同時焼成を行ったとすると、チタン酸バリウムの焼結が不十分になることで誘電率が著しく下がり、耐電圧や寿命等の信頼性が低下してしまう。また、焼成温度を誘電体の焼結温度に合わせて同時焼成した場合、低融点な銅が熔融し、その熔融に伴って銅の流動や揮発が起こる。その結果、導体部分にボイド等が形成され、信頼性が低下してしまう。このため、銅のような低抵抗金属を導体部分の材料として用いた積層セラミックコンデンサは、現在まで実用化されるには至っていない。 In addition, in order to reduce the resistance of a conductor part in a multilayer ceramic capacitor, it has long been studied to employ low resistance copper (Cu: 1.69 × 10 −8 Ω · m). However, in order to use copper (1083 ° C.) having a low melting point as a material for forming inner layer electrodes, via conductors, etc. disposed between the layers of barium titanate, it is necessary to considerably lower the firing temperature. If co-firing is performed under these conditions, the dielectric constant is remarkably lowered due to insufficient sintering of barium titanate, and the reliability such as withstand voltage and life is lowered. Further, when the firing temperature is simultaneously fired according to the sintering temperature of the dielectric, the low melting point copper melts and the flow and volatilization of the copper occur with the melting. As a result, voids or the like are formed in the conductor portion, and the reliability is lowered. For this reason, a multilayer ceramic capacitor using a low-resistance metal such as copper as a material for the conductor portion has not been put into practical use until now.

本発明は上記の課題に鑑みてなされたものであり、その目的は、高容量化、高信頼化、低インダクタンス化、低電気抵抗化を達成でき、デカップリング用途に好適なビアアレイ型積層セラミックコンデンサ及びその製造方法、コンデンサ内蔵配線基板を提供することにある。   The present invention has been made in view of the above-mentioned problems, and its object is to achieve a high capacity, high reliability, low inductance, low electric resistance, and a via array type multilayer ceramic capacitor suitable for decoupling applications. And a method of manufacturing the same, and a wiring board with a built-in capacitor.

上記課題を解決するために本願発明者らが鋭意研究を行い、同時焼成によって熔融した銅の流動及び揮発を阻止するための手段を模索したところ、熔融した銅の流動等を阻止して所定位置に保持するための具体的手段として、特定のフィラーを用いればよいという新規な知見を得た。そして、本願発明者らはその新規な知見をさらに発展させて下記の解決手段を想到したのである。   In order to solve the above-mentioned problems, the inventors of the present invention have conducted intensive research and sought a means for preventing the flow and volatilization of the molten copper by simultaneous firing. As a specific means for maintaining the temperature, a new finding that a specific filler should be used was obtained. The inventors of the present application further developed the new knowledge and came up with the following solution.

即ち、上記課題を解決するための手段（手段１）としては、主面（１０２）及び裏面（１０３）を有する板状をなし、チタン酸バリウムを主成分とする誘電体（１０５）を介してニッケルを主体とする複数の内層電極（１４１，１４２）が積層配置されてなるコンデンサ本体（１０４）と、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅との混合相からなり、前記コンデンサ本体（１０４）の厚さ方向に沿って延びかつ前記主面（１０２）及び前記裏面（１０３）の両方にて開口する複数のビア孔（１３３）内に形成され、前記複数の内層電極（１４１，１４２）に対して接続する複数のビア導体（１３１，１３２）と、前記複数のビア導体（１３１，１３２）における前記主面（１０２）側の端面に対して直接接続するように配置されたニッケルを主体とする複数の第１外部電極（１１１，１１２）と、前記複数のビア導体（１３１，１３２）における前記裏面（１０３）側の端部に対して直接接続するように配置されたニッケルを主体とする複数の第２外部電極（１２１，１２２）とを備え、前記複数のビア導体（１３１，１３２）が全体としてアレイ状に配置されていることを特徴とするビアアレイ型積層セラミックコンデンサがある。また、上記課題を解決するための別の手段（手段２）としては、手段１に記載のコンデンサ（１０１，１０１Ａ，１０１Ｂ）を内蔵してなるコンデンサ内蔵配線基板がある。 That is, as means (means 1) for solving the above problems, a plate having a main surface (102) and a back surface (103) is formed, and a dielectric (105) mainly composed of barium titanate is interposed. A capacitor body (104) in which a plurality of inner-layer electrodes (141, 142) mainly composed of nickel are laminated, and a melting point higher than the melting point of barium titanate, a metal belonging to Group 5 or 6 of the periodic table It consists of a mixed phase of a filler mainly composed of an inorganic metal compound and copper, and extends along the thickness direction of the capacitor body (104 ) and on both the main surface (102) and the back surface (103). is formed in a plurality of via holes (133) in which open a plurality of via conductors (131, 132) connecting to said plurality of internal electrodes (141, 142), the plurality of via conductors (131,1 2), a plurality of first external electrodes (111, 112) mainly composed of nickel arranged so as to be directly connected to the end surface on the main surface (102) side, and the plurality of via conductors (131, 132). ) And a plurality of second external electrodes (121, 122) mainly composed of nickel arranged so as to be directly connected to the end portion on the back surface (103) side of the plurality of via conductors (131, 132) is a via array type multilayer ceramic capacitor characterized by being arranged in an array as a whole. As another means (means 2) for solving the above problem, there is a capacitor built-in wiring board in which the capacitors (101, 101A, 101B) described in means 1 are built.

従って、上記手段１，２によると、銅を含んで形成されたビア導体としているため、従来のニッケルを主成分として形成されたビア導体に比べて低抵抗となる。また、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅との混合相からなるビア導体としているため、同時焼成時に銅が熔融したとしても、前記フィラー自体は高融点であるため熔融せずに固体状態を維持してそこに留まり、熔融した銅の流動及び揮発を阻止する。その結果、ビア導体における銅がその位置に保持され、ビア導体中におけるボイドの発生や、ビア孔からのビア導体の突出が防止され、比較的形状のよいビア導体を得ることができる。なお、上記コンデンサは、上記のような好適な構造のビア導体を複数有するビアアレイ型積層コンデンサであるため、他のタイプのコンデンサに比べてインダクタンスも低い。また、上記コンデンサでは内層電極についてはあえてニッケルを主体として形成しているので、その部分には従来と同程度の信頼性が付与されている。   Therefore, according to the means 1 and 2, since the via conductor is formed including copper, the resistance is lower than that of the conventional via conductor formed mainly of nickel. In addition, since it is a via conductor composed of a mixed phase of filler and copper mainly composed of an inorganic metal compound which belongs to Group 5 or 6 of the periodic table and has a melting point higher than that of barium titanate, Even if copper is melted at the time of firing, the filler itself has a high melting point, so that it remains in a solid state without melting and prevents the molten copper from flowing and volatilized. As a result, the copper in the via conductor is held in that position, and the generation of voids in the via conductor and the protrusion of the via conductor from the via hole are prevented, and a via conductor having a relatively good shape can be obtained. Note that the capacitor is a via array type multilayer capacitor having a plurality of via conductors having a suitable structure as described above, and therefore has a lower inductance than other types of capacitors. Further, in the above capacitor, the inner layer electrode is intentionally formed mainly of nickel, so that the same level of reliability is given to that portion.

以上のことから、上記手段１によれば、高容量化、高信頼化、低インダクタンス化、低電気抵抗化を達成でき、デカップリング用途に好適なビアアレイ型積層セラミックコンデンサを提供することができる。また、手段２のコンデンサ内蔵配線基板は、このような優れたコンデンサを内蔵してなるため、それに搭載される例えばＭＰＵ用の半導体集積回路素子の能力を十分に引き出すことができ、優れた半導体装置を実現することができる。   From the above, according to the above means 1, it is possible to achieve high capacity, high reliability, low inductance, and low electrical resistance, and it is possible to provide a via array type multilayer ceramic capacitor suitable for decoupling applications. Further, since the capacitor built-in wiring board of the means 2 includes such an excellent capacitor, the capability of, for example, an MPU semiconductor integrated circuit element mounted thereon can be sufficiently extracted, and an excellent semiconductor device can be obtained. Can be realized.

上記手段１，２のコンデンサは、デカップリング用コンデンサであり、前記ビア導体は前記配線基板上に搭載されるべき半導体集積回路素子の電力供給用電極に対して電気的に接続されることが好ましい。即ち、このような電気的接続を行ってデカップリング用コンデンサとして使用することにより、配線基板上に搭載される例えばＭＰＵ用の半導体集積回路素子の能力を十分に引き出すことができ、優れた半導体装置を実現することができるからである。   Preferably, the capacitors of the means 1 and 2 are decoupling capacitors, and the via conductor is electrically connected to a power supply electrode of a semiconductor integrated circuit element to be mounted on the wiring board. . That is, by using such an electrical connection as a decoupling capacitor, the capability of a semiconductor integrated circuit element, for example, for MPU mounted on a wiring board can be sufficiently extracted, and an excellent semiconductor device This is because it can be realized.

上記コンデンサを構成するコンデンサ本体は、主面及び裏面を有する板状をなし、誘電体を介して複数の内層電極を積層配置してなる構造を有している。   The capacitor main body constituting the capacitor has a plate shape having a main surface and a back surface, and has a structure in which a plurality of inner layer electrodes are laminated and disposed via a dielectric.

コンデンサ本体を構成する誘電体は、チタン酸バリウム（ＢａＴｉＯ３）を主成分とする。その理由は、チタン酸バリウムは誘電率が高く（ε＞２０００）、一般的にコンデンサの高容量化に適した材料だからである。チタン酸バリウムを主成分とする誘電体の具体例としては、ＢａＴｉＯ３，（Ｂａ，Ｓｒ）ＴｉＯ３，（Ｂａ，Ｃａ）ＴｉＯ３にアルカリ土類元素、希土類元素などを添加した材料などが挙げられる。 The dielectric constituting the capacitor body is mainly composed of barium titanate (BaTiO 3 ). This is because barium titanate has a high dielectric constant (ε> 2000) and is generally a material suitable for increasing the capacity of capacitors. Specific examples of dielectrics mainly composed of barium titanate include materials obtained by adding alkaline earth elements, rare earth elements, etc. to BaTiO 3 , (Ba, Sr) TiO 3 , (Ba, Ca) TiO 3 , and the like. It is done.

コンデンサ本体を構成する複数の内層電極は、誘電体を介して積層配置されている。複数の内層電極はニッケルを主体としている。その主な目的は、従来と同程度の信頼性を内層電極の部分に付与するためである。従って、手段１，２においては、内層電極を形成している材料と、ビア導体を形成している材料とが異なっている。換言すると、手段１，２においては、あえて内層電極を形成している材料を変更せずにニッケルを主体とするものとし、ビア導体を形成している材料のみを意図的に変更している。   A plurality of inner layer electrodes constituting the capacitor main body are laminated and disposed via a dielectric. The plurality of inner layer electrodes are mainly made of nickel. The main purpose is to provide the inner layer electrode with the same level of reliability as the conventional one. Therefore, in the means 1 and 2, the material forming the inner layer electrode is different from the material forming the via conductor. In other words, in the means 1 and 2, the material forming the inner layer electrode is not changed, but nickel is mainly used, and only the material forming the via conductor is intentionally changed.

以下、複数の内層電極がニッケルを主体としたものであることの理由について詳細に説明する。ビアアレイ型積層セラミックコンデンサの場合、複数のビア導体がコンデンサ本体の厚さ方向に沿って延びる複数のビア導体がその内部に存在している。このため、内層において複数のビア導体を避けるべく、内層電極を精密に（ピッチ数十μｍで）パターン形成する必要がある。そこで、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅との混合相からなる内層電極、つまりビア導体と同じ材料からなる内層電極の採用も検討してみた。しかし、内層電極の場合には、たとえ当該材料を使用したとしても銅の熔融、流動の影響が出やすく、本来のパターン形状が崩れて、ビア導体との間でショートが起こりやすいという欠点がある。これに対し、従来どおりニッケルを主体とした内層電極としておけば、銅の熔融、流動といった心配がなく、本来のパターン形状が崩れることなく維持される。よって、ビア導体との間でショートが起こることもなく、不良品の発生率も低く抑えられる。   Hereinafter, the reason why the plurality of inner layer electrodes are mainly composed of nickel will be described in detail. In the case of a via array type multilayer ceramic capacitor, there are a plurality of via conductors extending in the thickness direction of the capacitor body. For this reason, in order to avoid a plurality of via conductors in the inner layer, it is necessary to pattern the inner layer electrode precisely (with a pitch of several tens of μm). Therefore, an inner layer electrode composed of a mixed phase of copper and a filler mainly composed of an inorganic metal compound belonging to Group 5 or Group 6 of the periodic table and having a melting point higher than that of barium titanate, that is, via conductor We also examined the use of inner layer electrodes made of the same material. However, in the case of the inner layer electrode, even if the material is used, there is a drawback that the influence of the melting and flow of copper is likely to occur, the original pattern shape is broken, and a short circuit is likely to occur between the via conductor. . On the other hand, if the inner layer electrode is mainly composed of nickel as in the prior art, there is no fear of melting and flowing of copper, and the original pattern shape is maintained without breaking. Therefore, a short circuit does not occur with the via conductor, and the occurrence rate of defective products can be kept low.

なお、上記複数の内層電極はニッケルを主体とするものであればよいため、少量であればニッケル以外の金属あるいは無機化合物（例えばチタン酸バリウムなど）を含んでいてもよい。   The plurality of inner layer electrodes need only be mainly composed of nickel, and may contain a metal other than nickel or an inorganic compound (for example, barium titanate) as long as the amount is small.

コンデンサ本体内にはその厚さ方向に沿って延びる複数のビア孔が形成されている。複数のビア孔内には、複数の内層電極に対して接続する複数のビア導体が全体としてアレイ状に配置されている。なお、ビア孔は、コンデンサ本体の主面及び裏面の両方にて開口するもの（貫通するもの）であってもよいほか、主面及び裏面のいずれか一方にて開口するもの（貫通しないもの）でもよい。   A plurality of via holes extending along the thickness direction are formed in the capacitor body. A plurality of via conductors connected to the plurality of inner layer electrodes are arranged in an array as a whole in the plurality of via holes. In addition, the via hole may be one that opens on both the main surface and the back surface of the capacitor body (one that penetrates), or one that opens on either the main surface or the back surface (one that does not penetrate). But you can.

かかるビア導体は、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅との混合相からなる。つまり、上述したように、ビア導体は複数の内層電極とは異種の材料からなる。   Such a via conductor is made of a mixed phase of copper and a filler mainly composed of an inorganic metal compound which belongs to Group 5 or Group 6 of the periodic table and has a melting point higher than that of barium titanate. That is, as described above, the via conductor is made of a material different from the plurality of inner layer electrodes.

ビア導体の形成材料の１つとして銅を選択した理由は、銅は低い電気抵抗率（１．６９×１０−8Ω・ｍ）を持つ金属であるにもかかわらず、銀や金などに比べて安価だからである。ただし、銅は融点が低い（１０８３℃）ため、それよりも融点が高い無機金属化合物を主体とするフィラーを銅に混合させている。 The reason for choosing copper as one of the via conductor forming materials is that copper is a metal with a low electrical resistivity (1.69 × 10 −8 Ω · m), compared to silver and gold. Because it is cheap. However, since copper has a low melting point (1083 ° C.), a filler mainly composed of an inorganic metal compound having a higher melting point is mixed with copper.

上記フィラーは、チタン酸バリウムの融点（約１３００℃）よりも高融点である無機金属化合物を主体とすることがよく、具体的には１４００℃以上であることが望ましい。その理由は、このような高融点の無機金属化合物であれば同時焼成時の温度を経ても確実に固体状態を維持して、熔融した銅の流動及び揮発を確実に阻止することができるからである。ここで、１４００℃以上の融点を有する各種の高融点無機金属化合物を例示的にまとめた表１を示す。なお、このような化合物としては、表１に示すように金属炭化物、金属酸化物、金属窒化物などがある。

Figure 0005139171
The filler is preferably mainly composed of an inorganic metal compound having a melting point higher than that of barium titanate (about 1300 ° C.), and specifically, preferably 1400 ° C. or higher. The reason is that such a high-melting-point inorganic metal compound can reliably maintain a solid state even after the temperature during co-firing, and can reliably prevent the flow and volatilization of the molten copper. is there. Here, Table 1 that exemplarily summarizes various high-melting-point inorganic metal compounds having a melting point of 1400 ° C. or higher is shown. Examples of such compounds include metal carbides, metal oxides, and metal nitrides as shown in Table 1.
Figure 0005139171

ここで、ビア導体は銅と上記無機金属化合物との合金相ではなく、混合相である必要がある。その理由は、合金相であると銅と無機金属化合物とが渾然一体となっているため、熔融した金属の流動、揮発を有効に阻止できないからである。   Here, the via conductor needs to be a mixed phase, not an alloy phase of copper and the inorganic metal compound. The reason is that, in the case of the alloy phase, copper and the inorganic metal compound are naturally integrated, so that the flow and volatilization of the molten metal cannot be effectively prevented.

手段１，２において使用されるフィラーは、周期表の５族または６族に属する金属を含む無機金属化合物を主体とする。これら族に属する金属を含む無機金属化合物は、いずれも銅よりも高融点であり、それゆえ同時焼成時において熔融した銅の流動、揮発を有効に阻止可能な性質を有しているからである。なお、５族に属する金属の具体例としては、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などがある。６族に属する金属の具体例としては、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などがある。これらのなかでも、前記無機金属化合物として、クロム系の無機金属化合物やタンタル系の無機金属化合物を選択することが好ましい。   The filler used in the means 1 and 2 is mainly composed of an inorganic metal compound containing a metal belonging to Group 5 or Group 6 of the periodic table. This is because all inorganic metal compounds containing metals belonging to these groups have a melting point higher than that of copper, and therefore have the property of effectively preventing the flow and volatilization of molten copper during simultaneous firing. . Specific examples of metals belonging to Group 5 include vanadium (V), niobium (Nb), and tantalum (Ta). Specific examples of metals belonging to Group 6 include chromium (Cr), molybdenum (Mo), and tungsten (W). Among these, it is preferable to select a chromium-based inorganic metal compound or a tantalum-based inorganic metal compound as the inorganic metal compound.

ただし、５族あるいは６族に属する金属の中には、例えばタングステンのように、単体だと高融点であるが無機金属化合物（酸化物）になると融点が低くなるものが存在する。このようなものは手段１，２にて使用すべきフィラーとしてはあまり適当ではない。   However, among metals belonging to Group 5 or Group 6, there are metals such as tungsten, which have a high melting point when used alone but have a low melting point when formed into an inorganic metal compound (oxide). Such a material is not very suitable as a filler to be used in the means 1 and 2.

ここで、５族あるいは６族に属する金属の窒化物は、酸化物に比較して電気抵抗が小さいことに加えて銅となじみやすい点で有利であるが、分解しやすいため酸化物に比べて不安定であるという欠点がある。好適な金属窒化物の例としては、窒化クロム、窒化タンタルなどがある。   Here, nitrides of metals belonging to Group 5 or Group 6 are advantageous in that they have low electrical resistance compared to oxides and are easy to become compatible with copper, but they are easily decomposed, so that they are easier to decompose than oxides. There is a disadvantage that it is unstable. Examples of suitable metal nitrides include chromium nitride and tantalum nitride.

５族あるいは６族に属する金属の炭化物は、酸化物に比べると電気抵抗が小さい点で有利であるが、分解しやすいため酸化物に比べて不安定であるという欠点がある。好適な金属炭化物の例としては、炭化クロム、炭化タンタルなどがある。   Metal carbides belonging to Group 5 or Group 6 are advantageous in that they have lower electrical resistance than oxides, but have the disadvantage of being unstable compared to oxides because they are easily decomposed. Examples of suitable metal carbides include chromium carbide and tantalum carbide.

５族あるいは６族に属する金属の酸化物は、他の化合物（窒化物や炭化物）に比べて電気的抵抗が大きいものの、他の化合物に比べて安定的であり、値段も安く低コスト化に有利である。好適な金属酸化物の例としては、酸化クロム、酸化タンタルなどがある。   Although oxides of metals belonging to Group 5 or Group 6 have higher electrical resistance than other compounds (nitrides and carbides), they are more stable and cheaper and less expensive than other compounds. It is advantageous. Examples of suitable metal oxides include chromium oxide and tantalum oxide.

上記フィラーとしては、高融点の無機金属酸化物、無機金属窒化物及び無機金属炭化物のいずれか１種類のみを含むものであってもよいほか、２種類以上含むものであっても勿論よい。   The filler may include only one of high melting point inorganic metal oxides, inorganic metal nitrides, and inorganic metal carbides, and may of course include two or more types.

クロム系の無機金属化合物としては、クロムと酸素とからなる無機化合物（酸化クロム：Ｃｒ２Ｏ３）があるほか、クロムとクロム以外の金属と酸素とからなる無機化合物などを挙げることができる。後者の化合物としては、例えば、クロムと銅と酸素とからなる無機化合物、即ちＣｕＣｒＯ２，ＣｕＣｒ２Ｏ４，Ｃｕ２Ｃｒ２Ｏ４，Ｃｕ２Ｃｒ２Ｏ５等といった銅クロム複合酸化物がとりわけ好適である。
その理由を以下に述べる。酸化クロムや銅クロム複合酸化物はチタン酸バリウムの焼成温度域では他の金属化合物に比べて焼結しにくい。このため、絶縁性である酸化クロム粒子同士の連結部分（即ち導電経路を阻む部分）の存在率が減少する反面、銅粒子同士の連結部分の存在率が増加する。また、酸化クロム及び銅クロム複合酸化物は、いずれも銅と馴染みやすく濡れやすい性質を有するため、銅と混在していても銅をはじかず、均一に分散した状態で存在しうる。特にその組成中に銅を含む銅クロム複合酸化物は、酸化クロムよりもさらにこの性質が強く現れる。そして、これらのことが導体の低抵抗化に寄与していると推測される。
さらに、酸化クロムや銅クロム複合酸化物は元来酸化物であるため、同時焼成時の酸素分圧の多少に影響を受けにくい。それゆえ、同時焼成時に酸素分圧を低く保つべく水素を多量に混在させておく、といったことが要求されなくなり、雰囲気制御の負担が小さくなる点で有利である。また、この種の化合物のうち特に酸化クロムは一般的な導電性材料であるタングステンよりも安いことから、フィラーとして使用した場合であってもコスト増を招かない点で有利である。 Examples of the chromium-based inorganic metal compound include an inorganic compound composed of chromium and oxygen (chromium oxide: Cr 2 O 3 ), and an inorganic compound composed of chromium and a metal other than chromium and oxygen. As the latter compound, for example, an inorganic compound composed of chromium, copper and oxygen, that is, a copper chromium composite oxide such as CuCrO 2 , CuCr 2 O 4 , Cu 2 Cr 2 O 4 , Cu 2 Cr 2 O 5, etc. Is preferred.
The reason is described below. Chromium oxide and copper-chromium composite oxides are harder to sinter than other metal compounds in the firing temperature range of barium titanate. For this reason, while the presence rate of the connection part (namely, part which obstructs a conduction path) between chromium oxide particles which are insulating decreases, the presence rate of the connection part between copper particles increases. In addition, since both chromium oxide and copper-chromium composite oxide have the property of being familiar with and easy to get wet with copper, even if they are mixed with copper, they do not repel copper and can exist in a uniformly dispersed state. In particular, a copper-chromium composite oxide containing copper in its composition exhibits this property more strongly than chromium oxide. These are presumed to contribute to the reduction in resistance of the conductor.
Furthermore, since chromium oxide and copper-chromium composite oxide are inherently oxides, they are hardly affected by the oxygen partial pressure during simultaneous firing. Therefore, it is not necessary to mix a large amount of hydrogen in order to keep the oxygen partial pressure low at the time of simultaneous firing, which is advantageous in that the burden of atmosphere control is reduced. Of these types of compounds, chromium oxide is particularly cheaper than tungsten, which is a general conductive material, and is advantageous in that it does not increase costs even when used as a filler.

前記フィラーの平均粒径は特に限定されないが、強いて言えば１０μｍ以下であることが好ましい。その理由は、フィラーが細かくて揃っていたほうが、溶融銅中に均一に分散し易く、熔融した銅の流動、揮発を有効に阻止できるようになるからである。これと同様の理由で、銅についても平均粒径が１０μｍ以下であることが好ましい。なお、フィラー及び銅の平均粒径は２μｍ以下であることがより望ましく、１μｍ以下であることが特に望ましい。   The average particle size of the filler is not particularly limited, but is preferably 10 μm or less. The reason is that if the filler is fine and uniform, it is easier to uniformly disperse in the molten copper, and the flow and volatilization of the molten copper can be effectively prevented. For the same reason, it is preferable that the average particle diameter of copper is 10 μm or less. The average particle size of the filler and copper is more preferably 2 μm or less, and particularly preferably 1 μm or less.

前記フィラーは、前記ビア導体において体積部で１０部以上５０部以下含まれていることが好ましい。フィラーの含有量が体積部で１０部未満であると、フィラーの分量が少なくなる結果、熔融した銅の流動、揮発を有効に阻止できなくなるおそれがあるからである。逆に、体積部で５０部以上であると、銅の含有量が低くなりすぎてしまい、ビア導体内にて銅粒子同士が連結した状態で存在できず、ビア導体の低抵抗化を図れなくなる場合があるからである。なお、前記フィラーは、前記ビア導体において体積部で１０部以上３０部以下含まれていることが特に好ましい。   The filler is preferably contained in the via conductor in a volume part of 10 parts or more and 50 parts or less. This is because if the content of the filler is less than 10 parts by volume, the amount of the filler is reduced, and as a result, the flow and volatilization of the molten copper may not be effectively prevented. On the other hand, if the volume is 50 parts or more, the copper content becomes too low, and the copper particles cannot be connected in the via conductor, making it impossible to reduce the resistance of the via conductor. Because there are cases. The filler is particularly preferably contained in the via conductor in a volume part of 10 parts or more and 30 parts or less.

前記ビア導体の電気抵抗率は、少なくとも現行のニッケルを主成分とするビア導体の電気抵抗率（約１０×１０−8Ω・ｍ）よりも低いことがよく、具体的には８×１０−8Ω・ｍ以下、さらには６×１０−8Ω・ｍ以下であることが好ましい。その理由は、この程度低抵抗でないと、ノイズの抑制等のためのデカップリング用コンデンサとして十分に機能しないからである。ちなみに、前記無機金属化合物としてクロム系の無機金属化合物を選択した場合には、電気抵抗率を大幅に低減すること（４×１０−8Ω・ｍ以下にすること）が可能である。 The electrical resistivity of the via conductor is preferably lower than the electrical resistivity (approximately 10 × 10 −8 Ω · m) of at least the current via conductor mainly composed of nickel, specifically 8 × 10 − It is preferably 8 Ω · m or less, more preferably 6 × 10 −8 Ω · m or less. The reason is that unless the resistance is as low as this, it will not function sufficiently as a decoupling capacitor for noise suppression or the like. Incidentally, when a chromium-based inorganic metal compound is selected as the inorganic metal compound, it is possible to significantly reduce the electrical resistivity (4 × 10 −8 Ω · m or less).

前記ビア導体の直径は特に限定されないが、例えば５０μｍ以上１２０μｍ以下であることが好ましい。直径５０μｍ未満であると、ビア導体の断面積が小さくなることから、ビア導体の抵抗が大きくなり、コンデンサ全体の低抵抗化を達成しにくくなってしまう。また、ビア導体の形成時にビア孔内への導体ペーストの充填が困難になり、生産性が低下するおそれもある。逆に、直径１２０μｍ超であると、ビアピッチを大きく設定しなければならなくなり、微細な配線を持つ配線基板側と効率よく接続できなくなるおそれがある。   The diameter of the via conductor is not particularly limited, but is preferably 50 μm or more and 120 μm or less, for example. If the diameter is less than 50 μm, the cross-sectional area of the via conductor is reduced, so that the resistance of the via conductor is increased and it is difficult to achieve low resistance of the entire capacitor. Also, it becomes difficult to fill the via hole with the conductive paste when forming the via conductor, which may reduce the productivity. On the other hand, if the diameter exceeds 120 μm, the via pitch must be set large, and there is a possibility that it cannot be efficiently connected to the side of the wiring board having fine wiring.

上記コンデンサは、コンデンサ本体の最表層に誘電体からなるカバー層を備えていてもよく、この構成によると内層電極が湿気等から保護されるため、信頼性が向上する。この場合、カバー層の厚さは２００μｍ以下であることが好ましい。その理由は、厚さ２００μｍ超になると、ビア導体自体の長さが長くなるため、コンデンサ厚さ方向の配線長も長くなり、コンデンサ全体の電気抵抗が高くなってしまうからである。よって、ノイズの抑制を目的とするＭＰＵ用デカップリングコンデンサとして十分に機能しにくくなるからである。なお、カバー層の材質としては任意であるが、コスト性や信頼性等の向上という観点から、誘電体層と同じチタン酸バリウムを主成分としたものを選択することが好適である。   The capacitor may include a cover layer made of a dielectric material on the outermost layer of the capacitor body. According to this configuration, the inner layer electrode is protected from moisture and the like, so that the reliability is improved. In this case, the thickness of the cover layer is preferably 200 μm or less. The reason is that when the thickness exceeds 200 μm, the length of the via conductor itself becomes long, so that the wiring length in the capacitor thickness direction also becomes long and the electric resistance of the entire capacitor becomes high. Therefore, it becomes difficult to sufficiently function as a MPU decoupling capacitor for the purpose of noise suppression. Although the material of the cover layer is arbitrary, it is preferable to select a material mainly composed of the same barium titanate as that of the dielectric layer from the viewpoint of improving cost and reliability.

コンデンサは複数の外部電極を備えており、それら複数の外部電極はビア導体における前記主面側の端部に接続するようにコンデンサ本体の主面上に配置されている。なお、複数の外部電極はコンデンサ本体の裏面上に配置されていて、それらはビア導体における裏面側の端部に接続している。ここで、複数の外部電極の形成材料はニッケルを主体とする。その理由は、ニッケルを主体とする外部電極は、同時焼成時においても軟化、流動することがなく、確実に固体状態を維持するからである。ゆえに、このような外部電極がビア導体の端部にて、いわば蓋をした状態となり、その結果ビア孔からのビア導体の流出を確実に回避することができる。 Capacitor includes a plurality of external electrodes, the plurality of external electrodes are disposed on the main surface of the capacitor body so as to connect the ends of the front Symbol main surface that put the via conductor. Incidentally, the plurality of external electrodes are disposed on the rear surface of the capacitor body, its these are you are connected to the end portion of the rear surface side of the via conductor. Here, the material for forming the plurality of external electrodes are you mainly of nickel. The reason is that the external electrode mainly composed of nickel does not soften and flow even at the time of simultaneous firing and reliably maintains a solid state. Therefore, such an external electrode is in a state of being covered with the end portion of the via conductor, so that the outflow of the via conductor from the via hole can be surely avoided.

手段２にかかるコンデンサ内蔵配線基板は、手段１にかかる配線基板内蔵用コンデンサを１つまたは２つ以上内蔵している。前記配線基板は、例えば、手段１の配線基板内蔵用コンデンサを収納するための収容穴部を有するコア基板と、そのコア基板のコア第１主面及びコア第２主面の上に形成されるビルドアップ層とを備えることが好ましい。このコア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。なお、手段１にかかる配線基板内蔵用コンデンサは、コア基板の収容穴部ではなく、例えばビルドアップ層内に収容されていてもよい。   The wiring board with a built-in capacitor according to the means 2 includes one or more wiring board built-in capacitors according to the means 1. The wiring board is formed on, for example, a core board having an accommodation hole for accommodating the wiring board built-in capacitor of the means 1, and the core first main surface and the core second main surface of the core board. It is preferable to provide a buildup layer. A material for forming the core substrate is not particularly limited, but a preferable core substrate is mainly formed of a polymer material. Specific examples of the polymer material for forming the core substrate include, for example, EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide / triazine resin), PPE resin (polyphenylene ether resin), etc. There is. In addition, composite materials of these resins and glass fibers (glass woven fabric or glass nonwoven fabric) or organic fibers such as polyamide fibers may be used. Note that the wiring board built-in capacitor according to the means 1 may be housed in the buildup layer, for example, instead of the housing hole of the core board.

上記課題を解決するための別の手段（手段３）としては、上記手段１に記載のコンデンサ（１０１，１０１Ａ，１０１Ｂ）を製造する方法であって、チタン酸バリウム粉末を含む誘電体グリーンシート（２０５）上に、ニッケル粉末を含む内層電極形成層（２４１）を形成したものを積層一体化して、未焼結積層体（２０４）を作製する積層工程と、前記未焼結積層体（２０４）にビア孔（１３３）を貫通形成する孔明け工程と、前記未焼結積層体（２０４）の前記ビア孔（１３３）内に、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅とを含むビア導体形成用材料（２３１）を充填するビア充填工程と、前記未焼結積層体（２０４）の前記主面上及び前記裏面上に、ニッケルを主成分として含む外部電極形成用ペーストを印刷し、それぞれ外部電極形成部（２１１）を形成する外部電極形成工程と、チタン酸バリウムが焼結しうる温度に前記未焼結積層体（２０４）を加熱して、前記誘電体グリーンシート（２０５）、前記内層電極形成層（２４１）、前記ビア導体形成用材料（２３１）及び前記外部電極形成部（２１１）を焼成する同時焼成工程とを含むことを特徴とするビアアレイ型積層セラミックコンデンサの製造方法がある。 Another means (means 3) for solving the above problem is a method of manufacturing the capacitor (101, 101A, 101B) described in the above means 1, wherein a dielectric green sheet containing barium titanate powder ( 205) a stacking step in which an inner electrode forming layer (241) containing nickel powder is laminated and integrated to produce a green laminate (204), and the green laminate (204). A drilling step for forming a via hole (133) in the hole, and a via hole (133) of the unsintered laminate (204) which is a metal belonging to Group 5 or Group 6 of the periodic table and is titanic acid. A via filling step of filling a via conductor forming material (231) containing a filler mainly composed of an inorganic metal compound having a melting point higher than that of barium and copper; and the main layer of the unsintered laminate (204). Front and front On the rear surface, nickel was printed external electrode forming paste containing, as main components, and the external electrode forming step of forming the external electrode forming portion (211), respectively, said unsintered temperature barium titanate can be sintered Simultaneously firing the dielectric green sheet (205), the inner electrode forming layer (241), the via conductor forming material (231), and the external electrode forming portion (211) by heating the multilayer body (204). There is a manufacturing method of a via array type multilayer ceramic capacitor characterized by including a firing step.

従って、手段３にかかる製造方法によると、ビア孔内に周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅とを含むビア導体形成用材料を充填し、この状態でチタン酸バリウムが焼結しうる温度に前記未焼結積層体が加熱される。そのため、誘電体グリーンシート及び内層電極形成層を確実に焼結させることができ、所望とする誘電体及び内層電極を得ることができる。また、この場合の同時焼成工程において、ビア導体形成用材料の加熱により銅が熔融して流動、揮発しやすくなるが、上記の高融点のフィラーの存在によって銅の流動、揮発が阻止される。その結果、ビア導体における銅がその位置に保持され、ビア導体中におけるボイドの発生や、ビア孔からのビア導体の突出が防止され、比較的形状のよいビア導体を得ることができる。   Therefore, according to the manufacturing method according to the means 3, the filler and the copper mainly composed of an inorganic metal compound having a melting point higher than the melting point of barium titanate, which is a metal belonging to Group 5 or 6 of the periodic table in the via hole. The unsintered laminate is heated to a temperature at which barium titanate can be sintered in this state. Therefore, the dielectric green sheet and the inner layer electrode forming layer can be surely sintered, and a desired dielectric member and inner layer electrode can be obtained. Further, in the simultaneous firing step in this case, the copper is easily melted and flown and volatilized by heating the via conductor forming material, but the presence and absence of the high melting point filler prevents the flow and volatilization of copper. As a result, the copper in the via conductor is held in that position, and the generation of voids in the via conductor and the protrusion of the via conductor from the via hole are prevented, and a via conductor having a relatively good shape can be obtained.

以下、本発明を具体化した実施の形態を図面に基づき詳細に説明する。   Embodiments of the present invention will be described below in detail with reference to the drawings.

図１に示されるように、本実施形態のセラミックコンデンサ内蔵配線基板１０は、ＭＰＵ用のＩＣチップを搭載するための配線基板である。この配線基板１０は、ガラスエポキシからなる平板状のコア基板１１と、セラミックコンデンサ１０１と、ビルドアップ層３１，３２とを備えている。コア基板１１における複数箇所にはスルーホール導体１６が形成されている。かかるスルーホール導体１６は、コア基板１１のコア第１主面１２側とコア第２主面１３側とを接続導通している。スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、コア基板１１のコア第１主面１２及びコア第２主面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に対して電気的に接続されている。   As shown in FIG. 1, the ceramic capacitor built-in wiring board 10 of the present embodiment is a wiring board for mounting an MPU IC chip. The wiring substrate 10 includes a flat core substrate 11 made of glass epoxy, a ceramic capacitor 101, and buildup layers 31 and 32. Through-hole conductors 16 are formed at a plurality of locations on the core substrate 11. The through-hole conductor 16 connects and connects the core first main surface 12 side and the core second main surface 13 side of the core substrate 11. The inside of the through-hole conductor 16 is filled with a closing body 17 such as an epoxy resin. In addition, a conductor layer 41 made of copper is patterned on the core first main surface 12 and the core second main surface 13 of the core substrate 11, and each conductor layer 41 is electrically connected to the through-hole conductor 16. It is connected to the.

コア基板１１のコア第１主面１２側に形成されたビルドアップ層３１は、銅からなるコア第１主面側導体層４２とエポキシ樹脂からなる樹脂絶縁層３３，３５（いわゆる層間絶縁層）とを積層した構造を有している。樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、ＩＣチップ２１（半導体集積回路素子）の電力供給用電極２２及び信号線用電極２５に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５は、ビルドアップ層３１においてセラミックコンデンサ１０１の真上の領域内に位置しており、この領域が半導体素子搭載部２３となる。また、樹脂絶縁層３３内にはビア導体４３が設けられ、樹脂絶縁層３５内にはビア導体４７が設けられている。これらのビア導体４３，４７のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。   The buildup layer 31 formed on the core first main surface 12 side of the core substrate 11 includes a core first main surface side conductor layer 42 made of copper and resin insulating layers 33 and 35 made of epoxy resin (so-called interlayer insulating layers). Are stacked. Terminal pads 44 are formed in an array at a plurality of locations on the surface of the resin insulation layer 35. The surface of the resin insulating layer 35 is almost entirely covered with a solder resist 37. An opening 46 for exposing the terminal pad 44 is formed at a predetermined position of the solder resist 37. A plurality of solder bumps 45 are provided on the surface of the terminal pad 44. Each solder bump 45 is electrically connected to the power supply electrode 22 and the signal line electrode 25 of the IC chip 21 (semiconductor integrated circuit element). Each terminal pad 44 and each solder bump 45 are located in a region immediately above the ceramic capacitor 101 in the buildup layer 31, and this region becomes the semiconductor element mounting portion 23. A via conductor 43 is provided in the resin insulating layer 33, and a via conductor 47 is provided in the resin insulating layer 35. Most of these via conductors 43 and 47 are arranged coaxially, and the conductor layers 41 and 42 and the terminal pads 44 are electrically connected to each other through them.

コア基板１１のコア第２主面１３側に形成されたビルドアップ層３２は、上述したビルドアップ層３１とほぼ同じ構造を有している。即ち、ビルドアップ層３２は、銅からなるコア第２主面側導体層４２とエポキシ樹脂からなる樹脂絶縁層３４，３６とを積層した構造を有している。樹脂絶縁層３６の下面上における複数箇所にはＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。また、樹脂絶縁層３４内にはビア導体５０が設けられ、樹脂絶縁層３６内にはビア導体５１が設けられている。本実施形態では、樹脂絶縁層３４のビア導体５０はスルーホール導体１６に対応する位置においてそのスルーホール導体１６及びビア導体５１と同軸上に配置される。そして、それらビア導体５０，５１を介して導体層４１，４２及びＢＧＡ用パッド４８が相互に電気的に接続されている。   The buildup layer 32 formed on the core second main surface 13 side of the core substrate 11 has substantially the same structure as the buildup layer 31 described above. That is, the build-up layer 32 has a structure in which a core second main surface side conductor layer 42 made of copper and resin insulating layers 34 and 36 made of epoxy resin are laminated. BGA pads 48 are formed in a lattice pattern at a plurality of locations on the lower surface of the resin insulating layer 36. The lower surface of the resin insulating layer 36 is almost entirely covered with a solder resist 38. An opening 40 for exposing the BGA pad 48 is formed at a predetermined portion of the solder resist 38. On the surface of the BGA pad 48, a plurality of solder bumps 49 are provided for electrical connection with a mother board (not shown). The wiring board 10 shown in FIG. 1 is mounted on a mother board (not shown) by each solder bump 49. A via conductor 50 is provided in the resin insulating layer 34, and a via conductor 51 is provided in the resin insulating layer 36. In the present embodiment, the via conductor 50 of the resin insulating layer 34 is disposed coaxially with the through-hole conductor 16 and the via conductor 51 at a position corresponding to the through-hole conductor 16. The conductor layers 41 and 42 and the BGA pad 48 are electrically connected to each other through the via conductors 50 and 51.

前記コア基板１１は、コア第１主面１２の中央部及びコア第２主面１３の中央部にて開口する平面視で矩形状の収容穴部９１を有している。即ち、収容穴部９１は貫通穴部である。収容穴部９１内には、図２，図３等に示すセラミックコンデンサ１０１が、埋め込まれた状態で収容されている。なお、セラミックコンデンサ１０１は、主面１０２（図１，図２では上面）をコア基板１１のコア第１主面１２と同じ側に向け、かつ裏面１０３（図１，図２では下面）をコア基板１１のコア第２主面１３と同じ側に向けた状態で収容されている。なお、本実施形態のセラミックコンデンサ１０１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．７５ｍｍの矩形平板状である。   The core substrate 11 has a housing hole 91 that is rectangular in plan view and opens at the center of the core first main surface 12 and the center of the core second main surface 13. That is, the accommodation hole 91 is a through hole. The ceramic capacitor 101 shown in FIGS. 2 and 3 is accommodated in the accommodation hole 91 in an embedded state. The ceramic capacitor 101 has a main surface 102 (upper surface in FIGS. 1 and 2) facing the same side as the first core main surface 12 of the core substrate 11, and a back surface 103 (lower surface in FIGS. 1 and 2) as a core. The substrate 11 is accommodated in a state facing the same side as the core second main surface 13. In addition, the ceramic capacitor 101 of this embodiment is a rectangular flat plate shape having a length of 12.0 mm, a width of 12.0 mm, and a thickness of 0.75 mm.

また、収容穴部９１の内面とセラミックコンデンサ１０１の側面との隙間９３には、高分子材料（本実施形態では熱硬化性樹脂）からなる樹脂充填剤９５が充填されている。この樹脂充填剤９５は、セラミックコンデンサ１０１をコア基板１１に固定するとともに、セラミックコンデンサ１０１及びコア基板１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。   Further, a gap 93 between the inner surface of the accommodation hole 91 and the side surface of the ceramic capacitor 101 is filled with a resin filler 95 made of a polymer material (thermosetting resin in the present embodiment). The resin filler 95 has a function of fixing the ceramic capacitor 101 to the core substrate 11 and absorbing the deformation of the ceramic capacitor 101 and the core substrate 11 in the surface direction and the thickness direction by its own elastic deformation. .

図１〜図３に示されるように、本実施形態のセラミックコンデンサ１０１は、いわゆるビアアレイ型の積層セラミックコンデンサである。セラミックコンデンサ１０１を構成するセラミック焼結体１０４（コンデンサ本体）は、主面１０２及び裏面１０３を有する板状物である。セラミック焼結体１０４は、セラミックの誘電体１０５を介して第１内層電極１４１（内層電極）と第２内層電極１４２（内層電極）とを交互に積層配置した構造を有している。本実施形態において、誘電体１０５は、高誘電率セラミックの一種であるチタン酸バリウムを主成分とする焼結体からなる。第１内層電極１４１及び第２内層電極１４２は、いずれもニッケルを主体としてパターン形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。   As shown in FIGS. 1 to 3, the ceramic capacitor 101 of this embodiment is a so-called via array type multilayer ceramic capacitor. A ceramic sintered body 104 (capacitor main body) constituting the ceramic capacitor 101 is a plate-like object having a main surface 102 and a back surface 103. The ceramic sintered body 104 has a structure in which first inner layer electrodes 141 (inner layer electrodes) and second inner layer electrodes 142 (inner layer electrodes) are alternately stacked via ceramic dielectrics 105. In the present embodiment, the dielectric 105 is made of a sintered body mainly composed of barium titanate, which is a kind of high dielectric constant ceramic. Each of the first inner layer electrode 141 and the second inner layer electrode 142 is a layer that is mainly formed of nickel and is disposed every other layer inside the ceramic sintered body 104.

セラミック焼結体１０４には多数のビア孔１３０（直径約１００μｍ）が形成されている。これらのビア孔１３０は、セラミック焼結体１０４の厚さ方向に沿って延びてセラミック焼結体１０４を貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。本実施の形態では、説明の便宜上、ビア孔１３０を４列×４列で図示したが、実際にはさらに多くの列が存在している。各ビア孔１３０内には、セラミック焼結体１０４の主面１０２及び裏面１０３間を貫通する複数のビア導体１３１，１３２が形成されている。本実施形態において、複数のビア導体１３１，１３２は、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅との混合相からなる。即ち、ビア導体１３１，１３２は、複数の内層電極１４１，１４２とは異種の金属材料からなる。そして、各第１ビア導体１３１は、各第１内層電極１４１を貫通しており、それら同士を互いに電気的に接続している。各第２ビア導体１３２は、各第２内層電極１４２を貫通しており、それら同士を互いに電気的に接続している。   A number of via holes 130 (diameter of about 100 μm) are formed in the ceramic sintered body 104. These via holes 130 extend along the thickness direction of the ceramic sintered body 104 and penetrate the ceramic sintered body 104, and are arranged in a lattice shape (array shape) over the entire surface. In the present embodiment, for convenience of explanation, the via holes 130 are illustrated in 4 rows × 4 rows, but there are actually more rows. In each via hole 130, a plurality of via conductors 131 and 132 that penetrate between the main surface 102 and the back surface 103 of the ceramic sintered body 104 are formed. In the present embodiment, the plurality of via conductors 131 and 132 are a metal belonging to Group 5 or Group 6 of the periodic table, and a filler mainly composed of an inorganic metal compound having a melting point higher than that of barium titanate, copper, Consisting of a mixed phase. That is, the via conductors 131 and 132 are made of a different metal material from the plurality of inner layer electrodes 141 and 142. Each first via conductor 131 passes through each first inner layer electrode 141 and electrically connects them to each other. Each second via conductor 132 passes through each second inner layer electrode 142 and electrically connects them to each other.

セラミック焼結体１０４の主面１０２上には、複数の第１外部電極１１１，１１２が突設されている。また、セラミック焼結体１０４の裏面１０３上には、複数の第２外部電極１２１，１２２が突設されている。主面１０２側にある第１外部電極１１１，１１２は、ビルドアップ層３１側のビア導体４３に対して電気的に接続される。一方、裏面１０３側にある第２外部電極１２１，１２２は、ビルドアップ層３２側のビア導体５０に対して電気的に接続される。また、第１外部電極１１１，１１２の底面略中央部は、ビア導体１３１，１３２の主面１０２側の端面に対して直接接続されており、第２外部電極１２１，１２２の底面略中央部は、ビア導体１３１，１３２の裏面１０３側の端面に対して直接接続されている。よって、外部電極１１１，１２１はビア導体１３１及び第１内層電極１４１に導通しており、外部電極１１２，１２２はビア導体１３２及び第２内層電極１４２に導通している。   On the main surface 102 of the ceramic sintered body 104, a plurality of first external electrodes 111 and 112 project. In addition, a plurality of second external electrodes 121 and 122 project from the back surface 103 of the ceramic sintered body 104. The first external electrodes 111 and 112 on the main surface 102 side are electrically connected to the via conductor 43 on the buildup layer 31 side. On the other hand, the second external electrodes 121 and 122 on the back surface 103 side are electrically connected to the via conductor 50 on the buildup layer 32 side. Further, the substantially central portions of the bottom surfaces of the first external electrodes 111 and 112 are directly connected to the end surfaces of the via conductors 131 and 132 on the main surface 102 side, and the substantially central portions of the bottom surfaces of the second external electrodes 121 and 122 are The via conductors 131 and 132 are directly connected to the end surfaces on the back surface 103 side. Therefore, the external electrodes 111 and 121 are electrically connected to the via conductor 131 and the first inner layer electrode 141, and the external electrodes 112 and 122 are electrically connected to the via conductor 132 and the second inner layer electrode 142.

図４に示されるように、第１外部電極１１１，１１２は、ニッケルを主材料として形成されたメタライズ層からなり、その表面全体には銅めっきが施されている。主面１０２に垂直な方向（部品厚さ方向）から見たときの第１外部電極１１１，１１２の形状は略円形である（図３参照）。なお、第２外部電極１２１，１２２も同様の構造、形状を有している。   As shown in FIG. 4, the first external electrodes 111 and 112 are made of a metallized layer formed of nickel as a main material, and the entire surface is plated with copper. The shape of the first external electrodes 111 and 112 when viewed from the direction perpendicular to the main surface 102 (part thickness direction) is substantially circular (see FIG. 3). The second external electrodes 121 and 122 have the same structure and shape.

図示しないマザーボード側からビア導体５０，５１を介して第２外部電極１２１，１２２に通電し、第１内層電極１４１−第２内層電極１４２間に電圧を加えると、第１内層電極１４１に例えばプラスの電荷が蓄積し、第２内層電極１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックコンデンサ１０１がキャパシタとして機能する。また、このセラミックコンデンサ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。   When the second external electrodes 121 and 122 are energized from the mother board side (not shown) through the via conductors 50 and 51 and a voltage is applied between the first inner layer electrode 141 and the second inner layer electrode 142, the first inner layer electrode 141 is added, for example, For example, negative charges are accumulated in the second inner layer electrode 142. As a result, the ceramic capacitor 101 functions as a capacitor. Further, in the ceramic capacitor 101, the first via conductors 131 and the second via conductors 132 are alternately arranged adjacent to each other, and the directions of the currents flowing through the first via conductors 131 and the second via conductors 132 are opposite to each other. It is set to face. Thereby, the inductance component is reduced.

第１ビア導体１３１及び第２ビア導体１３２は、ビルドアップ層３１のビア導体４３，４７等を介して、配線基板１０上に搭載されたＩＣチップ２１の電力供給用電極２２に電気的に接続されるようになっている。つまり、第１ビア導体１３１及び第２ビア導体１３２は当該配線基板１０における電源及びグランドの一部を構成している。従って、このような接続関係が設定されていることから、本実施形態のコンデンサ１０１が、デカップリング用コンデンサとして機能するようになっている。一方、ＩＣチップ２１の信号線用電極２５は、コンデンサ１０１内の導体部分を流れることなく、コア基板１１のスルーホール導体１６等を介してマザーボード側に電気的に接続されている。   The first via conductor 131 and the second via conductor 132 are electrically connected to the power supply electrode 22 of the IC chip 21 mounted on the wiring substrate 10 via the via conductors 43 and 47 of the buildup layer 31. It has come to be. That is, the first via conductor 131 and the second via conductor 132 constitute part of the power supply and ground in the wiring board 10. Therefore, since such a connection relationship is set, the capacitor 101 of the present embodiment functions as a decoupling capacitor. On the other hand, the signal line electrode 25 of the IC chip 21 is electrically connected to the motherboard via the through-hole conductor 16 of the core substrate 11 without flowing through the conductor portion in the capacitor 101.

次に、本実施形態のセラミックコンデンサ内蔵配線基板１０の製造方法について述べる。   Next, a method for manufacturing the ceramic capacitor built-in wiring board 10 of the present embodiment will be described.

図２等に示したセラミックコンデンサ１０１は、以下のような手順で作製される。まず、チタン酸バリウム粉末を主成分とし、それにＣａＯ，ＳｉＯ２，ＭｎＯ２，Ｙ２Ｏ３などの粉末を少量添加した混合粉末に対し、ブチラール系バインダ、可塑剤、溶剤を加えて混練することにより、グリーンシート用のスラリーを調整する。このスラリーを用いて、ドクターブレード法により、厚さ２μｍ〜８μｍ（本実施形態では約５μｍ）の誘電体グリーンシート２０５を複数枚作製する。そして、これら誘電体グリーンシート２０５に、ニッケルを主成分として含む内層電極形成用ペーストをスクリーン印刷して乾燥させる。これにより、後に内層電極１４１，１４２となる内層電極形成層２４１が形成される（図４参照）。 The ceramic capacitor 101 shown in FIG. 2 and the like is manufactured by the following procedure. First, a butyral binder, a plasticizer, and a solvent are added and kneaded to a mixed powder containing a barium titanate powder as a main component and a small amount of powders such as CaO, SiO 2 , MnO 2 , and Y 2 O 3 added thereto. To prepare a slurry for the green sheet. Using this slurry, a plurality of dielectric green sheets 205 having a thickness of 2 μm to 8 μm (about 5 μm in this embodiment) are produced by a doctor blade method. Then, an inner layer electrode forming paste containing nickel as a main component is screen printed on these dielectric green sheets 205 and dried. Thereby, the inner layer electrode formation layer 241 which will become the inner layer electrodes 141 and 142 later is formed (see FIG. 4).

次に、グランド用の内層電極形成層２４１が形成された誘電体グリーンシート２０５と、電源用の内層電極形成層２４１が形成された誘電体グリーンシート２０５とを交互に積層する。そして、シート積層方向に押圧力を付与することにより、各誘電体グリーンシート２０５を一体化して未焼結積層体２０４を作製する（以上、積層工程）。さらに、レーザー加工機を用いて未焼結積層体２０４に多数のビア孔１３０を貫通形成する（孔明け工程、図５参照）。   Next, dielectric green sheets 205 on which ground inner electrode formation layers 241 are formed and dielectric green sheets 205 on which power inner electrode formation layers 241 are formed are alternately stacked. Then, by applying a pressing force in the sheet stacking direction, the dielectric green sheets 205 are integrated to produce the unsintered stack 204 (the stacking process). Further, a large number of via holes 130 are formed through the unsintered laminate 204 by using a laser processing machine (a drilling step, see FIG. 5).

次に、図示しないペースト圧入充填装置を用いて、未焼結積層体２０４の各ビア孔１３０内に、ビア導体形成用ペースト２３１（ビア導体形成用材料）を充填する（ビア充填工程、図６参照）。ここで用いるビア導体形成用ペースト２３１は、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物（高融点無機金属化合物）を主体とするフィラーと銅とを含んでいる。より具体的にいうと、本実施形態におけるビア導体形成用ペースト２３１は、銅粉末及び上記高融点無機金属化合物粉末に対してバインダ樹脂を加え、三本ロールミルにより混練することにより、作製される。   Next, the via conductor forming paste 231 (via conductor forming material) is filled into each via hole 130 of the unsintered laminated body 204 using a paste press-fitting and filling device (not shown) (via filling step, FIG. 6). reference). The via conductor forming paste 231 used here is mainly composed of an inorganic metal compound (high-melting-point inorganic metal compound) belonging to Group 5 or 6 of the periodic table and having a melting point higher than that of barium titanate. Contains filler and copper. More specifically, the via conductor forming paste 231 in the present embodiment is produced by adding a binder resin to the copper powder and the high-melting-point inorganic metal compound powder and kneading them with a three-roll mill.

さらに、未焼結積層体２０４の主面１０２上及び裏面１０３上に、ニッケルを主成分として含む外部電極形成用ペーストを印刷し、それぞれ外部電極形成部２１１を形成する（図７参照）。   Further, an external electrode forming paste containing nickel as a main component is printed on the main surface 102 and the back surface 103 of the unsintered laminate 204 to form external electrode forming portions 211 (see FIG. 7).

この後、未焼結積層体２０４の乾燥を行い、外部電極形成部２１１をある程度固化させる。次に、未焼結積層体２０４を脱脂し、さらに酸化雰囲気下にて所定温度で所定時間焼成を行う（同時焼成工程）。このときの焼成温度は、チタン酸バリウムが焼結しうる温度である１３００℃に設定される。その結果、誘電体グリーンシート２０５中のチタン酸バリウムが焼結してセラミック焼結体１０４となるとともに、同時に内層電極形成層２４１中のニッケル、外部電極形成部２１１中のニッケル、ビア導体形成用ペースト２３１中の銅が焼結する。   Thereafter, the unsintered laminated body 204 is dried to solidify the external electrode forming portion 211 to some extent. Next, the unsintered laminate 204 is degreased and further fired at a predetermined temperature for a predetermined time in an oxidizing atmosphere (simultaneous baking step). The firing temperature at this time is set to 1300 ° C., which is the temperature at which barium titanate can be sintered. As a result, the barium titanate in the dielectric green sheet 205 is sintered to become the ceramic sintered body 104, and at the same time, nickel in the inner electrode forming layer 241 and nickel in the outer electrode forming portion 211 for via conductor formation. Copper in the paste 231 is sintered.

次に、得られたセラミック焼結体１０４が有する各外部電極１１１，１１２，１２１，１２２に対して無電解銅めっき（厚さ１０μｍ程度）を施す。その結果、各外部電極１１１，１１２，１２１，１２２上に銅めっきが析出し、図２に示したセラミックコンデンサ１０１が完成する。   Next, electroless copper plating (thickness of about 10 μm) is applied to each external electrode 111, 112, 121, 122 included in the obtained ceramic sintered body 104. As a result, copper plating is deposited on each external electrode 111, 112, 121, 122, and the ceramic capacitor 101 shown in FIG. 2 is completed.

一方、コア基板１１は、以下のような手順で作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚み０．８０ｍｍの基材の両面に、厚み３５μｍの銅箔が貼付された銅張積層板を準備する。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、スルーホール導体１６を形成するための貫通孔を所定位置にあらかじめ形成しておく。また、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部９１となる貫通孔を所定位置にあらかじめ形成しておく。なお、収容穴部９１となる貫通孔は、一辺が１４．０ｍｍで、四隅に半径３ｍｍのアールを有する断面略正方形状の孔である。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１６を形成する。次に、スルーホール導体１６の空洞部にエポキシ樹脂を主成分とするペーストを印刷した後、硬化することにより閉塞体１７を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することによりコア基板１１を得る。   On the other hand, the core substrate 11 is manufactured by the following procedure. First, a copper clad laminate is prepared in which a copper foil having a thickness of 35 μm is attached to both surfaces of a base having a length of 400 mm × width of 400 mm × thickness of 0.80 mm. Next, drilling is performed on the copper-clad laminate using a drill, and a through hole for forming the through-hole conductor 16 is formed in advance at a predetermined position. Moreover, a copper-clad laminated board is drilled using a router, and the through-hole used as the accommodation hole part 91 is previously formed in the predetermined position. In addition, the through-hole used as the accommodation hole part 91 is a hole with a substantially square cross section which has a side of 14.0 mm and a radius of 3 mm at four corners. And the through-hole conductor 16 is formed by performing electroless copper plating and electrolytic copper plating according to a conventionally well-known method. Next, after the paste which has an epoxy resin as a main component is printed in the cavity part of the through-hole conductor 16, the obstruction | occlusion body 17 is formed by hardening. Further, the copper foil on both sides of the copper clad laminate is etched to pattern the conductor layer 41 by, for example, a subtractive method. Specifically, after the electroless copper plating, electrolytic copper plating is performed using the electroless copper plating layer as a common electrode. Further, the dry film is laminated, and the dry film is exposed and developed to form a dry film in a predetermined pattern. In this state, unnecessary electrolytic copper plating layer, electroless copper plating layer and copper foil are removed by etching. Thereafter, the core substrate 11 is obtained by peeling the dry film.

コア基板１１及びセラミックコンデンサ１０１の準備ができたら、続いて以下の工程を行う。   When the core substrate 11 and the ceramic capacitor 101 are prepared, the following steps are subsequently performed.

まず、図８に示されるように、マスキング工程では、収容穴部９１のコア第１主面１２側開口９６に、マスキング材としての剥離可能な粘着テープ１５２を密着するよう配置して、その収容穴部９１のコア第２主面１３側開口９６を塞ぐ。この粘着テープ１５２は、支持台１５１によって支持されている。なお、粘着テープ１５２の基材の厚さは５５μｍであり、粘着面１５３の厚さは２５μｍとなっている。また、粘着面１５３は、ゴム系の接着剤によって形成されている。   First, as shown in FIG. 8, in the masking step, a peelable adhesive tape 152 as a masking material is disposed in close contact with the opening 96 on the core first main surface 12 side of the accommodation hole 91, and the accommodation is performed. The core second main surface 13 side opening 96 of the hole 91 is closed. The adhesive tape 152 is supported by a support base 151. In addition, the thickness of the base material of the adhesive tape 152 is 55 μm, and the thickness of the adhesive surface 153 is 25 μm. Further, the adhesive surface 153 is formed of a rubber adhesive.

続く固定工程では、マウント装置（ヤマハ発動機株式会社製）を用いて、収容穴部９１内にセラミックコンデンサ１０１を収容する。このとき、粘着テープ１５２の粘着面１５３には、セラミックコンデンサ１０１が貼り付けられて仮固定される。なおここでは、チップ搭載時（図１に示す状態）において上向きとなる主面１０２を下方に向けた状態（上面と下面とを反転させた状態）で粘着面１５３に密着させている。同様に、コア基板１１もチップ搭載時に上向きとなるコア第１主面１２を下方に向けた状態となっている。   In the subsequent fixing step, the ceramic capacitor 101 is accommodated in the accommodation hole 91 using a mounting device (manufactured by Yamaha Motor Co., Ltd.). At this time, the ceramic capacitor 101 is attached and temporarily fixed to the adhesive surface 153 of the adhesive tape 152. Here, when the chip is mounted (the state shown in FIG. 1), the main surface 102 facing upward is in close contact with the adhesive surface 153 in a state where the main surface 102 is directed downward (a state where the upper surface and the lower surface are reversed). Similarly, the core substrate 11 is also in a state in which the core first main surface 12 that faces upward when the chip is mounted faces downward.

そして、この状態において、収容穴部９１の内面とセラミックコンデンサ１０１の側面との隙間９３に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の樹脂充填剤９５（株式会社ナミックス製）を充填する（図８参照）。その後、加熱処理を行うと、樹脂充填剤９５が硬化して、セラミックコンデンサ１０１が収容穴部９１内に固定される。このとき、粘着テープ１５２と接する側となるコア第１主面１２、主面１０２及び樹脂充填剤９５の表面の位置が揃い、フラット（面一）に形成される。そして、セラミックコンデンサ１０１の固定後において、マスキング材除去工程を行い、粘着テープ１５２を剥離する（図９参照）。   In this state, a resin filler 95 (manufactured by NAMICS Co., Ltd.) made of a thermosetting resin is used in the gap 93 between the inner surface of the accommodation hole 91 and the side surface of the ceramic capacitor 101 using a dispenser device (manufactured by Asymtek). ) (See FIG. 8). Thereafter, when heat treatment is performed, the resin filler 95 is cured and the ceramic capacitor 101 is fixed in the accommodation hole 91. At this time, the positions of the surfaces of the core first main surface 12, the main surface 102, and the resin filler 95 on the side in contact with the adhesive tape 152 are aligned, and are formed flat. Then, after the ceramic capacitor 101 is fixed, a masking material removing step is performed to peel off the adhesive tape 152 (see FIG. 9).

その後、洗浄研磨工程では、コア基板１１のコア第１主面１２及びセラミックコンデンサ１０１の主面１０２を酸性脱脂で溶剤洗浄をしてから研磨する。この洗浄及び研磨処理により、コア第１主面１２及び主面１０２に張り付いて残っている粘着材（粘着面１５３の一部）を除去する。   Thereafter, in the cleaning and polishing step, the first core main surface 12 of the core substrate 11 and the main surface 102 of the ceramic capacitor 101 are subjected to solvent cleaning by acid degreasing and then polished. By this cleaning and polishing treatment, the adhesive material (part of the adhesive surface 153) remaining on the core first main surface 12 and the main surface 102 is removed.

続く粗化工程では、外部電極１１１，１１２，１２１，１２２の上にある銅めっき層の表面粗化（ＣＺ処理）を行う。同時に、コア第１主面１２及びコア第２主面１３に形成された導体層４１の表面の粗化も行う。そして、粗化工程が終了したら、洗浄工程を実施する。また、必要に応じて、シランカップリング剤（信越化学工業株式会社製）を用いて、コア第１主面１２及びコア第２主面１３に対してカップリング処理を行ってもよい。   In the subsequent roughening step, the surface of the copper plating layer on the external electrodes 111, 112, 121, 122 is roughened (CZ treatment). At the same time, the surface of the conductor layer 41 formed on the core first main surface 12 and the core second main surface 13 is also roughened. And if a roughening process is complete | finished, a washing process will be implemented. Moreover, you may perform a coupling process with respect to the core 1st main surface 12 and the core 2nd main surface 13 using a silane coupling agent (made by Shin-Etsu Chemical Co., Ltd.) as needed.

その後、従来周知の手法に従い、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、コア第１主面１２上にビルドアップ層３１を形成するとともに、コア第２主面１３上にビルドアップ層３２を形成する。   Thereafter, a build-up layer forming step is performed according to a conventionally known method. In the buildup layer forming step, the buildup layer 31 is formed on the core first main surface 12 and the buildup layer 32 is formed on the core second main surface 13.

具体的には、まず、コア第１主面１２及びコア第２主面１３の上に感光性エポキシ樹脂のフィルム材を被着し（図１０参照）、露光及び現像を行うことにより、ビア導体４３，５０が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３，５０を形成した後、エッチング等を行って導体層４２をパターン形成する。さらに、第１層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂のフィルム材を被着し、露光及び現像を行うことにより、ビア導体４７，５１が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３５，３６を形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４７，５１を形成するとともに、第２層の樹脂絶縁層３５上に端子パッド４４を形成し、第２層の樹脂絶縁層３６上にＢＧＡ用パッド４８を形成する。次に、第２層の樹脂絶縁層３５，３６上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト３７，３８を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３７，３８に開口部４０，４６をパターニングする。さらに、端子パッド４４上にはんだバンプ４５を形成し、かつ、ＢＧＡ用パッド４８上にはんだバンプ４９を形成する。その結果、図１に示したセラミックコンデンサ内蔵配線基板１０が完成する。   Specifically, first, a photosensitive epoxy resin film material is applied on the core first main surface 12 and the core second main surface 13 (see FIG. 10), and exposure and development are performed, whereby via conductors are formed. First resin insulation layers 33 and 34 having blind holes are formed at positions where 43 and 50 are to be formed. Next, electrolytic copper plating is performed according to a conventionally known method (for example, a semi-additive method) to form via conductors 43 and 50 inside the blind hole, and then etching or the like is performed to pattern the conductor layer 42. Further, a photosensitive epoxy resin film material is deposited on the first resin insulation layers 33 and 34, and exposure and development are performed, thereby forming blind holes at positions where via conductors 47 and 51 are to be formed. Second resin insulation layers 35 and 36 are formed. Next, electrolytic copper plating is performed according to a conventionally known method (for example, a semi-additive method) to form via conductors 47 and 51 inside the blind hole, and a terminal pad 44 is formed on the second resin insulating layer 35. Then, a BGA pad 48 is formed on the second resin insulating layer 36. Next, solder resists 37 and 38 are formed by applying and curing a photosensitive epoxy resin on the second resin insulation layers 35 and 36. Next, exposure and development are performed with a predetermined mask placed, and the openings 40 and 46 are patterned in the solder resists 37 and 38. Further, solder bumps 45 are formed on the terminal pads 44 and solder bumps 49 are formed on the BGA pads 48. As a result, the ceramic capacitor built-in wiring board 10 shown in FIG. 1 is completed.

次に、上記のようにして得たセラミックコンデンサ１０１の評価試験について説明する。   Next, an evaluation test of the ceramic capacitor 101 obtained as described above will be described.

この評価試験では、セラミックコンデンサ１０１におけるビア導体１３１，１３２を構成する材料を変更して複数種類の試料を作製し（表２のNo.1〜14参照）、それぞれについて電気抵抗率（×１０−8Ω・ｍ）と、ビア導体１３１，１３２の突出及び隙間の発生とを調査した。その結果を表２に示す。表２において「突出」とは、ビア導体の露出部に団子状の銅塊が形成されていることをいう。「隙間」とは、ビア導体の断面において光学顕微鏡を使用して拡大倍率２００倍で確認可能な程度の隙間ができていることをいう。また、「○」は突出、隙間が発生していないことを意味し、「×」は突出、隙間が発生していることを意味する。 In this evaluation test, the materials constituting the via conductors 131 and 132 in the ceramic capacitor 101 were changed to produce a plurality of types of samples (see Nos. 1 to 14 in Table 2), and the electrical resistivity (× 10 − 8 Ω · m) and the occurrence of protrusions and gaps in the via conductors 131 and 132 were investigated. The results are shown in Table 2. In Table 2, “protrusion” means that a dumped copper lump is formed on the exposed portion of the via conductor. “Gap” means that there is a gap that can be confirmed at an enlargement magnification of 200 using an optical microscope in the cross section of the via conductor. Further, “◯” means that no protrusion or gap is generated, and “X” means that a protrusion or gap is generated.

ここで、試料Ｎｏ．１のビア導体１３１，１３２は、高融点無機金属化合物のフィラーを含まず、銅１００体積部のみからなる（比較例）。試料Ｎｏ．２のビア導体１３１，１３２は、高融点無機金属化合物である酸化クロム（Ｃｒ２Ｏ３）からなる粒径０．７μｍのフィラー１０体積部と、銅９０体積部との混合相からなる。試料Ｎｏ．３のビア導体１３１，１３２は、酸化クロムからなる粒径０．７μｍのフィラー８０体積部と、銅２０体積部との混合相からなる。試料Ｎｏ．４のビア導体は、酸化クロムからなる粒径０．７μｍのフィラー３０体積部と、銅７０体積部との混合相からなる。試料Ｎｏ．５のビア導体は、酸化クロムからなる粒径０．７μｍのフィラー４０体積部と、銅６０体積部との混合相からなる。試料Ｎｏ．６のビア導体は、酸化クロムからなる粒径１．８μｍのフィラー４０体積部と、銅６０体積部との混合相からなる。試料Ｎｏ．７のビア導体は、酸化クロムからなる粒径５μｍのフィラー４０体積部と、銅６０体積部との混合相からなる。試料Ｎｏ．８のビア導体は、酸化クロムからなる粒径０．７μｍのフィラー５０体積部と、銅５０体積部との混合相からなる。試料Ｎｏ．９のビア導体は、窒化クロム（Ｃｒ２Ｎ）からなる粒径０．９μｍのフィラー４５体積部と、銅５５体積部との混合相からなる。試料Ｎｏ．１０のビア導体は、炭化クロム（Ｃｒ３Ｃ２）からなる粒径１．１μｍのフィラー４５体積部と、銅５５体積部との混合相からなる。試料Ｎｏ．１１のビア導体は、酸化タンタル（Ｔａ２Ｏ５）からなる粒径１．２μｍのフィラー４０体積部と、銅６０体積部との混合相からなる。試料Ｎｏ．１２のビア導体は、炭化タンタル（ＴａＣ）からなる粒径１μｍのフィラー４０体積部と、銅６０体積部との混合相からなる。試料Ｎｏ．１３のビア導体は、銅クロム複合酸化物（ＣｕＣｒ２Ｏ４）からなる粒径１μｍのフィラー２０体積部と、銅８０体積部との混合相からなる。試料Ｎｏ．１４３のビア導体は、銅クロム複合酸化物（Ｃｕ２Ｃｒ２Ｏ５）からなる粒径２μｍのフィラー２０体積部と、銅８０体積部との混合相からなる。

Figure 0005139171
Here, Sample No. The one via conductors 131 and 132 do not include a filler of a high melting point inorganic metal compound, and consist only of 100 parts by volume of copper (comparative example). Sample No. The two via conductors 131 and 132 are composed of a mixed phase of 10 parts by volume of a filler having a particle diameter of 0.7 μm made of chromium oxide (Cr 2 O 3 ), which is a high melting point inorganic metal compound, and 90 parts by volume of copper. Sample No. 3 via conductors 131 and 132 are composed of a mixed phase of 80 parts by volume of filler made of chromium oxide and having a particle diameter of 0.7 μm and 20 parts by volume of copper. Sample No. The via conductor 4 is composed of a mixed phase of 30 parts by volume of a filler made of chromium oxide and having a particle diameter of 0.7 μm and 70 parts by volume of copper. Sample No. No. 5 via conductor consists of a mixed phase of 40 parts by volume of filler made of chromium oxide and having a particle size of 0.7 μm and 60 parts by volume of copper. Sample No. 6 via conductor consists of a mixed phase of 40 parts by volume of filler made of chromium oxide and having a particle size of 1.8 μm and 60 parts by volume of copper. Sample No. The via conductor 7 is composed of a mixed phase of 40 parts by volume of filler made of chromium oxide and having a particle diameter of 5 μm and 60 parts by volume of copper. Sample No. The via conductor 8 is composed of a mixed phase of 50 parts by volume of filler made of chromium oxide and having a particle diameter of 0.7 μm and 50 parts by volume of copper. Sample No. The via conductor 9 includes a mixed phase of 45 parts by volume of filler made of chromium nitride (Cr 2 N) and having a particle diameter of 0.9 μm and 55 parts by volume of copper. Sample No. The 10 via conductors consist of a mixed phase of 45 parts by volume of filler made of chromium carbide (Cr 3 C 2 ) and having a particle size of 1.1 μm and 55 parts by volume of copper. Sample No. 11 via conductors consist of a mixed phase of 40 parts by volume of filler made of tantalum oxide (Ta 2 O 5 ) and having a particle diameter of 1.2 μm and 60 parts by volume of copper. Sample No. 12 via conductors consist of a mixed phase of 40 parts by volume of filler made of tantalum carbide (TaC) and having a particle diameter of 1 μm and 60 parts by volume of copper. Sample No. The 13 via conductors consist of a mixed phase of 20 parts by volume of a filler having a particle size of 1 μm made of copper-chromium composite oxide (CuCr 2 O 4 ) and 80 parts by volume of copper. Sample No. The via conductor 143 is composed of a mixed phase of 20 parts by volume of a filler having a particle diameter of 2 μm made of copper-chromium composite oxide (Cu 2 Cr 2 O 5 ) and 80 parts by volume of copper.
Figure 0005139171

表２に示すように、各試料の作製を行ったところ、試料Ｎｏ．１（Cu100）については、一応試料を得ることができたものの、電気抵抗値の測定ができなかった。   As shown in Table 2, when each sample was prepared, the sample No. For 1 (Cu100), a sample could be obtained, but the electrical resistance value could not be measured.

電気抵抗率については、試料Ｎｏ．１を除く全てのもので好結果が得られ、現行のニッケルを主成分とするビア導体の電気抵抗率（約１４×１０−8Ω・ｍ）よりも低い値となった。また、クロム系無機金属化合物とタンタル系無機金属化合物とを比較すると、前者のほうが後者に比べて低抵抗を達成しやすいことがわかった。さらに、クロム系無機金属化合物同士で比較してみると、炭化物や窒化物よりも酸化物のほうが低抵抗を達成しやすいことがわかった。とりわけ、酸化クロムの含有量を少なめに設定したもの（試料Ｎｏ．１，２，３）の結果が優れており、現行のニッケルを主成分とするビア導体の電気抵抗率の数分の１の値を達成できることが実証された。また、試料Ｎｏ．５，６，７の結果から、酸化クロムの含有量が同じであればその粒径が小さいほうが好結果が得られることもわかった。 For the electrical resistivity, sample no. Good results were obtained with all except 1, and the value was lower than the electrical resistivity (about 14 × 10 −8 Ω · m) of the current via conductor mainly composed of nickel. Further, when comparing the chromium-based inorganic metal compound and the tantalum-based inorganic metal compound, it was found that the former easily achieved a lower resistance than the latter. Furthermore, when comparing chromium-based inorganic metal compounds, it was found that oxides are more likely to achieve lower resistance than carbides and nitrides. In particular, the results of samples with a small chromium oxide content (Sample Nos. 1, 2, and 3) are excellent, which is a fraction of the electrical resistivity of current nickel-based via conductors. It was demonstrated that the value could be achieved. Sample No. From the results of 5, 6 and 7, it was also found that if the chromium oxide content is the same, the smaller the particle size, the better.

なお、ビア導体１３１，１３２を観察したところ、試料Ｎｏ．２〜１４では突出も隙間（ボイド）も発生していなかったのに対し、試料Ｎｏ．１では突出や隙間が発生していた。従って、試料Ｎｏ．２〜１４のビア導体１３１，１３２は、形状的に優れており、高い信頼性を備えていると考えられた。   When the via conductors 131 and 132 were observed, the sample No. In Nos. 2-14, no protrusions or voids were generated. No. 1 had protrusions and gaps. Therefore, sample no. It was considered that the 2 to 14 via conductors 131 and 132 were excellent in shape and had high reliability.

従って、本実施形態によれば以下の効果を得ることができる。
（１）本実施形態のコンデンサ１０１では、銅を含んで形成されたビア導体１３１，１３２としている。このため、従来のニッケルを主成分として形成されたビア導体１３１，１３２に比べて低抵抗となる。また、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅との混合相からなるビア導体１３１，１３２としている。このため、同時焼成時に銅が熔融したとしても、前記フィラー自体は高融点であるため熔融せずに固体状態を維持してそこに留まり、熔融した銅の流動及び揮発を阻止する。その結果、ビア導体１３１，１３２における銅がその位置に保持され、ビア導体１３１，１３２中におけるボイドの発生や、ビア孔１３０からのビア導体１３１，１３２の突出が防止される。よって、比較的形状のよい、高信頼性のビア導体１３１，１３２を得ることができる。なお、上記コンデンサ１０１は、好ましい構造のビア導体１３１，１３２を複数有するビアアレイ型積層コンデンサであるため、他のタイプのコンデンサに比べてインダクタンスも低い。また、上記コンデンサ１０１では内層電極１４１，１４２についてはあえてニッケルを主体として形成しているので、その部分には従来と同程度の信頼性が付与されている。 Therefore, according to the present embodiment, the following effects can be obtained.
(1) In the capacitor 101 of this embodiment, the via conductors 131 and 132 are formed including copper. Therefore, the resistance is lower than that of the conventional via conductors 131 and 132 formed mainly of nickel. The via conductors 131 and 132 are made of a mixed phase of filler and copper mainly composed of an inorganic metal compound which belongs to Group 5 or Group 6 of the periodic table and has a melting point higher than that of barium titanate. . For this reason, even if copper is melted at the time of co-firing, the filler itself has a high melting point, so that it remains in a solid state without melting and prevents the molten copper from flowing and volatilized. As a result, the copper in the via conductors 131 and 132 is held in that position, and the generation of voids in the via conductors 131 and 132 and the protrusion of the via conductors 131 and 132 from the via holes 130 are prevented. Therefore, it is possible to obtain via conductors 131 and 132 having a relatively good shape and high reliability. The capacitor 101 is a via array type multilayer capacitor having a plurality of via conductors 131 and 132 having a preferable structure, and therefore has a lower inductance than other types of capacitors. Further, in the capacitor 101, the inner layer electrodes 141 and 142 are intentionally formed mainly of nickel. Therefore, the same level of reliability as that of the conventional case is given to the portions.

以上のことから、本実施形態によれば、高容量化、高信頼化、低インダクタンス化、低電気抵抗化を達成でき、デカップリング用途に好適なビアアレイ型積層セラミックコンデンサ１０１を提供することができる。   From the above, according to the present embodiment, it is possible to provide a via array type multilayer ceramic capacitor 101 that can achieve high capacity, high reliability, low inductance, and low electrical resistance, and is suitable for decoupling applications. .

（２）また本実施形態では、このような優れたコンデンサ１０１を内蔵してコンデンサ内蔵配線基板１０を構成しているため、それに搭載されるＭＰＵ用のＩＣチップ２１の能力を十分に引き出すことができる。よって、優れた半導体装置を実現することができる。   (2) Further, in this embodiment, since such a capacitor 101 is built in to constitute the wiring board 10 with a built-in capacitor, the capability of the MPU IC chip 21 mounted on the wiring board 10 can be sufficiently extracted. it can. Therefore, an excellent semiconductor device can be realized.

なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施形態の配線基板１０に内蔵されたセラミックコンデンサ１０１では、主面１０２及び裏面１０３の両方に、外部電極１１１，１１２，１２１，１２２が形成されていたが、これに限定されるものではない。例えば、図１１に示す配線基板１０Ａに内蔵されたセラミックコンデンサ１０１Ａのように、主面１０２側のみに外部電極１１１，１１２を形成してもよい。この場合、裏面１０３側において外部電極１２１，１２２を省略した代わりに、例えばプレーン導体層１２５などを設けてもよい。 In addition, you may change embodiment of this invention as follows.
In the ceramic capacitor 101 built in the wiring substrate 10 of the above embodiment, the external electrodes 111, 112, 121, and 122 are formed on both the main surface 102 and the back surface 103. However, the present invention is not limited to this. Absent. For example, the external electrodes 111 and 112 may be formed only on the main surface 102 side like a ceramic capacitor 101A built in the wiring board 10A shown in FIG. In this case, instead of omitting the external electrodes 121 and 122 on the back surface 103 side, for example, a plain conductor layer 125 may be provided.

・上記実施形態の配線基板１０では、コア基板１１のコア第１主面１２及びコア第２主面１３にて開口する収容穴部９１にセラミックコンデンサ１０１が内蔵されていたが、これに限定されるものではない。例えば、収容穴部９１をコア基板１１のコア第１主面１２のみにて開口する有底の凹部（非貫通穴部）とし、そこにセラミックコンデンサ１０１を内蔵してもよい。   In the wiring board 10 of the above-described embodiment, the ceramic capacitor 101 is built in the accommodation hole portion 91 opened in the core first main surface 12 and the core second main surface 13 of the core substrate 11, but is not limited thereto. It is not something. For example, the receiving hole 91 may be a bottomed recess (non-through hole) that opens only on the core first main surface 12 of the core substrate 11, and the ceramic capacitor 101 may be incorporated therein.

・上記実施形態では、コア基板１１における収容穴部９１の内面とセラミックコンデンサ１０１の側面との隙間９３に、ディスペンサ装置を用いて樹脂充填剤９５を充填形成したが、これに限定されるものではない。例えば、印刷装置を用いて樹脂充填剤９５を印刷することで当該隙間９３を埋めてもよい。あるいは、上記図１１に示した配線基板１０Ａのように、ビルドアップ層３２の最下層を構成する樹脂絶縁層３４の一部を当該隙間９３に落とし込むようにして、その隙間９３を埋めるようにしてもよい。   In the above embodiment, the gap 93 between the inner surface of the housing hole 91 and the side surface of the ceramic capacitor 101 in the core substrate 11 is filled with the resin filler 95 using the dispenser device. However, the present invention is not limited to this. Absent. For example, the gap 93 may be filled by printing the resin filler 95 using a printing apparatus. Alternatively, as in the wiring board 10A shown in FIG. 11, a part of the resin insulating layer 34 constituting the lowermost layer of the buildup layer 32 is dropped into the gap 93 so as to fill the gap 93. Also good.

・図１２に示す別の実施形態のコンデンサ１０１Ｂのように、セラミック焼結体１０４の表層層に、チタン酸バリウムを主成分とする厚さ１００μｍ程度のカバー層１０６を配置してもよい。この構成によれば、内層電極１４１，１４２が湿気等から保護されるため信頼性が向上する。なお、カバー層１０６はセラミック焼結体１０４の主面１０２側にのみ設けてもよく、裏面１０３側にのみ設けてもよい。   As in the capacitor 101B of another embodiment shown in FIG. 12, a cover layer 106 having a thickness of about 100 μm whose main component is barium titanate may be disposed on the surface layer of the ceramic sintered body 104. According to this configuration, since the inner layer electrodes 141 and 142 are protected from moisture and the like, the reliability is improved. The cover layer 106 may be provided only on the main surface 102 side of the ceramic sintered body 104 or may be provided only on the back surface 103 side.

・上記実施形態では、配線基板１０のパッケージ形態はＢＧＡ（ボールグリッドアレイ）であるが、ＢＧＡのみに限定されず、例えばＰＧＡ（ピングリッドアレイ）やＬＧＡ（ランドグリッドアレイ）等であってもよい。   In the above embodiment, the package form of the wiring board 10 is BGA (ball grid array), but is not limited to BGA, and may be, for example, PGA (pin grid array), LGA (land grid array), or the like. .

次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。   Next, in addition to the technical ideas described in the claims, the technical ideas grasped by the embodiments described above are listed below.

（１）主面（１０２）及び裏面（１０３）を有する板状をなし、チタン酸バリウムを主成分とする誘電体（１０５）を介してニッケルを主体とする複数の内層電極（１４１，１４２）が積層配置されてなるコンデンサ本体（１０４）と、フィラーである平均粒径１μｍ以下の酸化クロムと銅との混合相からなり、前記コンデンサ本体（１０４）の厚さ方向に沿って延びる複数のビア孔（１３３）内に形成され、前記複数の内層電極（１４１，１４２）に対して接続し、電気抵抗率が４×１０−8Ω・ｍ以下でありかつ直径が５０μｍ以上１２０μｍ以下である複数のビア導体（１３１，１３２）と、前記複数のビア導体（１３１，１３２）における少なくとも前記主面（１０２）側の端部に接続するように配置された複数の外部電極（１１１，１１２）とを備え、前記複数のビア導体（１３１，１３２）において前記フィラーが体積部で１０部以上５０部以下含まれ、前記複数のビア導体（１３１，１３２）が全体としてアレイ状に配置されていることを特徴とするビアアレイ型積層セラミックコンデンサ。 (1) A plurality of inner layer electrodes (141, 142) mainly composed of nickel through a dielectric (105) having a main surface (102) and a back surface (103) and mainly composed of barium titanate. And a plurality of vias extending in the thickness direction of the capacitor main body (104), the capacitor main body (104) being laminated and a mixed phase of filler and chromium oxide having an average particle diameter of 1 μm or less and copper A plurality of holes formed in the hole (133), connected to the plurality of inner layer electrodes (141, 142), having an electric resistivity of 4 × 10 −8 Ω · m or less and a diameter of 50 μm or more and 120 μm or less. Via conductors (131, 132) and a plurality of external electrodes (111, 1) arranged so as to be connected to at least the main surface (102) end of the plurality of via conductors (131, 132). 12), the plurality of via conductors (131, 132) include 10 to 50 parts by volume of the filler, and the plurality of via conductors (131, 132) are arranged in an array as a whole. A via array type multilayer ceramic capacitor.

本発明を具体化した実施形態の配線基板を示す概略断面図。The schematic sectional drawing which shows the wiring board of embodiment which actualized this invention. 実施形態のコンデンサを示す概略断面図。1 is a schematic cross-sectional view showing a capacitor according to an embodiment. 実施形態のコンデンサを示す概略平面図。The schematic plan view which shows the capacitor | condenser of embodiment. 上記コンデンサの製造手順を説明するための概略断面図。The schematic sectional drawing for demonstrating the manufacturing procedure of the said capacitor | condenser. 上記コンデンサの製造手順を説明するための概略断面図。The schematic sectional drawing for demonstrating the manufacturing procedure of the said capacitor | condenser. 上記コンデンサの製造手順を説明するための概略断面図。The schematic sectional drawing for demonstrating the manufacturing procedure of the said capacitor | condenser. 上記コンデンサの製造手順を説明するための概略断面図。The schematic sectional drawing for demonstrating the manufacturing procedure of the said capacitor | condenser. 上記配線基板の製造手順を説明するための概略断面図。The schematic sectional drawing for demonstrating the manufacturing procedure of the said wiring board. 上記配線基板の製造手順を説明するための概略断面図。The schematic sectional drawing for demonstrating the manufacturing procedure of the said wiring board. 上記配線基板の製造手順を説明するための概略断面図。The schematic sectional drawing for demonstrating the manufacturing procedure of the said wiring board. 別の実施形態の配線基板を示す概略断面図。The schematic sectional drawing which shows the wiring board of another embodiment. 別の実施形態のコンデンサを示す概略断面図。The schematic sectional drawing which shows the capacitor | condenser of another embodiment.

符号の説明Explanation of symbols

１０，１０Ａ…コンデンサ内蔵配線基板
２１…半導体集積回路素子としてのＩＣチップ
２２…電力供給用電極
１０１，１０１Ａ，１０１Ｂ…ビアアレイ型積層セラミックコンデンサ
１０２…主面
１０３…裏面
１０４…コンデンサ本体としてのセラミック焼結体
１０５…誘電体
１０６…カバー層
１１１，１１２…外部電極
１３１，１３２…ビア導体
１３３…ビア孔
１４１，１４２…内層電極
２０４…未焼結積層体
２０５…誘電体グリーンシート
２３１…ビア導体形成用材料としてのビア導体形成用ペースト
２４１…内層電極形成層 DESCRIPTION OF SYMBOLS 10,10A ... Wiring board with built-in capacitor 21 ... IC chip as semiconductor integrated circuit element 22 ... Electrode for power supply 101, 101A, 101B ... Via array type multilayer ceramic capacitor 102 ... Main surface 103 ... Back surface 104 ... Ceramic firing as capacitor body Bonded body 105 ... Dielectric body 106 ... Cover layer 111, 112 ... External electrode 131, 132 ... Via conductor 133 ... Via hole 141, 142 ... Inner layer electrode 204 ... Unsintered laminated body 205 ... Dielectric green sheet 231 ... Via conductor formation Via conductor forming paste 241 as a material for the inner layer Electrode forming layer

Claims (13)

主面及び裏面を有する板状をなし、チタン酸バリウムを主成分とする誘電体を介してニッケルを主体とする複数の内層電極が積層配置されてなるコンデンサ本体と、
周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅との混合相からなり、前記コンデンサ本体の厚さ方向に沿って延びかつ前記主面及び前記裏面の両方にて開口する複数のビア孔内に形成され、前記複数の内層電極に対して接続する複数のビア導体と、
前記複数のビア導体における前記主面側の端面に対して直接接続するように配置されたニッケルを主体とする複数の第１外部電極と、
前記複数のビア導体における前記裏面側の端部に対して直接接続するように配置されたニッケルを主体とする複数の第２外部電極と
を備え、前記複数のビア導体が全体としてアレイ状に配置されていることを特徴とするビアアレイ型積層セラミックコンデンサ。 A capacitor main body having a plate shape having a main surface and a back surface, and a plurality of inner layer electrodes mainly composed of nickel laminated via a dielectric mainly composed of barium titanate,
It consists of a mixed phase of copper and a filler mainly composed of an inorganic metal compound that belongs to Group 5 or Group 6 of the periodic table and has a melting point higher than that of barium titanate, and is arranged in the thickness direction of the capacitor body. A plurality of via conductors extending in the plurality of via holes that open at both the main surface and the back surface and are connected to the plurality of inner layer electrodes;
A plurality of first external electrodes mainly composed of nickel disposed so as to be directly connected to the end surface on the main surface side of the plurality of via conductors;
A plurality of second external electrodes mainly composed of nickel arranged so as to be directly connected to end portions on the back surface side of the plurality of via conductors, and the plurality of via conductors as a whole A via array type multilayer ceramic capacitor characterized by being arranged in an array. 前記フィラー中の前記無機金属化合物は、無機金属酸化物であることを特徴とする請求項１に記載のビアアレイ型積層セラミックコンデンサ。   The via array type multilayer ceramic capacitor according to claim 1, wherein the inorganic metal compound in the filler is an inorganic metal oxide. 前記フィラー中の前記無機金属化合物は、クロム系の無機金属化合物であることを特徴とする請求項１または２に記載のビアアレイ型積層セラミックコンデンサ。   The via array type multilayer ceramic capacitor according to claim 1, wherein the inorganic metal compound in the filler is a chromium-based inorganic metal compound. 前記クロム系の無機金属化合物は、銅クロム複合酸化物であることを特徴とする請求項３に記載のビアアレイ型積層セラミックコンデンサ。   4. The via array type multilayer ceramic capacitor according to claim 3, wherein the chromium-based inorganic metal compound is a copper-chromium composite oxide. 前記フィラー中の前記無機金属化合物は、タンタル系の無機金属化合物であることを特徴とする請求項１または２に記載のビアアレイ型積層セラミックコンデンサ。   The via array type multilayer ceramic capacitor according to claim 1, wherein the inorganic metal compound in the filler is a tantalum-based inorganic metal compound. 前記フィラーは、平均粒径が１０μｍ以下であることを特徴とする請求項１乃至５のいずれか１項に記載のビアアレイ型積層セラミックコンデンサ。   The via array type multilayer ceramic capacitor according to claim 1, wherein the filler has an average particle size of 10 μm or less. 前記フィラーは、前記ビア導体において体積部で１０部以上５０部以下含まれていることを特徴とする請求項１乃至６のいずれか１項に記載のビアアレイ型積層セラミックコンデンサ。   The via array type multilayer ceramic capacitor according to any one of claims 1 to 6, wherein the filler is contained in the via conductor in a volume part of 10 parts or more and 50 parts or less. 前記ビア導体は、電気抵抗率が１０×１０−8Ω・ｍ以下であることを特徴とする請求項１乃至７のいずれか１項に記載のビアアレイ型積層セラミックコンデンサ。 The via array type multilayer ceramic capacitor according to claim 1, wherein the via conductor has an electrical resistivity of 10 × 10 −8 Ω · m or less. 前記ビア導体は、直径が５０μｍ以上１２０μｍ以下であることを特徴とする請求項１乃至８のいずれか１項に記載のビアアレイ型積層セラミックコンデンサ。   9. The via array type multilayer ceramic capacitor according to claim 1, wherein the via conductor has a diameter of 50 μm to 120 μm. 前記コンデンサ本体の最表層に誘電体からなるカバー層を備えるとともに、そのカバー層の厚さが２００μｍ以下であることを特徴とする請求項１乃至９のいずれか１項に記載のビアアレイ型積層セラミックコンデンサ。   The via array type multilayer ceramic according to any one of claims 1 to 9, wherein a cover layer made of a dielectric is provided on the outermost layer of the capacitor body, and the thickness of the cover layer is 200 µm or less. Capacitor. 請求項１乃至１０のいずれか１項に記載のコンデンサを内蔵してなるコンデンサ内蔵配線基板。 Capacitor built-in wiring board comprising an internal capacitor according to any one of claims 1 to 10. 前記コンデンサはデカップリング用コンデンサであり、前記ビア導体は前記配線基板上に搭載されるべき半導体集積回路素子の電力供給用電極に対して電気的に接続されることを特徴とする請求項１１に記載のコンデンサ内蔵配線基板。 12. The capacitor according to claim 11 , wherein the capacitor is a decoupling capacitor, and the via conductor is electrically connected to a power supply electrode of a semiconductor integrated circuit element to be mounted on the wiring board. The capacitor built-in wiring board as described. 請求項１乃至１０のいずれか１項に記載のコンデンサを製造する方法であって、
チタン酸バリウム粉末を含む誘電体グリーンシート上に、ニッケル粉末を含む内層電極形成層を形成したものを積層一体化して、未焼結積層体を作製する積層工程と、
前記未焼結積層体にビア孔を貫通形成する孔明け工程と、
前記未焼結積層体の前記ビア孔内に、周期表の５族または６族に属する金属であってチタン酸バリウムの融点よりも高融点である無機金属化合物を主体とするフィラーと銅とを含むビア導体形成用材料を充填するビア充填工程と、
前記未焼結積層体の前記主面上及び前記裏面上に、ニッケルを主成分として含む外部電極形成用ペーストを印刷し、それぞれ外部電極形成部を形成する外部電極形成工程と、
チタン酸バリウムが焼結しうる温度に前記未焼結積層体を加熱して、前記誘電体グリーンシート、前記内層電極形成層、前記ビア導体形成用材料及び前記外部電極形成部を焼成する同時焼成工程と
を含むことを特徴とするビアアレイ型積層セラミックコンデンサの製造方法。 A method for manufacturing a capacitor according to any one of claims 1 to 10 ,
Laminating step of producing a green laminate by laminating and integrating a dielectric green sheet containing barium titanate powder and forming an inner electrode forming layer containing nickel powder;
A drilling step of penetrating and forming via holes in the green laminate;
In the via hole of the unsintered laminate, a filler mainly composed of an inorganic metal compound which is a metal belonging to Group 5 or Group 6 of the periodic table and has a melting point higher than that of barium titanate, and copper A via filling step of filling a via conductor forming material containing ,
An external electrode forming step of printing an external electrode forming paste containing nickel as a main component on the main surface and the back surface of the unsintered laminate, and forming an external electrode forming portion, respectively.
Simultaneous firing in which the green laminate is heated to a temperature at which barium titanate can be sintered, and the dielectric green sheet, the inner electrode forming layer, the via conductor forming material, and the external electrode forming portion are fired. A method of manufacturing a via array type multilayer ceramic capacitor.
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