JP5138027B2 - 外部制御を必要としないデジタル位相ロックによるクロック抽出装置 - Google Patents
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Description
− 受信信号から出されビットクロック周波数fsrに合わせた信号を受け取り、受信信号のビットクロック周波数fsrと少なくともほぼ同期され同相である受信クロック信号と呼ばれるクロック信号を少なくとも1つのクロック出力部に渡す回路と、
位相ロックループとを備え、前記位相ロックループが、
− 受信クロック信号を渡す回路のクロック出力部に接続された第一入力部と、
− 受信信号から出された信号が供給される第二入力部と、
− 第一及び第二入力部に接続された進み−遅れ検出器を備え、受信クロック信号と受信信号の間の位相シフトならびにこのシフトの方向を表す位相状態信号と呼ばれるデジタル信号を少なくとも1つの出力部に渡すデジタル位相検出器と、
− 受信クロック信号を渡す回路の制御入力部と呼ばれる入力部に接続され、受信クロック信号の周波数の値がこの制御入力部で受け取った制御信号の値に依存する、制御信号と呼ばれる信号を渡す出力部と、
− デジタル位相検出器の前記出力部に接続された入力部を有するカウント回路と呼ばれる回路であって、位相検出器から経時的に渡されるデジタル信号の相対値の変動に対しデジタル増分/減分による少なくとも1つのフィルタリングを行うようになされ、且つこの(これらの)フィルタリングの結果に応じて変化する値を有し、この値が受信クロック信号のビットクロック周波数fsrのこのようにフィルタリングされた値に等しい受信クロック信号の周波数の値を課すように適合されたデジタル形態の制御信号を渡すカウント回路とを備え、
− 受信クロック信号を渡す回路が、デジタル形態の位相ロックループから渡される制御信号を受け取ることができる、且つ発振器の固有周波数fosの値がこの制御入力部で受け取られた制御信号の値に依存するデジタル制御入力部を備える、デジタル制御注入ロック発振器であり、
− 位相ロックループが、進み−遅れ検出器の単数(複数)の出力部にそれぞれ接続された少なくとも1つの入力部を有し、フィルタリング済みの位相状態信号と呼ばれるデジタル信号を少なくとも1つの出力部に渡し、前記フィルタリング済みの位相状態信号が、
− 進み−遅れ検出器が同方向に位相シフトを検出した受信信号の連続するN個のデータビットに対応する、連続する同一の値を入力部において所定の回数N回(Nは2以上)受け取った後は、第一の相対値を有し、
− 進み−遅れ検出器が逆方向に位相シフトを検出した受信信号の連続するN個のデータビットに対応する、連続する同一の値を入力部においてN回受け取った後は、第二の相対値を有し、
− その他の場合は、第三の相対値を有し、
その結果、フィルタリング済みの位相状態信号の相対値が、受信クロック信号のエッジと受信信号の対応するデータビットとの間の受信信号の連続するN個のデータビットについて、同方向への位相シフトが存在すること、及びこの位相シフトの方向を表すことを特徴とする装置に関する。
Claims (18)
- ビットクロック周波数fsrを示すクロック信号により符号化された、デジタルデータを表すベースバンドシリアル信号(以下「受信信号」という。)から、クロックを抽出する装置であって、
−受信信号から得られ、ビットクロック周波数fsrに合わせられた信号を受け取り、受信信号のビットクロック周波数fsrと少なくともほぼ同期されて同相であるクロック信号(以下「受信クロック信号」という)を、少なくとも1つのクロック出力部(29)に供給する回路(19)と、
−位相制御ループ(25)とを備え、
前記位相制御ループ(25)が、
−受信クロック信号を供給する回路(19)のクロック出力部(29)に接続された第一入力部(27)と、
−受信信号から得られる信号が供給される第二入力部(28)と、
−第一及び第二入力部(27、28)に接続された進み−遅れ検出器を含み、受信クロック信号と受信信号の間の位相シフトとこのシフトの方向とを表す少なくとも1つのデジタル信号(以下「位相状態信号」という。)を、少なくとも1つの出力部(33a、33b)に供給するデジタル位相検出器(26)と、
−受信クロック信号を供給する回路(19)の入力部(24)(以下「制御入力部(24)」という。)に接続されて、制御信号を供給する出力部(36a)であって、受信クロック信号の周波数の値がこの制御入力部(24)で受け取った制御信号の値に依存するように構成される出力部(36a)と、
−デジタル位相検出器(26)の前記出力部(33a、33b)に接続された入力部を有する回路(以下「カウント回路(30、35、55、91、92、116、117)」という。)であって、位相検出器(26)から経時的に供給されるデジタル信号の相対値の変動に対するデジタル増分/減分により少なくとも1つのフィルタリングを実行し、且つこのフィルタリングの結果に応じた値を有するデジタル形態の制御信号を供給し、制御信号の値が、受信クロック信号の周波数の値を、ビットクロック周波数fsrのこのようにフィルタリングされた値に等しく設定するように構成された回路とを含み、
−受信クロック信号を供給する回路(19)が、デジタル形態の位相制御ループ(25)から供給される制御信号を受け取ることができ、且つ発振器(19)の固有周波数fosの値がこの制御入力部(24)で受け取られた制御信号の値に依存するデジタル制御入力部(24)を含む、デジタル制御による注入ロック発振器(19)であり、
−位相制御ループ(25)が、進み−遅れ検出器(26)の一又は複数の出力部にそれぞれ接続された少なくとも1つの入力部(32a、32b)を有し、フィルタリング済みの位相状態信号を少なくとも1つの出力部(31a、31b)に供給し、前記フィルタリング済みの位相状態信号が、
−進み−遅れ検出器(26)が同方向に位相シフトを検出した受信信号の連続するN個のデータビットに対応して、連続する同一の値を入力部において所定の回数N回(Nは2以上)に亘って受け取った後に、第一の相対値を有し、
−進み−遅れ検出器(26)が逆方向に位相シフトを検出した受信信号の連続するN個のデータビットに対応して、連続する同一の値を入力部において所定の回数N回(Nは2以上)に亘って受け取った後に、第二の相対値を有し、且つ
−その他の場合に第三の相対値を有し、その結果、フィルタリング済みの位相状態信号の相対値が、受信クロック信号のエッジと受信信号の対応するデータビットの間の受信信号の連続するN個のデータビットについて、同方向への位相シフトの存在と、及びこの位相シフトの方向を表す、装置。 - 進み−遅れ検出器(26)が、受信クロック信号と受信信号の間に位相の進みが存在することを表すデジタル信号(E)を第一出力部(33a)に供給し、受信クロック信号と受信信号の間に位相遅れが存在することを表すデジタル信号(L)を第二出力部(33b)に供給する、請求項1に記載の装置。
- 進み−遅れ検出器(26)が、受信クロック信号の立ち上がり及び立ち下がりで受信信号をサンプリングする、請求項1又は2に記載の装置。
- 進み−遅れ検出器(26)が、二重のサンプリング、すなわち受信クロック信号のエッジと同相のサンプリングと、受信クロック信号のエッジに対して直角位相のサンプリングを実施することにより、受信信号の中間状態を決定する、請求項1から3のいずれか一項に記載の装置。
- フィルタリング済みの位相状態信号を供給する前記回路(30)が判断変換器(30)である、請求項1から4のいずれか一項に記載の装置。
- 前記カウント回路が、進み−遅れ検出器(26)から供給される各位相状態信号から得られたデジタル信号を受け取る少なくとも1つの入力部(32a、32b)を有する少なくとも1つの回路(以下「累算回路(35、55、91、92、116、117)」いう。)を含み、前記累算回路が、この累算回路の一又は複数の入力部(32a、32b)に示される複数の相対値の受信を表す相対値を有するデジタル信号(以下「増分/減分信号」という。)を供給する、請求項1から5のいずれか一項に記載の装置。
- 前記カウント回路が、判断変換器(30)と、判断変換器(30)から供給されたフィルタリング済みの位相状態信号の相対値を累計する累算回路(35、91、92)とを連続して含む、請求項6に記載の装置。
- 累算回路が、パラレル出力部(36)を有し、前記パラレル出力部(36)に増分/減分パラレルデジタル信号を供給するように構成されており、注入ロック発振器(19)が、累算回路のパラレルデジタル出力部(36)のビット数よりも少ないビット数を含む制御パラレルデジタル入力部を備え、累算回路のパラレルデジタル出力部(36)の上位ビットの一部分(36a)だけが、注入ロック発振器(19)の制御パラレルデジタル入力(24)のビットに結合され、その結果、カウント回路から供給される前記制御信号が、前記増分/減分信号の上位ビットの前記部分(36a)から形成される、請求項7に記載の装置。
- 注入ロック発振器(19)のパラレルデジタル入力部が5ビットを有し、累算回路のパラレルデジタル出力部(36)の上位5ビットのみが、注入ロック発振器の制御パラレルデジタル入力(24)の5ビットに結合される、請求項8に記載の装置。
- 注入ロック発振器(19)の制御デジタル入力部(24)が、複数のスイッチ(45a、45b、45c、45d、45e)を備える回路に接続され、各スイッチが、発振器の固有周波数を変えるように発振器(19)の回路内に組み込まれた少なくとも1つのコンデンサに直列接続される、請求項1から9のいずれか一項に記載の装置。
- 制御デジタル入力部(24)の各ビットがスイッチの1つに結合される、請求項7から10のいずれか一項に記載の装置。
- クロック抽出回路が、受信信号のエッジ周波数で電流パルス信号を生成し、注入ロック発振器(19)の動作に適合された回路(以下「同期パルス発生回路(20)」という。)をさらに含み、この同期パルス発生回路(20)が、注入ロック発振器(19)の電流入力部(23)にのみ接続された単一の出力部(22)に電流パルス信号を供給するように適合された、請求項1から11のいずれか一項に記載の装置。
- クロックの抽出及びデジタルデータの抽出を行う請求項1から12のいずれか一項に記載の装置であって、
当該装置が、受信クロック信号で受信信号をサンプリングする回路(15)をさらに含み、前記サンプリング回路(15)が、受信入力部に接続された第一入力部(以下「信号入力部(17)」いう。)と、注入ロック発振器のクロック出力部(29)に接続された第二入力部(以下「クロック入力部(18)」という。)とを有し、前記サンプリング回路(15)が、受信信号によって伝送されたデジタルデータを少なくとも1つのデータ出力部(16)に供給するように適合されており、
前記装置が、サンプリング回路(15)の信号入力部(17)とクロック入力部(18)の間に一定の位相差を導入する少なくとも1つの移相シフト回路(37a、37b、37c、37d、37e、37f)を含み、各移相シフト回路に由来するこれら2つの入力部(17、18)間の合計位相差が、信号入力部(17)における信号と、クロック入力部(18)における信号の位相整合を保証する、装置。 - サンプリング回路(15)が簡単なフリップフロップDで構成される、請求項13に記載の装置。
- 外部調整手段を持たない、請求項1から14のいずれか一項に記載の装置。
- 差分アーキテクチャに従って実施される、請求項1から15のいずれか一項に記載の装置。
- 少なくとも注入ロック発振器(19)を組み込んだ少なくとも1つの集積回路の形態で実施される、請求項1から16のいずれか一項に記載の装置。
- 500MHzより高いビットクロック周波数fsrで動作できる、請求項1から17のいずれか一項に記載の装置。
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