JP5135884B2

JP5135884B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5135884B2
Application number: JP2007137713A
Authority: JP
Inventors: 匡蛇沼
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-05-24
Filing date: 2007-05-24
Publication date: 2013-02-06
Anticipated expiration: 2027-05-24
Also published as: JP2008294198A

Description

この発明は、半導体装置の製造方法に関し、特にトレンチゲート型の半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a trench gate type semiconductor device.

従来、電力制御用半導体装置として、パワーＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などのＭＯＳ型トランジスタがある。近年、このようなＭＯＳ型トランジスタでは、省エネルギー化等の観点から、より高い効率が要求されている。例えば、高い効率を得るため、素子の導通損失の低減、すなわちオン抵抗の低減が求められている。従来、主にセルを微細化することによって、オン抵抗の低減が図られている。 Conventionally, as a power control semiconductor device, there is a MOS transistor such as a power MOSFET (Metal Oxide Field Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor). In recent years, such a MOS transistor is required to have higher efficiency from the viewpoint of energy saving. For example, in order to obtain high efficiency, there is a demand for reduction in element conduction loss, that is, reduction in on-resistance. Conventionally, the on-resistance is reduced mainly by miniaturizing the cell.

また、近年、ベース領域の表面上にゲート絶縁膜を介してゲート電極が設けられたプレーナーゲート構造に代えて、ベース領域を貫通してドリフト領域に達するトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造の採用により、大幅な微細化が実現されている。さらに、近時、パターニングとエッチング技術の飛躍的な進歩により、トレンチの間隔（セルピッチ）をより一層、狭めることが可能となり、素子のオン抵抗が大幅に改善されている。 Also, in recent years, instead of a planar gate structure in which a gate electrode is provided on the surface of the base region via a gate insulating film, the gate electrode passes through the base region and reaches the drift region in the trench via the gate insulating film. By adopting a trench gate structure in which is embedded, significant miniaturization is realized. Furthermore, recently, due to dramatic advances in patterning and etching techniques, it has become possible to further narrow the trench interval (cell pitch), and the on-resistance of the element has been greatly improved.

しかし、製造プロセスにおいて、マスクの位置合わせ精度等に限界がある。そのため、セルピッチが狭くなると、トレンチ間に形成されるソース領域にソース電極を十分に接触させることができないという問題が生じる。この問題を解決する技術として、層間絶縁膜エッチバック構造が知られている。 However, in the manufacturing process, there is a limit to the mask alignment accuracy and the like. Therefore, when the cell pitch is narrowed, there arises a problem that the source electrode cannot be sufficiently brought into contact with the source region formed between the trenches. As a technique for solving this problem, an interlayer insulating film etch-back structure is known.

層間絶縁膜エッチバック構造では、ゲート電極とソース電極の間の層間絶縁膜がトレンチ内にだけ設けられる。そして、ソース電極は、トレンチ間の基板表面全体に接触する。また、層間絶縁膜エッチバック構造の半導体装置を製造する際に、層間絶縁膜に含まれる不純物をベース領域のトレンチ近傍領域に拡散させることにより、ソース領域をセルフアラインで形成する技術が知られている（例えば、特許文献１、特許文献２参照。）。 In the interlayer insulating film etch-back structure, the interlayer insulating film between the gate electrode and the source electrode is provided only in the trench. The source electrode is in contact with the entire substrate surface between the trenches. In addition, when manufacturing a semiconductor device having an interlayer insulating film etch-back structure, a technique is known in which a source region is formed in a self-aligned manner by diffusing impurities contained in the interlayer insulating film into a region near the trench of the base region. (For example, see Patent Document 1 and Patent Document 2).

図８は、従来の層間絶縁膜エッチバック構造を有する半導体装置の構成を示す断面図である。図８に示すように、半導体装置１は、ＭＯＳＦＥＴであり、装置の下側から順にドレイン電極１２、ｎ⁺ドレイン領域２、ｎ^-ドリフト領域３、ｐベース領域４およびソース電極１１となっている。トレンチ６は、ｐベース領域４を貫通してｎ^-ドリフト領域３に達するように形成されている。 FIG. 8 is a cross-sectional view showing a configuration of a semiconductor device having a conventional interlayer insulating film etch-back structure. As shown in FIG. 8, the semiconductor device 1 is a MOSFET, and is a drain electrode 12, an n ⁺ drain region 2, an n ⁻ drift region 3, a p base region 4, and a source electrode 11 in order from the lower side of the device. . The trench 6 is formed so as to penetrate the p base region 4 and reach the n ⁻ drift region 3.

ゲート電極８は、トレンチ６内にゲート絶縁膜７を介して埋め込まれている。層間絶縁膜９は、トレンチ６内の、ゲート絶縁膜７およびゲート電極８とソース電極１１との間に設けられている。ｎ⁺ソース領域５は、ｐベース領域４の表面層においてゲート絶縁膜７に接して設けられている。ソース電極１１は、隣り合うトレンチ６間のメサ領域の全面において、ｐベース領域４およびｎ⁺ソース領域５に接触している。 The gate electrode 8 is embedded in the trench 6 via the gate insulating film 7. The interlayer insulating film 9 is provided between the gate insulating film 7 and the gate electrode 8 and the source electrode 11 in the trench 6. The n ⁺ source region 5 is provided in contact with the gate insulating film 7 in the surface layer of the p base region 4. Source electrode 11 is in contact with p base region 4 and n ⁺ source region 5 over the entire surface of the mesa region between adjacent trenches 6.

図９〜図１４は、図８に示す半導体装置の製造工程を順に示す断面図である。まず、下から順にｎ⁺ドレイン領域２、ｎ^-ドリフト領域３およびｐベース領域４が積層された半導体の積層構造体に、ｐベース領域４を貫通してｎ^-ドリフト領域３に達するトレンチ６を形成する。そのトレンチ６の内壁面にゲート絶縁膜７を形成した後、ゲート電極８を堆積し、トレンチ６をゲート電極８で埋め込む。そして、ゲート電極８をエッチバックして、ゲート電極８の上面がトレンチ６内で所定の深さになるようにする（図９）。 9 to 14 are cross-sectional views sequentially showing manufacturing steps of the semiconductor device shown in FIG. First, a trench 6 that penetrates the p base region 4 and reaches the n ⁻ drift region 3 is formed in a semiconductor laminated structure in which the n ⁺ drain region 2, the n ⁻ drift region 3, and the p base region 4 are stacked in order from the bottom. Form. After forming the gate insulating film 7 on the inner wall surface of the trench 6, the gate electrode 8 is deposited and the trench 6 is embedded with the gate electrode 8. Then, the gate electrode 8 is etched back so that the upper surface of the gate electrode 8 has a predetermined depth in the trench 6 (FIG. 9).

次いで、ゲート絶縁膜７の、メサ領域の表面およびゲート電極８よりも上のトレンチ側壁面を被う部分を除去する（図１０）。次いで、トレンチ６の開口部が埋まるまで、ｎ型不純物を含有するガラス膜（ＰＳＧ：燐ガラス）などからなる層間絶縁膜９を堆積する（図１１）。次いで、メサ領域の表面が露出するまで層間絶縁膜９をエッチバックして、トレンチ６の開口部にのみ層間絶縁膜９を残す（図１２）。 Next, the portion of the gate insulating film 7 covering the surface of the mesa region and the trench sidewall surface above the gate electrode 8 is removed (FIG. 10). Next, an interlayer insulating film 9 made of a glass film (PSG: phosphorus glass) containing n-type impurities is deposited until the opening of the trench 6 is filled (FIG. 11). Next, the interlayer insulating film 9 is etched back until the surface of the mesa region is exposed, leaving the interlayer insulating film 9 only in the opening of the trench 6 (FIG. 12).

次いで、層間絶縁膜９に含まれるｎ型不純物をｐベース領域４へ拡散させることにより、ｐベース領域４の表面層にｎ⁺ソース領域５を形成する（図１３）。次いで、ｐベース領域４の表面を所定の厚さだけ除去する（図１４）。次いで、ソース電極１１とドレイン電極１２を形成し、図８に示す半導体装置１が完成する。 Next, n ⁺ source region 5 is formed in the surface layer of p base region 4 by diffusing n-type impurities contained in interlayer insulating film 9 into p base region 4 (FIG. 13). Next, the surface of the p base region 4 is removed by a predetermined thickness (FIG. 14). Next, the source electrode 11 and the drain electrode 12 are formed, and the semiconductor device 1 shown in FIG. 8 is completed.

特開２００６−７３９７１号公報（図１、図３〜図５）JP 2006-73971 A (FIGS. 1 and 3 to 5) 特開２００２−１１０９７８号公報（図３）JP 2002-110978 A (FIG. 3)

しかしながら、上述した従来の製造方法では、次のような問題点がある。トレンチ開口部の深さ、すなわちトレンチ内に埋め込まれる層間絶縁膜の厚さは、基板表面からのソース領域の深さと、ゲート−ソース間の絶縁耐圧を確保するのに必要な層間絶縁膜の厚さにより決まる。一方、近時、素子のオン抵抗を下げるためにトレンチの開口幅が狭くなってきている。そのため、トレンチの、層間絶縁膜を埋め込む部分のアスペクト比が大きくなる傾向にあり、基板表面とトレンチの、層間絶縁膜を埋め込む部分の底とで、層間絶縁膜の堆積速度の差が大きくなってしまう。その結果、トレンチの、層間絶縁膜を埋め込む部分の底部分が層間絶縁膜で埋まる前にトレンチの開口端が塞がってしまい、層間絶縁膜内にボイド（空隙）が生じる。 However, the conventional manufacturing method described above has the following problems. The depth of the trench opening, that is, the thickness of the interlayer insulating film embedded in the trench is determined by the depth of the source region from the substrate surface and the thickness of the interlayer insulating film necessary to ensure the gate-source dielectric strength. It depends on the size. On the other hand, recently, the trench opening width has been narrowed in order to reduce the on-resistance of the element. Therefore, the aspect ratio of the portion of the trench where the interlayer insulating film is embedded tends to increase, and the difference in the deposition rate of the interlayer insulating film increases between the substrate surface and the bottom of the portion of the trench where the interlayer insulating film is embedded. End up. As a result, the opening end of the trench is closed before the bottom portion of the portion where the interlayer insulating film is buried is filled with the interlayer insulating film, and a void (void) is generated in the interlayer insulating film.

図１５は、トレンチの、層間絶縁膜を埋め込む部分を模した溝に、従来の製造方法により、層間絶縁膜としてｎ型不純物を含有するガラス膜（ＰＳＧ）を堆積させたときの断面の様子を示す模式図である。図１５に示すように、従来の製造方法では、トレンチの、層間絶縁膜を埋め込む部分を模した溝１６の底部分がガラス膜１７で充填される前に、溝１６の開口端がガラス膜１７で塞がってしまい、それによって溝１６内にボイド１８が残っている。この状態でガラス膜１７をエッチングしていくと、エッチングの途中でボイド１８が開口する。さらにエッチングを続けると、ガラス膜１７の、ボイド１８の下の部分がエッチングされ、溝１６内に残るガラス膜１７が所望の厚さよりも薄くなってしまうため、ゲート−ソース間の絶縁耐圧が低下してしまう。 FIG. 15 shows a state of a cross section when a glass film (PSG) containing an n-type impurity is deposited as an interlayer insulating film by a conventional manufacturing method in a trench simulating a portion in which the interlayer insulating film is embedded. It is a schematic diagram shown. As shown in FIG. 15, in the conventional manufacturing method, before the bottom portion of the trench 16 imitating the portion of the trench that embeds the interlayer insulating film is filled with the glass film 17, the opening end of the trench 16 is the glass film 17. So that the void 18 remains in the groove 16. When the glass film 17 is etched in this state, the void 18 is opened during the etching. If the etching is further continued, a portion of the glass film 17 below the void 18 is etched, and the glass film 17 remaining in the groove 16 becomes thinner than a desired thickness. Resulting in.

この発明は、上述した従来技術による問題点を解消するため、ゲート−ソース間の絶縁耐圧を確保しつつ、セルピッチの間隔を十分に狭めることができる、層間絶縁膜エッチバック構造を有する半導体装置を製造する製造方法を提供することを目的とする。 The present invention provides a semiconductor device having an interlayer insulating film etch-back structure capable of sufficiently narrowing a cell pitch interval while securing a gate-source dielectric breakdown voltage in order to solve the above-described problems caused by the prior art. It aims at providing the manufacturing method to manufacture.

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型半導体層上の第２導電型半導体領域の表面から該第２導電型半導体領域を貫通して前記第１導電型半導体層に達するトレンチを形成する工程と、前記トレンチの底面および側面の下半部を被覆するゲート絶縁膜、および該ゲート絶縁膜を介して前記トレンチの下半部内に埋め込まれるゲート電極により構成されるトレンチゲート構造を形成する工程と、前記トレンチの上半部内および隣り合う前記トレンチ間の露出面上に、第１導電型不純物を含有するガラス膜を前記トレンチが塞がらない程度に堆積する工程と、前記ガラス膜上に窒化膜を前記トレンチが塞がるまで堆積する工程と、前記ガラス膜および前記窒化膜の一部を除去して、隣り合う前記トレンチ間の半導体表面を露出させる工程と、前記第２導電型半導体領域内の浅い領域に前記ゲート絶縁膜の一部に接する第１導電型半導体領域を形成する工程と、隣り合う前記トレンチ間に露出する前記第１導電型半導体領域および前記第２導電型半導体領域の両方に接触する表面電極を形成する工程と、装置裏面の半導体に接触する裏面電極を形成する工程と、を含むことを特徴とする。 In order to solve the above-described problems and achieve the object, a method of manufacturing a semiconductor device according to claim 1 includes: a second conductive semiconductor from a surface of a second conductive semiconductor region on a first conductive semiconductor layer; Forming a trench penetrating the region and reaching the first conductive semiconductor layer, a gate insulating film covering a bottom half and a lower half of the side surface of the trench, and the trench under the trench through the gate insulating film A step of forming a trench gate structure constituted by a gate electrode embedded in a half, and a glass film containing a first conductivity type impurity in the upper half of the trench and on an exposed surface between adjacent trenches, A step of depositing the trench so as not to close the trench, a step of depositing a nitride film on the glass film until the trench is closed, and removing a part of the glass film and the nitride film. A step of exposing a semiconductor surface between adjacent trenches, and a step of forming a first conductivity type semiconductor region in contact with a part of the gate insulating film in a shallow region in the second conductivity type semiconductor region. Forming a surface electrode in contact with both the first conductive semiconductor region and the second conductive semiconductor region exposed between the trenches, and forming a back electrode in contact with the semiconductor on the back surface of the device. It is characterized by including.

この請求項１の発明によれば、トレンチが塞がらない程度にガラス膜を堆積し、その上にトレンチが塞がるまで窒化膜を堆積することによって、２層構造の層間絶縁膜を形成するので、層間絶縁膜内にボイドを残すことなく、トレンチの上半部を層間絶縁膜で埋めることができる。 According to the first aspect of the present invention, the interlayer insulating film having a two-layer structure is formed by depositing the glass film to such an extent that the trench is not blocked, and depositing the nitride film on the glass film until the trench is blocked. The upper half of the trench can be filled with an interlayer insulating film without leaving a void in the insulating film.

また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第１導電型半導体領域を形成する工程では、前記ガラス膜に含まれる第１導電型不純物を前記第２導電型半導体領域の浅い領域へ拡散させることにより、前記第１導電型半導体領域を形成することを特徴とする。 According to a second aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the first aspect, wherein in the step of forming the first conductive semiconductor region, the first conductive impurity contained in the glass film is removed. The first conductive type semiconductor region is formed by diffusing into a shallow region of the second conductive type semiconductor region.

この請求項２の発明によれば、ガラス膜に含まれる第１導電型不純物を拡散させることによって、第１導電型半導体領域を形成するので、第２導電型半導体領域の浅い領域で、かつゲート絶縁膜の一部に接する領域に第１導電型半導体領域をセルフアラインで形成することができる。 According to the second aspect of the present invention, since the first conductive type semiconductor region is formed by diffusing the first conductive type impurity contained in the glass film, the gate region is formed in a shallow region of the second conductive type semiconductor region and the gate. The first conductivity type semiconductor region can be formed by self-alignment in a region in contact with a part of the insulating film.

また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記ガラス膜および前記窒化膜の一部を除去する工程では、ＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）またはプラズマエッチングによる等方性エッチングを行って、前記窒化膜を前記トレンチの上半部内にのみ残すことを特徴とする。 According to a third aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the first or second aspect of the present invention, wherein in the step of removing a part of the glass film and the nitride film, CDE (Chemical Dry Etching) or Isotropic etching by plasma etching is performed to leave the nitride film only in the upper half of the trench.

この請求項３の発明によれば、窒化膜とガラス膜の選択比が大きいので、ガラス膜をストップ膜として窒化膜をエッチングすることによって、トレンチの上半部内にのみに窒化膜を残して、トレンチ上半部を平坦に埋めることができる。 According to the invention of claim 3, since the selection ratio between the nitride film and the glass film is large, etching the nitride film using the glass film as a stop film leaves the nitride film only in the upper half of the trench, The upper half of the trench can be filled flat.

また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記ガラス膜および前記窒化膜の一部を除去する工程では、前記トレンチの上半部内にのみ残る前記窒化膜をマスクとして、隣り合う前記トレンチ間に前記第１導電型半導体領域および前記第２導電型半導体領域が露出するまでドライエッチングを行うことを特徴とする。 According to a fourth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the third aspect of the present invention, wherein in the step of removing part of the glass film and the nitride film, the semiconductor device remains only in the upper half of the trench. Using the nitride film as a mask, dry etching is performed until the first conductive semiconductor region and the second conductive semiconductor region are exposed between the adjacent trenches.

この請求項４の発明によれば、窒化膜をマスクとしてドライエッチングを行うことによって、トレンチ上半部にガラス膜を残すことができる。 According to the fourth aspect of the present invention, the glass film can be left in the upper half of the trench by performing dry etching using the nitride film as a mask.

本発明にかかる半導体装置の製造方法によれば、ゲート−ソース間の絶縁耐圧を確保しつつ、セルピッチの間隔を十分に狭めることができる、層間絶縁膜エッチバック構造を有する半導体装置を製造することができるという効果を奏する。 According to the method for manufacturing a semiconductor device according to the present invention, a semiconductor device having an interlayer insulating film etch-back structure capable of sufficiently narrowing a cell pitch interval while ensuring a gate-source dielectric breakdown voltage is manufactured. There is an effect that can be.

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Exemplary embodiments of a method for manufacturing a semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Further, + and − attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region where it is not attached. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

図１は、この発明の実施の形態にかかる半導体装置の構成を示す断面図である。図１に示すように、半導体装置２１は、ＭＯＳＦＥＴである。ｎ⁺ドレイン領域２２の上にｎ^-ドリフト領域２３が設けられている。ｎ^-ドリフト領域２３の上にｐベース領域２４が設けられている。 FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1, the semiconductor device 21 is a MOSFET. An n ⁻ drift region 23 is provided on the n ⁺ drain region 22. A p base region 24 is provided on the n ⁻ drift region 23.

トレンチ２６は、ｐベース領域２４の表面からｐベース領域２４を貫通してｎ^-ドリフト領域２３に達するように形成されている。トレンチ２６は、互いに平行に複数個、形成されている。ゲート絶縁膜２７は、トレンチ２６の底面および側面の下半部を被覆している。ゲート電極２８は、ゲート絶縁膜２７を介してトレンチ２６の下半部内に埋め込まれている。 The trench 26 is formed so as to penetrate the p base region 24 from the surface of the p base region 24 and reach the n ⁻ drift region 23. A plurality of trenches 26 are formed in parallel to each other. The gate insulating film 27 covers the bottom surface and the lower half of the side surface of the trench 26. The gate electrode 28 is embedded in the lower half portion of the trench 26 through the gate insulating film 27.

トレンチ２６の上半部、すなわちトレンチ２６内の、ゲート絶縁膜２７およびゲート電極２８の上の部分は、ガラス膜（ＰＳＧ：燐ガラス）２９およびシリコン窒化膜３０の２層構造からなる層間絶縁膜で埋め込まれている。この層間絶縁膜の下側の層は、断面形状が略Ｕ字状をなすガラス膜２９であり、その中央部の窪んだ部分を層間絶縁膜の上側の層となるシリコン窒化膜３０が埋めている。 The upper half portion of the trench 26, that is, the portion above the gate insulating film 27 and the gate electrode 28 in the trench 26 is an interlayer insulating film having a two-layer structure of a glass film (PSG: phosphorus glass) 29 and a silicon nitride film 30. Embedded in. The lower layer of the interlayer insulating film is a glass film 29 having a substantially U-shaped cross-section, and a recessed portion at the center is filled with a silicon nitride film 30 that is an upper layer of the interlayer insulating film. Yes.

ｎ⁺ソース領域２５は、ｐベース領域２４の表面層においてガラス膜２９とゲート絶縁膜２７の一部に接して設けられている。ソース電極３１は、隣り合うトレンチ２６間のメサ領域の全面において、ｐベース領域２４およびｎ⁺ソース領域２５に接触している。ソース電極３１とゲート電極２８は、ガラス膜２９およびシリコン窒化膜３０により互いに絶縁されている。ドレイン電極３２は、ｎ⁺ドレイン領域２２に接触している。 The n ⁺ source region 25 is provided in contact with a part of the glass film 29 and the gate insulating film 27 in the surface layer of the p base region 24. Source electrode 31 is in contact with p base region 24 and n ⁺ source region 25 on the entire surface of the mesa region between adjacent trenches 26. The source electrode 31 and the gate electrode 28 are insulated from each other by the glass film 29 and the silicon nitride film 30. The drain electrode 32 is in contact with the n ⁺ drain region 22.

ここで、ｎ^-ドリフト領域２３およびｐベース領域２４は、それぞれ、第１導電型半導体層および第２導電型半導体領域に相当する。ｎ⁺ソース領域２５は、第１導電型半導体領域に相当する。ソース電極３１およびドレイン電極３２は、それぞれ、表面電極および裏面電極に相当する。 Here, the n ⁻ drift region 23 and the p base region 24 correspond to a first conductivity type semiconductor layer and a second conductivity type semiconductor region, respectively. The n ⁺ source region 25 corresponds to a first conductivity type semiconductor region. The source electrode 31 and the drain electrode 32 correspond to a front electrode and a back electrode, respectively.

図２〜図７は、図１に示す半導体装置の製造工程を順に示す断面図である。まず、図２に示すように、基板濃度が例えば１０²⁰ｃｍ^-3程度であるｎ⁺型シリコン基板を用意する。このシリコン基板は、ｎ⁺ドレイン領域２２となる。そして、このシリコン基板の主面上に、例えば１×１０¹⁶ｃｍ^-3程度の不純物濃度のｎ^-エピタキシャル層を例えば約１０μｍの厚さに成長させる。このエピタキシャル層は、ｎ^-ドリフト領域２３となる。 2 to 7 are cross-sectional views sequentially showing manufacturing steps of the semiconductor device shown in FIG. First, as shown in FIG. 2, an n ⁺ type silicon substrate having a substrate concentration of about 10 ²⁰ cm ⁻³ is prepared. This silicon substrate becomes the n ⁺ drain region 22. Then, an n ⁻ epitaxial layer having an impurity concentration of about 1 × 10 ¹⁶ cm ⁻³ is grown on the main surface of the silicon substrate to a thickness of about 10 μm, for example. This epitaxial layer becomes the n ⁻ drift region 23.

次いで、エピタキシャル層の表面に酸化膜を形成し、エピタキシャル層の表面層にｐ型の不純物、例えばボロン（Ｂ）を５×１０¹³〜¹⁵ｃｍ^-2のドーズ量でイオン注入し、注入イオンを拡散させてｐ型のウェル領域を形成する。このウェル領域は、ｐベース領域２４となる。次いで、ＰＥＰ（Ｐｈｏｔｏ−ＥｎｇｒａｖｉｎｇＰｒｏｃｅｓｓ）技術により酸化膜の表面にレジストマスクを形成する。そして、例えばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりシリコン表面に達するまで酸化膜のドライエッチングを行う。その後、レジストマスクを除去することによって、トレンチマスクを形成する。 Next, an oxide film is formed on the surface of the epitaxial layer, and a p-type impurity, for example, boron (B) is ion-implanted into the surface layer of the epitaxial layer at a dose of 5 × 10 ¹³ to ¹⁵ cm ^−2. A p-type well region is formed by diffusion. This well region becomes the p base region 24. Next, a resist mask is formed on the surface of the oxide film by PEP (Photo-Engraving Process) technology. Then, for example, dry etching of the oxide film is performed until the silicon surface is reached by RIE (Reactive Ion Etching). Thereafter, a trench mask is formed by removing the resist mask.

次いで、そのトレンチマスクを用いて例えばＲＩＥにより、ｐ型のウェル領域（ｐベース領域２４）の表面から該ウェル領域を貫通してｎ^-エピタキシャル層（ｎ^-ドリフト領域２３）に達するまでドライエッチングを行い、トレンチ２６を形成する。次いで、ＣＤＥ等のソフトエッチングおよび犠牲酸化処理を行って、トレンチ２６の内壁面およびその周囲の表面のエッチングダメージを除去する。トレンチマスクを除去した後、トレンチ２６の内壁面およびその周囲の表面にゲート絶縁膜２７を形成する。その後、トレンチ２６が十分に埋まるまで、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、ｎ型不純物が高濃度にドープされたポリシリコンを堆積して、ゲート電極２８を形成する。 Next, dry etching is performed using the trench mask, for example, by RIE, from the surface of the p-type well region (p base region 24) to the n ⁻ epitaxial layer (n ⁻ drift region 23) through the well region. A trench 26 is formed. Next, soft etching such as CDE and sacrificial oxidation are performed to remove etching damage on the inner wall surface of the trench 26 and the surrounding surface. After removing the trench mask, a gate insulating film 27 is formed on the inner wall surface of the trench 26 and the surrounding surface. Thereafter, until the trenches 26 are sufficiently filled, polysilicon doped with n-type impurities at a high concentration is deposited by, eg, CVD (Chemical Vapor Deposition) to form the gate electrode 28.

次いで、レジストマスクにより素子外周部をマスクしてＣＤＥ等の等方性エッチングを行い、素子活性部の表面全体を被うポリシリコンを除去する。素子活性部においては、トレンチ２６の下半部にのみゲート電極２８としてポリシリコンが残る。その際、エッチング後のポリシリコン表面の位置が、この後の工程で形成されるｎ⁺ソース領域２５とｐベース領域２４との接合位置よりも、ｎ型不純物を含有するガラス膜２９からｎ型不純物を拡散させる深さ分だけ、上側になるようにする。 Next, the periphery of the device is masked with a resist mask and isotropic etching such as CDE is performed to remove polysilicon covering the entire surface of the device active portion. In the element active portion, polysilicon remains as the gate electrode 28 only in the lower half of the trench 26. At this time, the position of the polysilicon surface after etching is changed from the glass film 29 containing the n-type impurity to the n-type rather than the junction position between the n ⁺ source region 25 and the p base region 24 formed in the subsequent process. It should be on the upper side by the depth to which impurities are diffused.

次いで、ｐ型のウェル領域（ｐベース領域２４）の表面およびトレンチ２６の側壁面に接するゲート絶縁膜２７のうち、ポリシリコンに接していない部分を除去する。素子活性部においては、トレンチ２６の底面および側壁面の下半部にのみゲート絶縁膜２７が残る。そして、隣り合うトレンチ２６間のメサ領域の表面およびトレンチ２６の側壁面の上半部においては、ｐ型のウェル領域（ｐベース領域２４）が露出する。図２には、ここまでの状態が示されている。 Next, a portion of the gate insulating film 27 that is in contact with the surface of the p-type well region (p base region 24) and the side wall surface of the trench 26 is not in contact with polysilicon. In the element active portion, the gate insulating film 27 remains only on the bottom surface of the trench 26 and the lower half of the side wall surface. A p-type well region (p base region 24) is exposed on the surface of the mesa region between adjacent trenches 26 and on the upper half of the side wall surface of trench 26. FIG. 2 shows the state up to this point.

次いで、図３に示すように、例えばＣＶＤ法により、トレンチ２６内および隣り合うトレンチ２６間のメサ領域の表面上にｎ型不純物を含有するガラス膜（ＰＳＧ）２９を堆積する。このときのガラス膜２９の厚さは、トレンチ２６の開口幅の１／２以下とする。これは、トレンチ２６の上半部内にボイドが残ったまま、トレンチ２６の開口端が塞がるのを防ぐためである。 Next, as shown in FIG. 3, a glass film (PSG) 29 containing an n-type impurity is deposited on the surface of the mesa region in the trench 26 and between the adjacent trenches 26 by, for example, the CVD method. At this time, the thickness of the glass film 29 is set to ½ or less of the opening width of the trench 26. This is to prevent the open end of the trench 26 from being blocked while a void remains in the upper half of the trench 26.

次いで、図４に示すように、例えばＣＶＤ法により、トレンチ２６が十分に埋まるまで、ｎ型不純物を含有するガラス膜２９の上にシリコン窒化膜３０を堆積する。次いで、図５に示すように、素子活性部の表面全体のシリコン窒化膜３０をＣＤＥやプラズマエッチング等の等方性エッチングにより除去し、ガラス膜２９を露出させる。その際、シリコン窒化膜３０とガラス膜２９の選択比が大きいので、ガラス膜２９をストップ膜としてシリコン窒化膜３０をエッチングすることができる。シリコン窒化膜３０は、トレンチ２６の上半部において、ガラス膜２９の中央部の窪んだ部分にのみ残る。それによって、トレンチ２６の開口端が平坦化される。 Next, as shown in FIG. 4, a silicon nitride film 30 is deposited on the glass film 29 containing n-type impurities until the trench 26 is sufficiently filled, for example, by CVD. Next, as shown in FIG. 5, the silicon nitride film 30 on the entire surface of the element active portion is removed by isotropic etching such as CDE or plasma etching to expose the glass film 29. At this time, since the selection ratio between the silicon nitride film 30 and the glass film 29 is large, the silicon nitride film 30 can be etched using the glass film 29 as a stop film. The silicon nitride film 30 remains only in the depressed portion of the central portion of the glass film 29 in the upper half of the trench 26. Thereby, the opening end of the trench 26 is flattened.

次いで、図６に示すように、素子活性部の表面全体において、ガラス膜２９をドライエッチングして、ｐ型のウェル領域（ｐベース領域２４）の表面を露出させる。その際、トレンチ２６の上半部の中央部を埋めるシリコン窒化膜３０がマスクとなるので、トレンチ２６の上半部内にガラス膜２９が層間絶縁膜として残る。このとき、トレンチ２６の側壁を保護する条件でドライエッチングを行うことによって、トレンチ２６の上半部を埋めるガラス膜２９の上端面にテーパをつけることができる。 Next, as shown in FIG. 6, the glass film 29 is dry-etched on the entire surface of the element active portion to expose the surface of the p-type well region (p base region 24). At that time, since the silicon nitride film 30 filling the center of the upper half of the trench 26 serves as a mask, the glass film 29 remains as an interlayer insulating film in the upper half of the trench 26. At this time, by performing dry etching under the condition of protecting the side wall of the trench 26, the upper end surface of the glass film 29 filling the upper half of the trench 26 can be tapered.

次いで、図７に示すように、ｎ型不純物を含有するガラス膜２９を拡散源とし、該ガラス膜２９からｐ型のウェル領域（ｐベース領域２４）へｎ型不純物を拡散させることによって、ｐベース領域２４の浅い領域で、かつゲート絶縁膜２７の一部に接する領域に、ｎ⁺ソース領域２５をセルフアラインで形成する。最後に、素子活性部の表面全体にメタルを蒸着してソース電極３１を形成する。そして、図示しないパッシベーション膜を形成し、パターニングを行った後、基板裏面にドレイン電極３２を形成する。このようにして、図１に示す半導体装置２１が完成する。 Next, as shown in FIG. 7, the glass film 29 containing the n-type impurity is used as a diffusion source, and the n-type impurity is diffused from the glass film 29 into the p-type well region (p base region 24). An n ⁺ source region 25 is formed by self-alignment in a shallow region of the base region 24 and in a region in contact with a part of the gate insulating film 27. Finally, a source electrode 31 is formed by evaporating metal over the entire surface of the element active portion. Then, after forming a passivation film (not shown) and performing patterning, the drain electrode 32 is formed on the back surface of the substrate. In this way, the semiconductor device 21 shown in FIG. 1 is completed.

以上説明したように、実施の形態によれば、トレンチ２６が塞がらない程度にｎ型不純物を含有するガラス膜２９を堆積し、その上にトレンチ２６が塞がるまでシリコン窒化膜３０を堆積するので、トレンチ２６内にボイドを残すことなく、トレンチ２６の上半部を、ガラス膜２９とシリコン窒化膜３０からなる層間絶縁膜で埋めることができる。従って、ガラス膜２９をエッチングする際にトレンチ２６内の層間絶縁膜が薄くなるのを防ぐことができるので、ゲート−ソース間の絶縁耐圧を確保しつつ、セルピッチの間隔を十分に狭めることができるという効果を奏する。 As described above, according to the embodiment, the glass film 29 containing n-type impurities is deposited to such an extent that the trench 26 is not blocked, and the silicon nitride film 30 is deposited thereon until the trench 26 is blocked. The upper half of the trench 26 can be filled with an interlayer insulating film composed of the glass film 29 and the silicon nitride film 30 without leaving a void in the trench 26. Therefore, when the glass film 29 is etched, it is possible to prevent the interlayer insulating film in the trench 26 from being thinned, so that the cell pitch interval can be sufficiently narrowed while ensuring the gate-source dielectric strength. There is an effect.

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ等のＭＯＳ型半導体装置に適用できる。 As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, the dimensions and concentrations described in the embodiments are examples, and the present invention is not limited to these values. In the embodiment, the first conductivity type is n-type and the second conductivity type is p-type. However, the present invention is similarly established when the first conductivity type is p-type and the second conductivity type is n-type. . The present invention is not limited to MOSFETs but can be applied to MOS type semiconductor devices such as IGBTs.

以上のように、本発明にかかる半導体装置の製造方法は、電力制御などに用いられるトレンチゲート型の半導体装置の製造に有用であり、特に、層間絶縁膜エッチバック構造を有する半導体装置の製造に適している。 As described above, the method for manufacturing a semiconductor device according to the present invention is useful for manufacturing a trench gate type semiconductor device used for power control and the like, and particularly for manufacturing a semiconductor device having an interlayer insulating film etch-back structure. Is suitable.

この発明の実施の形態にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device concerning embodiment of this invention. 従来の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device. 従来の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the conventional semiconductor device. 従来の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the conventional semiconductor device. 従来の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the conventional semiconductor device. 従来の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the conventional semiconductor device. 従来の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the conventional semiconductor device. 従来の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the conventional semiconductor device. 従来の製造方法により層間絶縁膜を堆積させたときの断面の様子を示す模式図である。It is a schematic diagram which shows the mode of a cross section when an interlayer insulation film is deposited with the conventional manufacturing method.

符号の説明Explanation of symbols

２１半導体装置
２３第１導電型半導体層
２４第２導電型半導体領域
２５第１導電型半導体領域
２６トレンチ
２７ゲート絶縁膜
２８ゲート電極
２９ガラス膜
３０窒化膜
３１表面電極
３２裏面電極 DESCRIPTION OF SYMBOLS 21 Semiconductor device 23 1st conductivity type semiconductor layer 24 2nd conductivity type semiconductor region 25 1st conductivity type semiconductor region 26 Trench 27 Gate insulating film 28 Gate electrode 29 Glass film 30 Nitride film 31 Surface electrode 32 Back surface electrode

Claims

第１導電型半導体層上の第２導電型半導体領域の表面から該第２導電型半導体領域を貫通して前記第１導電型半導体層に達するトレンチを形成する工程と、
前記トレンチの底面および側面の下半部を被覆するゲート絶縁膜、および該ゲート絶縁膜を介して前記トレンチの下半部内に埋め込まれるゲート電極により構成されるトレンチゲート構造を形成する工程と、
前記トレンチの上半部内および隣り合う前記トレンチ間の露出面上に、第１導電型不純物を含有するガラス膜を前記トレンチが塞がらない程度に堆積する工程と、
前記ガラス膜上に窒化膜を前記トレンチが塞がるまで堆積する工程と、
前記ガラス膜および前記窒化膜の一部を除去して、隣り合う前記トレンチ間の半導体表面を露出させる工程と、
前記第２導電型半導体領域内の浅い領域に前記ゲート絶縁膜の一部に接する第１導電型半導体領域を形成する工程と、
隣り合う前記トレンチ間に露出する前記第１導電型半導体領域および前記第２導電型半導体領域の両方に接触する表面電極を形成する工程と、
装置裏面の半導体に接触する裏面電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a trench that reaches the first conductive semiconductor layer from the surface of the second conductive semiconductor region on the first conductive semiconductor layer through the second conductive semiconductor region;
Forming a trench gate structure including a gate insulating film covering the bottom half and the lower half of the side surface of the trench, and a gate electrode embedded in the lower half of the trench via the gate insulating film;
Depositing a glass film containing a first conductivity type impurity in the upper half of the trench and on an exposed surface between adjacent trenches to such an extent that the trench is not blocked;
Depositing a nitride film on the glass film until the trench is closed;
Removing a part of the glass film and the nitride film to expose a semiconductor surface between the adjacent trenches;
Forming a first conductivity type semiconductor region in contact with a part of the gate insulating film in a shallow region in the second conductivity type semiconductor region;
Forming a surface electrode in contact with both the first conductivity type semiconductor region and the second conductivity type semiconductor region exposed between the adjacent trenches;
Forming a back electrode in contact with the semiconductor on the back of the device;
A method for manufacturing a semiconductor device, comprising:

前記第１導電型半導体領域を形成する工程では、前記ガラス膜に含まれる第１導電型不純物を前記第２導電型半導体領域の浅い領域へ拡散させることにより、前記第１導電型半導体領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。 In the step of forming the first conductive type semiconductor region, the first conductive type semiconductor region is formed by diffusing a first conductive type impurity contained in the glass film into a shallow region of the second conductive type semiconductor region. The method of manufacturing a semiconductor device according to claim 1.

前記ガラス膜および前記窒化膜の一部を除去する工程では、ＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）またはプラズマエッチングによる等方性エッチングを行って、前記窒化膜を前記トレンチの上半部内にのみ残すことを特徴とする請求項１または２に記載の半導体装置の製造方法。 In the step of removing a part of the glass film and the nitride film, isotropic etching by CDE (Chemical Dry Etching) or plasma etching is performed to leave the nitride film only in the upper half of the trench. A method for manufacturing a semiconductor device according to claim 1 or 2.

前記ガラス膜および前記窒化膜の一部を除去する工程では、前記トレンチの上半部内にのみ残る前記窒化膜をマスクとして、隣り合う前記トレンチ間に前記第１導電型半導体領域および前記第２導電型半導体領域が露出するまでドライエッチングを行うことを特徴とする請求項３に記載の半導体装置の製造方法。 In the step of removing a part of the glass film and the nitride film, the first conductive type semiconductor region and the second conductive material between the adjacent trenches with the nitride film remaining only in the upper half of the trench as a mask. 4. The method of manufacturing a semiconductor device according to claim 3, wherein dry etching is performed until the type semiconductor region is exposed.