JP5129023B2 - キャッシュメモリ装置 - Google Patents

Description

本発明は、データを記憶するキャッシュメモリ装置に関する。

従来、大容量の連続する主記憶領域に対してキャッシュの無効化（初期化）をする場合、一般的には以下のような方法を実施することになる。

（方法Ａ）
無効化したい領域のデータが入っているかについて、順次、タグアクセスを行って、ヒット/ミスをチェックする。ヒットした場合はそのエントリを無効化する。この方法Ａでは、無効化したい領域がPラインあるとし、無効化チェックにＭサイクル掛かるとすると、Ｐ×Ｍサイクルの時間が必要となる。

（方法Ｂ）
すべてのキャッシュエントリのタグをチェックし、無効化したい領域のデータがキャッシュに格納されていた場合は、そのエントリを無効化する。この方法Ｂでは、１つのエントリのチェックにＮサイクル掛かるとすると、エントリ数×Nサイクルの時間が掛かることになる。

無効化したい領域が小さい場合、すなわち、Ｐ×Ｍ＜エントリ数×Ｎの場合には、方法Aが適用される。

一方、無効化したい領域が大きい場合は、方法Ｂが適用される。

このような従来の初期化方法において、無効化したい領域が大きい場合にはキャッシュのエントリ数の増加に伴い、かなりのサイクルが掛かるという問題があった。

これを解決するために、キャッシュの全エントリを無差別に無効化するという方法もある。タグをチェックする必要がないため、高速に無効化を行える。しかし、無効化したい領域以外の部分も無効化されてしまう。これにより、使用できる条件が非常に厳しいという問題がある。

また、他の従来のキャッシュメモリ装置では、ある無効化したい領域の開始アドレス、要素間距離、処理用素数などを設定する。これにより、該キャッシュメモリ装置は、自動的に順次タグ読み出しを行い、無効化したい領域だった場合はそのエントリを無効化する（例えば、特許文献１参照。）。

このキャッシュメモリ装置では、プロセッサなどが1エントリずつタグ読み出しを行って無効化を行う場合に対して、高速な処理が期待できる。しかし、このキャッシュメモリ装置では、キャッシュのエントリ数が多かったり無効化したい領域が大きかったりすると、ある程度の時間が掛かってしまうという問題があった。
特開平０８−３３５１８９号公報

本発明は、無効化処理の高速化を図ることが可能なキャッシュメモリ装置を提供することを目的とする。

本発明の一態様に係る実施例に従ったキャッシュメモリ装置は、
本体メモリに記憶されたデータを一時的に記憶するキャッシュメモリ装置であって、
前記本体メモリに記憶された前記データを一時的に記憶するデータメモリと、前記データの前記本体メモリにおけるアドレスであるタグアドレスを記憶するタグメモリと、有効ビットを記憶するフラグメモリと、を含むラインを複数個含むエントリを有するキャッシュメモリ回路と、
前記本体メモリのうち無効化される予定の無効化予定領域のアドレスである無効化予定アドレス範囲を記憶するとともに、無効化予定の前記エントリの前記ラインのエントリアドレスを記憶するアドレス監視設定レジスタと、
前記タグアドレスと、前記アドレス監視設定レジスタに記憶された前記無効化予定アドレス範囲とを比較し、前記タグアドレスが前記無効化予定アドレス範囲に含まれる場合には、前記無効化予定アドレス範囲に含まれる前記タグアドレスを記憶する前記タグメモリに対応する前記ラインのエントリアドレスである無効化予定エントリアドレスを前記アドレス監視設定レジスタに記憶させるアドレス判定回路と、を備え、
前記無効化予定エントリアドレスの前記エントリの前記ラインに対応する前記フラグメモリの前記有効ビットを、前記無効化予定エントリアドレスの前記エントリの前記ラインを無効化する旨を示すように、書き換えることにより、前記無効化予定エントリアドレスの前記エントリの前記ラインを無効化する
ことを特徴とする。

本発明のキャッシュメモリ装置によれば、無効化処理の高速化を図ることができる。

本発明に係るキャッシュメモリ装置は、エントリを無効化する際に、ＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）などの特殊なタグメモリを使用せずに、該当するラインのデータだけを高速に無効化する。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係るキャッシュメモリ装置１００を含むシステム構成を示す図である。また、図２は、図１に示すキャッシュメモリ装置１００のキャッシュメモリ回路１の要部構成の一例を示す図である。また、図３は、図１に示すキャッシュメモリ装置１００のアドレス監視設定レジスタ２の要部構成の一例を示す図である。

図１に示すように、キャッシュメモリ装置１００は、キャッシュメモリ回路１と、アドレス監視設定レジスタ２と、アドレス判定回路３と、無効化回路４と、を備える。

このキャッシュメモリ装置１００は、本体メモリ２００に記憶されたデータを一時的に記憶するようになっている。また、キャッシュメモリ装置１００は、プロセッサ３００からの指示に基づいて制御されるようになっている。

また、図１、図２に示すように、キャッシュメモリ回路１は、エントリ１０を有する。このエントリ１０は、フラグメモリ１ａと、タグメモリ１ｂと、データメモリ１ｃと、を含むラインを複数個含む。

図２に示すように、エントリ１０のラインは、エントリアドレス（エントリ番号）により特定される。

データメモリ１ｃは、本体メモリ２００に記憶されたデータを一時的に記憶するようになっている。

タグメモリ１ｂは、該データの本体メモリ２００におけるアドレスであるタグアドレスを記憶するようになっている。

フラグメモリ１ａは、有効ビット（valid bit)およびダーティビットを記憶するようになっている。このフラグメモリ１ａは、例えば、フリップフロップで構成されている。この有効ビットに基づいて、例えば、外部回路（プロセッサ３００等）等は、この有効ビットが記憶されたフラグメモリ１ａに対応するエントリ１０のラインを読み出すか否かを判断する。

例えば、有効ビットが“０”の時は、該外部回路が該当するラインのデータを読み出さず、本体メモリ２００からデータを読み出すように設定（ラインを無効化に設定）される。この時、キャッシュメモリ装置１００に該データが格納される。

一方、有効ビットが“１”の時は、該外部回路が該当するラインのデータを読み出すように設定（ラインを有効化に設定）される。

なお、キャッシュメモリ回路１は、例えば、命令キャッシュであれば、有効ビットを、フラグメモリ１ａに記憶する。一方、キャッシュメモリ回路１は、データキャッシュであれば、有効ビットとダーティビットを、フラグメモリ１ａに記憶する。本実施例では、既述のように、キャッシュメモリ回路１は、有効ビットとダーティビットとを、フラグメモリ１ａに記憶する。

アドレス監視設定レジスタ２は、図３に示すように、無効化予定情報メモリ２ａを有する。この無効化予定情報メモリ２ａは、キャッシュメモリ回路１のエントリ１０のラインのエントリアドレスに対応したビットを記憶する。

例えば、エントリアドレス２、４、・・・、６２に対応するビットは、“１”であり、その他のエントリアドレスに対応するビットは、“０”である。ここで、ビットが“１”のとき、対応するエントリアドレスのラインのデータメモリ１ｃには、無効化予定のデータが記憶されていることを示す。一方、ビットが“０”のとき、対応するエントリアドレスのラインのデータメモリ１ｃには、無効化予定ではないデータが記憶されていることを示す。すなわち、これらのビットは、エントリアドレス２、４、・・・、６２に対応するエントリ１０のラインが無効化予定であり、他のラインが無効化予定ではないことを示す。言い換えると、これらのビットは、本体メモリ２００の無効化予定領域のデータが、エントリ１０の該当するラインのデータメモリ１ｃに格納されているか否かを示す。

すなわち、アドレス監視設定レジスタ２は、これらのビットの情報を記憶することにより、無効化予定のエントリ１０のラインのエントリアドレスである無効化予定エントリアドレスを記憶するようになっている。

また、アドレス監視設定レジスタ２は、設定ビット２ｂを記憶するようになっている。例えば、アドレス監視設定レジスタ２が、例えばプロセッサ３００から制御信号を受けて、この設定ビット２ｂが、“０”から“１”に書き換えられ、停止状態から動作状態になる。

また、アドレス監視設定レジスタ２は、本体メモリ２００のうちデータが無効化される予定の無効化予定領域のアドレスである無効化予定アドレス範囲を記憶するようになっている。アドレス監視設定レジスタ２は、該無効化予定アドレス範囲として、例えば、本体メモリ２００のうち無効化される予定の無効化予定領域の開始アドレス２ｃと終了アドレス２ｄを記憶する。すなわち、該無効化予定アドレスは、開始アドレス２ｃと終了アドレス２ｄにより特定される。

なお、例えば、無効化予定アドレス範囲は、本体メモリ２００のうち無効化される予定の無効化予定領域の開始アドレスと該領域のサイズなど、一意にアドレス領域を指定できればよい。

なお、このアドレス監視設定レジスタ２は、キャッシュメモリ装置１００に複数固設けられてもよい。

また、アドレス判定回路３は、タグアドレスと、アドレス監視設定レジスタに記憶された無効化予定アドレス範囲とを比較する。そして、アドレス判定回路３は、該タグアドレスが該無効化予定アドレス範囲に含まれる場合には、該タグアドレスを記憶するタグメモリ１ａに対応するエントリ１０のラインのエントリアドレスである無効化予定エントリアドレスをアドレス監視設定レジスタ２に記憶させる。言い換えれば、アドレス判定回路３は、比較結果に応じた情報を出力し、この情報をアドレス監視設定レジスタ２に記憶させる。

すなわち、アドレス判定回路３は、キャッシュデータの入れ替え時に、新しくキャッシュ回路１に記憶されるデータのアドレスが、アドレス監視設定レジスタ２によって指定された領域に含まれるかを判定する。そして、その判定結果に応じて、アドレス判定回路３は、アドレス監視設定レジスタ２の無効化予定情報メモリ２ａを更新する。

無効化回路４は、エントリの無効化を指示する指令が、外部のプロセッサ３００から入力されるようになっている。この無効化回路４は、該指令が入力された場合、アドレス監視設定レジスタ２に記憶された無効化予定エントリアドレスを読み出す。そして、無効化予定４は、この読み出された無効化予定エントリアドレスのエントリ１０のラインに対応するフラグメモリ１ａの有効ビットを、無効化予定エントリアドレスのエントリ１０の該ラインを無効化する旨を示すように、書き換える。ここでは、有効ビットを、例えば、“１”から“０”に、書き換える。

このように、有効ビットが“０”に設定されることにより、エントリ１０の該当するラインが無効化される。すなわち、有効ビットが“０”に設定されることにより、該有効ビットに対応するエントリ１０のラインに対応するデータメモリ１ｃに記憶されたデータが、外部回路（プロセッサ３００等）等に読み出されないように設定される。

このように、無効化回路４は、無効化予定情報メモリ２ａに記憶された情報に基づいて、キャッシュ回路１の任意のエントリ１０の該当するラインを無効化する。

ここで、以上のような構成を有するキャッシュメモリ装置１００がエントリ１０の該当するラインを無効化する動作の一例について説明する。

まず、プロセッサ３００は、使用する本体メモリ２００のメモリ領域が後に無効化する予定の領域か否かを判断する。

そして、プロセッサ３００は、無効化する予定の領域にアクセスする場合には、アドレス監視設定レジスタ２の開始アドレス２ｃ及び終了アドレス２ｄを設定する。一般的に、使用するメモリ領域が無効化する予定の領域か否かは、プログラムのモデルで決められており、キャッシュメモリ回路１にアクセスする前に認識されていることが多い。

さらに、プロセッサ３００は、設定ビット２ｂを例えば“１”（有効）に設定して、このアドレス監視設定レジスタ２のチェック動作を開始させる。

なお、設定ビット２ｂを“１”に設定することにより、本体メモリ２００の無効化する予定の領域のデータがキャッシュメモリ回路１に入っていることを示す無効化予定情報メモリ２ａのすべてのビットが“０”に初期化される。

そして、設定ビット２ｂが“１”に設定された後、キャッシュメモリ回路１の或るエントリについてデータの入れ替えが行われる際に、アドレス判定回路３は、タグアドレスと、アドレス監視設定レジスタに記憶された無効化予定アドレス範囲とを比較する。

これにより、アドレス判定回路３により、新しくキャッシュ回路１に記憶されるデータの本体メモリ２００のアドレス（タグアドレス）が、アドレス監視設定レジスタ２に記憶された無効化予定アドレス範囲に含まれるか否かチェックされる。

そして、アドレス判定回路３は、該タグアドレスが該無効化予定アドレス範囲に含まれる場合には、該タグアドレスを記憶するタグメモリ１ａに対応するエントリ１０のラインのエントリアドレスである無効化予定エントリアドレスをアドレス監視設定レジスタ２に記憶させる。言い換えれば、アドレス判定回路３は、比較結果に応じた情報を出力し、この情報をアドレス監視設定レジスタ２に記憶させる。

すなわち、アドレス判定回路３は、キャッシュデータの入れ替え時に、新しくキャッシュ回路１に記憶されるデータのアドレスが、アドレス監視設定レジスタ２に記憶された該無効化予定アドレス範囲に含まれるかを判定する。そして、その判定結果に応じて、アドレス判定回路３は、アドレス監視設定レジスタ２の無効化予定情報メモリ２ａを更新する。例えば、含まれる場合は、無効化予定情報メモリ２ａの、対応するエントリのビットが“１”になる。

ここまでのキャッシュメモリ装置１００のチェック動作は、本体メモリ２００にアクセスしこの本体メモリ２００から読み出されたデータをキャッシュメモリ回路１のデータメモリ１ｃに記憶させる動作と並行して、実施される。

このチェック動作が完了することにより、キャッシュメモリ回路１のエントリの該当するラインを無効化するための準備が完了する。

次に、プロセッサ３００が無効化予定のエントリ１０のラインへのアクセスを終え、このエントリのラインを無効化する場合には、プロセッサ３００は無効化回路４に指令を出す。

無効化回路４は、該指令が入力された場合、無効化予定メモリ２ａに記憶されたビットをすべて読み出す。すなわち、無効化回路４は、該指令が入力された場合、アドレス監視設定レジスタ２に記憶された無効化予定エントリアドレスを読み出す。そして、そして、無効化回路４は、この読み出された無効化予定エントリアドレスのエントリ１０のラインに対応するフラグメモリ１ａの有効ビットを、無効化予定エントリアドレスのエントリ１０の該ラインを無効化する旨を示すように、書き換える。ここでは、有効ビットを、例えば、“１”から“０”に、書き換える。

このように、有効ビットが“０”に設定されることにより、エントリ１０の該当するラインが無効化される。すなわち、有効ビットが“０”に設定されることにより、該有効ビットに対応するエントリ１０のラインに対応するデータメモリ１ｃに記憶されたデータが、外部回路（プロセッサ３００等）等に読み出されないように設定される。

このように、無効化回路４は、アドレス監視設定レジスタ２に記憶された情報に基づいて、キャッシュ回路１の任意のエントリ１０の該当するラインを無効化する。

このとき、無効化回路４は、アドレス監視設定レジスタ２の設定ビット２ｂを“０”（無効）にする。これにより、アドレス監視設定レジスタ２の動作が停止する。

本実施例では、既述のように、フラグメモリ１ａはフリップフロップで構成されている。したがって、すべての有効ビットに対して同時に書き込みが可能である。このため、１サイクルで無効化処理は終了する。

以上の動作により、キャッシュメモリ装置１００がエントリ１０の該当するラインを無効化する。

本発明に係るキャッシュメモリ装置１００によれば、無効化を行うときには、無効化すべきキャッシュ回路１のエントリ１０は認識されているので、キャッシュ回路の対応するエントリだけを無効化処理することができる。

これにより、既述の従来技術のようなタグ読み出しなどに掛かる時間を、削減することができる。すなわち、該従来技術と比較して、高速な無効化処理を行うことが可能となる。

特に、本発明に係るキャッシュメモリ装置では、キャッシュ回路の有効ビットメモリをフリップフロップで構成している。これにより、無効化したい領域についてのキャッシュ回路の無効化処理を1サイクルで実施することが可能になる。

なお、フラグメモリ１ａはフリップフロップで構成されていなくてもよい。この場合、1サイクルで有効ビットの書き込みはできない。しかし、予め無効化すべきエントリは、アドレス監視設定レジスタ２のビットを読み出すことで判別できる。このため、無効化時にタグメモリ１ｂを順次読み出す必要はない。

無効化回路４は、無効化すべきエントリ１０のラインに対して順次、有効ビットを０（無効）にしていくことで、同等の処理が実現できる。この場合は、無効化すべきエントリ数分のサイクルが掛かることになる。しかし、既述の従来のキャッシュメモリ装置と比較すると高速に実行が可能となる。

一般的に、キャッシュの入れ替えは、かなりの時間が掛かる。したがって、キャッシュの入れ替えの間に、複数のアドレス監視設定レジスタに対してチェックを行っても、性能的に不利になることはない。また、この場合は、実際に無効化処理を行いたいときには、必要に応じて、アドレス監視設定レジスタを選択することになる。

以上のように、本実施例に係るキャッシュメモリ装置によれば、無効化処理の高速化を図ることができる。

実施例１では、無効化回路によりエントリのラインを無効化する構成の一例について述べた。

本実施例２では、ソフトウェアによりエントリのラインを無効化する構成の一例について述べる。

図４は、本発明の一態様である実施例２に係るキャッシュメモリ装置１００ａを含むシステム構成を示す図である。

図４に示すように、キャッシュメモリ装置１００ａは、実施例１のキャッシュメモリ装置１００と比較して、無効化回路４が省略されている。

また、アドレス監視設定レジスタ２は、本体メモリ２００のうちデータが無効化される予定の無効化予定領域のアドレスである無効化予定アドレス範囲を記憶するようになっている。アドレス監視設定レジスタ２は、該無効化予定アドレス範囲として、例えば、本体メモリ２００のうち無効化される予定の無効化予定領域の開始アドレス２ｃと該領域のサイズ２２ｄを記憶する。すなわち、該無効化予定アドレスは、開始アドレス２ｃと該領域のサイズにより特定される。

プロセッサ３００は、アドレス監視設定レジスタ２に記憶された無効化予定エントリアドレスに基づいて、無効化予定エントリアドレスのエントリ１０のラインに対応するフラグメモリ１ａの有効ビットを、無効化予定エントリアドレスのエントリ１０の該ラインを無効化する旨を示すように、書き換える。これにより、無効化予定エントリアドレスのエントリ１０の該ラインを無効化する。

なお、キャッシュメモリ装置１００ａのその他の構成は、実施例１のキャッシュメモリ装置１００と同様である。すなわち、アドレス監視設定レジスタ２の設定、及び、キャッシュの入れ替えが起こった場合の動作は、基本的には、実施例１と同様である。

本実施例２では、無効化処理を行う場合の無効化回路４の動作を、プロセッサ３００が実行する。

すなわち、無効化処理を行う場合には、プロセッサ３００が、アドレス監視設定レジスタ２に記憶された無効化予定エントリアドレスを読み出して、このプロセッサ３００に格納されたソフトウェアによりエントリ１０の該当するラインを無効化する。

この場合、実施例１と比較して、専用の無効化回路を持つ必要はないため、構成は単純になる。

この場合も、予め無効化すべきエントリ１０のラインは、プロセッサ３００が無効化予定情報メモリ２ａを読み出すことで判別できる。このため、従来技術のキャッシュメモリ装置のように、無効化処理時に、タグメモリを順次読み出す必要はない。このため、キャッシュメモリ装置１００ａは、従来のキャッシュメモリ装置と比較すると高速に実行が可能となる。

以上のように、本実施例に係るキャッシュメモリ装置によれば、無効化処理の高速化を図ることができる。

なお、既述のように、実施例１、２では、キャッシュメモリ装置として、単純なダイレクトマップ方式について述べた。

しかし、本発明は、２ウェイ（ｗａｙ）や４ウェイなどのセットアソシアティブ方式のキャッシュメモリ装置にも、適応可能である。その場合は、アドレス監視設定レジスタの無効化予定情報メモリのビットをウェイ数分用意しておけばよい。

また、実施例１、２では、アドレス監視設定レジスタ２が１つの場合について説明した。

しかし、このアドレス監視設定レジスタ２は、複数個設けられていてもよい。その場合は、キャッシュの入れ替えが起こったときには、有効なアドレス監視設定レジスタ２のすべてが作動することになる。

本発明の一態様である実施例１に係るキャッシュメモリ装置１００を含むシステム構成を示す図である。 図１に示すキャッシュメモリ装置１００のキャッシュメモリ回路１の要部構成の一例を示す図である。 図１に示すキャッシュメモリ装置１００のアドレス監視設定レジスタ２の要部構成の一例を示す図である。 本発明の一態様である実施例２に係るキャッシュメモリ装置１００ａを含むシステム構成を示す図である。

符号の説明

１、２１ キャッシュメモリ回路
１ａ フラグメモリ
１ｂ タグメモリ
１ｃ データメモリ
２ アドレス監視設定レジスタ
２ａ 無効化予定情報メモリ
２ｂ 設定ビット
２ｃ 開始アドレス
２ｄ 終了アドレス
２２ｄ サイズ
３ アドレス判定回路
４ 無効化回路
１００、１００ａ キャッシュメモリ装置
２００ 本体メモリ
３００ プロセッサ

Claims (5)

1. 本体メモリに記憶されたデータを一時的に記憶するキャッシュメモリ装置であって、
   前記本体メモリに記憶された前記データを一時的に記憶するデータメモリと、前記データの前記本体メモリにおけるアドレスであるタグアドレスを記憶するタグメモリと、有効ビットを記憶するフラグメモリと、を含むラインを複数個含むエントリを有するキャッシュメモリ回路と、
   前記本体メモリのうち無効化される予定の無効化予定領域のアドレスである無効化予定アドレス範囲を記憶するとともに、無効化予定の前記エントリの前記ラインのエントリアドレスを記憶するアドレス監視設定レジスタと、
   前記タグアドレスと、前記アドレス監視設定レジスタに記憶された前記無効化予定アドレス範囲とを比較し、前記タグアドレスが前記無効化予定アドレス範囲に含まれる場合には、前記無効化予定アドレス範囲に含まれる前記タグアドレスを記憶する前記タグメモリに対応する前記ラインのエントリアドレスである無効化予定エントリアドレスを前記アドレス監視設定レジスタに記憶させるアドレス判定回路と、を備え、
   前記無効化予定エントリアドレスの前記エントリの前記ラインに対応する前記フラグメモリの前記有効ビットを、前記無効化予定エントリアドレスの前記エントリの前記ラインを無効化する旨を示すように、書き換えることにより、前記無効化予定エントリアドレスの前記エントリの前記ラインを無効化する
   ことを特徴とするキャッシュメモリ装置。
2. 前記フラグメモリは、フリップフロップであることを特徴とする請求項１に記載のキャッシュメモリ装置。
3. 前記エントリの無効化を指示する指令が入力される無効化回路を、さらに備え、
   前記無効化回路は、
   前記指令が入力された場合、前記アドレス監視設定レジスタに記憶された前記無効化予定エントリアドレスに基づいて、前記無効化予定エントリアドレスの前記エントリの前記ラインに対応する前記フラグメモリの前記有効ビットを、前記無効化予定エントリアドレスの前記エントリの前記ラインを無効化する旨を示すように、書き換えることにより、前記無効化予定エントリアドレスの前記エントリの前記ラインを無効化する
   ことを特徴とする請求項１または２に記載のキャッシュメモリ装置。
4. プロセッサが、前記アドレス監視設定レジスタに記憶された前記無効化予定エントリアドレスに基づいて、前記無効化予定エントリアドレスの前記エントリの前記ラインに対応する前記フラグメモリの前記有効ビットを、前記無効化予定エントリアドレスの前記エントリの前記ラインを無効化する旨を示すように、書き換えることにより、前記無効化予定エントリアドレスの前記エントリの前記ラインを無効化する
   ことを特徴とする請求項１または２に記載のキャッシュメモリ装置。
5. 前記無効化予定アドレス範囲は、前記本体メモリのうち無効化される予定の無効化予定領域の開始アドレスと終了アドレスにより特定される
   ことを特徴とする請求項１ないし４の何れかに記載のキャッシュメモリ装置。

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