JP5128856B2 - 定電圧電源回路 - Google Patents
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以下、図5を参照しつつ、この従来の定電圧電源回路について説明すれば、この定電圧電源回路は、出力電圧と基準電圧Vrefとの差を検出するエラーアンプ101Aと、このエラーアンプ101Aの出力を増幅するドライバー段102Aと、このドライバー段102Aにより、駆動される終段部104Aとに大別されてなるものである。
終段部104Aは、MOS型電界効果トランジスタ(MOS FET)によるパワートランジスタM9と、このパワートランジスタM9のドレインとグランドとの間に直列接続されて設けられた2つの帰還抵抗器R1,R2を有して構成されたものとなっている。
かかる構成の定電圧電源回路において、最大出力電流は、パワートランジスタM9のトランジスタサイズによって定まり、また、エラーアンプ101Aやドライバー段102Aに流れる電流は、消費電流となるが、大きな出力電流の確保と、低消費電流化は、今後、益々重傷な技術的課題とされる傾向にある。
なお、この種の定電圧電源回路としては、例えば、特許文献1等において開示されたものがある。
この過渡応答の遅延は、次のように説明することができるものである。
まず、従来回路において、パワートランジスタM9の出力電圧V0は、ドライバー段102Aの出力電圧Vp1によって制御されるようになっている。
すなわち、負荷が急激に変動した場合、ドライバー段102Aの出力電圧Vp1を介して、パワートランジスタM9の駆動電圧であるゲート・ソース間電圧Vgs9(=VIN−Vp1)も、出力電圧V0を安定させるよう変動させる必要がある。
かかるVgs9の変動は、パワートランジスタM9の寄生容量Cg(図5参照)への充放電を伴うものとなっている。
一方、負荷が重負荷となり、パワートランジスタM9の駆動電圧Vgs9を大きくする場合、すなわち、ドライバー段102Aの出力電圧Vp1を下降させる場合、ドライバー段102Aの電流源負荷M2(NチャンネルMOS FET)が、過渡的にパワートランジスタM9の寄生容量の電荷を放電させることとなる。
この際、電流源負荷M2は、定電流源として機能し、定電流放電となるため、その放電にはある程度の時間を要する。
この容量は、先に述べたように、電流源負荷M2によって一定電流で放電されるために、その放電には時間を要する。
したがって、出力電流がIo1からIo2に変更される間に伴う定電流放電に必要な時間は、下記する式6により表される。
このtd時間中、出力電圧V0が負荷変動に追求できずに下降する。したがって、放電に長い時間を要する程、出力電圧V0は大きく低下することになる。
すなわち、定電流値Idを大きくすれば、放電時間が短くなり、出力電圧V0の低下の度合いは改善する。しかし、ドライバー段102Aのバイアス状態が変わるために、メインループ、すなわち、帰還ループの再調整が必要となることに加えて、定電流値Idを大きくした分、消費電流の増加となるため、低消費電力化を阻害するという問題がある。
基準電圧と出力電圧に対応した帰還電圧との差を出力するよう構成されてなるエラーアンプと、
前記エラーアンプの出力電圧を増幅、出力する第1のドライバー段と、
当該第1のドライバー段により駆動されるパワートランジスタ及び当該パワートランジスタに直列接続された分圧抵抗器を有してなる出力段と、
を具備し、
前記分圧抵抗器により分圧された出力電圧が前記帰還電圧としてエラーアンプへ帰還されて、出力電圧の定電圧化が可能に構成されてなる定電圧電源回路であって、
前記第1のドライバー段と共に第2のドライバー段が設けられ、
前記第1のドライバー段は、ソース接地されて前記エラーアンプの出力を増幅する第1のドライバー段用電界効果トランジスタと、当該第1のドライバー段用電界効果トランジスタの電流源負荷とを有し、出力電圧が前記パワートランジスタのゲートに印加されるよう構成されてなる一方、
前記第2のドライバー段は、ソース接地されて前記エラーアンプの出力を増幅する第2のドライバー段用電界効果トランジスタと、当該第2のドライバー段用電界効果トランジスタの電流源負荷とを有してなり、
前記第1のドライバー段の出力電圧と第2のドライバー段の出力電圧との差に基づいて、前記パワートランジスタの寄生容量の放電経路を形成可能に設けられたMOS型電界効果トランジスタを有してなる制御回路を設け、
前記制御回路は、PチャンネルMOS型電界効果トランジスタを用いてなり、ゲートには前記第2のドライバー段の出力電圧が、ソースには前記第1のドライバー段の出力電圧が、それぞれ印加される一方、ドレインがグランドに接続され、サブストレートに入力電圧が印加されるよう構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における定電圧電源回路の基本構成例について、図1を参照しつつ説明する。
本発明の実施の形態における定電圧電源回路は、エラーアンプ101と、第1及び第2のドライバー段(図1においては、それぞれ「D1」、「D2」と表記)102,103と、制御回路(図1においては「A」と表記)105と、出力段104とに大別されて構成されてなるものである。
かかる定電圧電源回路は、第2のドライバー段103及び制御回路105を除けば、従来のこの種の定電圧電源回路と基本的に同一の構成を有するものである。
本発明の実施の形態においては、エラーアンプ用第1及び第2のMOSトランジスタ1,2には、NチャンネルMOSトランジスタが用いられている。
そして、基準電圧Vrefと帰還電圧との差が、エラーアンプ用第2のMOSトランジスタ2のドレインに得られるようになっている。
なお、エラーアンプ101において、エラーアンプ用第1及び第2のPチャンネルMOSトランジスタ23,24によりカンレントミラー回路が構成された部分は、差動接続されたエラーアンプ用第1及び第2のMOSトランジスタ1,2に対して、負荷となっており、また、エラーアンプ用第3のNMOSトランジスタ25は、エラーアンプ用第1及び第2のMOSトランジスタ1,2に対して、電流源として機能するものとなっている。
この第1のドライバー段102において、第1のドライバー段用PMOSトランジスタ3と第1のドライバー段用NMOSトランジスタ4は、入力電圧端子21とグランドとの間に直列接続されて設けられており、第1のドライバー段用NMOSトランジスタ4は、第1のドライバー段用PMOSトランジスタ3の電流源負荷として機能するものとなっている。
そして、第1のドライバー段用PMOSトランジスタ3のゲートは、エラーアンプ101のシングルエンド出力端であるエラーアンプ用第2のMOSトランジスタ2のドレインに接続されている。また、第1のドライバー段用NMOSトランジスタ4のゲートは、定電流源11に接続されている。
かかる接続により、第1のドライバー段用PMOSトランジスタ3と第1のドライバー段用NMOSトランジスタ4は、ソース接地回路のドライバーとして機能するようになっている。
そして、第2のドライバー段用PMOSトランジスタ5のゲートは、エラーアンプ101のシングルエンド出力端であるエラーアンプ用第2のMOSトランジスタ2のドレインに接続される一方、第2のドライバー段用NMOSトランジスタ6のゲートは、定電流源11と定電流源用NMOSトランジスタ12との接続点に接続されている。
なお、この第2のドライバー段103は、出力電圧Vp2が定常状態において、入力電圧端子21に外部から印加される入力電圧VINに等しくなるように、バイアスが調整されたものとなっている。
パワートランジスタ7は、ソースが入力電圧端子21に接続される一方、ドレインとグランドとの間には、ドレイン側から第1及び第2の帰還抵抗器8,9が直列接続されて設けられており、パワートランジスタ7と第1の帰還抵抗器8との接続点には、安定化された安定化出力電圧V0が得られるようになっている。
一方、第1及び第2の帰還抵抗器8,9の相互の接続点は、エラーアンプ101を構成するエラーアンプ用第2のMOSトランジスタ2のゲートに接続されている。かかる構成により、第1及び第2の帰還抵抗器8,9によって安定化出力電圧V0が分圧され、第2の帰還抵抗器9の電圧降下分としての分圧電圧が、安定化出力電圧V0に応じた電圧としてエラーアンプ101へフィードバックされるようになっている。
なお、図1において符号Aが付された部分は、第1及び第2のドライバー段102,103の出力信号の差に応じてパワートランジスタ7の充放電を改善するための制御回路を示したものである(詳細は後述)。
まず、図2に示された回路は、説明の便宜上、図1において符号Aが付されたブロックを省略したもので、この点を除けば、図1と基本的に同一のものである。
また、図3には、以下に説明する動作状態における出力電流の変化を概略的に示す波形図(図3(A))と、第1及び第2のドライバー段102,103の出力電圧Vp1,Vp2の変化を概略的に示す波形図(図3(B))が、それぞれ示されている。
すなわち、寄生容量の放電は、定電流で行われるため時間を要し、それ故、過渡応答遅れtd(図3(B)参照)が生ずる。
そのため、かかる状態にあって、第1のドライバー段102の出力電圧Vp1と第2のドライバー段103の出力電圧Vp2の差は、(Vp1−Vp2)となる。すなわち、パワートランジスタ7の寄生容量による動作遅れが生じている状態は、(Vp1−Vp2)>0と表現することができる。
そして、パワートランジスタ7の寄生容量の充放電を促進する制御回路を設けることにより、上述のような過渡応答の遅れを改善することが可能となる。例えば、図1において符号Aで示されたブロック105は、このような制御回路を想定したものである。
なお、図1及び図2に示された構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この回路構成例は、特に、パワートランジスタ7の寄生容量の充放電を促進するための制御回路105の具体的な回路構成を示したものである。
以下、具体的に説明すれば、この構成例における制御回路105は、制御回路用PMOSトランジスタ(図4においては「M12」と表記)15を用いて構成されたものとなっている。
また、制御回路用PMOSトランジスタ15は、そのドレインがグランドに接続される一方、サブストレートが、入力電圧端子21に接続されたものとなっている。
さらに、制御回路用PMOSトランジスタ15のゲートは、第2のドライバー段103の出力端、すなわち、第2のドライバー段用PMOSトランジスタ5ドレインと第2のドライバー段用NMOSトランジスタ6のドレインとの接続点に接続されて、出力電圧Vp2が印加されるようになっている。
最初に、定常状態においては、(Vp1−Vp2)<0となるため、制御回路用PMOSトランジスタ15は、カットオフとなり、従来回路と基本的に変わることのない定電圧電源回路としての作用、動作が実現される。
ここで、制御回路用PMOSトランジスタ15の閾値をVtpとすると、|Vtp|>(Vp1−Vp2)>0の条件下で、安定化出力電圧V0が安定すれば、制御回路用PMOSトランジスタ15は動作する(オンとなる)ことはないが、(Vp1−Vp2)>|Vtp|を満たす程に、過渡応答の遅延が生じた場合には、制御回路用PMOSトランジスタ15がオンとなる。
この第1のドライバー段102の出力電圧Vp1の急速な下降は、負荷に必要な電流の早急な供給を促し、安定化出力電圧V0は大きく下降することなく所望の電圧に復帰、保持がなされることとなる。
102…第1のドライバー段
103…第2のドライバー段
104…出力段
105…制御回路
Claims (1)
- 基準電圧と出力電圧に対応した帰還電圧との差を出力するよう構成されてなるエラーアンプと、
前記エラーアンプの出力電圧を増幅、出力する第1のドライバー段と、
当該第1のドライバー段により駆動されるパワートランジスタ及び当該パワートランジスタに直列接続された分圧抵抗器を有してなる出力段と、
を具備し、
前記分圧抵抗器により分圧された出力電圧が前記帰還電圧としてエラーアンプへ帰還されて、出力電圧の定電圧化が可能に構成されてなる定電圧電源回路であって、
前記第1のドライバー段と共に第2のドライバー段が設けられ、
前記第1のドライバー段は、ソース接地されて前記エラーアンプの出力を増幅する第1のドライバー段用電界効果トランジスタと、当該第1のドライバー段用電界効果トランジスタの電流源負荷とを有し、出力電圧が前記パワートランジスタのゲートに印加されるよう構成されてなる一方、
前記第2のドライバー段は、ソース接地されて前記エラーアンプの出力を増幅する第2のドライバー段用電界効果トランジスタと、当該第2のドライバー段用電界効果トランジスタの電流源負荷とを有してなり、
前記第1のドライバー段の出力電圧と第2のドライバー段の出力電圧との差に基づいて、前記パワートランジスタの寄生容量の放電経路を形成可能に設けられたMOS型電界効果トランジスタを有してなる制御回路を設け、
前記制御回路は、PチャンネルMOS型電界効果トランジスタを用いてなり、ゲートには前記第2のドライバー段の出力電圧が、ソースには前記第1のドライバー段の出力電圧が、それぞれ印加される一方、ドレインがグランドに接続され、サブストレートに入力電圧が印加されるよう構成されてなることを特徴とする定電圧電源回路。
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