JP5120248B2

JP5120248B2 - Amplifier circuit

Info

Publication number: JP5120248B2
Application number: JP2008334878A
Authority: JP
Inventors: 陽一川野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-12-26
Filing date: 2008-12-26
Publication date: 2013-01-16
Anticipated expiration: 2028-12-26
Also published as: JP2010157887A

Description

本発明は、増幅回路に関する。 The present invention relates to an amplifier circuit.

無線通信装置のフロントエンドでは、高利得の増幅回路が必要とされており、特に、高い周波数で高利得を得ることができる増幅回路が必要とされている。 In the front end of a wireless communication device, a high gain amplifier circuit is required, and in particular, an amplifier circuit capable of obtaining a high gain at a high frequency is required.

特開２００４−１４７０５９号公報には、分布増幅器よりなる複数の増幅段が縦続接続された増幅器において、前段の増幅段と後段の増幅段とを第１の容量を介して結合し、かつ後段の増幅段の入力側終端回路に第２の容量を接続したことを特徴とする増幅器が開示されている。 In Japanese Patent Laid-Open No. 2004-147059, in an amplifier in which a plurality of amplification stages composed of distributed amplifiers are connected in cascade, a front amplification stage and a rear amplification stage are coupled via a first capacitor, and a rear stage amplification stage is coupled. An amplifier is disclosed in which a second capacitor is connected to the input-side termination circuit of the amplification stage.

また、特開平８−２５０９３７号公報には、ソース接地のＦＥＴ素子を用いて構成される歪み補償回路において、ゲート幅をＷｇ［ｍｍ］としたときに、ソース、グランド間に１／Ｗｇ［ｎＨ］よりも大きな値をもつインダクタ、または、１／Ｗｇ［ｎＨ］よりも大きな値をもつインダクタおよび抵抗を直列接続した回路を備えたことを特徴とする歪み補償回路が開示されている。 In Japanese Patent Laid-Open No. 8-250937, in a distortion compensation circuit configured using a grounded FET element, 1 / Wg [nH] between the source and the ground when the gate width is Wg [mm]. ], Or a circuit in which an inductor having a value larger than 1 / Wg [nH] and a resistor are connected in series is disclosed.

特開２００４−１４７０５９号公報JP 2004-147059 A 特開平８−２５０９３７号公報JP-A-8-250937

本発明の目的は、高利得を得ることができる増幅回路を提供することである。 An object of the present invention is to provide an amplifier circuit capable of obtaining a high gain.

本発明の増幅回路は、ゲートが入力ノードに接続され、ソースが基準電位ノードに接続される第１の電界効果トランジスタと、第１の正電位ノード及び前記第１の電界効果トランジスタのドレイン間に接続される第１のインダクタと、前記第１の電界効果トランジスタのドレインに接続される第１のユニットセルとを有し、前記第１のユニットセルは、ゲートが前記第１の電界効果トランジスタのドレインに接続され、ドレインが第１のノードに接続され、ソースが第２のノードに接続される第２の電界効果トランジスタと、第２の正電位ノード及び前記第１のノード間に接続される第２のインダクタと、ゲートが第１のゲート電位ノードに接続され、ドレインが第１のドレイン電位ノードに接続され、ソースが前記第２のノードに接続される第３の電界効果トランジスタと、前記第２のノード及び前記基準電位ノード間に接続される第１の容量と、前記第２のノード及び前記基準電位ノード間に接続される第１の抵抗とを有し、前記第１のノードは、前記入力ノードの信号を増幅した信号を出力し、前記第１のユニットセルは、前記第２の電界効果トランジスタのソース及び前記第２のノード間に接続される１／２波長の線路長の第１の線路を有することを特徴とする。 An amplifier circuit according to the present invention includes a first field effect transistor having a gate connected to an input node and a source connected to a reference potential node, and between the first positive potential node and the drain of the first field effect transistor. And a first unit cell connected to a drain of the first field effect transistor, the first unit cell having a gate of the first field effect transistor. A second field effect transistor having a drain connected to the drain, a drain connected to the first node, and a source connected to the second node; and a second positive potential node connected between the first node and the first node. A second inductor, a gate connected to the first gate potential node, a drain connected to the first drain potential node, and a source connected to the second node; A third field effect transistor; a first capacitor connected between the second node and the reference potential node; and a first resistor connected between the second node and the reference potential node. And the first node outputs a signal obtained by amplifying the signal of the input node, and the first unit cell is connected between the source of the second field effect transistor and the second node. characterized in that it have a first line of line length of a half wavelength that.

増幅用の電界効果トランジスタのゲート及びソースの電位を個別に最適値に設定することができるので、高利得を得ることができる。また、増幅用の電界効果トランジスタのゲートに容量を接続する必要がないので、容量の寄生抵抗による利得の低下を防止することができる。 Since the potential of the gate and source of the field effect transistor for amplification can be individually set to optimum values, a high gain can be obtained. Further, since it is not necessary to connect a capacitor to the gate of the amplification field effect transistor, it is possible to prevent a decrease in gain due to the parasitic resistance of the capacitor.

（参考技術）
図１は、多段増幅回路の構成例を示す回路図である。多段増幅回路は、複数のユニットセルが接続されている。各ユニットセルは、抵抗１０１、容量１０２、インダクタ１０３、ｎチャネル電界効果トランジスタ１０４及び容量１０５を有する。入力ノードＩＮは、初段のユニットセルの電界効果トランジスタ１０４のゲートに接続される。出力ノードＯＵＴは、最終段のユニットセルの電界効果トランジスタ１０４のドレインに接続される。 (Reference technology)
FIG. 1 is a circuit diagram showing a configuration example of a multistage amplifier circuit. In the multistage amplifier circuit, a plurality of unit cells are connected. Each unit cell includes a resistor 101, a capacitor 102, an inductor 103, an n-channel field effect transistor 104, and a capacitor 105. The input node IN is connected to the gate of the field effect transistor 104 of the first unit cell. The output node OUT is connected to the drain of the field effect transistor 104 of the final unit cell.

トランジスタ１０４のドレインは、インダクタ１０３を介してドレイン電位ノードＶｄからバイアス電位の供給を受ける。また、トランジスタ１０４のゲートは、抵抗１０１を介してゲート電位ノードＶｇからバイアス電位の供給を受ける。容量１０５は、隣接するユニットセル間で直流成分をカットする。容量１０５により、次段のトランジスタ１０４のゲートと前段のトランジスタ１０４のドレインとのバイアスが直流的に分離されるため、ドレイン電位ノードＶｄの電位及びゲート電位ノードＶｇの電位は個別に最適な値に設定することができる。シリコンのＣＭＯＳトランジスタ１０４の場合、例えば、ドレイン電位ノードＶｄの電位は約１．２Ｖ、ゲート電位ノードＶｇの電位は約０．８Ｖ程度である。容量１０５は、理想的には抵抗成分が０であるが、実際には容量１０５及び寄生抵抗１１１の直列接続で表わされる。 The drain of the transistor 104 is supplied with a bias potential from the drain potential node Vd via the inductor 103. The gate of the transistor 104 is supplied with a bias potential from the gate potential node Vg via the resistor 101. The capacitor 105 cuts a DC component between adjacent unit cells. Since the bias between the gate of the next-stage transistor 104 and the drain of the previous-stage transistor 104 is galvanically separated by the capacitor 105, the potential of the drain potential node Vd and the potential of the gate potential node Vg are individually optimized. Can be set. In the case of the silicon CMOS transistor 104, for example, the potential of the drain potential node Vd is about 1.2V, and the potential of the gate potential node Vg is about 0.8V. The capacitor 105 ideally has a resistance component of 0, but is actually represented by a series connection of the capacitor 105 and the parasitic resistor 111.

図２は、図１の増幅回路の１ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。ここでは、増幅回路の１ユニットセル当たりの利得の最大有能電力利得を計算し、プロットした。また、容量１０５として２００ｆＦ（６０又は７７ＧＨｚ帯等のミリ波回路でよく用いる容量値のオーダ）、寄生抵抗１１１として標準の９０ｎｍのＣＭＯＳプロセスを仮定している。 FIG. 2 is a diagram showing a simulation result of gain characteristics with respect to frequency per unit cell of the amplifier circuit of FIG. Here, the maximum available power gain of the gain per unit cell of the amplifier circuit was calculated and plotted. Further, it is assumed that the capacitance 105 is 200 fF (capacity value order often used in a millimeter wave circuit such as 60 or 77 GHz band), and the standard resistance 90 nm CMOS process is assumed as the parasitic resistance 111.

利得特性２０１及び２０２は、容量１０５が２００ｐＦの場合の特性を示す。利得特性２０１は、寄生抵抗がない理想的な容量１０５の利得特性を示す。利得特性２０２は、寄生抵抗１１１を含む容量１０５の利得特性を示す。利得特性２０２では、利得特性２０１に対して、寄生抵抗１１１が、ミリ波（＞３０ＧＨｚ）等の高周波数での増幅回路の利得を低下させてしまう。特に、７０ＧＨｚ以上のミリ波帯で利得劣化の影響が大きく、最大約３ｄＢ、パワーにして約２倍の利得劣化が見られる。 Gain characteristics 201 and 202 are characteristics when the capacitance 105 is 200 pF. A gain characteristic 201 shows an ideal gain characteristic of the capacitor 105 having no parasitic resistance. A gain characteristic 202 indicates the gain characteristic of the capacitor 105 including the parasitic resistance 111. In the gain characteristic 202, the parasitic resistance 111 reduces the gain of the amplifier circuit at a high frequency such as millimeter wave (> 30 GHz) with respect to the gain characteristic 201. In particular, the effect of gain deterioration is large in the millimeter wave band of 70 GHz or more, and a gain deterioration of about twice as much as power is observed at a maximum of about 3 dB.

図３は、多段増幅回路の他の構成例を示す回路図であり、図１の増幅回路の課題を解決するための増幅回路を示す。図３の増幅回路は、図１の増幅回路に対して、抵抗１０１及び容量１０５を削除したものであり、容量１０５の寄生抵抗１１１による利得低下を防ぐことができる。しかし、図３の増幅回路は、前段の電界効果トランジスタ１０４のドレインと次段の電界効果トランジスタ１０４のゲートとが共通化されてしまい、電界効果トランジスタ１０４のドレイン及びゲートに個別に最適なバイアス電圧を与えることができない。 FIG. 3 is a circuit diagram showing another configuration example of the multistage amplifier circuit, and shows an amplifier circuit for solving the problem of the amplifier circuit of FIG. The amplifier circuit in FIG. 3 is obtained by removing the resistor 101 and the capacitor 105 from the amplifier circuit in FIG. 1, and can prevent a gain decrease due to the parasitic resistor 111 of the capacitor 105. However, in the amplifier circuit of FIG. 3, the drain of the field effect transistor 104 in the previous stage and the gate of the field effect transistor 104 in the next stage are shared, and an optimum bias voltage is individually applied to the drain and gate of the field effect transistor 104. Can not give.

図４は、図３の増幅回路の１ユニットセル当たりの周波数に対する利得特性４０１のシミュレーション結果を示す図であり、図２に対応する。容量１０５を削除することにより、容量１０５の寄生抵抗１１１の影響が取り除かれるため、利得特性４０１は、利得特性２０２に対して、利得が回復するが、やはり理想的な利得特性２０１には届かない。これは、電界効果トランジスタ１０４のドレイン及びゲートに個別に最適なバイアス電圧を与えることができないためである。 FIG. 4 is a diagram showing a simulation result of the gain characteristic 401 with respect to the frequency per unit cell of the amplifier circuit of FIG. 3, and corresponds to FIG. Since the influence of the parasitic resistance 111 of the capacitor 105 is removed by deleting the capacitor 105, the gain characteristic 401 recovers the gain with respect to the gain characteristic 202, but still does not reach the ideal gain characteristic 201. . This is because an optimum bias voltage cannot be individually applied to the drain and gate of the field effect transistor 104.

（第１の実施形態）
図５は、本発明の第１の実施形態による多段増幅回路の構成例を示す回路図である。多段増幅回路は、無線通信装置のフロントエンド等の高利得の増幅回路として使用することができ、入力ノードＩＮ、容量６０１、第１のインダクタ６０２、第１のｎチャネル電界効果トランジスタ６０３及び第１のユニットセルＵＣ１を有する。第１のユニットセルＵＣ１は、容量６１１、第２のインダクタ６１２、第２のｎチャネル電界効果トランジスタ６１３、第３のｎチャネル電界効果トランジスタ６１４、第１の容量６１５及び第１の抵抗Ｒ１を有する。 (First embodiment)
FIG. 5 is a circuit diagram showing a configuration example of the multistage amplifier circuit according to the first embodiment of the present invention. The multi-stage amplifier circuit can be used as a high-gain amplifier circuit such as a front end of a wireless communication device, and includes an input node IN, a capacitor 601, a first inductor 602, a first n-channel field effect transistor 603, and a first Unit cell UC1. The first unit cell UC1 includes a capacitor 611, a second inductor 612, a second n-channel field effect transistor 613, a third n-channel field effect transistor 614, a first capacitor 615, and a first resistor R1. .

第１の電界効果トランジスタ６０３は、増幅用の電界効果トランジスタであり、ゲートが入力ノードＩＮに接続され、ソースが基準電位ノード（例えばグランド電位ノード）に接続される。容量６０１は、第１の正電位ノードＶｄ１及び基準電位ノード間に接続される。第１のインダクタ６０２は、第１の正電位ノードＶｄ１及び第１の電界効果トランジスタ６０３のドレイン間に接続される。 The first field effect transistor 603 is an amplifying field effect transistor, and has a gate connected to the input node IN and a source connected to a reference potential node (for example, a ground potential node). The capacitor 601 is connected between the first positive potential node Vd1 and the reference potential node. The first inductor 602 is connected between the first positive potential node Vd 1 and the drain of the first field effect transistor 603.

第１のユニットセルＵＣ１は、第１の電界効果トランジスタ６０３のドレインに接続される。第２の電界効果トランジスタ６１３は、増幅用の電界効果トランジスタであり、ゲートが第１の電界効果トランジスタ６０３のドレインに接続され、ドレインが第１のノードＮ１に接続され、ソースが第２のノードＮ２に接続される。容量６１１は、第２の正電位ノードＶｄ２及び基準電位ノード間に接続される。第２のインダクタ６１２は、第２の正電位ノードＶｄ２及び第１のノードＮ１間に接続される。第３の電界効果トランジスタ６１４は、制御用の電界効果トランジスタであり、ゲートが第１のゲート電位ノードＶｃｏｎｔに接続され、ドレインが第２の正電位ノード（第１のドレイン電位ノード）Ｖｄ２に接続され、ソースが第２のノードＮ２に接続される。第１の容量６１５は、第２のノードＮ２及び基準電位ノード間に接続される。第１の抵抗Ｒ１は、第２のノードＮ２及び基準電位ノード間に接続される。第１のノードＮ１は、入力ノードＩＮの信号を増幅した信号ＯＵＴ１を出力する。 The first unit cell UC1 is connected to the drain of the first field effect transistor 603. The second field effect transistor 613 is an amplifying field effect transistor, and has a gate connected to the drain of the first field effect transistor 603, a drain connected to the first node N1, and a source connected to the second node. Connected to N2. The capacitor 611 is connected between the second positive potential node Vd2 and the reference potential node. The second inductor 612 is connected between the second positive potential node Vd2 and the first node N1. The third field effect transistor 614 is a control field effect transistor, and has a gate connected to the first gate potential node Vcont and a drain connected to the second positive potential node (first drain potential node) Vd2. And the source is connected to the second node N2. The first capacitor 615 is connected between the second node N2 and the reference potential node. The first resistor R1 is connected between the second node N2 and the reference potential node. The first node N1 outputs a signal OUT1 obtained by amplifying the signal at the input node IN.

第２の電界効果トランジスタ６１３のゲートは、第１の電界効果トランジスタ６０３のドレインに直接接続されているので、図１の増幅回路の容量１０５の寄生容量による利得低下を防止することができる。第１の抵抗Ｒ１は、オフセットソース電圧を生成するための抵抗である。第１の容量６１５は、高周波ショート用の容量であり、その値は、ターゲットとする周波数で十分にショートできればよく、その値を限定するものではない。第３の電界効果トランジスタ６１４は、ゲートに第１のゲート電位ノードＶｃｏｎｔの固定電圧を与えることにより、電流源として機能する。電流ｉ１は、第２の電界効果トランジスタ６１３のソース及びドレイン間を流れる電流である。電流ｉ２は、第３の電界効果トランジスタ６１４のソース及びドレイン間を流れる電流である。抵抗Ｒ１には、電流ｉ１及びｉ２の和の電流が流れる。 Since the gate of the second field-effect transistor 613 is directly connected to the drain of the first field-effect transistor 603, a decrease in gain due to the parasitic capacitance of the capacitor 105 of the amplifier circuit in FIG. 1 can be prevented. The first resistor R1 is a resistor for generating an offset source voltage. The first capacitor 615 is a capacitor for high-frequency short circuit, and its value is not limited as long as it can be sufficiently short-circuited at the target frequency. The third field effect transistor 614 functions as a current source by applying a fixed voltage of the first gate potential node Vcont to the gate. The current i1 is a current flowing between the source and drain of the second field effect transistor 613. The current i2 is a current flowing between the source and drain of the third field effect transistor 614. A current that is the sum of the currents i1 and i2 flows through the resistor R1.

ここで、第２の電界効果トランジスタ６１３のドレインに供給する第２の正電位ノードＶｄ２の電位として、Ｖｄ２＝Ｖｄ１＋（ｉ１＋ｉ２）×Ｒ１を与える。このとき、第３の電界効果トランジスタ６１４の第１のゲート電位ノードＶｃｏｎｔの電位を変化させることにより、電流ｉ２が変化する。第１の抵抗Ｒ１には、電流ｉ１及びｉ２の和の電流が流れるため、第１の抵抗Ｒ１には電流ｉ１及びｉ２に応じた電圧が生じる。そのため、第２の電界効果トランジスタ６１３の実効的なゲート及びソース間電圧Ｖｇｓ１は、Ｖｇｓ１＝Ｖｄ１−（ｉ１＋ｉ２）×Ｒ１となり、電界効果トランジスタ６０３及び６１３の実効的なドレイン及びソース間電圧Ｖｄｓ（≒Ｖｄ１）と異なる値を与えることが可能となる。また、第３の電界効果トランジスタ６１４の第１のゲート電位ノードＶｃｏｎｔの電位を制御することにより、電流ｉ２を任意に変化させることができる。これにより、第１の抵抗Ｒ１の電圧（＝（ｉ１＋ｉ２）×Ｒ１）を制御し、第２の電界効果トランジスタ６１３のゲート及びソース間電圧Ｖｇｓ１を自由に与えることが可能となる。第１の抵抗Ｒ１には（ｉ１＋ｉ２）×Ｒ１の電圧が発生するので、第２の電界効果トランジスタ６１３のドレイン及びソース間電圧は、第１の電界効果トランジスタ６０３のドレイン及びソース間電圧と同様に、最適な第１の正電位（Ｖｄ１）を与えることができる。本実施形態の増幅回路は、直流カット用の容量１０５（図１）を挿入することなく、電界効果トランジスタ６０３，６１３のドレイン及び電界効果トランジスタ６１３のゲートに個別の最適電位を与えることが可能となり、高周波数領域での利得低下の問題を回避し、高い利得を得ることができる。 Here, Vd2 = Vd1 + (i1 + i2) × R1 is given as the potential of the second positive potential node Vd2 supplied to the drain of the second field effect transistor 613. At this time, by changing the potential of the first gate potential node Vcont of the third field effect transistor 614, the current i2 changes. Since the sum of currents i1 and i2 flows through the first resistor R1, a voltage corresponding to the currents i1 and i2 is generated at the first resistor R1. Therefore, the effective gate-source voltage Vgs1 of the second field effect transistor 613 is Vgs1 = Vd1− (i1 + i2) × R1, and the effective drain-source voltage Vds of the field effect transistors 603 and 613 (≈ A value different from Vd1) can be given. Further, by controlling the potential of the first gate potential node Vcont of the third field effect transistor 614, the current i2 can be arbitrarily changed. Accordingly, the voltage (= (i1 + i2) × R1) of the first resistor R1 can be controlled, and the gate-source voltage Vgs1 of the second field effect transistor 613 can be freely given. Since a voltage of (i1 + i2) × R1 is generated in the first resistor R1, the voltage between the drain and the source of the second field effect transistor 613 is the same as the voltage between the drain and the source of the first field effect transistor 603. The optimum first positive potential (Vd1) can be applied. The amplifier circuit according to the present embodiment can provide individual optimum potentials to the drains of the field effect transistors 603 and 613 and the gate of the field effect transistor 613 without inserting the DC cut capacitor 105 (FIG. 1). The problem of lowering the gain in the high frequency region can be avoided and a high gain can be obtained.

以上のように、本実施形態の増幅回路は、ユニットセルＵＣ１とその前段及び後段との間に容量１０５が設けられていないので、容量１０５の寄生抵抗による利得低下を防止することができる。増幅回路は、ソース接地型トランジスタ６１３、ソースオフセット用抵抗Ｒ１、ソースでの高周波数ショート用容量６１５、及び制御用トランジスタ６１４を有する。制御用トランジスタ６１４の電流ｉ２を変化させることにより、ソースオフセット電圧がｉ２×Ｒ１だけ持ち上がる。このとき、第２の正電位ノードＶｄ２の電位として、Ｖｄ２＝Ｖｄ１＋（ｉ１＋ｉ２）×Ｒ１を与えれば、増幅用トランジスタ６１３の実効的なドレイン及びソース間電圧Ｖｄｓは前段の増幅用トランジスタ６０３のドレイン及びソース間電圧であるＶｄ１と同一となる。また、増幅用トランジスタ６１３の実効的なゲート及びソース間電圧Ｖｇｓ１は、Ｖｇｓ１＝Ｖｄ１−（ｉ１＋ｉ２）×Ｒ１となり、電流ｉ２を変化させることにより任意に選ぶことができる。 As described above, since the capacitor 105 is not provided between the unit cell UC1 and the preceding stage and the subsequent stage of the amplifier circuit according to the present embodiment, it is possible to prevent gain reduction due to the parasitic resistance of the capacitor 105. The amplifier circuit includes a common source transistor 613, a source offset resistor R1, a high frequency short-circuit capacitor 615 at the source, and a control transistor 614. By changing the current i2 of the control transistor 614, the source offset voltage is raised by i2 × R1. At this time, if Vd2 = Vd1 + (i1 + i2) × R1 is given as the potential of the second positive potential node Vd2, the effective drain and source voltage Vds of the amplifying transistor 613 is equal to the drain of the amplifying transistor 603 in the previous stage. It becomes the same as Vd1, which is the source-to-source voltage. The effective gate-source voltage Vgs1 of the amplifying transistor 613 is Vgs1 = Vd1− (i1 + i2) × R1, and can be arbitrarily selected by changing the current i2.

本実施形態では、増幅用トランジスタ６１３が前段の増幅用トランジスタ６０３と直流的に直結しているにもかかわらず、増幅用トランジスタ６０３，６１３のドレイン及びゲートに最適な電位を別々に与えることができる。したがって、トランジスタ６０３，６１３の最も利得の高い電位を選ぶことにより、高周波数で高い利得を確保することができる。 In the present embodiment, although the amplifying transistor 613 is directly connected to the preceding amplifying transistor 603 in direct current, optimum potentials can be separately applied to the drains and gates of the amplifying transistors 603 and 613. . Therefore, by selecting the potential with the highest gain of the transistors 603 and 613, a high gain can be ensured at a high frequency.

図６は、本発明の第１の実施形態による多段増幅回路の第２のユニットセルＵＣ２の構成例を示す回路図である。多段増幅回路は、複数のユニットセルＵＣ１及びＵＣ２を有する。第２のユニットセルＵＣ２は、第１のユニットセルＵＣ１に接続され、容量６２１、第３のインダクタ６２２、第４のｎチャネル電界効果トランジスタ６２３、第５のｎチャネル電界効果トランジスタ６２４、第２の容量６２５及び第２の抵抗Ｒ２を有する。第２のユニットセルＵＣ２の素子６２１〜６２５は、それぞれ第１のユニットセルＵＣ１の素子６１１〜６１５に対応する。ユニットセルＵＣ１及びＵＣ２は、同じ構成を有する。ただし、第１のユニットセルＵＣ１は第２の正電位ノードＶｄ２に接続されるのに対し、第２のユニットセルＵＣ２は第３の正電位ノードＶｄ３に接続される。第３の正電位ノードＶｄ３の電位は、第２の正電位ノードＶｄ２の電位より高い。 FIG. 6 is a circuit diagram showing a configuration example of the second unit cell UC2 of the multistage amplifier circuit according to the first embodiment of the present invention. The multistage amplifier circuit has a plurality of unit cells UC1 and UC2. The second unit cell UC2 is connected to the first unit cell UC1, and has a capacitor 621, a third inductor 622, a fourth n-channel field effect transistor 623, a fifth n-channel field effect transistor 624, a second It has a capacitor 625 and a second resistor R2. The elements 621 to 625 of the second unit cell UC2 correspond to the elements 611 to 615 of the first unit cell UC1, respectively. Unit cells UC1 and UC2 have the same configuration. However, the first unit cell UC1 is connected to the second positive potential node Vd2, whereas the second unit cell UC2 is connected to the third positive potential node Vd3. The potential of the third positive potential node Vd3 is higher than the potential of the second positive potential node Vd2.

第４の電界効果トランジスタ６２３は、ゲートが第１のノードＮ１に接続され、ドレインが第３のノードＮ３に接続され、ソースが第４のノードＮ４に接続される。容量６２１は、第３の正電位ノードＶｄ３及び基準電位ノード間に接続される。第３のインダクタ６２２は、第３の正電位ノードＶｄ３及び第３のノードＮ３間に接続される。第５の電界効果トランジスタ６２４は、ゲートが第２のゲート電位ノードＶｃｏｎｔに接続され、ドレインが第３の正電位ノード（第２のドレイン電位ノード）Ｖｄ３に接続され、ソースが第４のノードＮ４に接続される。第２の容量６２５は、第４のノードＮ４及び基準電位ノード間に接続される。第２の抵抗Ｒ１は、第４のノードＮ４及び基準電位ノード間に接続される。第３のノードＮ３は、入力ノードＩＮの信号を増幅した信号ＯＵＴ２を出力する。ここで、第３の正電位ノードＶｄ３の電圧は、Ｖｄ３＝Ｖｄ２＋（ｉ１＋ｉ２）×Ｒ１である。 The fourth field effect transistor 623 has a gate connected to the first node N1, a drain connected to the third node N3, and a source connected to the fourth node N4. The capacitor 621 is connected between the third positive potential node Vd3 and the reference potential node. The third inductor 622 is connected between the third positive potential node Vd3 and the third node N3. The fifth field effect transistor 624 has a gate connected to the second gate potential node Vcont, a drain connected to the third positive potential node (second drain potential node) Vd3, and a source connected to the fourth node N4. Connected to. The second capacitor 625 is connected between the fourth node N4 and the reference potential node. The second resistor R1 is connected between the fourth node N4 and the reference potential node. The third node N3 outputs a signal OUT2 obtained by amplifying the signal at the input node IN. Here, the voltage of the third positive potential node Vd3 is Vd3 = Vd2 + (i1 + i2) × R1.

多段増幅回路は、３個以上のユニットセルを接続することもできる。第３のユニットセルは、第２のユニットセルと同様の構成を有し、第２のユニットセルＵＣ２の後段に接続される。ただし、第３のユニットセルは、第２のユニットセルＵＣ２に対して、第３の正電位ノードＶｄ３の代わりに、第４の正電位ノードＶｄ４が設けられる。第４の正電位ノードＶｄ４の電位は、Ｖｄ４＝Ｖｄ３＋（ｉ１＋ｉ２）×Ｒ１である。以降、同様に、第３のユニットセルの後段に、複数のユニットセルを接続することができる。 The multistage amplifier circuit can also connect three or more unit cells. The third unit cell has the same configuration as the second unit cell and is connected to the subsequent stage of the second unit cell UC2. However, the third unit cell is provided with a fourth positive potential node Vd4 instead of the third positive potential node Vd3 with respect to the second unit cell UC2. The potential of the fourth positive potential node Vd4 is Vd4 = Vd3 + (i1 + i2) × R1. Thereafter, similarly, a plurality of unit cells can be connected to the subsequent stage of the third unit cell.

図７は、図６の増幅回路の１ユニットセル当たりの周波数に対する利得特性７０１のシミュレーション結果を示す図であり、図２に対応する。ここでは、増幅回路の１ユニットセル当たりの利得の最大有能電力利得を計算し、プロットした。利得特性７０１は、図２の利得特性２０２に対して、高い利得を示し、７７ＧＨｚ等の周波数での利得向上は約３ｄＢで、２倍の改善効果が得られる。また、利得特性７０１は、図２の理想的な容量１０５を用いた場合の利得特性２０１と同じ特性になる。 FIG. 7 is a diagram showing a simulation result of the gain characteristic 701 with respect to the frequency per unit cell of the amplifier circuit of FIG. 6, and corresponds to FIG. Here, the maximum available power gain of the gain per unit cell of the amplifier circuit was calculated and plotted. The gain characteristic 701 shows a higher gain than the gain characteristic 202 of FIG. 2, and gain improvement at a frequency of 77 GHz or the like is about 3 dB, and a double improvement effect is obtained. The gain characteristic 701 is the same as the gain characteristic 201 when the ideal capacitor 105 of FIG. 2 is used.

本実施形態の増幅回路は、図１の容量１０５を必要としないので、容量１０５の寄生抵抗１１１による利得低下を防止することができる。また、本実施形態の増幅回路は、図３の増幅回路と異なり、増幅用の電界効果トランジスタ６０３，６１３，６２３のソース及びゲートに個別に最適なバイアス電位を供給することができるので、高い利得を得ることができる。 Since the amplifier circuit of this embodiment does not require the capacitor 105 of FIG. 1, a gain reduction due to the parasitic resistance 111 of the capacitor 105 can be prevented. Further, unlike the amplifier circuit of FIG. 3, the amplifier circuit of this embodiment can supply optimum bias potentials individually to the sources and gates of the field effect transistors 603, 613, and 623 for amplification. Can be obtained.

（第２の実施形態）
図８は、本発明の第２の実施形態による多段増幅回路の構成例を示す回路図である。図８の増幅回路は、図５の増幅回路に対して、第１の線路８０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。第１のユニットセルＵＣ１は、第２の電界効果トランジスタ６１３のソース及び第２のノードＮ２間に接続される１／２波長（λ／２）の線路長の第１の線路８０１を有する。第１の容量６１５が大きい場合には、第１の容量６１５を第２の電界効果トランジスタ６１３の直近に配置することがレイアウト的制約により困難な場合がある。その場合には、第２の電界効果トランジスタ６１３のソース及び第１の容量６１５間に１／２波長の第１の線路８０１を設ける。第１の線路８０１は、第２の電界効果トランジスタ６１３のソースを高周波数的にショートするショートスタブであるので、第１の容量６１５を第２の電界効果トランジスタ６１３のソース直近に配置した場合と同様の効果を得ることができる。また、本実施形態は、第１の実施形態と同様の効果を得ることができる。 (Second Embodiment)
FIG. 8 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to the second embodiment of the present invention. The amplifier circuit of FIG. 8 is obtained by adding a first line 801 to the amplifier circuit of FIG. Hereinafter, the points of the present embodiment different from the first embodiment will be described. The first unit cell UC1 includes a first line 801 having a line length of ½ wavelength (λ / 2) connected between the source of the second field effect transistor 613 and the second node N2. When the first capacitor 615 is large, it may be difficult to dispose the first capacitor 615 in the vicinity of the second field effect transistor 613 due to layout restrictions. In that case, a ½ wavelength first line 801 is provided between the source of the second field effect transistor 613 and the first capacitor 615. Since the first line 801 is a short stub that short-circuits the source of the second field effect transistor 613 in terms of high frequency, the first capacitor 615 is disposed in the vicinity of the source of the second field effect transistor 613. Similar effects can be obtained. In addition, this embodiment can obtain the same effects as those of the first embodiment.

（第３の実施形態）
図９は、本発明の第３の実施形態による多段増幅回路の構成例を示す回路図である。図９の増幅回路は、図８の増幅回路に対して、第３の電界効果トランジスタ６１４のドレインが第１のドレイン電位ノードＶｄｘに接続される点が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。第３の電界効果トランジスタ６１４のドレインは、第２の正電位ノードＶｄ２ではなく、第１のドレイン電位ノードＶｄｘに接続される。第１のドレイン電位ノードＶｄｘの電位は、第２の正電位ノードＶｄ２の電位に対して、同じであってもよいし、異なっていてもよい。電流ｉ２は、第１のドレイン電位ノードＶｄｘ及び第１のゲート電位ノードＶｃｏｎｔの電位により決まる。図９の第１のドレイン電位ノードＶｄｘを第２の正電位ノードＶｄ２に接続すると、図８の増幅回路になる。また、第１の実施形態と同様に、第１の線路８０１を削除してもよい。本実施形態は、第２の実施形態と同様の効果を得ることができる。 (Third embodiment)
FIG. 9 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to the third embodiment of the present invention. The amplifier circuit of FIG. 9 is different from the amplifier circuit of FIG. 8 in that the drain of the third field effect transistor 614 is connected to the first drain potential node Vdx. Hereinafter, the points of the present embodiment different from the second embodiment will be described. The drain of the third field effect transistor 614 is connected not to the second positive potential node Vd2 but to the first drain potential node Vdx. The potential of the first drain potential node Vdx may be the same as or different from the potential of the second positive potential node Vd2. The current i2 is determined by the potentials of the first drain potential node Vdx and the first gate potential node Vcont. When the first drain potential node Vdx of FIG. 9 is connected to the second positive potential node Vd2, the amplifier circuit of FIG. 8 is obtained. Further, as in the first embodiment, the first line 801 may be deleted. This embodiment can obtain the same effects as those of the second embodiment.

（第４の実施形態）
図１０は、本発明の第４の実施形態による多段増幅回路の構成例を示す回路図である。第１〜第３の実施形態の増幅回路は、単相入力−単相出力のいわゆるシングルエンド回路である。本実施形態では、差動型増幅回路の例を示す。本実施形態の基本回路構成は、図５と同じであり、これを鏡面対象に折り返したものである。入力ノードＩＮｐ及びＩＮｎに差動信号を入力することにより、差動出力信号ＯＵＴ１ｐ及びＯＵＴ１ｎを得る。また、差動の電界効果トランジスタ１０１３ｐ及び１０１３ｎのソースを直結し、その直結したノードＮ１２と基準電位ノードとの間にオフセット用の抵抗Ｒａ１及びＲｂ１を挿入する。ここで、抵抗Ｒａ１はあってもなくてもよい。電界効果トランジスタ１０１４ｐ及び１０１４ｎを流れる電流ｉ２により、電界効果トランジスタ１０１３ｐ及び１０１３ｎのゲート及びソース間電圧Ｖｇｓ１を任意にコントロールする点は、第１〜第３の実施形態と同様である。以下、本実施形態が第１の実施形態と異なる点を説明する。 (Fourth embodiment)
FIG. 10 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to the fourth embodiment of the present invention. The amplifier circuits of the first to third embodiments are so-called single-ended circuits of single-phase input-single-phase output. In this embodiment, an example of a differential amplifier circuit is shown. The basic circuit configuration of the present embodiment is the same as that shown in FIG. 5, and this is folded to a mirror surface. By inputting differential signals to the input nodes INp and INn, differential output signals OUT1p and OUT1n are obtained. Further, the sources of the differential field effect transistors 1013p and 1013n are directly connected, and offset resistors Ra1 and Rb1 are inserted between the directly connected node N12 and the reference potential node. Here, the resistor Ra1 may or may not be present. The point that the gate-source voltage Vgs1 of the field effect transistors 1013p and 1013n is arbitrarily controlled by the current i2 flowing through the field effect transistors 1014p and 1014n is the same as in the first to third embodiments. Hereinafter, the points of the present embodiment different from the first embodiment will be described.

本実施形態の増幅回路は、第１の入力ノードＩＮｐ、容量１００１ｐ、第１のインダクタ１００２ｐ、第１のｎチャネル電界効果トランジスタ１００３ｐ、第２の入力ノードＩＮｎ、容量１００１ｎ、第２のインダクタ１００２ｎ、第２のｎチャネル電界効果トランジスタ１００３ｎ及び第１のユニットセルＵＣ１を有する。 The amplifier circuit of this embodiment includes a first input node INp, a capacitor 1001p, a first inductor 1002p, a first n-channel field effect transistor 1003p, a second input node INn, a capacitor 1001n, a second inductor 1002n, It has a second n-channel field effect transistor 1003n and a first unit cell UC1.

第１の入力ノードＩＮｐは、第１の入力信号を入力する。第１の電界効果トランジスタ１００３ｐは、ゲートが第１の入力ノードＩＮｐに接続され、ソースが基準電位ノードに接続される。第１のインダクタ１００２ｐは、第１の正電位ノードＶｄ１及び第１の電界効果トランジスタ１００３ｐのドレイン間に接続される。 The first input node INp receives the first input signal. The first field effect transistor 1003p has a gate connected to the first input node INp and a source connected to the reference potential node. The first inductor 1002p is connected between the first positive potential node Vd1 and the drain of the first field effect transistor 1003p.

第２の入力ノードＩＮｎは、第１の入力信号に対して逆相の第２の入力信号を入力する。第２の電界効果トランジスタ１００３ｎは、ゲートが第２の入力ノードＩＮｎに接続され、ソースが基準電位ノードに接続される。第２のインダクタ１００２ｎは、第１の正電位ノードＶｄ１及び第２の電界効果トランジスタ１００３ｎのドレイン間に接続される。 The second input node INn inputs a second input signal having a phase opposite to that of the first input signal. The second field effect transistor 1003n has a gate connected to the second input node INn and a source connected to the reference potential node. The second inductor 1002n is connected between the first positive potential node Vd1 and the drain of the second field effect transistor 1003n.

第１のユニットセルＵＣ１は、第１の電界効果トランジスタ１００３ｐのドレイン及び第２の電界効果トランジスタ１００３ｎのドレインに接続され、容量１０１１ｐ、第３のインダクタ１０１２ｐ、第３のｎチャネル電界効果トランジスタ１０１３ｐ、第４のｎチャネル電界効果トランジスタ１０１４ｐ、容量１０１１ｎ、第４のインダクタ１０１２ｎ、第５のｎチャネル電界効果トランジスタ１０１３ｎ、第６のｎチャネル電界効果トランジスタ１０１４ｎ、第１の抵抗Ｒｂ１及び第２の抵抗Ｒａ１を有する。 The first unit cell UC1 is connected to the drain of the first field effect transistor 1003p and the drain of the second field effect transistor 1003n, and includes a capacitor 1011p, a third inductor 1012p, a third n-channel field effect transistor 1013p, Fourth n-channel field effect transistor 1014p, capacitor 1011n, fourth inductor 1012n, fifth n-channel field effect transistor 1013n, sixth n-channel field effect transistor 1014n, first resistor Rb1 and second resistor Ra1 Have

容量１０１１ｐは、第２の正電位ノードＶｄ２及び基準電位ノード間に接続される。第３のインダクタ１０１２ｐは、第２の正電位ノードＶｄ２及び第１のノードＮ１１間に接続される。第３の電界効果トランジスタ１０１３ｐは、ゲートが第１の電界効果トランジスタ１００３ｐのドレインに接続され、ドレインが第１のノードＮ１１に接続され、ソースが第２のノードＮ１２に接続される。第４の電界効果トランジスタ１０１４ｐは、ゲートが第１のゲート電位ノードＶｃｏｎｔに接続され、ドレインが第２の正電位ノード（第１のドレイン電位ノード）Ｖｄ２に接続され、ソースが第３のノードＮ１３に接続される。 The capacitor 1011p is connected between the second positive potential node Vd2 and the reference potential node. The third inductor 1012p is connected between the second positive potential node Vd2 and the first node N11. The third field effect transistor 1013p has a gate connected to the drain of the first field effect transistor 1003p, a drain connected to the first node N11, and a source connected to the second node N12. The fourth field effect transistor 1014p has a gate connected to the first gate potential node Vcont, a drain connected to the second positive potential node (first drain potential node) Vd2, and a source connected to the third node N13. Connected to.

容量１０１１ｎは、第２の正電位ノードＶｄ２及び基準電位ノード間に接続される。第４のインダクタ１０１２ｎは、第２の正電位ノードＶｄ２及び第４のノードＮ１４間に接続される。第５の電界効果トランジスタ１０１３ｎは、ゲートが第２の電界効果トランジスタ１００３ｎのドレインに接続され、ドレインが第４のノードＮ１４に接続され、ソースが第２のノードＮ１２に接続される。第６の電界効果トランジスタ１０１４ｎは、ゲートが第１のゲート電位ノードＶｃｏｎｔに接続され、ドレインが第２の正電位ノード（第１のドレイン電位ノード）Ｖｄ２に接続され、ソースが第３のノードＮ１３に接続される。 The capacitor 1011n is connected between the second positive potential node Vd2 and the reference potential node. The fourth inductor 1012n is connected between the second positive potential node Vd2 and the fourth node N14. The fifth field effect transistor 1013n has a gate connected to the drain of the second field effect transistor 1003n, a drain connected to the fourth node N14, and a source connected to the second node N12. The sixth field effect transistor 1014n has a gate connected to the first gate potential node Vcont, a drain connected to the second positive potential node (first drain potential node) Vd2, and a source connected to the third node N13. Connected to.

第１の抵抗Ｒｂ１は、第３のノードＮ１３及び基準電位ノード間に接続される。第２の抵抗Ｒａ１は、第２のノードＮ１２及び第３のノードＮ１３間に接続される。第１のノードＮ１１及び第４のノードＮ１４は、それぞれ第１の入力信号及び第２の入力信号を増幅した信号ＯＵＴ１ｐ及びＯＵＴ１ｎを出力する。 The first resistor Rb1 is connected between the third node N13 and the reference potential node. The second resistor Ra1 is connected between the second node N12 and the third node N13. The first node N11 and the fourth node N14 output signals OUT1p and OUT1n obtained by amplifying the first input signal and the second input signal, respectively.

第２の正電位ノードＶｄ２は、Ｖｄ２＝Ｖｄ１＋｛ｉ１×Ｒａ１＋（ｉ１＋ｉ２）×Ｒｂ１｝である。電界効果トランジスタ１０１３ｐ及び１０１３ｎのゲート及びソース間電圧Ｖｇｓ１は、Ｖｇｓ１＝Ｖｄ１−｛ｉ１×Ｒａ１＋（ｉ１＋ｉ２）×Ｒｂ１｝である。なお、本実施形態は、図６の増幅回路と同様に、第１のユニットセルＵＣ１の後段に複数のユニットセルを接続することができる。 The second positive potential node Vd2 is Vd2 = Vd1 + {i1 × Ra1 + (i1 + i2) × Rb1}. The gate-source voltage Vgs1 of the field effect transistors 1013p and 1013n is Vgs1 = Vd1− {i1 × Ra1 + (i1 + i2) × Rb1}. In the present embodiment, a plurality of unit cells can be connected to the subsequent stage of the first unit cell UC1, similarly to the amplifier circuit of FIG.

第１〜第３の実施形態の増幅回路は、単相入力及び単相出力の場合であるが、本実施形態の増幅回路は差動入力及び差動出力の増幅回路に拡張したものである。単相入力及び単相出力の２個の増幅用トランジスタ１０１３ｐ、１０１３ｎを用い、その増幅用トランジスタ１０１３ｐ，１０１３ｎのソースを直結させる。直結させたソース側にはオフセット用抵抗Ｒａ１，Ｒｂ１を挿入し、正相入力側のトランジスタ１０１３ｐ及び逆相入力側のトランジスタ１０１３ｎのソースに共通のオフセット電圧を与えることができる。 The amplifier circuits of the first to third embodiments are cases of single-phase input and single-phase output, but the amplifier circuit of this embodiment is extended to a differential input and differential output amplifier circuit. Two amplifying transistors 1013p and 1013n having a single-phase input and a single-phase output are used, and the sources of the amplifying transistors 1013p and 1013n are directly connected. Offset resistors Ra1 and Rb1 are inserted on the directly connected source side, and a common offset voltage can be applied to the sources of the positive phase input side transistor 1013p and the negative phase input side transistor 1013n.

差動型増幅回路は、第２のノードＮ１２が差動信号のオフセットノードになるので、図５の高周波数ショートのための第１の容量６１５及び図８の１／２波長の線路８０１が不要になり、小型化が可能である。本実施形態は、第１の実施形態と同様の効果を得ることができる。 In the differential amplifier circuit, since the second node N12 serves as an offset node for the differential signal, the first capacitor 615 for high-frequency shorting in FIG. 5 and the half-wavelength line 801 in FIG. 8 are unnecessary. Therefore, the size can be reduced. This embodiment can obtain the same effects as those of the first embodiment.

（第５の実施形態）
図１１は、本発明の第５の実施形態による多段増幅回路の構成例を示す回路図である。図１１の増幅回路は、図１０の増幅回路に対して、第４の電界効果トランジスタ１０１４ｐ及び第６の電界効果トランジスタ１０１４ｎのドレインが第１のドレイン電位ノードＶｄｘに接続される点が異なる。以下、本実施形態が第４の実施形態と異なる点を説明する。第４の電界効果トランジスタ１０１４ｐ及び第６の電界効果トランジスタ１０１４ｎのドレインは、第２の正電位ノードＶｄ２ではなく、第１のドレイン電位ノードＶｄｘに接続される。第１のドレイン電位ノードＶｄｘの電位は、第３の実施形態と同様に、第２の正電位ノードＶｄ２の電位に対して、同じであってもよいし、異なっていてもよい。図１１の第１のドレイン電位ノードＶｄｘを第２の正電位ノードＶｄ２に接続すると、図１０の増幅回路になる。本実施形態は、第４の実施形態と同様の効果を得ることができる。 (Fifth embodiment)
FIG. 11 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to the fifth embodiment of the present invention. The amplifier circuit of FIG. 11 is different from the amplifier circuit of FIG. 10 in that the drains of the fourth field effect transistor 1014p and the sixth field effect transistor 1014n are connected to the first drain potential node Vdx. Hereinafter, differences of this embodiment from the fourth embodiment will be described. The drains of the fourth field effect transistor 1014p and the sixth field effect transistor 1014n are connected not to the second positive potential node Vd2 but to the first drain potential node Vdx. Similar to the third embodiment, the potential of the first drain potential node Vdx may be the same as or different from the potential of the second positive potential node Vd2. When the first drain potential node Vdx of FIG. 11 is connected to the second positive potential node Vd2, the amplifier circuit of FIG. 10 is obtained. This embodiment can obtain the same effects as those of the fourth embodiment.

以上のように、第１〜第５の増幅回路は、増幅用の電界効果トランジスタのゲート及びソースの電位を個別に最適値に設定することができるので、高利得を得ることができる。また、増幅用の電界効果トランジスタのゲートに容量を接続する必要がないので、容量の寄生抵抗による利得の低下を防止することができる。 As described above, since the first to fifth amplifier circuits can individually set the gate and source potentials of the field effect transistors for amplification to optimum values, high gain can be obtained. Further, since it is not necessary to connect a capacitor to the gate of the amplification field effect transistor, it is possible to prevent a decrease in gain due to the parasitic resistance of the capacitor.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

多段増幅回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a multistage amplifier circuit. 図１の増幅回路の１ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。It is a figure which shows the simulation result of the gain characteristic with respect to the frequency per unit cell of the amplifier circuit of FIG. 多段増幅回路の他の構成例を示す回路図である。It is a circuit diagram which shows the other structural example of a multistage amplifier circuit. 図３の増幅回路の１ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。It is a figure which shows the simulation result of the gain characteristic with respect to the frequency per unit cell of the amplifier circuit of FIG. 本発明の第１の実施形態による多段増幅回路の構成例を示す回路図である。1 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to a first embodiment of the present invention. 本発明の第１の実施形態による多段増幅回路の第２のユニットセルの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the 2nd unit cell of the multistage amplifier circuit by the 1st Embodiment of this invention. 図６の増幅回路の１ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。It is a figure which shows the simulation result of the gain characteristic with respect to the frequency per unit cell of the amplifier circuit of FIG. 本発明の第２の実施形態による多段増幅回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the multistage amplifier circuit by the 2nd Embodiment of this invention. 本発明の第３の実施形態による多段増幅回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the multistage amplifier circuit by the 3rd Embodiment of this invention. 本発明の第４の実施形態による多段増幅回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the multistage amplifier circuit by the 4th Embodiment of this invention. 本発明の第５の実施形態による多段増幅回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the multistage amplifier circuit by the 5th Embodiment of this invention.

符号の説明Explanation of symbols

６０１容量
６０２第１のインダクタ
６０３第１の電界効果トランジスタ
６１１容量
６１２第２のインダクタ
６１３第２の電界効果トランジスタ
６１４第３の電界効果トランジスタ
６１５第１の容量
Ｒ１第１の抵抗
ＵＣ１第１のユニットセル 601 capacitor 602 first inductor 603 first field effect transistor 611 capacitor 612 second inductor 613 second field effect transistor 614 third field effect transistor 615 first capacitor R1 first resistor UC1 first unit cell

Claims

ゲートが入力ノードに接続され、ソースが基準電位ノードに接続される第１の電界効果トランジスタと、
第１の正電位ノード及び前記第１の電界効果トランジスタのドレイン間に接続される第１のインダクタと、
前記第１の電界効果トランジスタのドレインに接続される第１のユニットセルとを有し、
前記第１のユニットセルは、
ゲートが前記第１の電界効果トランジスタのドレインに接続され、ドレインが第１のノードに接続され、ソースが第２のノードに接続される第２の電界効果トランジスタと、
第２の正電位ノード及び前記第１のノード間に接続される第２のインダクタと、
ゲートが第１のゲート電位ノードに接続され、ドレインが第１のドレイン電位ノードに接続され、ソースが前記第２のノードに接続される第３の電界効果トランジスタと、
前記第２のノード及び前記基準電位ノード間に接続される第１の容量と、
前記第２のノード及び前記基準電位ノード間に接続される第１の抵抗とを有し、
前記第１のノードは、前記入力ノードの信号を増幅した信号を出力し、
前記第１のユニットセルは、前記第２の電界効果トランジスタのソース及び前記第２のノード間に接続される１／２波長の線路長の第１の線路を有することを特徴とする増幅回路。 A first field effect transistor having a gate connected to an input node and a source connected to a reference potential node;
A first inductor connected between a first positive potential node and a drain of the first field effect transistor;
A first unit cell connected to the drain of the first field effect transistor;
The first unit cell is
A second field effect transistor having a gate connected to the drain of the first field effect transistor, a drain connected to the first node, and a source connected to the second node;
A second inductor connected between a second positive potential node and the first node;
A third field effect transistor having a gate connected to the first gate potential node, a drain connected to the first drain potential node, and a source connected to the second node;
A first capacitor connected between the second node and the reference potential node;
A first resistor connected between the second node and the reference potential node;
The first node outputs a signal obtained by amplifying the signal of the input node ,
Wherein the first unit cell, an amplifier circuit, characterized in that have a first line of line length of a half wavelength, which is connected between the source and the second node of said second field effect transistor .

前記第１のドレイン電位ノードは、前記第２の正電位ノードに接続されることを特徴とする請求項１記載の増幅回路。 It said first drain potential node, the amplifier circuit according to claim 1, characterized in that it is connected to the second positive potential node.

さらに、前記第１のユニットセルに接続される第２のユニットセルを有し、
前記第２のユニットセルは、
ゲートが前記第１のノードに接続され、ドレインが第３のノードに接続され、ソースが第４のノードに接続される第４の電界効果トランジスタと、
第３の正電位ノード及び前記第３のノード間に接続される第３のインダクタと、
ゲートが第２のゲート電位ノードに接続され、ドレインが第２のドレイン電位ノードに接続され、ソースが前記第４のノードに接続される第５の電界効果トランジスタと、
前記第４のノード及び前記基準電位ノード間に接続される第２の容量と、
前記第４のノード及び前記基準電位ノード間に接続される第２の抵抗とを有し、
前記第３のノードは、前記入力ノードの信号を増幅した信号を出力することを特徴とする請求項１又は２記載の増幅回路。 And a second unit cell connected to the first unit cell,
The second unit cell is
A fourth field effect transistor having a gate connected to the first node, a drain connected to a third node, and a source connected to a fourth node;
A third inductor connected between a third positive potential node and the third node;
A fifth field effect transistor having a gate connected to the second gate potential node, a drain connected to the second drain potential node, and a source connected to the fourth node;
A second capacitor connected between the fourth node and the reference potential node;
A second resistor connected between the fourth node and the reference potential node;
It said third node, the amplifier circuit according to claim 1 or 2, wherein the outputting a signal obtained by amplifying the signal of the input node.